多コア・プロセッサの電力供給及び電力管理
本願における開示された主題の実施例によれば、複数の電圧調節器（「VR」）を備えた電力管理システムを用いて、多コア・プロセッサ内のコアに電力を供給することができる。各VRは電力をコア、又はコアの一部に供給することができる。別々のVRが、複数の電圧を多コア・プロセッサ内のコア／一部に供給することができる。VRの出力電圧の値は、電圧調節器が電力を供給する先のコア／一部の方向下で調節することができる。一実施例では、複数のVRをコアと単一のダイに一体化することができる。別の実施例では、複数のVRを備えた電力管理システムは、多コア・プロセッサのダイとは別個のダイ（「VRダイ」）上にあり得る。VRダイは、多コア・プロセッサ・ダイと同じパッケージに含めることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にプロセッサに関し、特に、多コアを有するプロセッサに関する。
【背景技術】
【０００２】
処理技術のスケーリングにより、多コアのスーパースカラ・マイクロプロセッサが可能になった。例えば、単一のダイ上に２５６個のプロセッサ・コアが存在し得る。処理技術スケーリングは、デバイス・サイズを下方スケーリングし、供給電圧を下げることによって達成される。多コア・プロセッサは、単一コア・プロセッサ又はマルチコア・プロセッサよりも良好な性能を有し得る。多コアが並列に機能して、より高い性能を達成することができるからである。更に、多コア・プロセッサは、単一コア・プロセッサ又はマルチコア・プロセッサよりも少ない電力を消費し得る。多コア・プロセッサ内の各コアは通常、単一コア・プロセッサ又はマルチコア・プロセッサにおけるコアよりも低い電圧供給を必要とする（一方、最大電圧は同じであり得る）。基本構成部分（例えば、トランジスタ）がより小さく、線がより細く、構成部分／線間の距離は、単一のコア・プロセッサ又はマルチコア・プロセッサにおけるものよりも、多コア・プロセッサ内で細かいので、多コア・プロセッサは、熱への耐性がより低いことがあり得る。よって、多コア・プロセッサによる電力消費を削減することが望ましい。
【０００３】
多コア・プロセッサを用いた通常のコンピュータ・システムでは、多コア・プロセッサにおけるコア全てに、同じ電圧が供給される。マザーボード上の電圧調節器（「VR」）は、多コア・プロセッサにおけるコア及び記憶装置（例えば、メモリ及びキャッシュ）全てに単一の電圧（「Vcc」）を供給し、プロセッサにおける入力／出力（「I／O」）装置全てに別の電圧（「Vtt」）を供給する。
【０００４】
しかし、多コア・プロセッサにおけるコアは、別々の供給電圧を必要とし得る。コアの動作は、アプリケーション、コア温度、過渡電流消費、信頼度や他の要因に依存する。例えば、一部のアプリケーションでは、変動、及び経時劣化のために特定の他のコアの信頼度が低いと認められた後に機能することが必要になるまで、特定のコアはアクティブでないことがあり得る。前述のイナクティブなコアは、非常に低い供給電圧しか必要としないことがあり得るか、又は単にシャットオフされ得る。前述のアクティブ・コアの場合、その電圧要件は異なり得る。単位コア内でも、非アクティブ部品はシャットダウンされ得るものであり、性能クリティカルでない部品は、より低い電圧にかけて、有効電力を節減することができる。よって、可変のコアレベルのVcc調節又はサブコアレベルのVcc調節、及び高速駆動／シャットオフは、かなりの電圧節減をもたらし得る。多コア・プロセッサに電圧を供給するという前述の望ましい機能は、単一Vcc供給よりもマルチVcc供給を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
マルチVCCを多コア・プロセッサにマザーボードVRを介して供給することは困難である。各Vcc供給は、複数の相を有し得る。各相は、それ自身のインダクタを有する必要がある。マザーボード上の外部VRモジュール（「VRM」）は、多Vccの解決策を可能にする可能性は低い。マザーボードは、それほど多くのインダクタを収容することが可能でないからである。更に、マザーボード・ベースの電力供給システムは、多コア・プロセッサ内のコア及び／又は他の装置それぞれに別個の供給電圧を通すのに十分な面積をマザーボード上にもソケット上にもパッケージ上にも有していない。更に、マザーボードVRの応答時間（通常、ミリ秒程度）は通常、コアの電圧ニーズの変動（通常、ナノ秒程度）への応答に十分速くない。したがって、マルチVCCを多コア・プロセッサに供給することができ、コアへの電圧供給をすばやく駆動させるか、又はシャットオフすることができる解決策を有することが望ましい。
【課題を解決するための手段】
【０００６】
開示された主題の特徴及び利点は、前述の主題の以下の詳細な説明から明らかになるであろう。
【０００７】
本願における開示された主題の実施例によれば、複数のVRを備えた電力管理システムを用いて、多コア・プロセッサ内のコアに電力を供給することができる。各VRは、少なくとも一コアに電力を供給することができる。別々のVRが、複数のVccを多コア・プロセッサ内のコアに供給することができる。VRの出力電圧の値は、電圧調節器が電力を供給する先のコアの方向下で調節することができる。一実施例では、複数のVRをコアと単一のダイに一体化することができる。例えば、各コアは、コアのダイ領域に隣接して配置されたそれ自身のVRを有し得る。別の実施例では、複数のVR、及びコアは、ダイ内のコアを取り囲むVRと、単一のダイを共有することができる。
【０００８】
別の実施例では、複数のVRを備えた電力管理システムは、多コア・プロセッサのダイと別個のダイ（「VRダイ」）上にあり得る。別個の電圧識別情報（「VID」）は、多コア・プロセッサ・ダイ間で相互接続し、VRダイを用いて各コアのVccのニーズを規定することができる。VRダイは、多コア・プロセッサ・ダイと同じパッケージに含めることができる。一例では、VRダイは、パッケージ基板と多コア・プロセッサ・ダイとの間に挟まっていることがあり得る。別の実施例では、VRダイはパッケージ基板の一方の側部に搭載することができる一方、多コア・プロセッサ・ダイは、パッケージ基板の他方の側部に搭載することができる。
【０００９】
本願における開示された主題の実施例によれば、多コア・プロセッサにおけるコアには、その活動の状態に応じて、異なる電圧を供給することができる。これにより、多コア・プロセッサによる電力消費のかなりの削減をもたらし得る。更に、開示された主題の実施例による電力管理システムは、コアによる特定の電圧ニーズにすばやく対応することができる。
【発明を実施するための最良の形態】
【００１０】
開示された主題の「one embodiment」又は「an embodiment」に明細書中で言及していることは、その実施例に関して説明する特定の特徴、構造又は特性が、開示された主題の少なくとも１つの実施例に含まれていることを意味している。よって、本明細書を通した種々の箇所に存在している句「in one embodiment」は必ずしもその全てが同じ実施例を表している訳でない。
【実施例】
【００１１】
図１は、多コア・プロセッサを用いることができるコンピュータ・システム１００の一例を示す。コンピュータ・システム１００は、システム相互接続１１５に結合された１つ又は複数のプロセッサ１１０を含み得る。プロセッサ１１０は、複数のVR（図示せず）を備えた電力管理システム１０５によって電力が供給される多コア・プロセッサであり得る。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コア・プロセッサと同じダイ上に存在し得る。電力管理システムは更に、プロセッサ・ダイと同じパッケージに搭載されたVRダイを備えた多コア・プロセッサと別個のダイに存在し得る。
【００１２】
コンピュータ・システム１００は、システム相互接続１１５に結合されたチップセット１３０も含み得る。チップセット１３０は、１つ又は複数の集積回路パッケージ又はチップを含み得る。チップセット１３０は、例えば、BI／OSファームウェア、キーボード、マウス、記憶装置、ネットワーク・インタフェース等などのコンピュータ・システム１００の他の構成部分１６０との間のデータ転送をサポートするために１つ又は複数の装置インタフェース１３５を含み得る。チップセット１３０は、PCI（周辺機器相互接続用のインタフェース）バス１７０に結合することができる。チップセット１３０は、ＰＣＩバス１７０へのインタフェースを備えるＰＣＩブリッジ１４５を含み得る。ＰＣＩブリッジ１４５は、プロセッサ１１０および他の構成部分１６０と、例えば、オーディオ装置１８０やディスク・ドライブ１９０などの周辺装置との間のデータ・パスを備えることができる。図示していないが、他の装置もＰＣＩバス１７０に結合することができる。
【００１３】
更に、チップセット１３０は、主メモリ１５０に結合されたメモリ・コントローラ１２５を含み得る。主メモリ１５０は、データ、及び、システムに含まれるプロセッサ１１０や何れかの他の装置によって実行される命令シーケンスを記憶することができる。メモリ・コントローラ１２５は、コンピュータ・システム１００におけるプロセッサ１１０や他の装置に関連付けられたメモリ・トランザクションに応答して主メモリ１５０にアクセスすることができる。一実施例では、メモリ・コントローラ１５０は、プロセッサ１１０や特定の他の回路にあり得る。主メモリ１５０は、メモリ・コントローラ１２５がデータを読み出し、かつ／又は書き込むアドレス指定可能な記憶場所を提供する種々のメモリ装置を含み得る。主メモリ１５０は、ダイナミック・ランダム・アクセス・メモリ（DRAM）装置、シンクロナスDRAM(SDRAM)装置、2倍の信号速度（DDR）のSDRAM装置や他のメモリ装置などの１つ又は複数の各種メモリ装置を含み得る。
【００１４】
図２は、多コア・プロセッサを用いることができる別のコンピュータ・システムの例２００を示す。システム２００は、プロセッサ０ ２２０Aなどの複数のプロセッサを含み得る。システム２００における１つ又は複数のプロセッサは、多くのコアを有し得る。多コア・プロセッサが必要な電力は、複数のVR（図示せず）を備えた電力管理システム（例えば、２４０A、２４０M）によって供給することができる。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コア・プロセッサと同じダイに存在し得る。電力管理システムは更に、プロセッサ・ダイと同じパッケージに搭載されたVRダイを備えた多コア・プロセッサとは別個のダイに存在し得る。システム２００内のプロセッサ２００は、システム相互接続２１０を用いて互いに接続することができる。システム相互接続２１０は、フロント・サイド・バス（ＦＳＢ）であり得る。各プロセッサは、入力／出力（I／O）装置及びメモリ２３０にシステム相互接続を介して接続することができる。
【００１５】
図３は、多コア・プロセッサを用いることができるコンピュータ・システムの更に別の例３００を示す。システム３００では、複数のプロセッサ（例えば、３２０A、３２０B、３２０Cや３２０D)を接続するシステム相互接続３１０は、リンクベースのポイントツーポイント接続である。各プロセッサは、リンク・ハブ（例えば、３３０A、３３０B、３３０Cや３３０D）を介してシステム相互接続に接続することができる。特定の実施例では、リンク・ハブは、システム・メモリとの間でトラフィックを連係するメモリ・コントローラと場所を共同使用することができる。１つ又は複数のプロセッサは多くのコアを有し得る。多コア・プロセッサが必要な電力は、複数のVR（図示せず）を備えた電力管理システム（例えば、340A、340B、340C、及び340D）によって供給することができる。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コア・プロセッサと同じダイに存在し得る。電力管理システムは、プロセッサ・ダイと同じパッケージに搭載されたVRダイを備えた多コア・プロセッサと別個のダイに存在することもできる。
【００１６】
図１、図２又は図３では、多コア・プロセッサを冷却システムに熱結合して、プロセッサが発生した熱を放散することができる。冷却システムは、多コア・プロセッサ・パッケージの上部に取り付けられたヒート・スプレッダを含み得る。ヒート・スプレッダは、ヒート・スプレッダを取り囲む周囲空気への、多コア・プロセッサからの熱の放散の一助となる。一実施例は、冷却システムは、多コア・プロセッサ・パッケージの上部に一方端が熱結合され、熱交換器に他方端が熱結合されたヒート・パイプを含み得る。ヒート・パイプは、多コア・プロセッサから熱交換器に熱を伝える一助となる。これにより、コンピュータ・システムの外に熱が放散され得る。
【００１７】
図４は、多コア・プロセッサの例４００の構造を示す。プロセッサ４００は、２次元（２D）相互接続ファブリック４３０上に位置する8×8アレイのコア（例えば、コア４１０A）を備える。各コアはその局所メモリを有し得る（図示せず）。相互接続ファブリック４３０に取り付けられた共有メモリ（例えば、４２０A、４２０B、及び４２０C）も存在し得る。入力／出力（「I／O」）相互接続領域が、プロセッサ４００内のコアを取り囲む。I／O相互接続は通常、コアへの効率的な垂直方向の電流供給を可能にするために周囲（例えば、北の境界、南の境界、東の境界、及び西の境界）にある。話を単純にするために、図４は、プロセッサ・ダイ内の西側のI／O装置４４０A及び東側のI／O装置４４０Bのみを示す。I／O相互接続は、特定の他の実施例におけるコアの間に埋め込むことができる。単一のコア、又は少数に過ぎないコアを有するプロセッサと比較すれば、多コア・プロセッサにおけるコアの数は大きい。その結果、多コア・プロセッサにおける各コアのサイズは、単一コア・プロセッサ又は多コア・プロセッサにおけるコアと比較して小さい。図４は、６４個のコアのみを有するプロセッサ４００の例を示しているが、多コア・プロセッサにおけるコアの数は、変動し得るものであり、６４よりもずっと大きい（例えば、２５６、５１２、１０２４である）ことがあり得る。
【００１８】
多コア・プロセッサにおける構成部分は、単一コア・プロセッサ又はマルチコア・プロセッサにおけるものよりも寸法が小さいので、熱に対する耐性がより低い。よって、多コア・プロセッサによる電力消費を削減することが望ましい。多コア・プロセッサを用いた通常のコンピュータ・システムでは、多コア・プロセッサにおけるコア全てに、同じ電力が供給される。マザーボード上の電圧調節器（「ＶＲ」）は、多コア・プロセッサにおけるコア及び記憶装置（例えば、メモリ及びキャッシュ）全てに単一の電圧（「Vcc」）を供給し、プロセッサにおける入力／出力（「I／O」）全てに別の電圧（「Vtt」）を供給する。前述の単一Vcc電力管理手法の結果、多コア・プロセッサは、実際に必要である電力よりも多くの電力を消費し得る。コアは、異なる供給電圧を必要とし得るからである。
【００１９】
コアの動作は、アプリケーション、コア温度、過渡電流消費、信頼度や他の要因に依存する。例えば、一部のアプリケーションでは、変動、及び経時劣化のために特定の他のコアの信頼度が低いと認められた後に機能することが必要になるまで、特定のコアはアクティブでないことがあり得る。前述のイナクティブなコアは、非常に低い供給電圧しか必要としないことがあり得るか、又は単にシャットオフされ得る。前述のアクティブ・コアの場合、その電圧要件は異なり得る。単一コア内でも、非アクティブ部分はシャットダウンされ得る。性能クリティカルでない部分は、有効電力を節減するために、より低い電圧にかけられ得る。よって、可変のコアレベルのVcc調節又はサブコアレベルのVcc調節、及び高速駆動／シャットオフは、かなりの電圧節減をもたらし得る。多コア・プロセッサの場合の電力管理システムの可変コアレベル／サブコアレベルのVcc調節、及び高速駆動／シャットオフを達成するための手法はいくつか存在し得る。
【００２０】
図５は、可変のコア／サブコアレベルVcc調節及び高速駆動／シャットオフ機能を提供することが可能な電力管理システムによって多コア・プロセッサが給電される一構造例５００を示す。構造５００におけるコア及び共有メモリの配置は、図４に示すものと同様である。しかし、構造５００では、各コアはそれ自身の局所VR（例えば、コア410AのVR510A）を有する。更に、各I／O相互接続装置は、それ自身の局所VR（例えば、I／O装置４４０AのVR５２０Aや、I／O装置４４０BのVR５２０B）を有する。コアの各局所VRの出力電圧は、コアの制御下で調節することができる。例えば、コアが、アクティブであり、高周波で動作する必要がある場合、コアは、高電圧の供給をVRに指示する旨の信号をその局所VRに送出することができる。コアが、非計算集約的動作を行っており、高周波で動作しなくてよい場合、コアは、低電圧の供給をその局所VRに要求することができる。コアは、アクティブでない場合、その電源をシャットオフする旨をその局所VRに指示することができる。局所VRが前述の信号をコアから受け取ると、局所VRはすばやく動作し、要求通りに電圧を供給する。I／O装置は外部構成部分と通信しなければならないので、その電圧供給が調節されないことが望ましいことがあり得る。
【００２１】
図５は、コア毎に１VRを示しているが、一実施例では、一VRによって電力が供給される複数のコアが存在し得る。例えば、列毎に一VR、及び行毎に一VRが存在する。前述のVRは、多コア・プロセッサにおけるコア全てによって共有される。別の実施例では、コア毎に２つ以上のVRが存在し得る。コア内の別々の部分には、別々のVRが電圧を供給するので、コアの別々の部分は、異なるVccで動作し得る。構造５００によって示すように、VRは、コアと同じダイ上にあり、電力を供給する先のコアと非常に近い。VR及びコアがそのように密接に一体化されていることは、電力供給パスを最小にする一助になり、よって、抵抗損失及び誘導損失をかなり削減する。
【００２２】
図6は、可変のコア／サブコアレベルVcc調節及び高速駆動／シャットオフ機能を提供することが可能な電力管理システムによって多コア・プロセッサが給電される別の構造例６００を示す。構造６００におけるコア及び共有メモリの配置は、図４に示すものと類似している（共有メモリ及び相互接続ファブリックは図６に示していない）。コア（例えば、６２０A）は、スイッチを介して相互接続ファブリックに接続される。I／O装置６３０A、６３０B、６３０C及び６３０Dは、西側I／O装置、北側I／O装置、東側I／O装置、及び南側I／O装置である。図５に示す構造５００におけるように、構造６００では、VR（例えば、VR６４０A）はコア及びI／O装置と同じダイ上に存在するが、図５に示すものと同様にコア及び／又はI／O装置と一体化されている訳ではない。構造６００では、VRは、コア及びI／O装置のダイ領域６１０を取り囲む。各VRは、少なくとも１つのコア及び／又は１つのI／O装置に給電する。図６００では、ＶＲはI／O領域外に存在しているが、しかし、一実施例では、ＶＲは、コア領域外であるが、I／O領域内に存在し得る。各ＶＲの出力電力は、ＶＲが電力を供給する先の１つのコア（又は複数のコア）の制御下で調節することができる。図６に示していないが、一部のＶＲを、図５に示すものと同様に一体化することができる一方、他のＶＲはコアのダイ領域を取り囲む。
【００２３】
例５００（図５に示す）又は例６００（図６に示す）では、多コア・プロセッサのコア、及びＶＲをホスティングするダイは、コンピュータ・システム内のマザーボードにコア及びＶＲを接続するために複数のビンを有するパッケージ基板に搭載することができる。
【００２４】
図５及び図６では、ＶＲ及びコアは単一のダイ（「ダイ上ＶＲ」）を共有する。前述のダイ上ＶＲの配置は、ＶＲからコアへの電力供給パスを短縮する一助となり、よって、供給パス上の電力の抵抗損失及び誘導損失を削減する。更に、電力を供給する対象のＶＲ及びコアは同じダイ上で互いに近いので、コアからその対応するＶＲにＶＩＤ信号を伝えることは比較的簡単である。しかし、各ＶＲは複数の相を有し、各相はそれ自身のインダクタを有する必要がある。図５や図６に示すものなどの、ダイ上のVRの配置は、ダイ上のインダクタの処理手法をマイクロプロセッサ処理手法に一体化させることを必要とする。多コア・マイクロプロセッサの生産における前述の一体化の実現には非常に費用がかかり得る。
【００２５】
図７は、多くのVccを多コア・プロセッサに供給する別の例７００を示す。例７００では、多くのVR（「例えば、VR７３０A」）を備えた電力管理システムは、多コア・プロセッサ・ダイ７１０とは別個のダイ（「VRダイ」）７２０上にある。VRダイは、VRモジュール（「VRM」）としても表すことができる。VRダイ上では、装置７４０A及び７４０Bは、多コア・プロセッサ・ダイ上の西側I／O装置４４０A及び東側I／O装置４４０BからVID要求信号を受け取ることができる。一実施例では、多コア・プロセッサ・ダイ上の各コアは、VRM内のそれ自身のVRを有し得る。例えば、コア４１０Aはそれ自身のVR７３０Aを有し得る。各I／O装置はそれ自身のVRをVRMに有し得る。例えば、西側I／O装置４４０A及び東側I／O装置４４０Bは、７４０A及び７４０Bそれぞれにそれら自身VRを含み得る。別の実施例では、２つ以上のコア及び／又はI／O装置は、VRMにおける一VRを共有することができる。更に別の実施例では、多コア・プロセッサ上のコア及び／又はI／O装置は、コア及び／又はI／O装置の別々の部分に電圧を供給するために2つ以上のVRを有し得る。
【００２６】
多コア・プロセッサ及びその対応するVRMは別個のダイ上に配置されているので、プロセッサ上の種々の電力入力でのVccのニーズを規定するために多コア・プロセッサからVRMにルーティングされた別個のVID相互接続があり得る。例えば、VID相互接続７５０A及び７５０Bは、VID要求信号を西側I／O装置４４０Aから装置７４０Aに、かつ、東側I／O装置４４０Bから装置７４０Bにそれぞれ供給することができる。更に、VRダイは、有効電力及び漏れ電力の制御のためにボディ・バイアス信号を多コア・プロセッサに供給することができる。VRは別個のダイ上に存在するので、多コア・プロセッサ内のコアとVRを一体化させなくてよく、よって、多コア・プロセッサの製造において、ダイ上のインダクタを処理する手法を用いることは必要でない（ダイ上のインダクタの処理はVRダイ上で行う）。
【００２７】
別個のVRダイは、同じパッケージにおいて多コア・プロセッサ・ダイとパッケージングすることができる。図８は、一パッケージにVRダイ及び多コア・プロセッサ・ダイを併せてパッケージングするための一例８００を示す。図に示すように、VRダイ８２０は、多コア・ダイ８１０とパッケージ基板８３０との間に挟まれている。VRダイ上の各VRは、多コア・プロセッサ・ダイに向かい合った側に少なくとも１つの電力出力点（例えば、８８０B及び８９０B）を有する。VRダイ上の各出力点に対応して、VRダイのほうを向いている、多コア・プロセッサ・ダイの側に電圧受取点（例えば、８８０A及び８９０A）が存在している。電圧出力及び電圧受取点の各対は、図８に示すようにVRダイ及び多コア・プロセッサが併せてパッケージングされる場合に電子的に互いに結合するような形態にすることができる。例えば、各電圧出力点は、接続突起の形態にすることができ。その対応する電圧受取点は、接続パッドの形態にすることができる。２つのダイが互いにパッケージングされる場合、各接続突起は、その対応する接続パッドに物理的に接触する。更に、VRダイ上及び多コア・プロセッサ・ダイ上にVID信号の接続点が存在し得る。VRダイ上のVID接続点、及び多コア・プロセッサ・ダイ上のその対応する接続点は、電圧出力及び入力接続点のそれと同様な形態にし得る。
【００２８】
パッケージ基板における、VRダイが搭載された側の他方の側に複数の接続手段（ピン、はんだボール、銅パック等など）（図８には示していない）が存在し得る。前述の接続手段は、パッケージ基板から少なくとも部分的に突出して、VRダイ及び多コア・プロセッサ・ダイをコンピュータ・システムのマザーボードに接続することができる。通常、多コア・プロセッサは、そのダイ上のI／O装置を介してマザーボードと接続される。これは、図４に示すように、通常、多コア・プロセッサ・ダイの境界上に位置する。多コア・プロセッサ・ダイ上のI／O装置が、パッケージ基板内の複数の接続手段に接続するために、スルー・シリコン・ビア（「TSV」）（例えば、８５０B及び８７０B）は、多コア・プロセッサ・ダイ上のI／O領域に対応する、VRダイ上の領域に構成することができる。パッケージ基板における複数の接続手段と多コア・プロセッサ・ダイとの間の接続に加えて、パッケージ基板における複数の接続手段とVRダイとの間にも接続（例えば、８４０及び９６０）が存在する。前述の接続は、VRダイへの電力入力信号及び／又は制御信号用である。
【００２９】
図9は、一パッケージにVRダイ及び多コア・プロセッサ・ダイを併せてパッケージングする一例900を示す。図に示すように、パッケージ基板９３０は、多コア・ダイ８１０とVRダイ９２０との間に挟まれていることがあり得る。VRダイ上の各VRは、パッケージ基板に向かい合った側に少なくとも１つの電力出力点（例えば、９８０B及び９９０B）を有する。VRダイ上の各出力点に対応して、パッケージ基板に向かい合った、多コア・プロセッサ・ダイの側に電圧受取点（例えば、９８０A及び９９０A）が存在している。電圧出力及び電圧受取点の各対は、パッケージ基板における接続線を介して互いに電子的に結合することができる。更に、VRダイ上及び多コア・プロセッサ・ダイ上にVID信号の接続点（例えば、９５０A、９５０B、９６０A及び９６０B）が存在し得る。VRダイ上のVID接続点、及び多コア・プロセッサ・ダイ上のその対応する接続点は、電圧出力及び入力接続点の結合に用いるものと同様に互いに電子的に結合することができる。
【００３０】
パッケージ基板に搭載された複数の接続手段（ピン、はんだボール、銅パック等）が存在し得る。複数の接続手段は、パッケージ基板から少なくとも部分的に突出して、VRダイ及び多コア・プロセッサ・ダイをコンピュータ・システムのマザーボードに接続することができる。通常、多コア・プロセッサは、そのダイ上にI／O装置を介してマザーボードと接続される。パッケージ基板における複数の接続手段と多コア・プロセッサとの間の接続に加えて、パッケージ基板における複数の接続手段とVRダイとの間にも接続（例えば、９４０及び９７０が存在する。前述の接続は、VRダイへの電力入力信号及び／又は制御信号用である。
【００３１】
例８００（図８に示す）又は例９００（図９に示す）には、VRダイ及び多コア・プロセッサ・ダイのパッケージに熱結合された冷却システムが存在し得る。例えば、例８００では、冷却システムは、多コア・プロセッサの上表面に近い側からパッケージに熱結合することができる。例９００では、冷却システムは、多コア・プロセッサ・ダイの上表面に近い側から、かつ／又はVRダイの底表面に近い側からパッケージに熱結合することができる。
【００３２】
開示された主題の実施例は、多コア・プロセッサの環境で説明しているが、本願において開示されたものは、複数の部品／装置を有し、部品／装置レベルのVcc調節、及び高速電力駆動／シャットオフを必要とし得る如何なる集積回路の電力供給及び電力管理にも用いることが可能である。
【００３３】
開示された主題の例示的な実施例は図１乃至図９におけるブロック図及びフロー図を参照して説明しているが、開示された主題を実現する多くの他の方法を代わりに用いることができることを当業者は容易に理解できるであろう。例えば、フロー図におけるブロックの実行の順序を変更することができ、かつ／又は前述のブロック図／フロー図におけるブロックの一部を変更し、除外し、又は組み合わせることができる。
【００３４】
前述では、開示された主題の種々の局面を説明している。説明の目的で、特定の数字、システム及び構成を表して、主題が徹底的に分かるようにしている。しかし、本開示の利益を有する当業者には、具体的な詳細なしで主題を実施することができることが明らかである。一方、開示された主題を分かりにくくすることがないように周知の特徴、構成部分又はモジュールは省略し、単純にし、組み合わせ、又は分離している。
【００３５】
例証的な実施例を参照して、開示された主題を説明したが、この説明は、限定的な意味合いで解されることを意図するものでない。開示された主題が関係する当該技術分野における当業者に明らかである、例証的な実施例の種々の修正及び主題の他の実施例は、開示された主題の範囲内に収まるものと認められる。
【図面の簡単な説明】
【００３６】
【図１】多コア・プロセッサを用いることができるコンピュータ・システムの一例を示す図である。
【図２】多コア・プロセッサを用いることができるコンピュータ・システムの別の例を示す図である。
【図３】多コア・プロセッサを用いることができるコンピュータ・システムの更に別の例を示す図である。
【図４】例示的な多コア・プロセッサの構造を示す図である。
【図５】それ自身の電圧調節器を各コアが有する多コア・プロセッサの一例の構造を示す図である。
【図６】コアを取り囲む電圧調節器を備えた、多コア・プロセッサの別の例の構造を示す図である。
【図７】多コア・プロセッサ電力管理の一手法例を示す図である。
【図８】多コア・プロセッサへの電力の供給、及び多コア・プロセッサの電力の管理の一例を示す図である。
【図９】多コア・プロセッサへの電力の供給、及び多コア・プロセッサの電力の半理の別の例を示す図である。
【技術分野】
【０００１】
本開示は、一般にプロセッサに関し、特に、多コアを有するプロセッサに関する。
【背景技術】
【０００２】
処理技術のスケーリングにより、多コアのスーパースカラ・マイクロプロセッサが可能になった。例えば、単一のダイ上に２５６個のプロセッサ・コアが存在し得る。処理技術スケーリングは、デバイス・サイズを下方スケーリングし、供給電圧を下げることによって達成される。多コア・プロセッサは、単一コア・プロセッサ又はマルチコア・プロセッサよりも良好な性能を有し得る。多コアが並列に機能して、より高い性能を達成することができるからである。更に、多コア・プロセッサは、単一コア・プロセッサ又はマルチコア・プロセッサよりも少ない電力を消費し得る。多コア・プロセッサ内の各コアは通常、単一コア・プロセッサ又はマルチコア・プロセッサにおけるコアよりも低い電圧供給を必要とする（一方、最大電圧は同じであり得る）。基本構成部分（例えば、トランジスタ）がより小さく、線がより細く、構成部分／線間の距離は、単一のコア・プロセッサ又はマルチコア・プロセッサにおけるものよりも、多コア・プロセッサ内で細かいので、多コア・プロセッサは、熱への耐性がより低いことがあり得る。よって、多コア・プロセッサによる電力消費を削減することが望ましい。
【０００３】
多コア・プロセッサを用いた通常のコンピュータ・システムでは、多コア・プロセッサにおけるコア全てに、同じ電圧が供給される。マザーボード上の電圧調節器（「VR」）は、多コア・プロセッサにおけるコア及び記憶装置（例えば、メモリ及びキャッシュ）全てに単一の電圧（「Vcc」）を供給し、プロセッサにおける入力／出力（「I／O」）装置全てに別の電圧（「Vtt」）を供給する。
【０００４】
しかし、多コア・プロセッサにおけるコアは、別々の供給電圧を必要とし得る。コアの動作は、アプリケーション、コア温度、過渡電流消費、信頼度や他の要因に依存する。例えば、一部のアプリケーションでは、変動、及び経時劣化のために特定の他のコアの信頼度が低いと認められた後に機能することが必要になるまで、特定のコアはアクティブでないことがあり得る。前述のイナクティブなコアは、非常に低い供給電圧しか必要としないことがあり得るか、又は単にシャットオフされ得る。前述のアクティブ・コアの場合、その電圧要件は異なり得る。単位コア内でも、非アクティブ部品はシャットダウンされ得るものであり、性能クリティカルでない部品は、より低い電圧にかけて、有効電力を節減することができる。よって、可変のコアレベルのVcc調節又はサブコアレベルのVcc調節、及び高速駆動／シャットオフは、かなりの電圧節減をもたらし得る。多コア・プロセッサに電圧を供給するという前述の望ましい機能は、単一Vcc供給よりもマルチVcc供給を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
マルチVCCを多コア・プロセッサにマザーボードVRを介して供給することは困難である。各Vcc供給は、複数の相を有し得る。各相は、それ自身のインダクタを有する必要がある。マザーボード上の外部VRモジュール（「VRM」）は、多Vccの解決策を可能にする可能性は低い。マザーボードは、それほど多くのインダクタを収容することが可能でないからである。更に、マザーボード・ベースの電力供給システムは、多コア・プロセッサ内のコア及び／又は他の装置それぞれに別個の供給電圧を通すのに十分な面積をマザーボード上にもソケット上にもパッケージ上にも有していない。更に、マザーボードVRの応答時間（通常、ミリ秒程度）は通常、コアの電圧ニーズの変動（通常、ナノ秒程度）への応答に十分速くない。したがって、マルチVCCを多コア・プロセッサに供給することができ、コアへの電圧供給をすばやく駆動させるか、又はシャットオフすることができる解決策を有することが望ましい。
【課題を解決するための手段】
【０００６】
開示された主題の特徴及び利点は、前述の主題の以下の詳細な説明から明らかになるであろう。
【０００７】
本願における開示された主題の実施例によれば、複数のVRを備えた電力管理システムを用いて、多コア・プロセッサ内のコアに電力を供給することができる。各VRは、少なくとも一コアに電力を供給することができる。別々のVRが、複数のVccを多コア・プロセッサ内のコアに供給することができる。VRの出力電圧の値は、電圧調節器が電力を供給する先のコアの方向下で調節することができる。一実施例では、複数のVRをコアと単一のダイに一体化することができる。例えば、各コアは、コアのダイ領域に隣接して配置されたそれ自身のVRを有し得る。別の実施例では、複数のVR、及びコアは、ダイ内のコアを取り囲むVRと、単一のダイを共有することができる。
【０００８】
別の実施例では、複数のVRを備えた電力管理システムは、多コア・プロセッサのダイと別個のダイ（「VRダイ」）上にあり得る。別個の電圧識別情報（「VID」）は、多コア・プロセッサ・ダイ間で相互接続し、VRダイを用いて各コアのVccのニーズを規定することができる。VRダイは、多コア・プロセッサ・ダイと同じパッケージに含めることができる。一例では、VRダイは、パッケージ基板と多コア・プロセッサ・ダイとの間に挟まっていることがあり得る。別の実施例では、VRダイはパッケージ基板の一方の側部に搭載することができる一方、多コア・プロセッサ・ダイは、パッケージ基板の他方の側部に搭載することができる。
【０００９】
本願における開示された主題の実施例によれば、多コア・プロセッサにおけるコアには、その活動の状態に応じて、異なる電圧を供給することができる。これにより、多コア・プロセッサによる電力消費のかなりの削減をもたらし得る。更に、開示された主題の実施例による電力管理システムは、コアによる特定の電圧ニーズにすばやく対応することができる。
【発明を実施するための最良の形態】
【００１０】
開示された主題の「one embodiment」又は「an embodiment」に明細書中で言及していることは、その実施例に関して説明する特定の特徴、構造又は特性が、開示された主題の少なくとも１つの実施例に含まれていることを意味している。よって、本明細書を通した種々の箇所に存在している句「in one embodiment」は必ずしもその全てが同じ実施例を表している訳でない。
【実施例】
【００１１】
図１は、多コア・プロセッサを用いることができるコンピュータ・システム１００の一例を示す。コンピュータ・システム１００は、システム相互接続１１５に結合された１つ又は複数のプロセッサ１１０を含み得る。プロセッサ１１０は、複数のVR（図示せず）を備えた電力管理システム１０５によって電力が供給される多コア・プロセッサであり得る。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コア・プロセッサと同じダイ上に存在し得る。電力管理システムは更に、プロセッサ・ダイと同じパッケージに搭載されたVRダイを備えた多コア・プロセッサと別個のダイに存在し得る。
【００１２】
コンピュータ・システム１００は、システム相互接続１１５に結合されたチップセット１３０も含み得る。チップセット１３０は、１つ又は複数の集積回路パッケージ又はチップを含み得る。チップセット１３０は、例えば、BI／OSファームウェア、キーボード、マウス、記憶装置、ネットワーク・インタフェース等などのコンピュータ・システム１００の他の構成部分１６０との間のデータ転送をサポートするために１つ又は複数の装置インタフェース１３５を含み得る。チップセット１３０は、PCI（周辺機器相互接続用のインタフェース）バス１７０に結合することができる。チップセット１３０は、ＰＣＩバス１７０へのインタフェースを備えるＰＣＩブリッジ１４５を含み得る。ＰＣＩブリッジ１４５は、プロセッサ１１０および他の構成部分１６０と、例えば、オーディオ装置１８０やディスク・ドライブ１９０などの周辺装置との間のデータ・パスを備えることができる。図示していないが、他の装置もＰＣＩバス１７０に結合することができる。
【００１３】
更に、チップセット１３０は、主メモリ１５０に結合されたメモリ・コントローラ１２５を含み得る。主メモリ１５０は、データ、及び、システムに含まれるプロセッサ１１０や何れかの他の装置によって実行される命令シーケンスを記憶することができる。メモリ・コントローラ１２５は、コンピュータ・システム１００におけるプロセッサ１１０や他の装置に関連付けられたメモリ・トランザクションに応答して主メモリ１５０にアクセスすることができる。一実施例では、メモリ・コントローラ１５０は、プロセッサ１１０や特定の他の回路にあり得る。主メモリ１５０は、メモリ・コントローラ１２５がデータを読み出し、かつ／又は書き込むアドレス指定可能な記憶場所を提供する種々のメモリ装置を含み得る。主メモリ１５０は、ダイナミック・ランダム・アクセス・メモリ（DRAM）装置、シンクロナスDRAM(SDRAM)装置、2倍の信号速度（DDR）のSDRAM装置や他のメモリ装置などの１つ又は複数の各種メモリ装置を含み得る。
【００１４】
図２は、多コア・プロセッサを用いることができる別のコンピュータ・システムの例２００を示す。システム２００は、プロセッサ０ ２２０Aなどの複数のプロセッサを含み得る。システム２００における１つ又は複数のプロセッサは、多くのコアを有し得る。多コア・プロセッサが必要な電力は、複数のVR（図示せず）を備えた電力管理システム（例えば、２４０A、２４０M）によって供給することができる。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コア・プロセッサと同じダイに存在し得る。電力管理システムは更に、プロセッサ・ダイと同じパッケージに搭載されたVRダイを備えた多コア・プロセッサとは別個のダイに存在し得る。システム２００内のプロセッサ２００は、システム相互接続２１０を用いて互いに接続することができる。システム相互接続２１０は、フロント・サイド・バス（ＦＳＢ）であり得る。各プロセッサは、入力／出力（I／O）装置及びメモリ２３０にシステム相互接続を介して接続することができる。
【００１５】
図３は、多コア・プロセッサを用いることができるコンピュータ・システムの更に別の例３００を示す。システム３００では、複数のプロセッサ（例えば、３２０A、３２０B、３２０Cや３２０D)を接続するシステム相互接続３１０は、リンクベースのポイントツーポイント接続である。各プロセッサは、リンク・ハブ（例えば、３３０A、３３０B、３３０Cや３３０D）を介してシステム相互接続に接続することができる。特定の実施例では、リンク・ハブは、システム・メモリとの間でトラフィックを連係するメモリ・コントローラと場所を共同使用することができる。１つ又は複数のプロセッサは多くのコアを有し得る。多コア・プロセッサが必要な電力は、複数のVR（図示せず）を備えた電力管理システム（例えば、340A、340B、340C、及び340D）によって供給することができる。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コア・プロセッサと同じダイに存在し得る。電力管理システムは、プロセッサ・ダイと同じパッケージに搭載されたVRダイを備えた多コア・プロセッサと別個のダイに存在することもできる。
【００１６】
図１、図２又は図３では、多コア・プロセッサを冷却システムに熱結合して、プロセッサが発生した熱を放散することができる。冷却システムは、多コア・プロセッサ・パッケージの上部に取り付けられたヒート・スプレッダを含み得る。ヒート・スプレッダは、ヒート・スプレッダを取り囲む周囲空気への、多コア・プロセッサからの熱の放散の一助となる。一実施例は、冷却システムは、多コア・プロセッサ・パッケージの上部に一方端が熱結合され、熱交換器に他方端が熱結合されたヒート・パイプを含み得る。ヒート・パイプは、多コア・プロセッサから熱交換器に熱を伝える一助となる。これにより、コンピュータ・システムの外に熱が放散され得る。
【００１７】
図４は、多コア・プロセッサの例４００の構造を示す。プロセッサ４００は、２次元（２D）相互接続ファブリック４３０上に位置する8×8アレイのコア（例えば、コア４１０A）を備える。各コアはその局所メモリを有し得る（図示せず）。相互接続ファブリック４３０に取り付けられた共有メモリ（例えば、４２０A、４２０B、及び４２０C）も存在し得る。入力／出力（「I／O」）相互接続領域が、プロセッサ４００内のコアを取り囲む。I／O相互接続は通常、コアへの効率的な垂直方向の電流供給を可能にするために周囲（例えば、北の境界、南の境界、東の境界、及び西の境界）にある。話を単純にするために、図４は、プロセッサ・ダイ内の西側のI／O装置４４０A及び東側のI／O装置４４０Bのみを示す。I／O相互接続は、特定の他の実施例におけるコアの間に埋め込むことができる。単一のコア、又は少数に過ぎないコアを有するプロセッサと比較すれば、多コア・プロセッサにおけるコアの数は大きい。その結果、多コア・プロセッサにおける各コアのサイズは、単一コア・プロセッサ又は多コア・プロセッサにおけるコアと比較して小さい。図４は、６４個のコアのみを有するプロセッサ４００の例を示しているが、多コア・プロセッサにおけるコアの数は、変動し得るものであり、６４よりもずっと大きい（例えば、２５６、５１２、１０２４である）ことがあり得る。
【００１８】
多コア・プロセッサにおける構成部分は、単一コア・プロセッサ又はマルチコア・プロセッサにおけるものよりも寸法が小さいので、熱に対する耐性がより低い。よって、多コア・プロセッサによる電力消費を削減することが望ましい。多コア・プロセッサを用いた通常のコンピュータ・システムでは、多コア・プロセッサにおけるコア全てに、同じ電力が供給される。マザーボード上の電圧調節器（「ＶＲ」）は、多コア・プロセッサにおけるコア及び記憶装置（例えば、メモリ及びキャッシュ）全てに単一の電圧（「Vcc」）を供給し、プロセッサにおける入力／出力（「I／O」）全てに別の電圧（「Vtt」）を供給する。前述の単一Vcc電力管理手法の結果、多コア・プロセッサは、実際に必要である電力よりも多くの電力を消費し得る。コアは、異なる供給電圧を必要とし得るからである。
【００１９】
コアの動作は、アプリケーション、コア温度、過渡電流消費、信頼度や他の要因に依存する。例えば、一部のアプリケーションでは、変動、及び経時劣化のために特定の他のコアの信頼度が低いと認められた後に機能することが必要になるまで、特定のコアはアクティブでないことがあり得る。前述のイナクティブなコアは、非常に低い供給電圧しか必要としないことがあり得るか、又は単にシャットオフされ得る。前述のアクティブ・コアの場合、その電圧要件は異なり得る。単一コア内でも、非アクティブ部分はシャットダウンされ得る。性能クリティカルでない部分は、有効電力を節減するために、より低い電圧にかけられ得る。よって、可変のコアレベルのVcc調節又はサブコアレベルのVcc調節、及び高速駆動／シャットオフは、かなりの電圧節減をもたらし得る。多コア・プロセッサの場合の電力管理システムの可変コアレベル／サブコアレベルのVcc調節、及び高速駆動／シャットオフを達成するための手法はいくつか存在し得る。
【００２０】
図５は、可変のコア／サブコアレベルVcc調節及び高速駆動／シャットオフ機能を提供することが可能な電力管理システムによって多コア・プロセッサが給電される一構造例５００を示す。構造５００におけるコア及び共有メモリの配置は、図４に示すものと同様である。しかし、構造５００では、各コアはそれ自身の局所VR（例えば、コア410AのVR510A）を有する。更に、各I／O相互接続装置は、それ自身の局所VR（例えば、I／O装置４４０AのVR５２０Aや、I／O装置４４０BのVR５２０B）を有する。コアの各局所VRの出力電圧は、コアの制御下で調節することができる。例えば、コアが、アクティブであり、高周波で動作する必要がある場合、コアは、高電圧の供給をVRに指示する旨の信号をその局所VRに送出することができる。コアが、非計算集約的動作を行っており、高周波で動作しなくてよい場合、コアは、低電圧の供給をその局所VRに要求することができる。コアは、アクティブでない場合、その電源をシャットオフする旨をその局所VRに指示することができる。局所VRが前述の信号をコアから受け取ると、局所VRはすばやく動作し、要求通りに電圧を供給する。I／O装置は外部構成部分と通信しなければならないので、その電圧供給が調節されないことが望ましいことがあり得る。
【００２１】
図５は、コア毎に１VRを示しているが、一実施例では、一VRによって電力が供給される複数のコアが存在し得る。例えば、列毎に一VR、及び行毎に一VRが存在する。前述のVRは、多コア・プロセッサにおけるコア全てによって共有される。別の実施例では、コア毎に２つ以上のVRが存在し得る。コア内の別々の部分には、別々のVRが電圧を供給するので、コアの別々の部分は、異なるVccで動作し得る。構造５００によって示すように、VRは、コアと同じダイ上にあり、電力を供給する先のコアと非常に近い。VR及びコアがそのように密接に一体化されていることは、電力供給パスを最小にする一助になり、よって、抵抗損失及び誘導損失をかなり削減する。
【００２２】
図6は、可変のコア／サブコアレベルVcc調節及び高速駆動／シャットオフ機能を提供することが可能な電力管理システムによって多コア・プロセッサが給電される別の構造例６００を示す。構造６００におけるコア及び共有メモリの配置は、図４に示すものと類似している（共有メモリ及び相互接続ファブリックは図６に示していない）。コア（例えば、６２０A）は、スイッチを介して相互接続ファブリックに接続される。I／O装置６３０A、６３０B、６３０C及び６３０Dは、西側I／O装置、北側I／O装置、東側I／O装置、及び南側I／O装置である。図５に示す構造５００におけるように、構造６００では、VR（例えば、VR６４０A）はコア及びI／O装置と同じダイ上に存在するが、図５に示すものと同様にコア及び／又はI／O装置と一体化されている訳ではない。構造６００では、VRは、コア及びI／O装置のダイ領域６１０を取り囲む。各VRは、少なくとも１つのコア及び／又は１つのI／O装置に給電する。図６００では、ＶＲはI／O領域外に存在しているが、しかし、一実施例では、ＶＲは、コア領域外であるが、I／O領域内に存在し得る。各ＶＲの出力電力は、ＶＲが電力を供給する先の１つのコア（又は複数のコア）の制御下で調節することができる。図６に示していないが、一部のＶＲを、図５に示すものと同様に一体化することができる一方、他のＶＲはコアのダイ領域を取り囲む。
【００２３】
例５００（図５に示す）又は例６００（図６に示す）では、多コア・プロセッサのコア、及びＶＲをホスティングするダイは、コンピュータ・システム内のマザーボードにコア及びＶＲを接続するために複数のビンを有するパッケージ基板に搭載することができる。
【００２４】
図５及び図６では、ＶＲ及びコアは単一のダイ（「ダイ上ＶＲ」）を共有する。前述のダイ上ＶＲの配置は、ＶＲからコアへの電力供給パスを短縮する一助となり、よって、供給パス上の電力の抵抗損失及び誘導損失を削減する。更に、電力を供給する対象のＶＲ及びコアは同じダイ上で互いに近いので、コアからその対応するＶＲにＶＩＤ信号を伝えることは比較的簡単である。しかし、各ＶＲは複数の相を有し、各相はそれ自身のインダクタを有する必要がある。図５や図６に示すものなどの、ダイ上のVRの配置は、ダイ上のインダクタの処理手法をマイクロプロセッサ処理手法に一体化させることを必要とする。多コア・マイクロプロセッサの生産における前述の一体化の実現には非常に費用がかかり得る。
【００２５】
図７は、多くのVccを多コア・プロセッサに供給する別の例７００を示す。例７００では、多くのVR（「例えば、VR７３０A」）を備えた電力管理システムは、多コア・プロセッサ・ダイ７１０とは別個のダイ（「VRダイ」）７２０上にある。VRダイは、VRモジュール（「VRM」）としても表すことができる。VRダイ上では、装置７４０A及び７４０Bは、多コア・プロセッサ・ダイ上の西側I／O装置４４０A及び東側I／O装置４４０BからVID要求信号を受け取ることができる。一実施例では、多コア・プロセッサ・ダイ上の各コアは、VRM内のそれ自身のVRを有し得る。例えば、コア４１０Aはそれ自身のVR７３０Aを有し得る。各I／O装置はそれ自身のVRをVRMに有し得る。例えば、西側I／O装置４４０A及び東側I／O装置４４０Bは、７４０A及び７４０Bそれぞれにそれら自身VRを含み得る。別の実施例では、２つ以上のコア及び／又はI／O装置は、VRMにおける一VRを共有することができる。更に別の実施例では、多コア・プロセッサ上のコア及び／又はI／O装置は、コア及び／又はI／O装置の別々の部分に電圧を供給するために2つ以上のVRを有し得る。
【００２６】
多コア・プロセッサ及びその対応するVRMは別個のダイ上に配置されているので、プロセッサ上の種々の電力入力でのVccのニーズを規定するために多コア・プロセッサからVRMにルーティングされた別個のVID相互接続があり得る。例えば、VID相互接続７５０A及び７５０Bは、VID要求信号を西側I／O装置４４０Aから装置７４０Aに、かつ、東側I／O装置４４０Bから装置７４０Bにそれぞれ供給することができる。更に、VRダイは、有効電力及び漏れ電力の制御のためにボディ・バイアス信号を多コア・プロセッサに供給することができる。VRは別個のダイ上に存在するので、多コア・プロセッサ内のコアとVRを一体化させなくてよく、よって、多コア・プロセッサの製造において、ダイ上のインダクタを処理する手法を用いることは必要でない（ダイ上のインダクタの処理はVRダイ上で行う）。
【００２７】
別個のVRダイは、同じパッケージにおいて多コア・プロセッサ・ダイとパッケージングすることができる。図８は、一パッケージにVRダイ及び多コア・プロセッサ・ダイを併せてパッケージングするための一例８００を示す。図に示すように、VRダイ８２０は、多コア・ダイ８１０とパッケージ基板８３０との間に挟まれている。VRダイ上の各VRは、多コア・プロセッサ・ダイに向かい合った側に少なくとも１つの電力出力点（例えば、８８０B及び８９０B）を有する。VRダイ上の各出力点に対応して、VRダイのほうを向いている、多コア・プロセッサ・ダイの側に電圧受取点（例えば、８８０A及び８９０A）が存在している。電圧出力及び電圧受取点の各対は、図８に示すようにVRダイ及び多コア・プロセッサが併せてパッケージングされる場合に電子的に互いに結合するような形態にすることができる。例えば、各電圧出力点は、接続突起の形態にすることができ。その対応する電圧受取点は、接続パッドの形態にすることができる。２つのダイが互いにパッケージングされる場合、各接続突起は、その対応する接続パッドに物理的に接触する。更に、VRダイ上及び多コア・プロセッサ・ダイ上にVID信号の接続点が存在し得る。VRダイ上のVID接続点、及び多コア・プロセッサ・ダイ上のその対応する接続点は、電圧出力及び入力接続点のそれと同様な形態にし得る。
【００２８】
パッケージ基板における、VRダイが搭載された側の他方の側に複数の接続手段（ピン、はんだボール、銅パック等など）（図８には示していない）が存在し得る。前述の接続手段は、パッケージ基板から少なくとも部分的に突出して、VRダイ及び多コア・プロセッサ・ダイをコンピュータ・システムのマザーボードに接続することができる。通常、多コア・プロセッサは、そのダイ上のI／O装置を介してマザーボードと接続される。これは、図４に示すように、通常、多コア・プロセッサ・ダイの境界上に位置する。多コア・プロセッサ・ダイ上のI／O装置が、パッケージ基板内の複数の接続手段に接続するために、スルー・シリコン・ビア（「TSV」）（例えば、８５０B及び８７０B）は、多コア・プロセッサ・ダイ上のI／O領域に対応する、VRダイ上の領域に構成することができる。パッケージ基板における複数の接続手段と多コア・プロセッサ・ダイとの間の接続に加えて、パッケージ基板における複数の接続手段とVRダイとの間にも接続（例えば、８４０及び９６０）が存在する。前述の接続は、VRダイへの電力入力信号及び／又は制御信号用である。
【００２９】
図9は、一パッケージにVRダイ及び多コア・プロセッサ・ダイを併せてパッケージングする一例900を示す。図に示すように、パッケージ基板９３０は、多コア・ダイ８１０とVRダイ９２０との間に挟まれていることがあり得る。VRダイ上の各VRは、パッケージ基板に向かい合った側に少なくとも１つの電力出力点（例えば、９８０B及び９９０B）を有する。VRダイ上の各出力点に対応して、パッケージ基板に向かい合った、多コア・プロセッサ・ダイの側に電圧受取点（例えば、９８０A及び９９０A）が存在している。電圧出力及び電圧受取点の各対は、パッケージ基板における接続線を介して互いに電子的に結合することができる。更に、VRダイ上及び多コア・プロセッサ・ダイ上にVID信号の接続点（例えば、９５０A、９５０B、９６０A及び９６０B）が存在し得る。VRダイ上のVID接続点、及び多コア・プロセッサ・ダイ上のその対応する接続点は、電圧出力及び入力接続点の結合に用いるものと同様に互いに電子的に結合することができる。
【００３０】
パッケージ基板に搭載された複数の接続手段（ピン、はんだボール、銅パック等）が存在し得る。複数の接続手段は、パッケージ基板から少なくとも部分的に突出して、VRダイ及び多コア・プロセッサ・ダイをコンピュータ・システムのマザーボードに接続することができる。通常、多コア・プロセッサは、そのダイ上にI／O装置を介してマザーボードと接続される。パッケージ基板における複数の接続手段と多コア・プロセッサとの間の接続に加えて、パッケージ基板における複数の接続手段とVRダイとの間にも接続（例えば、９４０及び９７０が存在する。前述の接続は、VRダイへの電力入力信号及び／又は制御信号用である。
【００３１】
例８００（図８に示す）又は例９００（図９に示す）には、VRダイ及び多コア・プロセッサ・ダイのパッケージに熱結合された冷却システムが存在し得る。例えば、例８００では、冷却システムは、多コア・プロセッサの上表面に近い側からパッケージに熱結合することができる。例９００では、冷却システムは、多コア・プロセッサ・ダイの上表面に近い側から、かつ／又はVRダイの底表面に近い側からパッケージに熱結合することができる。
【００３２】
開示された主題の実施例は、多コア・プロセッサの環境で説明しているが、本願において開示されたものは、複数の部品／装置を有し、部品／装置レベルのVcc調節、及び高速電力駆動／シャットオフを必要とし得る如何なる集積回路の電力供給及び電力管理にも用いることが可能である。
【００３３】
開示された主題の例示的な実施例は図１乃至図９におけるブロック図及びフロー図を参照して説明しているが、開示された主題を実現する多くの他の方法を代わりに用いることができることを当業者は容易に理解できるであろう。例えば、フロー図におけるブロックの実行の順序を変更することができ、かつ／又は前述のブロック図／フロー図におけるブロックの一部を変更し、除外し、又は組み合わせることができる。
【００３４】
前述では、開示された主題の種々の局面を説明している。説明の目的で、特定の数字、システム及び構成を表して、主題が徹底的に分かるようにしている。しかし、本開示の利益を有する当業者には、具体的な詳細なしで主題を実施することができることが明らかである。一方、開示された主題を分かりにくくすることがないように周知の特徴、構成部分又はモジュールは省略し、単純にし、組み合わせ、又は分離している。
【００３５】
例証的な実施例を参照して、開示された主題を説明したが、この説明は、限定的な意味合いで解されることを意図するものでない。開示された主題が関係する当該技術分野における当業者に明らかである、例証的な実施例の種々の修正及び主題の他の実施例は、開示された主題の範囲内に収まるものと認められる。
【図面の簡単な説明】
【００３６】
【図１】多コア・プロセッサを用いることができるコンピュータ・システムの一例を示す図である。
【図２】多コア・プロセッサを用いることができるコンピュータ・システムの別の例を示す図である。
【図３】多コア・プロセッサを用いることができるコンピュータ・システムの更に別の例を示す図である。
【図４】例示的な多コア・プロセッサの構造を示す図である。
【図５】それ自身の電圧調節器を各コアが有する多コア・プロセッサの一例の構造を示す図である。
【図６】コアを取り囲む電圧調節器を備えた、多コア・プロセッサの別の例の構造を示す図である。
【図７】多コア・プロセッサ電力管理の一手法例を示す図である。
【図８】多コア・プロセッサへの電力の供給、及び多コア・プロセッサの電力の管理の一例を示す図である。
【図９】多コア・プロセッサへの電力の供給、及び多コア・プロセッサの電力の半理の別の例を示す図である。
【特許請求の範囲】
【請求項１】
集積回路の電力を管理する装置であって、
パッケージ基板と、
電圧調節器モジュールの第１のダイであって、前記第１のダイが前記パッケージ基板上に搭載され、前記電圧調節器モジュールが複数の電圧調節器を含む第１のダイと、
前記集積回路の第２のダイとを備え、前記パッケージ基板、前記第１のダイ、及び前記第２のダイは、同じパッケージにパッキングされ、前記集積回路は複数の電子装置を含み、前記第１のダイにおける各電圧調節器を前記第２のダイに電子的に結合して、前記第２のダイにおける１つ又は複数の電子装置に電力を供給する装置。
【請求項２】
請求項１記載の装置であって、前記第２のダイは、前記複数の電子装置の入力／出力（I／O）相互接続を含み、前記I／O相互接続は電圧識別（「VID」）信号の相互接続を含み、前記VID信号は、前記第１のダイ内の電圧調節器への、特定の値を備えた、電圧の供給に対する、前記第２のダイ内の電子装置からの要求を含み、前記要求を受け取ると、前記電圧調節器は、前記特定の値の電圧を前記電子装置に供給する装置。
【請求項３】
請求項２記載の装置であって、前記パッケージ基板が前記第１のダイと前記第２のダイとの間にある装置。
【請求項４】
請求項２記載の装置であって、前記第１のダイが前記第２のダイと前記パッケージ基板との間にある装置。
【請求項５】
請求項４記載の装置であって、VID信号の前記相互接続は、前記第１のダイにおける前記複数の電圧調節器のうちの１つ又は複数に前記第２のダイにおける前記複数の電子装置それぞれから前記VID信号を送信するために前記第１のダイに電子的に結合された装置。
【請求項６】
請求項１記載の装置であって、前記第１のダイにおける各電圧調節器は、前記電圧調節器が電力を供給する先の、前記第２のダイにおける１つ又は複数の電子装置とアラインされる装置。
【請求項７】
請求項１記載の装置であって、前記集積回路は多コア・プロセッサを備え、前記多コア・プロセッサは複数のコアを含み、前記複数の電子装置それぞれは、前記複数のコアのうちの１つを含む装置。
【請求項８】
集積回路の電力を管理する装置であって、
パッケージ基板と、
前記パッケージ基板上に搭載されたダイとを備え、前記ダイは、前記集積回路、及び複数の電圧調節器を含み、前記集積回路は複数の電子装置を含み、前記複数の電圧調節器それぞれは、前記複数の電子装置の１つ又は複数に電力を供給する装置。
【請求項９】
請求項８記載の装置であって、前記ダイは、前記複数の電子装置の入力／出力（I／O）相互接続、及び電圧識別（「ＶＩＤ」）信号の相互接続を備え、前記ＶＩＤ信号は、電圧調節器への、特定値を備えた電圧供給に対する、電子装置からの要求を含み、前記要求を受け取ると、前記電圧調節器は、前記電子装置に、前記特定値の電圧を供給する装置。
【請求項１０】
請求項８記載の装置であって、前記複数の電圧調節器は、前記ダイ内の前記複数の電子装置と一体化される装置。
【請求項１１】
請求項８記載の装置であって、前記複数の電圧調節器は、前記ダイ内の前記複数の電子装置の周囲に存在する装置。
【請求項１２】
請求項８記載の装置であって、前記集積回路は多コア・プロセッサを備え、前記多コア・プロセッサは複数のコアを含み、前記複数の電子装置それぞれは、前記複数のコアのうちの１つを含む装置。
【請求項１３】
コンピュータ・システムであって、
複数のコアを含む多コア・プロセッサと、
前記多コア・プロセッサ用データを記憶するための非揮発性メモリと、
前記複数のコアに電力を供給するための複数の電圧調節器とを備え、
前記複数の電圧調節器それぞれは、前記電圧調節器が電力を供給する先の、前記複数のコアのうちの１つ又は複数（「電力受取対象」）の近くに位置し、前記電力受取対象に、前記電力受取対象によって要求された特定値を備えた電圧供給を提供することができるコンピュータ・システム。
【請求項１４】
請求項１３記載のシステムであって、電圧識別（「VID」）信号の相互接続を更に備え、前記VID信号は、前記複数の電圧調節器のうちの１つへの、特定値を備えた電圧供給に対する、前記複数のコアのうちの１つからの要求を含み、前記要求を受け取ると、前記電圧調節器は、前記コアに前記特定値の電圧を供給するシステム。
【請求項１５】
請求項１３記載のシステムであって、前記複数の電圧調節器は第１のダイ上に存在し、前記複数のコアが第２のダイ上に存在し、前記第１のダイ及び前記第２のダイは、パッケージ基板と同じパッケージにパッキングされ、前記第１のダイにおける各電圧調節器を前記第２のダイに電子的に結合して、前記第２のダイにおける１つ又は複数のコアに電力を供給するシステム。
【請求項１６】
請求項１５記載のシステムであって、前記パッケージ基板が前記第１のダイと前記第２のダイとの間にあるシステム。
【請求項１７】
請求項１５記載のシステムであって、前記第１のダイが前記第２のダイと前記パッケージ基板との間にあるシステム。
【請求項１８】
請求項１３記載のシステムであって、前記複数のコア及び前記複数の電圧調節器はダイ上に存在し、前記ダイはパッケージ基板とパッケージングされるシステム。
【請求項１９】
請求項１８記載のシステムであって、前記複数の電圧調節器は、前記ダイ内の前記複数のコアと一体化されるシステム。
【請求項２０】
請求項１８記載のシステムであって、前記複数の電圧調節器は、前記ダイ内の前記複数の電子装置の周囲に存在するシステム。
【請求項１】
集積回路の電力を管理する装置であって、
パッケージ基板と、
電圧調節器モジュールの第１のダイであって、前記第１のダイが前記パッケージ基板上に搭載され、前記電圧調節器モジュールが複数の電圧調節器を含む第１のダイと、
前記集積回路の第２のダイとを備え、前記パッケージ基板、前記第１のダイ、及び前記第２のダイは、同じパッケージにパッキングされ、前記集積回路は複数の電子装置を含み、前記第１のダイにおける各電圧調節器を前記第２のダイに電子的に結合して、前記第２のダイにおける１つ又は複数の電子装置に電力を供給する装置。
【請求項２】
請求項１記載の装置であって、前記第２のダイは、前記複数の電子装置の入力／出力（I／O）相互接続を含み、前記I／O相互接続は電圧識別（「VID」）信号の相互接続を含み、前記VID信号は、前記第１のダイ内の電圧調節器への、特定の値を備えた、電圧の供給に対する、前記第２のダイ内の電子装置からの要求を含み、前記要求を受け取ると、前記電圧調節器は、前記特定の値の電圧を前記電子装置に供給する装置。
【請求項３】
請求項２記載の装置であって、前記パッケージ基板が前記第１のダイと前記第２のダイとの間にある装置。
【請求項４】
請求項２記載の装置であって、前記第１のダイが前記第２のダイと前記パッケージ基板との間にある装置。
【請求項５】
請求項４記載の装置であって、VID信号の前記相互接続は、前記第１のダイにおける前記複数の電圧調節器のうちの１つ又は複数に前記第２のダイにおける前記複数の電子装置それぞれから前記VID信号を送信するために前記第１のダイに電子的に結合された装置。
【請求項６】
請求項１記載の装置であって、前記第１のダイにおける各電圧調節器は、前記電圧調節器が電力を供給する先の、前記第２のダイにおける１つ又は複数の電子装置とアラインされる装置。
【請求項７】
請求項１記載の装置であって、前記集積回路は多コア・プロセッサを備え、前記多コア・プロセッサは複数のコアを含み、前記複数の電子装置それぞれは、前記複数のコアのうちの１つを含む装置。
【請求項８】
集積回路の電力を管理する装置であって、
パッケージ基板と、
前記パッケージ基板上に搭載されたダイとを備え、前記ダイは、前記集積回路、及び複数の電圧調節器を含み、前記集積回路は複数の電子装置を含み、前記複数の電圧調節器それぞれは、前記複数の電子装置の１つ又は複数に電力を供給する装置。
【請求項９】
請求項８記載の装置であって、前記ダイは、前記複数の電子装置の入力／出力（I／O）相互接続、及び電圧識別（「ＶＩＤ」）信号の相互接続を備え、前記ＶＩＤ信号は、電圧調節器への、特定値を備えた電圧供給に対する、電子装置からの要求を含み、前記要求を受け取ると、前記電圧調節器は、前記電子装置に、前記特定値の電圧を供給する装置。
【請求項１０】
請求項８記載の装置であって、前記複数の電圧調節器は、前記ダイ内の前記複数の電子装置と一体化される装置。
【請求項１１】
請求項８記載の装置であって、前記複数の電圧調節器は、前記ダイ内の前記複数の電子装置の周囲に存在する装置。
【請求項１２】
請求項８記載の装置であって、前記集積回路は多コア・プロセッサを備え、前記多コア・プロセッサは複数のコアを含み、前記複数の電子装置それぞれは、前記複数のコアのうちの１つを含む装置。
【請求項１３】
コンピュータ・システムであって、
複数のコアを含む多コア・プロセッサと、
前記多コア・プロセッサ用データを記憶するための非揮発性メモリと、
前記複数のコアに電力を供給するための複数の電圧調節器とを備え、
前記複数の電圧調節器それぞれは、前記電圧調節器が電力を供給する先の、前記複数のコアのうちの１つ又は複数（「電力受取対象」）の近くに位置し、前記電力受取対象に、前記電力受取対象によって要求された特定値を備えた電圧供給を提供することができるコンピュータ・システム。
【請求項１４】
請求項１３記載のシステムであって、電圧識別（「VID」）信号の相互接続を更に備え、前記VID信号は、前記複数の電圧調節器のうちの１つへの、特定値を備えた電圧供給に対する、前記複数のコアのうちの１つからの要求を含み、前記要求を受け取ると、前記電圧調節器は、前記コアに前記特定値の電圧を供給するシステム。
【請求項１５】
請求項１３記載のシステムであって、前記複数の電圧調節器は第１のダイ上に存在し、前記複数のコアが第２のダイ上に存在し、前記第１のダイ及び前記第２のダイは、パッケージ基板と同じパッケージにパッキングされ、前記第１のダイにおける各電圧調節器を前記第２のダイに電子的に結合して、前記第２のダイにおける１つ又は複数のコアに電力を供給するシステム。
【請求項１６】
請求項１５記載のシステムであって、前記パッケージ基板が前記第１のダイと前記第２のダイとの間にあるシステム。
【請求項１７】
請求項１５記載のシステムであって、前記第１のダイが前記第２のダイと前記パッケージ基板との間にあるシステム。
【請求項１８】
請求項１３記載のシステムであって、前記複数のコア及び前記複数の電圧調節器はダイ上に存在し、前記ダイはパッケージ基板とパッケージングされるシステム。
【請求項１９】
請求項１８記載のシステムであって、前記複数の電圧調節器は、前記ダイ内の前記複数のコアと一体化されるシステム。
【請求項２０】
請求項１８記載のシステムであって、前記複数の電圧調節器は、前記ダイ内の前記複数の電子装置の周囲に存在するシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２００９−５１０６１７（Ｐ２００９−５１０６１７Ａ）
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００８−５３３５２８（Ｐ２００８−５３３５２８）
【出願日】平成１８年９月２６日（２００６．９．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３７５２２
【国際公開番号】ＷＯ２００７／０３８５２９
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成１８年９月２６日（２００６．９．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３７５２２
【国際公開番号】ＷＯ２００７／０３８５２９
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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