多相デジタルサンプリングのための装置および方法
【課題】入力信号周波数と基準信号周波数との間の関係を決定する方法および装置を提供する。
【解決手段】本システムは、基準信号から複数の内部基準信号を得る。内部基準信号は、レベル検出回路２０ａに与えられる。レベル検出回路２０ａは、入力信号をある期間内にある回数サンプリングする。これらのサンプルに関連付けられた値は、前回の期間からのサンプルの１つの値と同様に記憶される。記憶されたサンプルの相関が取られ、入力信号周波数と基準信号周波数との間の関係が得られる。
【解決手段】本システムは、基準信号から複数の内部基準信号を得る。内部基準信号は、レベル検出回路２０ａに与えられる。レベル検出回路２０ａは、入力信号をある期間内にある回数サンプリングする。これらのサンプルに関連付けられた値は、前回の期間からのサンプルの１つの値と同様に記憶される。記憶されたサンプルの相関が取られ、入力信号周波数と基準信号周波数との間の関係が得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路における信号サンプリングに関し、特に、基準信号に対する入力周波数の測定に関する。
【背景技術】
【０００２】
多くの用途において、波形の周波数や位相などの特性を測定するためには、その波形をサンプリングする必要がある。このためにいくつかの基本的な方法がある。ある通常の方法では、アナログ素子を用いて入力と基準信号との差の大きさおよび符号などの比較を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、この通常の方法では、アナログ素子が非標準応答および／または遅延時間を含む固有のタイミング制限を有するので、アナログ素子の比較精度に欠けるという欠点がある。他の通常の方法では、デジタル論理素子を使用する。しかし、周波数を比較する場合、これらの通常のデジタル方法では、線形出力（すなわち、入力が基準に対してどれだけ高いか、または低いかを示すこと）が得られない。
【課題を解決するための手段】
【０００４】
入力信号周波数と基準信号周波数との間の関係を決定する方法を提供する。基準周波数はそれに関連付けられた第１の期間を有する。複数の内部基準信号が基準信号から得られ、内部基準信号の各々は、内部基準信号の各々が互いに一時的にオフセットされ、かつ第１の期間内に生じることを特徴とする。複数の内部基準信号はレベル検出回路に転送される。複数の内部基準信号の特性に基づいて、レベル検出回路は第１の期間において入力信号を複数回サンプリングする。次いで、サンプルに関連付けられた値を記憶する。前回の期間からの入力信号のサンプリングレベルに関連付けられた少なくとも１つの値も記憶される。第１の期間からのサンプリングレベルに対してそれらの間で相関が取られ、前回の期間からのサンプリングレベルに関連付けられた値と現在期間からのサンプリングレベルの１つとの相関が取られる。次いで、入力信号周波数と基準信号周波数との関係が得られる。これは、部分的にａ）第１の期間からのサンプリングレベルの相関、ｂ）前回の期間に関連付けられた値と現在の期間から値との相関に基づいて得られる。
【０００５】
また、入力ポート上で第１の周波数を有する入力信号と基準ポート上で第２の周波数を有する基準信号との関係を決定するための回路が提供される。回路は、基準ポートに結合された内部タイミング信号生成器を含む。内部タイミング信号生成器は、第１の期間内の特定の時点で複数の信号を生成できる。第１の期間は基準信号周波数に関係付けられる。複数の信号レベル検出器はそれぞれ、内部タイミング信号生成器の出力および前記入力ポートに結合される。複数の信号レベル検出器の各々は、前記内部タイミング信号生成器の出力に基づいて第１の時点における入力信号をサンプリングでき、サンプリング入力信号に関連付けられた第値を出力できる。第１の時点は第１の期間内にある。時間アラインメント回路は、複数の信号レベル検出器に結合され、複数の信号検出器からの第１の値を記憶する。記憶回路は、第１の期間の前の第２の時点からのサンプリング信号に関連付けられた値を記憶するために用いられ得る。相関器回路は、時間アラインメント回路および記憶回路に結合される。相関器回路は、第１の期間からの第１の値に対してそれらの間で相関をとり、前回の時点からのサンプリング入力信号に関連付けられた値と第１の値の１つとの相関を取ることができる。
【発明を実施するための最良の形態】
【０００６】
以下に、入力周波数を決定するための装置および方法に関し、本発明の実施形態を説明する。以下の本発明の詳細な説明は例示にすぎず、本発明を限定するものではないことは当業者の理解するところである。本発明の他の実施形態についても本開示により当業者には容易に想起される。本発明の実施例は図面を参照して詳細に説明される。図面および明細書全体にわたり同じ参照符号は同じまたは同様の構成要素を示す。
【０００７】
説明を明確にするために、本明細書に記載される実施例の通常の特徴をすべて記載するとは限らない。もちろん、いずれのそのような実際の構成の開発においては、開発者の特定の目標（用途や事業に関する制約など）を達成するために、多くの構成別の決定をしなければならず、かつこれらの特定の目標は構成ごとに、および開発者ごとに異なることが理解される。さらに、そのような開発努力は複雑であり、かつ時間を要するが、当業者にとっては本開示により通常の技術を用いて行うことができる。
【０００８】
本発明によれば、構成要素、処理ステップ、および／またはデータ構造は、種々の種類のデジタルシステム（ハードウェア、ソフトウェア、またはその任意の組み合わせ）を用いて構成してもよい。さらに、汎用性の低いデバイス（フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）など）を使用しても、本明細書に記載の本発明の概念の範囲および意図から逸脱することがないことが当業者に理解される。
【０００９】
図１は周波数比較を行うための回路の模式ブロック図である。回路１０ａは、入力１２において基準信号を受信し、入力１４において入力信号を受信する。内部タイミング信号生成器回路１６は、基準信号を受信し、出力１８ａ〜ｆにおいて複数の内部タイミング信号を生成する。この場合、内部タイミング信号生成器１６に対して６つの出力ラインが示されるが、任意数の出力ライン（１つだけの出力ラインを含む）を使用することができる。
【００１０】
内部タイミング信号生成器１６によって生成された内部タイミング信号は、入力基準信号に基づくので、入力基準信号に対してある関係を有する内部生成基準信号と考えられ得る。ある実施形態において、内部タイミング信号は、元の基準信号を時間シフトした変形信号であり、すなわち元の基準信号を細分するものである。ある実施形態において、これらの時間シフト変形信号は、内部タイミング信号生成器回路１６の出力数にしたがって特定の位相分だけシフトされる。この場合、ライン１８ａ〜ｆ上の出力は、±２π／ｎの倍数分の基準信号オフセットを表すことができる。ここで、ｎは内部タイミング信号生成器１６において生成された信号の数を表す。
【００１１】
内部タイミング信号は、基準信号を等間隔に（またはほぼ均等に）細分する。あるいは、基準信号を不等間隔（ある内部タイミング信号から次の内部タイミング信号）で細分してもよい（等間隔または不等間隔の任意の組み合わせでもよい）。さらに、基準信号の数は、さらなる論理または他の種類の回路を通るラインの数、または内部タイミング信号の間隔の数と異なってもよい。
【００１２】
各内部タイミング信号は、次いでレベル検出器回路２０ａと結合される。レベル検出器回路２０ａは、入力信号が存在するライン１４と結合される。内部タイミング信号を使用して、レベル検出器回路２０ａのクロックとしたり、またはレベル検出器回路２０ａを作動させることができる。このように、図１に示すこの実施例において、特定時刻ｔ（ｎ）に各ライン１８ａ〜ｆに信号が存在する。ここで、ｎは内部タイミング信号の数であり、各ｔ（ｎ）は異なる時点である。したがって、ライン１４上に存在する入力信号は、レベル検出回路２０ａによって各時刻ｔ（ｎ）にサンプリングされる。
【００１３】
例として、図１において、内部タイミング信号生成器回路１６は、ライン１２上の基準信号を受信し、時間的に基準と異なり、かつ互いに異なる６つの信号を得ることができる。これらの信号の各々は、異なるライン１８ａ〜ｆから出力される。レベル検出回路２０ａは、ライン１４上の入力信号を受信し、ライン１８ａ〜ｆ上の信号を受信する。このように、内部タイミング信号生成器回路１６の出力を使用して、特定時刻にレベル検出回路２０ａ（または、その部分）を作動させる。このように、時刻ｔ（１）に、ライン１４上の入力信号のレベルがレベル検出器回路２０ａによってサンプリングされる。時刻ｔ（１）は、ライン１８ａ上の内部タイミング信号生成器回路１６によって出力される信号によって決定される。同様に、レベル検出回路２０ａは、内部で生成された基準信号を用いて異なる時刻ｔ（１）．．．ｔ（ｆ）においてライン１４上に存在する信号をサンプリングする。
【００１４】
レベル検出器回路２０ａは、１つ以上のラインを介して時間アラインメント回路２２に結合される。時間アラインメント回路２２は、レベル検出器回路２０ａの出力を受け取り、レベル検出回路２０ａの出力が時間アラインメントされた出力を生成する。ある実施例において、時間アラインメント回路には、２つの異なる機構によってクロックが与えられ得る。これにより、時間アラインメント回路は、レベル検出回路２０ａに関連する作動制約とは独立して稼動することができる。したがって、時間アラインメント回路２２の出力は、経時的にサンプリングされるようなライン１４上の入力信号のベクトルとみなし得る。
【００１５】
時間アラインメント回路２２の出力は相関回路２４に結合される。時間アラインメント回路２２の出力は、１つのラインまたは数ラインを介して相関回路２４に送信されてもよい。相関回路２４は、時間アラインメント回路２２の素子の出力を比較する（すなわち、経時的にライン１４上の入力信号と関連付けられたレベル）。
【００１６】
キャリー回路２６ａは、時間アラインメント回路２２の前回の出力と関連付けて値を保存するように構成できる。このように、相関回路２４を使用して、時間アラインメント回路２２から前回送信された値とともに現在サンプリングされた値の両方を比較できる。
【００１７】
図２は、周波数比較を行うために使用される回路の具体例を示す模式ブロック図である。回路１０ｂは、入力１２上の基準周波数信号および入力１４上の入力周波数を受信する。内部時間生成器回路は、主に上記または本明細書の他の箇所に記載の方法で動作できる。なお、内部時間生成器回路の出力の数は、図２に示す数よりも多くても少なくてもよい。
【００１８】
この実施形態において、内部タイミング信号は関連のレベル検出器回路２０ｂ〜ｇに結合できる。各レベル検出器回路２０ｂ〜ｇは、入力信号が送信されるライン１４に結合される。内部タイミング信号は、次いでレベル検出器２０ｂ〜ｇにクロックを与えるか、またはそうでなければレベル検出器２０ｂ〜ｇを作動させる。したがって、この実施例において、特定時刻ｔ（ｎ）における各ライン１８ａ〜ｆ上の信号は、関連のレベル検出回路２０ｂ〜ｇの作動を表す。したがって、ライン１４上に存在する入力信号は、各時刻ｔ（ｎ）において別々のレベル検出器回路２０ｂ〜ｇ中にサンプリングされる。
【００１９】
なお、それぞれの構成において、レベル検出器回路の数は上記の具体的な実施形態に示したものと異なってもよい。さらに、なお、回路は、他の外部の回路を介して制御して、与えられた数よりも少ない数で動作させてもよい（すなわち、ｎレベル検出回路を有する回路をｎ−２の内部タイミング信号およびｎ−２のレベル検出回路を用いて動作するよう設定する。ここでｎは装置内の全レベル検出回路数である）。
【００２０】
各レベル検出回路２０ｂ〜ｇは時間アラインメント回路２２に結合される。時間アラインメント回路２２は、各レベル検出回路２０ｂ〜ｇの出力が時間アラインメントされた出力を生成できる。ある実施例において、時間アラインメント回路２２は、２つの異なる機構によってクロックが与えられ得る。これにより、時間アラインメント回路２２は、レベル検出回路２０ｂ〜ｇに関連付けられた作動制約とは独立して稼動できる。例えば、時間アラインメント回路２２は、独立に作動される２つ以上の部分に細分され得る。ある例において、第１の部分は時刻ｔ（１）に信号によってクロックが与えられ得る。第２の部分は、時刻ｔ（４）に信号によってクロックが与えられ得る。したがって、各レベル検出回路２０ｂ〜ｇの関連出力は、関連のレベル検出回路からの信号が最も安定となりやすくなることを確実にし得るこれらの時刻に時間アラインメント回路２２にクロックを与え得る。したがって、時間アラインメント回路２２の出力は、内部タイミング信号生成器によって生成される信号のスイープの間の各サンプリング信号が時間アラインメントされた信号とみなし得る。
【００２１】
図２の時間アラインメント回路２２の出力は、関連のコンパレータ回路２８ａ〜ｆと結合される。この構成において、各コンパレータ回路２８ａ〜ｆは、時間アラインメントされたサンプリング入力信号の時間的に隣り合う素子の出力を比較できる。したがって、この場合、各コンパレータ回路２８ａ〜ｆの出力は、ライン１４上の入力信号がサンプリング時刻の間で遷移したか、または同じままかを示す。
【００２２】
この実施形態において、キャリー回路２６ｂは、時間アラインメントされたサンプリング入力信号の最後のサンプリングレベルを保存するように構成される。この値は、次いで時間アラインメントされたサンプリング入力信号の次の出力の第１のサンプリングレベルと比較できる。これにより、装置１０ｂは、時間アラインメント回路２２の現在の出力におけるすべての値を時間アラインメント回路２２の前回の出力における選択値と比較できる。
【００２３】
したがって、ブロック３０は信号遷移検出器を表し得る。なお、信号遷移検出器は、隣り合う内部タイミング信号の作動（停止）よりもはるかに遅い速度で動作できる。このように、信号遷移検出器３０は、その基準速度を超える間隔で測定するよう構成できる。
【００２４】
やはり、なお、外部制御回路を使用して、与えられたコンパレータ回路の数よりも少ない数で装置を動作させてもよい。さらに、なお、この実施形態のコンパレータ回路の数は任意であり、図示の数または他の任意の整数であってもよい。
【００２５】
図３は、使用可能な内部タイミング回路の可能な構成の詳細を示す模式図である。この実施形態において、内部時間生成器回路３２は、基準信号を受信し、元の基準信号の期間を細分する多相信号を出力する。この構成において、基準信号は遅延回路３４ａ〜ｃに入力される。したがって、図２の実施例において、内部時間生成器回路３２は６つの出力を有する。したがって、図示の遅延回路３４ａ〜ｃの出力はそれぞれ±ｎπ／３位相を表し得る。ここで、ｎは０以上および６以下の整数値である。もちろん、特定の遅延も同様に８つの遅延回路を用いて行うことができる（すなわち、図１または２の装置を用いた動作）、または他のいくつかの遅延回路数と遅延長さを用いても同じ結果を達成できる。
【００２６】
この特定の実施形態において、位相ロックループは、出力と基準周波数の比較に基づいて回路内の遅延を変更するように構成される。このように、この特定の内部時間生成器回路３２は、基準信号を入力基準信号に関連付けられる複数の内部タイミング信号に細分する。
【００２７】
なお、特定の遅延信号は、図示のような直列式に生成しなくてもよい。他の実施形態において、内部タイミング信号の一部または全部は、図２に示す直列配置と同様に、並列に素子を配置しても得られ得る。上記のように、任意の構成の出力の数は、この特定の実施形態に示す数と一致しなくてもよい。もちろん、不均一に分布して生成される信号を生成するために、異なる遅延を各遅延素子に関連付け得る。
【００２８】
図４は、内部タイミング生成器回路の可能な構成の詳細を示す模式図である。この場合、内部時間生成器回路３２の出力のタイミングパラメータは、遅延回路３４ｄ〜ｆ自体によって設定されるだけでなく、制御回路３６によっても設定される。このように、基準周波数は制御回路３６に入力され、制御回路３６は遅延回路３４ｄ〜ｆに関連付けられた特定の遅延またはタイミングパラメータを、設定、検査、および／またはリセットできる。このように、基準信号の細分化は、内部タイミング信号間の近似的に設定された間隔を必要としない方法で達成できるが、内部タイミング信号は、ユーザが必要とするような任意の間隔に設定することもできる。さらに、制御回路３６を使用して、遅延回路３４ｄ〜ｆによって示されるノードを選択的に作動させ、タイミングパルスを別ルートで各々に送ることもできる。このように、基準信号の任意の特定の細分化（例えば、１２分割または１３分割）が達成できる。やはり、上記のように、任意の構成の出力の数は、この特定の実施形態に示す数と一致しなくてもよい。また、制御回路３６を遅延素子を用いずに使用してもよいし、それ自体によって内部基準を生成し得る。細分化基準信号を生成する方法は多くあり、そのすべては本願の範囲内において想起されることは当業者の理解するところである。
【００２９】
図５は、周波数コンパレータの具体的な実施形態の模式図である。図５を説明するにあたり、図５中に示されたフリップフロップ４０ａ〜ｈ、フリップフロップ４２ａ〜ｈ、フリップフロップ４４ａ〜ｈ、及びフリップフロップ４６を使用する際の一般的な注意事項の一つであるメタステーブル対策について以下に簡単に説明する。
【００３０】
メタステーブルとは、フリップフロップに入力され動作タイミングを決定する基準信号（図５中では３８ａ〜ｈと記されている）と、フリップフロップに入力されるデータ信号（図５中では、フリップフロップ４０ａ〜ｈ、フリップフロップ４２ａ〜ｈ、フリップフロップ４４ａ〜ｈ、及びフリップフロップ４６において入力端子Ｄに入力される信号）とが同時に変化してセットアップタイム、及びホールドタイムの時間長が不十分なために、フリップフロップやラッチの出力信号が発振状態になる、不安定な状態を指す。この不安定な状態の信号を、後段に接続されたフリップフロップが取り込むと、後段に接続されたフリップフロップの出力信号も不安定な状態になる確率が高くなる。ここで、セットアップタイムとは、基準信号の入力に先だって、データ信号を確定、保持しておかなければならない最小限の時間を表している。また、ホールドタイムとは、基準信号を与えた後もデータ信号を保持しておかなければならない最小限の時間を表している。
【００３１】
一般にメタステーブル状態は有限の時間であり、例えば、そのメタステーブル状態が続いている時間（以後、ｔ＿ｍｅｔａと記す）は、基準信号がフリップフロップに入力されてから出力信号が出力されるまでの時間に比例した値で表される。従って、フリップフロップを使用する場合には、フリップフロップに要求されるセットアップタイム、及びホールドタイムを満足するような回路を設計する必要がある。より具体的には、セットアップタイムをｔ＿ｓｅｔ、ホールドタイムをｔ＿ｈｌｄ、フリップフロップからフリップフロップまでの配線遅延（例えば、図５中において、フリップフロップ４０ａの出力データ信号がフリップフロップ４２ａのデータ入力端子Ｄに入力されるまでに要する信号の伝搬時間）をｔ＿ｄｌｙとすると、基準信号の時間間隔ｔｓを、式（１）の関係を満たすように選択すればよい。
ｔ＿ｓｅｔ＜（ｔｓ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（１）
【００３２】
図５の実施形態では、内部基準生成器回路（図示せず）によって８つの出力を有する多相信号（すなわち、各内部タイミング信号出力３８は、π／４の倍数分だけ進んだ、または遅れた入力基準信号に対応する）が生成され、その生成された多相信号のうち所定の信号が、フリップフロップ４０ａ〜ｈ、フリップフロップ４２ａ〜ｈ、フリップフロップ４４ａ〜ｈ、フリップフロップ４６にそれぞれ入力されると仮定している。したがって、この場合、出力４０ａ〜ｈは、時刻ｔ（１）〜ｔ（８）において作動される。ここで、各ｔ（ｎ）は、π／４ラジアンだけ遅れた基準信号を表す（場合により、ｔ（ｎ）における細分化信号をΦ（n）とも示す）。したがって、ｔ（１）は入力基準信号をπ／４ラジアンだけ遅らせ、ｔ（８）は入力基準信号を８π／４（すなわち２π）ラジアンだけ遅らす。やはり、上記のように、異なる分割数および異なる内部タイミング信号間隔を用いて他のタイミング方式を構成できる。これらの構成はここに開示されるが、本願の他箇所でも同様に開示されているものとする。
【００３３】
レベル検出回路４０ａ〜ｈは、図４に示すＤラッチフリップフロップのような回路を使用して構成できる。内部基準生成器回路の多相出力３８ａ〜ｈは、関連のレベル検出器回路４０ａ〜ｈに結合され、各多相信号は関連のフリップフロップのクロック入力に結合される。したがって、関連の多相信号が特定のフリップフロップにおいて受信されると、入力信号のレベルはフリップフロップにおいてサンプリングされ、記憶される。このように、内部基準生成器回路が各出力信号を順次生成すると、フリップフロップにはクロックが与えられ、入力信号がその内部に記憶される。
【００３４】
この構成では、フリップフロップ４２ａ〜ｈの第１のレベルおよびフリップフロップ４４ａ〜ｈの第２のレベルに対して時間アラインメントが起こり得る。この構成において、フリップフロップ４２ａ〜ｄの第１のバンクは信号Φ１を用いてクロックが与えられ、フリップフロップ４２ｅ〜ｈの第２のバンクは信号Φ５を用いてクロックが与えられる。ここで、信号Φ１の立ち上がりエッジの時刻と、信号Φ２、Φ３、Φ４の各立ち上がりエッジの時刻との間隔をそれぞれｔ＿１ｋと表し、信号Φ５の立ち上がりエッジの時刻と信号Φ６、Φ７、Φ８の各立ち上がりエッジの時刻との間隔をそれぞれｔ＿５ｋと表せば、ｔ＿１ｋ及びｔ＿５ｋは、式（２）及び式（３）の関係を満たすものとする。ただし、ｋは２、３、４、６、７、８のいずれかの数字を表す。
ｔ＿ｓｅｔ＜（ｔ＿１ｋ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（２）
ｔ＿ｓｅｔ＜（ｔ＿５ｋ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（３）
【００３５】
したがって、レベル検出器回路４０ａ〜ｄの内容は関連のフリップフロップ４２ａ〜ｄに記憶され、レベル検出器回路４０ｅ〜ｈの内容は関連のフリップフロップ４２ｅ〜ｈに記憶される。この際、システムの時間情報がシステムの継続動作を中断せずに保存されるように行われる。
【００３６】
なお、図５においては、フリップフロップ４２ａ〜ｈを第１のバンクと第２のバンクとに分ける際に、第１のバンクに供給するクロックとして信号Φ１を用い、第２のバンクに供給するクロックとして信号Φ５を用いたが、立ち上がりエッジの間隔が“ｔ＿ｓｅｔ＋ｔ＿ｍｅｔａ＋ｔ＿ｈｌｄ＋ｔ＿ｄｌｙ”よりも大きい値を有する信号Φ（ｎ）同士であれば、上記信号Φ（ｎ）の組み合わせに限定されるものではない。また、フリップフロップ４２ａ〜ｈは、第１のバンクと第２のバンクとに分割されるだけでなく、当然ながら２以上に分割することも可能である。
【００３７】
また、上記説明では、クロックの立ち上がりエッジで各フリップフロップが動作するものとして説明したが、クロックの立ち下がりエッジで各フリップフロップが動作するものとしても良い。その場合は、信号Φ１の立ち下がりエッジの時刻と、信号Φ２、Φ３、Φ
４の各立ち下がりエッジの時刻との間隔をそれぞれｔ＿１ｓと表し、信号Φ５の立ち下がりエッジの時刻と信号Φ６、Φ７、Φ８の各立ち下がりエッジの時刻との間隔をそれぞれｔ＿５ｓと表せば、ｔ＿１ｓ及びｔ＿５ｓは、式（４）及び式（５）の関係を満たすものとする。ただし、ｓは２、３、４、６、７、８のいずれかの数字を表す。
ｔ＿ｓｅｔ＜（ｔ＿１ｓ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（４）
ｔ＿ｓｅｔ＜（ｔ＿５ｓ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（５）
【００３８】
また、クロックの立ち上がりエッジと立ち下がりエッジとの両方を用いてフリップフロップを動作させる場合には、立ち上がりエッジと立ち下がりエッジの間隔と、ｔ＿ｍｅｔａ、ｔ＿ｓｅｔ、ｔ＿ｈｌｄ、ｔ＿ｄｌｙの関係を考慮して、基準信号の時間間隔を選択すればよい。
【００３９】
フリップフロップ４４ａ〜ｈの第２のレベルはそれぞれ関連のフリップフロップ４２ａ〜ｈに結合され、フリップフロップ４２ａ〜ｈから出力される第１のレベル群はそれぞれフリップフロップ４４ａ〜ｈの第２のレベル群の適切な部分へ送信される。この例において、この送信には信号Φ１を用いてクロックが与えられる。このように、一周期の時間アラインメントが完了し、フリップフロップ４４ａ〜ｈから出力される第２のレベル群は、基準信号のある一周期内にサンプリングされた複数の入力信号のレベルを、所定のタイミングで出力したパラレルデータとなる。以降、フリップフロップ４４ａ〜ｈから出力された第２のレベル群をレベルベクトルと称す。
【００４０】
ここで、レベルベクトルを用いて、ライン１４から入力された入力信号の周波数を求めることを考える。一般に、周波数は１秒間に含まれる波数と定義されているが、所定の時間に含まれる波数と言い換えることも出来る。従って、ライン１４から入力された入力信号の周波数を求めるには、所定の期間における波数を求めれば良い。
【００４１】
レベルベクトルは、上述したように、基準信号のある一周期内にサンプリングされた複数の入力信号のレベルが所定のタイミングで出力されたパラレルデータであるので、ライン１４に入力された入力信号の周波数を求めるためには、このレベルベクトルのＨＩＧＨ状態からＬＯＷ状態への遷移数、あるいは、ＬＯＷ状態からＨＩＧＨ状態への遷移数を求めればよい。このＨＩＧＨ状態からＬＯＷ状態への遷移数、あるいは、ＬＯＷ状態からＨＩＧＨ状態への遷移数の、いずれか一方、あるいは両方を数えることにより、所定の期間における波数を求めることが出来る。
【００４２】
波数を求める別の手法としては、所定の閾値と交差する交差時間間隔を求め、その求められた交差時間間隔の逆数から波数を求めることもできる。具体的には、レベルベクトルのＬＯＷ状態からＨＩＧＨ状態への遷移時間間隔、あるいは、ＨＩＧＨ状態からＬＯＷ状態への遷移時間間隔のいずれか一方を求め、その逆数を用いることにより、波数を求める。なお、ＬＯＷ状態からＨＩＧＨ状態への遷移時間間隔と、ＨＩＧＨ状態からＬＯＷ状態への遷移時間間隔との両方を用いる場合には、それぞれの時間間隔から求められた第１の波数と第２の波数との平均値を求めることにより、最終的な波数を求めることが出来る。
【００４３】
ここで注意すべき点は、レベルベクトルから求められた波数は、基準信号のある一周期内における波数であり、常に一定した値を示すものではないことは明確である。従って、この波数の揺らぎが問題となる場合には、例えば、後述するフィルタを導入することにより平均化することが出来る。
【００４４】
以下に、この波数を求めるための具体的な実施形態について幾つか述べる。
【００４５】
レベルベクトルを使用する際の補助として、キャリーオーバーフリップフロップ４６が
存在する。このキャリーオーバーフリップフロップ４６への入力は、第２レベルフリップフロップ４４ｈの出力である（すなわち、前回の周期の最後のサンプリング点内の入力信号の値）。このキャリーオーバーフリップフロップ４６には、第２レベルフリップフロップ４４ａ〜ｈと同じ信号を用いてクロックが与えられる。このように、サンプリング点の時間アラインメントベクトルが構成できる。
【００４６】
もちろん、サンプリング信号の時間アラインメントを行う構成は上記の構成に限定されない。他の方式や構造を論理、タイミング信号および／または電子記憶機構の組み合わせを、図５に示す回路の時間アラインメント部分の構築に際して、考えることができる。したがって、これらの構築物および構造は本発明の範囲内と考えられる。
【００４７】
図５の構成において、ｔ１におけるサンプルの反転およびｔ２におけるサンプルはＡＮＤゲート４８ａに結合される。したがって、時刻ｔ１およびｔ２におけるサンプルが同じ場合、ＡＮＤゲートは論理ＬＯＷでレベルのまま変化していないことを示す。ｔ１におけるサンプルが論理ＬＯＷであり、ｔ２におけるサンプルが論理ＨＩＧＨであるならば、上記にように結合されたＡＮＤゲートは論理ＨＩＧＨであり、したがってサンプルが論理ＬＯＷから論理ＨＩＧＨへ遷移したことを示す。
【００４８】
一連のＡＮＤゲート４８ａ〜ｇはこの論理関数を示すように結合される。したがって、サンプルがＬＯＷ状態からＨＩＧＨ状態へ遷移するところではいずれも対応するＡＮＤゲートがこの関数を記憶する。したがって、ＡＮＤゲート４８ｈはキャリーオーバーフリップフロップと新しいシーケンスにおいて時刻ｔ１に対応するフリップフロップとの間に結合される。このように、前回のベクトルの最後の要素におけるＬＯＷ状態と現在のベクトルの第１の要素におけるＨＩＧＨ状態との間の遷移は、遷移として記憶する。ＡＮＤゲート４８ａ〜ｈの集まりは、基準信号の１つの完全な位相内の論理遷移のベクトル表現とみなすことができ、重複は１つ以上の前回の位相に関する情報を含む。
【００４９】
もちろん、種々の遷移を検出するように種々の論理部または関数を構成でき、サンプリングレベルは種々の遷移を検出するよう種々の方法で配線できる。例えば、ＸＯＲゲートを隣り合うセルの出力に結合して遷移を示すことができる（変化の符号は示さないが）。やはり、遷移の存在または遷移の方向を決定するために多くの構造的な選択肢を使用できる。やはり、これらの代替の構成も本開示の範囲内にあると考えられる。さらに、時間アラインメント機能の構成は図５に示すような固定的な論理を使用しなくてもよい。
【００５０】
図６は、遷移検出回路の使用のさらなる実施形態の模式ブロック図である。図６において、遷移検出回路５２は遷移解析回路５４に結合される。遷移検出回路は上記のいずれのものでもよし、または少なくとも１つのサンプリング入力を基準として有し、かつ入力クロック間の遷移を示すいくつかの出力を有する別の構造でもよい。遷移解析回路は、入力クロック間の遷移を示す遷移検出回路５２の出力を受信できる。そのような情報を受信すると、遷移解析回路は、その際に検出された遷移に対して解析を行うことができる。
【００５１】
図７は、遷移検出回路と遷移解析回路との相互作用の実施形態の模式図である。まず、内部タイミング信号にしたがって行われた遷移検出の結果を有するベクトルを遷移解析回路６０に対して利用可能となるようにする。この場合、この解析は加算回路として構成できる。したがって、タイミング信号生成器によって生成された内部タイミング信号によって定義された間隔内のサンプリング信号の遷移の数が記録される。この結果は直ちに使用でき、さらなる解析のために他の回路へ転送できる。
【００５２】
図８ａ〜ｂは、遷移検出回路の結果と遷移解析回路の相互作用の実施形態の模式図である。この場合、内部基準信号にしたがって行われた遷移検出の結果を有するベクトルは、
遷移解析回路に対して利用可能とされる。遷移解析回路６０は、遷移間の間隔値を得てもよい。図８ａにおいて、解析回路は、基準フレーム内の間隔を決定しており、遷移が起きなかったセルの最後の数を示す残りの部分を記憶している。
【００５３】
図８ｂにおいて、新しいベクトルが利用可能とされ、フレーム間遷移の数が表にしてある。さらに、第１の遷移の前の先行セルが解析され、フレーム開始と第１の遷移との「距離」が決定される。この結果は、先行フレームの終端とその最後の遷移との「距離」の前回のフレームにおける前回の決定と組み合わされる。したがって、フレーム間遷移の間の「距離」およびフレーム間の遷移距離が決定できる。
【００５４】
多相遷移解析回路をフィルタに結合することもできる。このフィルタは、得られた遷移ベクトル、遷移の数、および／または遷移間隔に対する履歴という特徴を付加できる。ある実施形態において、フレーム内の遷移の合計を取る場合、この合計はフィルタに与えられ、フィルタは基準入力に対して遷移の平均（または重み付け平均）を生成する。したがって、基準信号と入力信号の比率は時間と共に蓄積される。これをパルス間隔を得る実施形態とともに使用して、その関係の若干異なる特徴を生成できる。さらに、入力信号と基準信号を比較することによって入力周波数の線形関数が生成され、したがって、この情報により大きさおよび方向の両方がシステムに対する任意の周波数補正に対して適用可能となる。
【００５５】
図９は、低域通過フィルタとともに使用される遷移検出および解析回路の模式ブロック図である。遷移検出および解析回路に結合された低域通過フィルタを使用することによって、入力信号と基準信号の関係の長期特性が支配的になる。多くの種類のフィルタをこのシステムとともに使用して経時的に出力を生成する。平均化フィルタ、重み付け平均化フィルタ、およびバートレットタップフィルタは、システムの長期特性を示す出力を生成するために使用できるフィルタのすべての種類である。このような特定の低域通過フィルタは、もちろん、本質的に例示に過ぎず、他の種類の低域通過フィルタが本記載の範囲内で想起される。
【００５６】
図１０は、入力周波数を決定する装置の具体的な実施形態の詳細を示す模式図である。この特定の実施形態において、低域通過フィルタは２５６タップバートレットフィルタであり、ほぼ等間隔の８つの内部タイミング信号が使用される。
【００５７】
図１１は、図１０の出力例の詳細を示すグラフである。なお、システムの出力に対する線形性に留意されたい。
【００５８】
図１２は、入力周波数を決定する装置の具体的な実施形態の詳細を示す別の模式図である。この実施形態において、７つの移相が生成され、これによりシステムが偶数個の位相に限定されないことが例示される。
【００５９】
図１３は、図１２に示す７相システムについての出力デジタルワードのプロットである。このように、多くの異なる数の位相（完全な周期において容易に割り切れない数も含む）を全体の機能性を損なわずに装置に用いることができることは明らかである。
【００６０】
図１４は、遷移検出／周波数コンパレータのさらに別の実施形態の模式図である。この実施形態において、上方および下方遷移の両方に注目して記録し、さらなる解析に使用できるようにする。この実施形態において、機能はＸＯＲゲートを使用して測定される。他の種類の論理回路を用いて他の設計も可能であることは当業者の理解するところである。
【００６１】
図１５は、積分回路に結合されたシステムの模式図である。出力の積分は位相差を生じ
るので（周波数差と異なる）、結合されたシステムを利用して信号間の線形位相差を生成できる。したがって、線形周波数コンパレータおよび線形位相差を同じデジタル構成要素を用いて得ることができる。
【００６２】
図１６は、周波数合成器における周波数コンパレータの模式ブロック図である。このように、前段の回路を使用して任意の入力周波数を基準に一致させることを補助できる。その逆も可である。
【００６３】
図１７ａ〜ｂは、無線装置内の所定位置にある回路の使用の詳細を示す模式図である。なお、受信機および送信機の両方は、携帯機内にあるか、基地局中にあるかにかかわらず、すべて基準に対する信号の監視および較正が必要である。
【００６４】
図１８ａ〜ｂは、モデム内の所定位置にある回路の使用の詳細を示す模式図である。大半のモデムは、アップコンバートおよびダウンコンバート変調信号を必要とする。したがって、これらの種類のデバイスにおいて上記の回路は非常に有効に使用できる。
【００６５】
図１９は、周波数合成器における周波数コンパレータの別の実施形態における詳細な模式ブロック図である。図１９において、周波数コンパレータには、上述した周波数比較を行うための回路が用いられる。ただし、周波数コンパレータにとって、解析回路及びローパスフィルタは必須の構成ではない。ＶＣＯの発振周波数は、周波数コンパレータの出力信号によって補償される。このように、前段の回路を使用して任意の入力周波数を基準に一致させることを補助できる。その逆も可である。
【００６６】
図２０ａ〜ｂは、無線装置内の所定位置にある回路の別の実施形態における使用の詳細を示す模式図である。なお、受信機および送信機の両方は、携帯機内にあるか、基地局中にあるか、モデム内にあるかにかかわらず、すべて基準に対する信号の監視および較正が必要である。図２０ａにおいて、変調回路から出力された変調信号は、ＶＣＯの出力信号（局所信号）に基づいてアップコンバートされ、ＰＡ、スイッチ／フィルタ、及びアンテナを介して送信される。図２０ｂにおいて、アンテナ、スイッチ／フィルタ、及びＬＮＡを介して受信された変調信号は、ＶＣＯの出力信号（局所信号）に基づいてダウンコンバートされ、復調回路で復調される。ＶＣＯの発振周波数は、周波数コンパレータの出力信号によって補償される。周波数コンパレータには、上述した周波数比較を行うための回路が用いられる。ただし、周波数コンパレータにとって、解析回路及びローパスフィルタは必須の構成ではない。
【００６７】
図２１は、無線装置内の所定位置にある回路のさらに別の実施形態における使用の詳細を示す模式図である。図２１において、ＶＣＯの出力信号は、ＰＡ、スイッチ／フィルタ、及びアンテナを介して送信される。差分エンジンには、ＶＣＯの発振周波数がアナログ周波数としてフィードバックされる。差分エンジンは、周波数コンパレータを用いてアナログ周波数に含まれる位相エラーと周波数エラーとを検出する。ＶＣＯの発振周波数は、差分エンジンの出力に基づいて補償される。差分エンジンの周波数コンパレータには、上述した周波数比較を行うための回路が用いられる。ただし、周波数コンパレータにとって、解析回路及びローパスフィルタは必須の構成ではない。
【００６８】
以上、入力周波数を決定するための装置および方法を記載および例示した。本発明の多くの変更および変形が本発明を逸脱せずに可能であることが当業者に理解される。もちろん、本図面および本明細書に例示した種々の特徴を組み合わせてもよい。したがって、本発明は、図面に具体的に記載および例示された特定の特徴に限定されない。本発明の概念は特許請求の範囲によって決まることが明らかに理解されるべきである。種々の変更、置換、および改変が特許請求の範囲に記載の本発明の意図および範囲から逸脱せずに本明細
書の開示になされ得ることが理解されるべきである。
【００６９】
以上、本発明の実施形態および用途を説明してきたが、本開示により当業者にとって、上記よりもさらに多くの変更が本発明の概念を逸脱せずに可能であることは明らかである。したがって、本発明は特許請求の範囲にのみ限定される。
【図面の簡単な説明】
【００７０】
【図１】周波数比較を行うために使用される回路の模式ブロック図
【図２】周波数比較を行うために使用される回路の具体例の模式ブロック図
【図３】使用可能な内部タイミング回路の可能な構成の詳細を示す模式ブロック図
【図４】内部信号生成器回路の可能な構成の詳細を示す模式ブロック図
【図５】周波数コンパレータの具体的な実施形態の模式図
【図６】遷移検出回路のさらなる実施形態の模式図
【図７】遷移検出回路と遷移解析回路との間の可能な相互作用の詳細を示すブロック図
【図８ａ】遷移検出回路の結果と遷移解析回路の相互作用の実施形態のブロック図
【図８ｂ】遷移検出回路の結果と遷移解析回路の相互作用の実施形態のブロック図
【図９】低域通過フィルタとともに使用される遷移検出および解析回路の模式ブロック図
【図１０】入力周波数を決定する装置の具体的な実施形態の模式図
【図１１】図１０の出力例の詳細を示すグラフ
【図１２】入力周波数を決定する装置の別の具体的な実施形態の模式図
【図１３】図１２に示す７相システムについての出力例のグラフ
【図１４】遷移検出／周波数コンパレータのさらに別の実施形態の模式図
【図１５】積分回路に結合された周波数コンパレータの模式ブロック図
【図１６】周波数合成器における周波数コンパレータの模式ブロック図
【図１７ａ】無線装置内の所定位置にある回路の使用の詳細を示す模式ブロック図
【図１７ｂ】無線装置内の所定位置にある回路の使用の詳細を示す模式ブロック図
【図１８ａ】モデム内の所定位置にある回路の使用の詳細を示す模式ブロック図
【図１８ｂ】モデム内の所定位置にある回路の使用の詳細を示す模式ブロック図
【図１９】周波数合成器における周波数コンパレータの別の実施形態における詳細な模式ブロック図
【図２０ａ】無線装置内の所定位置にある回路の別の実施形態における使用の詳細を示す模式図
【図２０ｂ】無線装置内の所定位置にある回路の別の実施形態における使用の詳細を示す模式図
【図２１】無線装置内の所定位置にある回路のさらに別の実施形態における使用の詳細を示す模式図
【符号の説明】
【００７１】
１６ 内部タイミング信号生成器回路
２０ａ レベル検出器回路
２２ 時間アラインメント回路
２４ 相関回路
２０ｂ〜２０ｇ レベル検出器回路
２６ａ キャリー回路
２６ｂ キャリー回路
２８ａ〜２８ｆ コンパレータ回路
３４ａ〜３４ｅ 遅延回路
３６ 制御回路
５２ 遷移検出回路
５４ 遷移解析回路
６０ 加算回路
【技術分野】
【０００１】
本発明は、電子回路における信号サンプリングに関し、特に、基準信号に対する入力周波数の測定に関する。
【背景技術】
【０００２】
多くの用途において、波形の周波数や位相などの特性を測定するためには、その波形をサンプリングする必要がある。このためにいくつかの基本的な方法がある。ある通常の方法では、アナログ素子を用いて入力と基準信号との差の大きさおよび符号などの比較を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、この通常の方法では、アナログ素子が非標準応答および／または遅延時間を含む固有のタイミング制限を有するので、アナログ素子の比較精度に欠けるという欠点がある。他の通常の方法では、デジタル論理素子を使用する。しかし、周波数を比較する場合、これらの通常のデジタル方法では、線形出力（すなわち、入力が基準に対してどれだけ高いか、または低いかを示すこと）が得られない。
【課題を解決するための手段】
【０００４】
入力信号周波数と基準信号周波数との間の関係を決定する方法を提供する。基準周波数はそれに関連付けられた第１の期間を有する。複数の内部基準信号が基準信号から得られ、内部基準信号の各々は、内部基準信号の各々が互いに一時的にオフセットされ、かつ第１の期間内に生じることを特徴とする。複数の内部基準信号はレベル検出回路に転送される。複数の内部基準信号の特性に基づいて、レベル検出回路は第１の期間において入力信号を複数回サンプリングする。次いで、サンプルに関連付けられた値を記憶する。前回の期間からの入力信号のサンプリングレベルに関連付けられた少なくとも１つの値も記憶される。第１の期間からのサンプリングレベルに対してそれらの間で相関が取られ、前回の期間からのサンプリングレベルに関連付けられた値と現在期間からのサンプリングレベルの１つとの相関が取られる。次いで、入力信号周波数と基準信号周波数との関係が得られる。これは、部分的にａ）第１の期間からのサンプリングレベルの相関、ｂ）前回の期間に関連付けられた値と現在の期間から値との相関に基づいて得られる。
【０００５】
また、入力ポート上で第１の周波数を有する入力信号と基準ポート上で第２の周波数を有する基準信号との関係を決定するための回路が提供される。回路は、基準ポートに結合された内部タイミング信号生成器を含む。内部タイミング信号生成器は、第１の期間内の特定の時点で複数の信号を生成できる。第１の期間は基準信号周波数に関係付けられる。複数の信号レベル検出器はそれぞれ、内部タイミング信号生成器の出力および前記入力ポートに結合される。複数の信号レベル検出器の各々は、前記内部タイミング信号生成器の出力に基づいて第１の時点における入力信号をサンプリングでき、サンプリング入力信号に関連付けられた第値を出力できる。第１の時点は第１の期間内にある。時間アラインメント回路は、複数の信号レベル検出器に結合され、複数の信号検出器からの第１の値を記憶する。記憶回路は、第１の期間の前の第２の時点からのサンプリング信号に関連付けられた値を記憶するために用いられ得る。相関器回路は、時間アラインメント回路および記憶回路に結合される。相関器回路は、第１の期間からの第１の値に対してそれらの間で相関をとり、前回の時点からのサンプリング入力信号に関連付けられた値と第１の値の１つとの相関を取ることができる。
【発明を実施するための最良の形態】
【０００６】
以下に、入力周波数を決定するための装置および方法に関し、本発明の実施形態を説明する。以下の本発明の詳細な説明は例示にすぎず、本発明を限定するものではないことは当業者の理解するところである。本発明の他の実施形態についても本開示により当業者には容易に想起される。本発明の実施例は図面を参照して詳細に説明される。図面および明細書全体にわたり同じ参照符号は同じまたは同様の構成要素を示す。
【０００７】
説明を明確にするために、本明細書に記載される実施例の通常の特徴をすべて記載するとは限らない。もちろん、いずれのそのような実際の構成の開発においては、開発者の特定の目標（用途や事業に関する制約など）を達成するために、多くの構成別の決定をしなければならず、かつこれらの特定の目標は構成ごとに、および開発者ごとに異なることが理解される。さらに、そのような開発努力は複雑であり、かつ時間を要するが、当業者にとっては本開示により通常の技術を用いて行うことができる。
【０００８】
本発明によれば、構成要素、処理ステップ、および／またはデータ構造は、種々の種類のデジタルシステム（ハードウェア、ソフトウェア、またはその任意の組み合わせ）を用いて構成してもよい。さらに、汎用性の低いデバイス（フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）など）を使用しても、本明細書に記載の本発明の概念の範囲および意図から逸脱することがないことが当業者に理解される。
【０００９】
図１は周波数比較を行うための回路の模式ブロック図である。回路１０ａは、入力１２において基準信号を受信し、入力１４において入力信号を受信する。内部タイミング信号生成器回路１６は、基準信号を受信し、出力１８ａ〜ｆにおいて複数の内部タイミング信号を生成する。この場合、内部タイミング信号生成器１６に対して６つの出力ラインが示されるが、任意数の出力ライン（１つだけの出力ラインを含む）を使用することができる。
【００１０】
内部タイミング信号生成器１６によって生成された内部タイミング信号は、入力基準信号に基づくので、入力基準信号に対してある関係を有する内部生成基準信号と考えられ得る。ある実施形態において、内部タイミング信号は、元の基準信号を時間シフトした変形信号であり、すなわち元の基準信号を細分するものである。ある実施形態において、これらの時間シフト変形信号は、内部タイミング信号生成器回路１６の出力数にしたがって特定の位相分だけシフトされる。この場合、ライン１８ａ〜ｆ上の出力は、±２π／ｎの倍数分の基準信号オフセットを表すことができる。ここで、ｎは内部タイミング信号生成器１６において生成された信号の数を表す。
【００１１】
内部タイミング信号は、基準信号を等間隔に（またはほぼ均等に）細分する。あるいは、基準信号を不等間隔（ある内部タイミング信号から次の内部タイミング信号）で細分してもよい（等間隔または不等間隔の任意の組み合わせでもよい）。さらに、基準信号の数は、さらなる論理または他の種類の回路を通るラインの数、または内部タイミング信号の間隔の数と異なってもよい。
【００１２】
各内部タイミング信号は、次いでレベル検出器回路２０ａと結合される。レベル検出器回路２０ａは、入力信号が存在するライン１４と結合される。内部タイミング信号を使用して、レベル検出器回路２０ａのクロックとしたり、またはレベル検出器回路２０ａを作動させることができる。このように、図１に示すこの実施例において、特定時刻ｔ（ｎ）に各ライン１８ａ〜ｆに信号が存在する。ここで、ｎは内部タイミング信号の数であり、各ｔ（ｎ）は異なる時点である。したがって、ライン１４上に存在する入力信号は、レベル検出回路２０ａによって各時刻ｔ（ｎ）にサンプリングされる。
【００１３】
例として、図１において、内部タイミング信号生成器回路１６は、ライン１２上の基準信号を受信し、時間的に基準と異なり、かつ互いに異なる６つの信号を得ることができる。これらの信号の各々は、異なるライン１８ａ〜ｆから出力される。レベル検出回路２０ａは、ライン１４上の入力信号を受信し、ライン１８ａ〜ｆ上の信号を受信する。このように、内部タイミング信号生成器回路１６の出力を使用して、特定時刻にレベル検出回路２０ａ（または、その部分）を作動させる。このように、時刻ｔ（１）に、ライン１４上の入力信号のレベルがレベル検出器回路２０ａによってサンプリングされる。時刻ｔ（１）は、ライン１８ａ上の内部タイミング信号生成器回路１６によって出力される信号によって決定される。同様に、レベル検出回路２０ａは、内部で生成された基準信号を用いて異なる時刻ｔ（１）．．．ｔ（ｆ）においてライン１４上に存在する信号をサンプリングする。
【００１４】
レベル検出器回路２０ａは、１つ以上のラインを介して時間アラインメント回路２２に結合される。時間アラインメント回路２２は、レベル検出器回路２０ａの出力を受け取り、レベル検出回路２０ａの出力が時間アラインメントされた出力を生成する。ある実施例において、時間アラインメント回路には、２つの異なる機構によってクロックが与えられ得る。これにより、時間アラインメント回路は、レベル検出回路２０ａに関連する作動制約とは独立して稼動することができる。したがって、時間アラインメント回路２２の出力は、経時的にサンプリングされるようなライン１４上の入力信号のベクトルとみなし得る。
【００１５】
時間アラインメント回路２２の出力は相関回路２４に結合される。時間アラインメント回路２２の出力は、１つのラインまたは数ラインを介して相関回路２４に送信されてもよい。相関回路２４は、時間アラインメント回路２２の素子の出力を比較する（すなわち、経時的にライン１４上の入力信号と関連付けられたレベル）。
【００１６】
キャリー回路２６ａは、時間アラインメント回路２２の前回の出力と関連付けて値を保存するように構成できる。このように、相関回路２４を使用して、時間アラインメント回路２２から前回送信された値とともに現在サンプリングされた値の両方を比較できる。
【００１７】
図２は、周波数比較を行うために使用される回路の具体例を示す模式ブロック図である。回路１０ｂは、入力１２上の基準周波数信号および入力１４上の入力周波数を受信する。内部時間生成器回路は、主に上記または本明細書の他の箇所に記載の方法で動作できる。なお、内部時間生成器回路の出力の数は、図２に示す数よりも多くても少なくてもよい。
【００１８】
この実施形態において、内部タイミング信号は関連のレベル検出器回路２０ｂ〜ｇに結合できる。各レベル検出器回路２０ｂ〜ｇは、入力信号が送信されるライン１４に結合される。内部タイミング信号は、次いでレベル検出器２０ｂ〜ｇにクロックを与えるか、またはそうでなければレベル検出器２０ｂ〜ｇを作動させる。したがって、この実施例において、特定時刻ｔ（ｎ）における各ライン１８ａ〜ｆ上の信号は、関連のレベル検出回路２０ｂ〜ｇの作動を表す。したがって、ライン１４上に存在する入力信号は、各時刻ｔ（ｎ）において別々のレベル検出器回路２０ｂ〜ｇ中にサンプリングされる。
【００１９】
なお、それぞれの構成において、レベル検出器回路の数は上記の具体的な実施形態に示したものと異なってもよい。さらに、なお、回路は、他の外部の回路を介して制御して、与えられた数よりも少ない数で動作させてもよい（すなわち、ｎレベル検出回路を有する回路をｎ−２の内部タイミング信号およびｎ−２のレベル検出回路を用いて動作するよう設定する。ここでｎは装置内の全レベル検出回路数である）。
【００２０】
各レベル検出回路２０ｂ〜ｇは時間アラインメント回路２２に結合される。時間アラインメント回路２２は、各レベル検出回路２０ｂ〜ｇの出力が時間アラインメントされた出力を生成できる。ある実施例において、時間アラインメント回路２２は、２つの異なる機構によってクロックが与えられ得る。これにより、時間アラインメント回路２２は、レベル検出回路２０ｂ〜ｇに関連付けられた作動制約とは独立して稼動できる。例えば、時間アラインメント回路２２は、独立に作動される２つ以上の部分に細分され得る。ある例において、第１の部分は時刻ｔ（１）に信号によってクロックが与えられ得る。第２の部分は、時刻ｔ（４）に信号によってクロックが与えられ得る。したがって、各レベル検出回路２０ｂ〜ｇの関連出力は、関連のレベル検出回路からの信号が最も安定となりやすくなることを確実にし得るこれらの時刻に時間アラインメント回路２２にクロックを与え得る。したがって、時間アラインメント回路２２の出力は、内部タイミング信号生成器によって生成される信号のスイープの間の各サンプリング信号が時間アラインメントされた信号とみなし得る。
【００２１】
図２の時間アラインメント回路２２の出力は、関連のコンパレータ回路２８ａ〜ｆと結合される。この構成において、各コンパレータ回路２８ａ〜ｆは、時間アラインメントされたサンプリング入力信号の時間的に隣り合う素子の出力を比較できる。したがって、この場合、各コンパレータ回路２８ａ〜ｆの出力は、ライン１４上の入力信号がサンプリング時刻の間で遷移したか、または同じままかを示す。
【００２２】
この実施形態において、キャリー回路２６ｂは、時間アラインメントされたサンプリング入力信号の最後のサンプリングレベルを保存するように構成される。この値は、次いで時間アラインメントされたサンプリング入力信号の次の出力の第１のサンプリングレベルと比較できる。これにより、装置１０ｂは、時間アラインメント回路２２の現在の出力におけるすべての値を時間アラインメント回路２２の前回の出力における選択値と比較できる。
【００２３】
したがって、ブロック３０は信号遷移検出器を表し得る。なお、信号遷移検出器は、隣り合う内部タイミング信号の作動（停止）よりもはるかに遅い速度で動作できる。このように、信号遷移検出器３０は、その基準速度を超える間隔で測定するよう構成できる。
【００２４】
やはり、なお、外部制御回路を使用して、与えられたコンパレータ回路の数よりも少ない数で装置を動作させてもよい。さらに、なお、この実施形態のコンパレータ回路の数は任意であり、図示の数または他の任意の整数であってもよい。
【００２５】
図３は、使用可能な内部タイミング回路の可能な構成の詳細を示す模式図である。この実施形態において、内部時間生成器回路３２は、基準信号を受信し、元の基準信号の期間を細分する多相信号を出力する。この構成において、基準信号は遅延回路３４ａ〜ｃに入力される。したがって、図２の実施例において、内部時間生成器回路３２は６つの出力を有する。したがって、図示の遅延回路３４ａ〜ｃの出力はそれぞれ±ｎπ／３位相を表し得る。ここで、ｎは０以上および６以下の整数値である。もちろん、特定の遅延も同様に８つの遅延回路を用いて行うことができる（すなわち、図１または２の装置を用いた動作）、または他のいくつかの遅延回路数と遅延長さを用いても同じ結果を達成できる。
【００２６】
この特定の実施形態において、位相ロックループは、出力と基準周波数の比較に基づいて回路内の遅延を変更するように構成される。このように、この特定の内部時間生成器回路３２は、基準信号を入力基準信号に関連付けられる複数の内部タイミング信号に細分する。
【００２７】
なお、特定の遅延信号は、図示のような直列式に生成しなくてもよい。他の実施形態において、内部タイミング信号の一部または全部は、図２に示す直列配置と同様に、並列に素子を配置しても得られ得る。上記のように、任意の構成の出力の数は、この特定の実施形態に示す数と一致しなくてもよい。もちろん、不均一に分布して生成される信号を生成するために、異なる遅延を各遅延素子に関連付け得る。
【００２８】
図４は、内部タイミング生成器回路の可能な構成の詳細を示す模式図である。この場合、内部時間生成器回路３２の出力のタイミングパラメータは、遅延回路３４ｄ〜ｆ自体によって設定されるだけでなく、制御回路３６によっても設定される。このように、基準周波数は制御回路３６に入力され、制御回路３６は遅延回路３４ｄ〜ｆに関連付けられた特定の遅延またはタイミングパラメータを、設定、検査、および／またはリセットできる。このように、基準信号の細分化は、内部タイミング信号間の近似的に設定された間隔を必要としない方法で達成できるが、内部タイミング信号は、ユーザが必要とするような任意の間隔に設定することもできる。さらに、制御回路３６を使用して、遅延回路３４ｄ〜ｆによって示されるノードを選択的に作動させ、タイミングパルスを別ルートで各々に送ることもできる。このように、基準信号の任意の特定の細分化（例えば、１２分割または１３分割）が達成できる。やはり、上記のように、任意の構成の出力の数は、この特定の実施形態に示す数と一致しなくてもよい。また、制御回路３６を遅延素子を用いずに使用してもよいし、それ自体によって内部基準を生成し得る。細分化基準信号を生成する方法は多くあり、そのすべては本願の範囲内において想起されることは当業者の理解するところである。
【００２９】
図５は、周波数コンパレータの具体的な実施形態の模式図である。図５を説明するにあたり、図５中に示されたフリップフロップ４０ａ〜ｈ、フリップフロップ４２ａ〜ｈ、フリップフロップ４４ａ〜ｈ、及びフリップフロップ４６を使用する際の一般的な注意事項の一つであるメタステーブル対策について以下に簡単に説明する。
【００３０】
メタステーブルとは、フリップフロップに入力され動作タイミングを決定する基準信号（図５中では３８ａ〜ｈと記されている）と、フリップフロップに入力されるデータ信号（図５中では、フリップフロップ４０ａ〜ｈ、フリップフロップ４２ａ〜ｈ、フリップフロップ４４ａ〜ｈ、及びフリップフロップ４６において入力端子Ｄに入力される信号）とが同時に変化してセットアップタイム、及びホールドタイムの時間長が不十分なために、フリップフロップやラッチの出力信号が発振状態になる、不安定な状態を指す。この不安定な状態の信号を、後段に接続されたフリップフロップが取り込むと、後段に接続されたフリップフロップの出力信号も不安定な状態になる確率が高くなる。ここで、セットアップタイムとは、基準信号の入力に先だって、データ信号を確定、保持しておかなければならない最小限の時間を表している。また、ホールドタイムとは、基準信号を与えた後もデータ信号を保持しておかなければならない最小限の時間を表している。
【００３１】
一般にメタステーブル状態は有限の時間であり、例えば、そのメタステーブル状態が続いている時間（以後、ｔ＿ｍｅｔａと記す）は、基準信号がフリップフロップに入力されてから出力信号が出力されるまでの時間に比例した値で表される。従って、フリップフロップを使用する場合には、フリップフロップに要求されるセットアップタイム、及びホールドタイムを満足するような回路を設計する必要がある。より具体的には、セットアップタイムをｔ＿ｓｅｔ、ホールドタイムをｔ＿ｈｌｄ、フリップフロップからフリップフロップまでの配線遅延（例えば、図５中において、フリップフロップ４０ａの出力データ信号がフリップフロップ４２ａのデータ入力端子Ｄに入力されるまでに要する信号の伝搬時間）をｔ＿ｄｌｙとすると、基準信号の時間間隔ｔｓを、式（１）の関係を満たすように選択すればよい。
ｔ＿ｓｅｔ＜（ｔｓ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（１）
【００３２】
図５の実施形態では、内部基準生成器回路（図示せず）によって８つの出力を有する多相信号（すなわち、各内部タイミング信号出力３８は、π／４の倍数分だけ進んだ、または遅れた入力基準信号に対応する）が生成され、その生成された多相信号のうち所定の信号が、フリップフロップ４０ａ〜ｈ、フリップフロップ４２ａ〜ｈ、フリップフロップ４４ａ〜ｈ、フリップフロップ４６にそれぞれ入力されると仮定している。したがって、この場合、出力４０ａ〜ｈは、時刻ｔ（１）〜ｔ（８）において作動される。ここで、各ｔ（ｎ）は、π／４ラジアンだけ遅れた基準信号を表す（場合により、ｔ（ｎ）における細分化信号をΦ（n）とも示す）。したがって、ｔ（１）は入力基準信号をπ／４ラジアンだけ遅らせ、ｔ（８）は入力基準信号を８π／４（すなわち２π）ラジアンだけ遅らす。やはり、上記のように、異なる分割数および異なる内部タイミング信号間隔を用いて他のタイミング方式を構成できる。これらの構成はここに開示されるが、本願の他箇所でも同様に開示されているものとする。
【００３３】
レベル検出回路４０ａ〜ｈは、図４に示すＤラッチフリップフロップのような回路を使用して構成できる。内部基準生成器回路の多相出力３８ａ〜ｈは、関連のレベル検出器回路４０ａ〜ｈに結合され、各多相信号は関連のフリップフロップのクロック入力に結合される。したがって、関連の多相信号が特定のフリップフロップにおいて受信されると、入力信号のレベルはフリップフロップにおいてサンプリングされ、記憶される。このように、内部基準生成器回路が各出力信号を順次生成すると、フリップフロップにはクロックが与えられ、入力信号がその内部に記憶される。
【００３４】
この構成では、フリップフロップ４２ａ〜ｈの第１のレベルおよびフリップフロップ４４ａ〜ｈの第２のレベルに対して時間アラインメントが起こり得る。この構成において、フリップフロップ４２ａ〜ｄの第１のバンクは信号Φ１を用いてクロックが与えられ、フリップフロップ４２ｅ〜ｈの第２のバンクは信号Φ５を用いてクロックが与えられる。ここで、信号Φ１の立ち上がりエッジの時刻と、信号Φ２、Φ３、Φ４の各立ち上がりエッジの時刻との間隔をそれぞれｔ＿１ｋと表し、信号Φ５の立ち上がりエッジの時刻と信号Φ６、Φ７、Φ８の各立ち上がりエッジの時刻との間隔をそれぞれｔ＿５ｋと表せば、ｔ＿１ｋ及びｔ＿５ｋは、式（２）及び式（３）の関係を満たすものとする。ただし、ｋは２、３、４、６、７、８のいずれかの数字を表す。
ｔ＿ｓｅｔ＜（ｔ＿１ｋ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（２）
ｔ＿ｓｅｔ＜（ｔ＿５ｋ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（３）
【００３５】
したがって、レベル検出器回路４０ａ〜ｄの内容は関連のフリップフロップ４２ａ〜ｄに記憶され、レベル検出器回路４０ｅ〜ｈの内容は関連のフリップフロップ４２ｅ〜ｈに記憶される。この際、システムの時間情報がシステムの継続動作を中断せずに保存されるように行われる。
【００３６】
なお、図５においては、フリップフロップ４２ａ〜ｈを第１のバンクと第２のバンクとに分ける際に、第１のバンクに供給するクロックとして信号Φ１を用い、第２のバンクに供給するクロックとして信号Φ５を用いたが、立ち上がりエッジの間隔が“ｔ＿ｓｅｔ＋ｔ＿ｍｅｔａ＋ｔ＿ｈｌｄ＋ｔ＿ｄｌｙ”よりも大きい値を有する信号Φ（ｎ）同士であれば、上記信号Φ（ｎ）の組み合わせに限定されるものではない。また、フリップフロップ４２ａ〜ｈは、第１のバンクと第２のバンクとに分割されるだけでなく、当然ながら２以上に分割することも可能である。
【００３７】
また、上記説明では、クロックの立ち上がりエッジで各フリップフロップが動作するものとして説明したが、クロックの立ち下がりエッジで各フリップフロップが動作するものとしても良い。その場合は、信号Φ１の立ち下がりエッジの時刻と、信号Φ２、Φ３、Φ
４の各立ち下がりエッジの時刻との間隔をそれぞれｔ＿１ｓと表し、信号Φ５の立ち下がりエッジの時刻と信号Φ６、Φ７、Φ８の各立ち下がりエッジの時刻との間隔をそれぞれｔ＿５ｓと表せば、ｔ＿１ｓ及びｔ＿５ｓは、式（４）及び式（５）の関係を満たすものとする。ただし、ｓは２、３、４、６、７、８のいずれかの数字を表す。
ｔ＿ｓｅｔ＜（ｔ＿１ｓ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（４）
ｔ＿ｓｅｔ＜（ｔ＿５ｓ−ｔ＿ｈｌｄ）−（ｔ＿ｍｅｔａ＋ｔ＿ｄｌｙ） ・・（５）
【００３８】
また、クロックの立ち上がりエッジと立ち下がりエッジとの両方を用いてフリップフロップを動作させる場合には、立ち上がりエッジと立ち下がりエッジの間隔と、ｔ＿ｍｅｔａ、ｔ＿ｓｅｔ、ｔ＿ｈｌｄ、ｔ＿ｄｌｙの関係を考慮して、基準信号の時間間隔を選択すればよい。
【００３９】
フリップフロップ４４ａ〜ｈの第２のレベルはそれぞれ関連のフリップフロップ４２ａ〜ｈに結合され、フリップフロップ４２ａ〜ｈから出力される第１のレベル群はそれぞれフリップフロップ４４ａ〜ｈの第２のレベル群の適切な部分へ送信される。この例において、この送信には信号Φ１を用いてクロックが与えられる。このように、一周期の時間アラインメントが完了し、フリップフロップ４４ａ〜ｈから出力される第２のレベル群は、基準信号のある一周期内にサンプリングされた複数の入力信号のレベルを、所定のタイミングで出力したパラレルデータとなる。以降、フリップフロップ４４ａ〜ｈから出力された第２のレベル群をレベルベクトルと称す。
【００４０】
ここで、レベルベクトルを用いて、ライン１４から入力された入力信号の周波数を求めることを考える。一般に、周波数は１秒間に含まれる波数と定義されているが、所定の時間に含まれる波数と言い換えることも出来る。従って、ライン１４から入力された入力信号の周波数を求めるには、所定の期間における波数を求めれば良い。
【００４１】
レベルベクトルは、上述したように、基準信号のある一周期内にサンプリングされた複数の入力信号のレベルが所定のタイミングで出力されたパラレルデータであるので、ライン１４に入力された入力信号の周波数を求めるためには、このレベルベクトルのＨＩＧＨ状態からＬＯＷ状態への遷移数、あるいは、ＬＯＷ状態からＨＩＧＨ状態への遷移数を求めればよい。このＨＩＧＨ状態からＬＯＷ状態への遷移数、あるいは、ＬＯＷ状態からＨＩＧＨ状態への遷移数の、いずれか一方、あるいは両方を数えることにより、所定の期間における波数を求めることが出来る。
【００４２】
波数を求める別の手法としては、所定の閾値と交差する交差時間間隔を求め、その求められた交差時間間隔の逆数から波数を求めることもできる。具体的には、レベルベクトルのＬＯＷ状態からＨＩＧＨ状態への遷移時間間隔、あるいは、ＨＩＧＨ状態からＬＯＷ状態への遷移時間間隔のいずれか一方を求め、その逆数を用いることにより、波数を求める。なお、ＬＯＷ状態からＨＩＧＨ状態への遷移時間間隔と、ＨＩＧＨ状態からＬＯＷ状態への遷移時間間隔との両方を用いる場合には、それぞれの時間間隔から求められた第１の波数と第２の波数との平均値を求めることにより、最終的な波数を求めることが出来る。
【００４３】
ここで注意すべき点は、レベルベクトルから求められた波数は、基準信号のある一周期内における波数であり、常に一定した値を示すものではないことは明確である。従って、この波数の揺らぎが問題となる場合には、例えば、後述するフィルタを導入することにより平均化することが出来る。
【００４４】
以下に、この波数を求めるための具体的な実施形態について幾つか述べる。
【００４５】
レベルベクトルを使用する際の補助として、キャリーオーバーフリップフロップ４６が
存在する。このキャリーオーバーフリップフロップ４６への入力は、第２レベルフリップフロップ４４ｈの出力である（すなわち、前回の周期の最後のサンプリング点内の入力信号の値）。このキャリーオーバーフリップフロップ４６には、第２レベルフリップフロップ４４ａ〜ｈと同じ信号を用いてクロックが与えられる。このように、サンプリング点の時間アラインメントベクトルが構成できる。
【００４６】
もちろん、サンプリング信号の時間アラインメントを行う構成は上記の構成に限定されない。他の方式や構造を論理、タイミング信号および／または電子記憶機構の組み合わせを、図５に示す回路の時間アラインメント部分の構築に際して、考えることができる。したがって、これらの構築物および構造は本発明の範囲内と考えられる。
【００４７】
図５の構成において、ｔ１におけるサンプルの反転およびｔ２におけるサンプルはＡＮＤゲート４８ａに結合される。したがって、時刻ｔ１およびｔ２におけるサンプルが同じ場合、ＡＮＤゲートは論理ＬＯＷでレベルのまま変化していないことを示す。ｔ１におけるサンプルが論理ＬＯＷであり、ｔ２におけるサンプルが論理ＨＩＧＨであるならば、上記にように結合されたＡＮＤゲートは論理ＨＩＧＨであり、したがってサンプルが論理ＬＯＷから論理ＨＩＧＨへ遷移したことを示す。
【００４８】
一連のＡＮＤゲート４８ａ〜ｇはこの論理関数を示すように結合される。したがって、サンプルがＬＯＷ状態からＨＩＧＨ状態へ遷移するところではいずれも対応するＡＮＤゲートがこの関数を記憶する。したがって、ＡＮＤゲート４８ｈはキャリーオーバーフリップフロップと新しいシーケンスにおいて時刻ｔ１に対応するフリップフロップとの間に結合される。このように、前回のベクトルの最後の要素におけるＬＯＷ状態と現在のベクトルの第１の要素におけるＨＩＧＨ状態との間の遷移は、遷移として記憶する。ＡＮＤゲート４８ａ〜ｈの集まりは、基準信号の１つの完全な位相内の論理遷移のベクトル表現とみなすことができ、重複は１つ以上の前回の位相に関する情報を含む。
【００４９】
もちろん、種々の遷移を検出するように種々の論理部または関数を構成でき、サンプリングレベルは種々の遷移を検出するよう種々の方法で配線できる。例えば、ＸＯＲゲートを隣り合うセルの出力に結合して遷移を示すことができる（変化の符号は示さないが）。やはり、遷移の存在または遷移の方向を決定するために多くの構造的な選択肢を使用できる。やはり、これらの代替の構成も本開示の範囲内にあると考えられる。さらに、時間アラインメント機能の構成は図５に示すような固定的な論理を使用しなくてもよい。
【００５０】
図６は、遷移検出回路の使用のさらなる実施形態の模式ブロック図である。図６において、遷移検出回路５２は遷移解析回路５４に結合される。遷移検出回路は上記のいずれのものでもよし、または少なくとも１つのサンプリング入力を基準として有し、かつ入力クロック間の遷移を示すいくつかの出力を有する別の構造でもよい。遷移解析回路は、入力クロック間の遷移を示す遷移検出回路５２の出力を受信できる。そのような情報を受信すると、遷移解析回路は、その際に検出された遷移に対して解析を行うことができる。
【００５１】
図７は、遷移検出回路と遷移解析回路との相互作用の実施形態の模式図である。まず、内部タイミング信号にしたがって行われた遷移検出の結果を有するベクトルを遷移解析回路６０に対して利用可能となるようにする。この場合、この解析は加算回路として構成できる。したがって、タイミング信号生成器によって生成された内部タイミング信号によって定義された間隔内のサンプリング信号の遷移の数が記録される。この結果は直ちに使用でき、さらなる解析のために他の回路へ転送できる。
【００５２】
図８ａ〜ｂは、遷移検出回路の結果と遷移解析回路の相互作用の実施形態の模式図である。この場合、内部基準信号にしたがって行われた遷移検出の結果を有するベクトルは、
遷移解析回路に対して利用可能とされる。遷移解析回路６０は、遷移間の間隔値を得てもよい。図８ａにおいて、解析回路は、基準フレーム内の間隔を決定しており、遷移が起きなかったセルの最後の数を示す残りの部分を記憶している。
【００５３】
図８ｂにおいて、新しいベクトルが利用可能とされ、フレーム間遷移の数が表にしてある。さらに、第１の遷移の前の先行セルが解析され、フレーム開始と第１の遷移との「距離」が決定される。この結果は、先行フレームの終端とその最後の遷移との「距離」の前回のフレームにおける前回の決定と組み合わされる。したがって、フレーム間遷移の間の「距離」およびフレーム間の遷移距離が決定できる。
【００５４】
多相遷移解析回路をフィルタに結合することもできる。このフィルタは、得られた遷移ベクトル、遷移の数、および／または遷移間隔に対する履歴という特徴を付加できる。ある実施形態において、フレーム内の遷移の合計を取る場合、この合計はフィルタに与えられ、フィルタは基準入力に対して遷移の平均（または重み付け平均）を生成する。したがって、基準信号と入力信号の比率は時間と共に蓄積される。これをパルス間隔を得る実施形態とともに使用して、その関係の若干異なる特徴を生成できる。さらに、入力信号と基準信号を比較することによって入力周波数の線形関数が生成され、したがって、この情報により大きさおよび方向の両方がシステムに対する任意の周波数補正に対して適用可能となる。
【００５５】
図９は、低域通過フィルタとともに使用される遷移検出および解析回路の模式ブロック図である。遷移検出および解析回路に結合された低域通過フィルタを使用することによって、入力信号と基準信号の関係の長期特性が支配的になる。多くの種類のフィルタをこのシステムとともに使用して経時的に出力を生成する。平均化フィルタ、重み付け平均化フィルタ、およびバートレットタップフィルタは、システムの長期特性を示す出力を生成するために使用できるフィルタのすべての種類である。このような特定の低域通過フィルタは、もちろん、本質的に例示に過ぎず、他の種類の低域通過フィルタが本記載の範囲内で想起される。
【００５６】
図１０は、入力周波数を決定する装置の具体的な実施形態の詳細を示す模式図である。この特定の実施形態において、低域通過フィルタは２５６タップバートレットフィルタであり、ほぼ等間隔の８つの内部タイミング信号が使用される。
【００５７】
図１１は、図１０の出力例の詳細を示すグラフである。なお、システムの出力に対する線形性に留意されたい。
【００５８】
図１２は、入力周波数を決定する装置の具体的な実施形態の詳細を示す別の模式図である。この実施形態において、７つの移相が生成され、これによりシステムが偶数個の位相に限定されないことが例示される。
【００５９】
図１３は、図１２に示す７相システムについての出力デジタルワードのプロットである。このように、多くの異なる数の位相（完全な周期において容易に割り切れない数も含む）を全体の機能性を損なわずに装置に用いることができることは明らかである。
【００６０】
図１４は、遷移検出／周波数コンパレータのさらに別の実施形態の模式図である。この実施形態において、上方および下方遷移の両方に注目して記録し、さらなる解析に使用できるようにする。この実施形態において、機能はＸＯＲゲートを使用して測定される。他の種類の論理回路を用いて他の設計も可能であることは当業者の理解するところである。
【００６１】
図１５は、積分回路に結合されたシステムの模式図である。出力の積分は位相差を生じ
るので（周波数差と異なる）、結合されたシステムを利用して信号間の線形位相差を生成できる。したがって、線形周波数コンパレータおよび線形位相差を同じデジタル構成要素を用いて得ることができる。
【００６２】
図１６は、周波数合成器における周波数コンパレータの模式ブロック図である。このように、前段の回路を使用して任意の入力周波数を基準に一致させることを補助できる。その逆も可である。
【００６３】
図１７ａ〜ｂは、無線装置内の所定位置にある回路の使用の詳細を示す模式図である。なお、受信機および送信機の両方は、携帯機内にあるか、基地局中にあるかにかかわらず、すべて基準に対する信号の監視および較正が必要である。
【００６４】
図１８ａ〜ｂは、モデム内の所定位置にある回路の使用の詳細を示す模式図である。大半のモデムは、アップコンバートおよびダウンコンバート変調信号を必要とする。したがって、これらの種類のデバイスにおいて上記の回路は非常に有効に使用できる。
【００６５】
図１９は、周波数合成器における周波数コンパレータの別の実施形態における詳細な模式ブロック図である。図１９において、周波数コンパレータには、上述した周波数比較を行うための回路が用いられる。ただし、周波数コンパレータにとって、解析回路及びローパスフィルタは必須の構成ではない。ＶＣＯの発振周波数は、周波数コンパレータの出力信号によって補償される。このように、前段の回路を使用して任意の入力周波数を基準に一致させることを補助できる。その逆も可である。
【００６６】
図２０ａ〜ｂは、無線装置内の所定位置にある回路の別の実施形態における使用の詳細を示す模式図である。なお、受信機および送信機の両方は、携帯機内にあるか、基地局中にあるか、モデム内にあるかにかかわらず、すべて基準に対する信号の監視および較正が必要である。図２０ａにおいて、変調回路から出力された変調信号は、ＶＣＯの出力信号（局所信号）に基づいてアップコンバートされ、ＰＡ、スイッチ／フィルタ、及びアンテナを介して送信される。図２０ｂにおいて、アンテナ、スイッチ／フィルタ、及びＬＮＡを介して受信された変調信号は、ＶＣＯの出力信号（局所信号）に基づいてダウンコンバートされ、復調回路で復調される。ＶＣＯの発振周波数は、周波数コンパレータの出力信号によって補償される。周波数コンパレータには、上述した周波数比較を行うための回路が用いられる。ただし、周波数コンパレータにとって、解析回路及びローパスフィルタは必須の構成ではない。
【００６７】
図２１は、無線装置内の所定位置にある回路のさらに別の実施形態における使用の詳細を示す模式図である。図２１において、ＶＣＯの出力信号は、ＰＡ、スイッチ／フィルタ、及びアンテナを介して送信される。差分エンジンには、ＶＣＯの発振周波数がアナログ周波数としてフィードバックされる。差分エンジンは、周波数コンパレータを用いてアナログ周波数に含まれる位相エラーと周波数エラーとを検出する。ＶＣＯの発振周波数は、差分エンジンの出力に基づいて補償される。差分エンジンの周波数コンパレータには、上述した周波数比較を行うための回路が用いられる。ただし、周波数コンパレータにとって、解析回路及びローパスフィルタは必須の構成ではない。
【００６８】
以上、入力周波数を決定するための装置および方法を記載および例示した。本発明の多くの変更および変形が本発明を逸脱せずに可能であることが当業者に理解される。もちろん、本図面および本明細書に例示した種々の特徴を組み合わせてもよい。したがって、本発明は、図面に具体的に記載および例示された特定の特徴に限定されない。本発明の概念は特許請求の範囲によって決まることが明らかに理解されるべきである。種々の変更、置換、および改変が特許請求の範囲に記載の本発明の意図および範囲から逸脱せずに本明細
書の開示になされ得ることが理解されるべきである。
【００６９】
以上、本発明の実施形態および用途を説明してきたが、本開示により当業者にとって、上記よりもさらに多くの変更が本発明の概念を逸脱せずに可能であることは明らかである。したがって、本発明は特許請求の範囲にのみ限定される。
【図面の簡単な説明】
【００７０】
【図１】周波数比較を行うために使用される回路の模式ブロック図
【図２】周波数比較を行うために使用される回路の具体例の模式ブロック図
【図３】使用可能な内部タイミング回路の可能な構成の詳細を示す模式ブロック図
【図４】内部信号生成器回路の可能な構成の詳細を示す模式ブロック図
【図５】周波数コンパレータの具体的な実施形態の模式図
【図６】遷移検出回路のさらなる実施形態の模式図
【図７】遷移検出回路と遷移解析回路との間の可能な相互作用の詳細を示すブロック図
【図８ａ】遷移検出回路の結果と遷移解析回路の相互作用の実施形態のブロック図
【図８ｂ】遷移検出回路の結果と遷移解析回路の相互作用の実施形態のブロック図
【図９】低域通過フィルタとともに使用される遷移検出および解析回路の模式ブロック図
【図１０】入力周波数を決定する装置の具体的な実施形態の模式図
【図１１】図１０の出力例の詳細を示すグラフ
【図１２】入力周波数を決定する装置の別の具体的な実施形態の模式図
【図１３】図１２に示す７相システムについての出力例のグラフ
【図１４】遷移検出／周波数コンパレータのさらに別の実施形態の模式図
【図１５】積分回路に結合された周波数コンパレータの模式ブロック図
【図１６】周波数合成器における周波数コンパレータの模式ブロック図
【図１７ａ】無線装置内の所定位置にある回路の使用の詳細を示す模式ブロック図
【図１７ｂ】無線装置内の所定位置にある回路の使用の詳細を示す模式ブロック図
【図１８ａ】モデム内の所定位置にある回路の使用の詳細を示す模式ブロック図
【図１８ｂ】モデム内の所定位置にある回路の使用の詳細を示す模式ブロック図
【図１９】周波数合成器における周波数コンパレータの別の実施形態における詳細な模式ブロック図
【図２０ａ】無線装置内の所定位置にある回路の別の実施形態における使用の詳細を示す模式図
【図２０ｂ】無線装置内の所定位置にある回路の別の実施形態における使用の詳細を示す模式図
【図２１】無線装置内の所定位置にある回路のさらに別の実施形態における使用の詳細を示す模式図
【符号の説明】
【００７１】
１６ 内部タイミング信号生成器回路
２０ａ レベル検出器回路
２２ 時間アラインメント回路
２４ 相関回路
２０ｂ〜２０ｇ レベル検出器回路
２６ａ キャリー回路
２６ｂ キャリー回路
２８ａ〜２８ｆ コンパレータ回路
３４ａ〜３４ｅ 遅延回路
３６ 制御回路
５２ 遷移検出回路
５４ 遷移解析回路
６０ 加算回路
【特許請求の範囲】
【請求項１】
入力信号周波数と基準信号周波数との間の関係を決定する方法であって、前記基準周波数は第１の期間を有し、
前記基準信号から複数の内部基準信号を得て、前記内部基準信号の各々は、前記内部基準信号の各々が互いに一時的にオフセットされ、かつ第１の期間内に生じ、
前記複数の内部基準信号の各々をレベル検出回路に与え、
前記複数の内部基準信号のいずれかの特性に基づいて、前記レベル検出回路を用いて、前記第１の期間内の前記入力信号の複数の信号レベルをサンプリングし、
前記第１の期間内で取られる前記サンプリングレベルの各々を示す値を記憶し、
前回の期間からの前記入力信号のサンプリングレベルを示す少なくとも１つの値を記憶し、
前記第１の期間からのサンプリングレベルに対してそれらの間で相関を取り、
前記第１の期間からのサンプリングレベルを示す少なくとも１つの値と前記前回の期間からのサンプリングレベルを示す値との相関を取り、
部分的にａ）前記第１の期間からの前記サンプリングレベルの相関を取るステップと、ｂ）前記第１の期間からのサンプリングレベルを示す少なくとも１つの値と前記前回の期間からの前記サンプリングレベルを示す値との相関を取るステップに基づいて、前記入力信号周波数と前記基準信号周波数との関係を得ることを含む、方法。
【請求項２】
入力ポート上で第１の周波数を有する入力信号と基準ポート上で第２の周波数を有する基準信号との関係を決定するための回路であって、
前記基準ポートに結合され、第１の期間内の特定の時点で複数の信号を生成し、前記第１の期間は前記基準信号周波数に関係付けられる、内部タイミング信号生成器と、
複数の信号レベル検出器であって、前記複数の信号レベル検出器の各々は前記内部タイミング信号生成器の出力および前記入力ポートに結合され、第１の出力を有し、前記複数の信号レベル検出器の各々は、前記内部タイミング信号生成器の出力に基づいて第１の時点における入力信号をサンプリングし、前記サンプリング入力信号に関連付けられた第１の値を出力し、前記第１の時点は前記第１の期間内にある、複数の信号レベル検出器と、
前記複数の信号レベル検出器に結合され、前記複数の信号検出器からの前記第１の値を記憶する時間アラインメント回路と、
第２の時点からのサンプリング信号に関連付けられた値を記憶し、前記第２の時点は前記第１の期間の前である、記憶回路と、
前記時間アラインメント回路および前記記憶回路に結合され、ａ）前記第１の期間からの前記第１の値に対してそれらの間で相関をとり、ｂ）前記第２の時点からのサンプリング入力信号に関連付けられた値と前記第１の値の１つとの相関を取る相関器回路を備える回路。
【請求項３】
入力ポート上で第１の周波数を有する入力信号と基準ポート上で第２の周波数を有する基準信号との関係を決定するための回路であって、
前記基準ポートに結合され、複数のポート上で複数のオフセット基準信号を生成し、前記オフセット基準信号は第１の期間を細分し、前記第１の期間は前記第２の周波数と関連付けられる、信号オフセット回路と
複数の信号検出回路であって、各々は前記複数の基準オフセットポートの１つに結合され、各々は特定のオフセット基準信号に応答して特定の時点において前記入力信号をサンプリングし、前記特定の時点での前記入力信号のレベルに関連付けられた第１の信号を生成する、複数の信号検出回路と、
複数の記憶回路であって、各々は前記複数の信号検出回路の１つに結合され、各々は前記関連付けられた信号検出器回路からの前記第１の信号を記憶する、複数の記憶回路と、
第２の時刻に関連付けられた前記複数の記憶回路の１つからの第１の信号を記憶し、前
記第２の時刻は第１の期間の前である、キャリーオーバー回路と、
複数の第１の遷移検出回路であって、各々は前記複数の記憶回路からの１組の記憶回路に結合され、各々は前記１組の記憶回路における前記記憶された第１の信号の間の変化を検出する、複数の第１の遷移検出回路と、
前記複数の記憶回路からの特定の第１の記憶回路および前記キャリーオーバー回路に結合され、前記第１の記憶回路内の記憶された第１の信号と前記キャリーオーバー回路内の前記記憶された信号との間の変化を検出する第２の遷移検出回路と、
前記複数の第１の遷移検出回路および前記第２の遷移検出回路に結合され、前記記憶された信号における変化の数に関連付けられた信号を生成する遷移集合回路と
前記遷移集合回路に結合され、期間の履歴にわたる遷移の数の平均を生成するデジタルフィルタとを含む回路。
【請求項４】
前記時間アライメント回路は、前記複数の信号レベル検出器に結合された複数のフリップフロップを含む第１のフリップフロップ群と、前記第１のフリップフロップ群に結合された複数のフリップフロップを含む第２のフリップフロップ群とを備え、
前記第１の期間は、前記第１の時点と、前記第１の時点から所定の時間経過した第３の時点とを少なくとも含み、
前記第１のフリップフロップ群は、前記第１の時点における前記複数の信号レベル検出器からの前記第１の値を記憶する第１のバンクと、前記第３の時点における前記複数の信号レベル検出器からの前記第１の値を記憶する第２のバンクとを少なくとも含み、
前記第２のフリップフロップ群は、前記第１の時点における前記第１のフリップフロップ群からの前記第１の値を記憶することを特徴とする、請求項２に記載の回路。
【請求項５】
前記第１の時点と前記第３の時点との間の所定の時間は、前記第１のフリップフロップ群に含まれるフリップフロップのセットアップタイムと、ホールドタイムと、メタステーブル状態が続く時間と、前記信号レベル検出器から前記第１の値が入力されるまでの遅延時間とを足し合わせた時間よりも長いことを特徴とする、請求項４に記載の回路。
【請求項６】
前記複数の記憶回路は、前記複数の信号検出回路に結合された複数のフリップフロップを含む第１のフリップフロップ群と、前記第１のフリップフロップ群に結合された複数のフリップフロップを含む第２のフリップフロップ群とを備え、
前記第１の期間は、前記第１の時刻と、前記第１の時刻から所定の時間経過した第３の時刻とを少なくとも含み、
前記第１のフリップフロップ群は、前記第１の時刻における前記複数の信号検出回路からの前記第１の信号を記憶する第１のバンクと、前記第３の時刻における前記複数の信号検出回路からの前記第１の信号を記憶する第２のバンクとを少なくとも含み、
前記第２のフリップフロップ群は、前記第１の時刻における前記第１のフリップフロップ群からの前記第１の信号を記憶することを特徴とする、請求項３に記載の回路。
【請求項７】
前記第１の時刻と前記第３の時刻との間の所定の時間は、前記第１のフリップフロップ群に含まれるフリップフロップのセットアップタイムと、ホールドタイムと、メタステーブル状態が続く時間と、前記信号検出回路から前記第１の信号が入力されるまでの遅延時間とを足し合わせた時間よりも長いことを特徴とする、請求項６に記載の回路。
【請求項１】
入力信号周波数と基準信号周波数との間の関係を決定する方法であって、前記基準周波数は第１の期間を有し、
前記基準信号から複数の内部基準信号を得て、前記内部基準信号の各々は、前記内部基準信号の各々が互いに一時的にオフセットされ、かつ第１の期間内に生じ、
前記複数の内部基準信号の各々をレベル検出回路に与え、
前記複数の内部基準信号のいずれかの特性に基づいて、前記レベル検出回路を用いて、前記第１の期間内の前記入力信号の複数の信号レベルをサンプリングし、
前記第１の期間内で取られる前記サンプリングレベルの各々を示す値を記憶し、
前回の期間からの前記入力信号のサンプリングレベルを示す少なくとも１つの値を記憶し、
前記第１の期間からのサンプリングレベルに対してそれらの間で相関を取り、
前記第１の期間からのサンプリングレベルを示す少なくとも１つの値と前記前回の期間からのサンプリングレベルを示す値との相関を取り、
部分的にａ）前記第１の期間からの前記サンプリングレベルの相関を取るステップと、ｂ）前記第１の期間からのサンプリングレベルを示す少なくとも１つの値と前記前回の期間からの前記サンプリングレベルを示す値との相関を取るステップに基づいて、前記入力信号周波数と前記基準信号周波数との関係を得ることを含む、方法。
【請求項２】
入力ポート上で第１の周波数を有する入力信号と基準ポート上で第２の周波数を有する基準信号との関係を決定するための回路であって、
前記基準ポートに結合され、第１の期間内の特定の時点で複数の信号を生成し、前記第１の期間は前記基準信号周波数に関係付けられる、内部タイミング信号生成器と、
複数の信号レベル検出器であって、前記複数の信号レベル検出器の各々は前記内部タイミング信号生成器の出力および前記入力ポートに結合され、第１の出力を有し、前記複数の信号レベル検出器の各々は、前記内部タイミング信号生成器の出力に基づいて第１の時点における入力信号をサンプリングし、前記サンプリング入力信号に関連付けられた第１の値を出力し、前記第１の時点は前記第１の期間内にある、複数の信号レベル検出器と、
前記複数の信号レベル検出器に結合され、前記複数の信号検出器からの前記第１の値を記憶する時間アラインメント回路と、
第２の時点からのサンプリング信号に関連付けられた値を記憶し、前記第２の時点は前記第１の期間の前である、記憶回路と、
前記時間アラインメント回路および前記記憶回路に結合され、ａ）前記第１の期間からの前記第１の値に対してそれらの間で相関をとり、ｂ）前記第２の時点からのサンプリング入力信号に関連付けられた値と前記第１の値の１つとの相関を取る相関器回路を備える回路。
【請求項３】
入力ポート上で第１の周波数を有する入力信号と基準ポート上で第２の周波数を有する基準信号との関係を決定するための回路であって、
前記基準ポートに結合され、複数のポート上で複数のオフセット基準信号を生成し、前記オフセット基準信号は第１の期間を細分し、前記第１の期間は前記第２の周波数と関連付けられる、信号オフセット回路と
複数の信号検出回路であって、各々は前記複数の基準オフセットポートの１つに結合され、各々は特定のオフセット基準信号に応答して特定の時点において前記入力信号をサンプリングし、前記特定の時点での前記入力信号のレベルに関連付けられた第１の信号を生成する、複数の信号検出回路と、
複数の記憶回路であって、各々は前記複数の信号検出回路の１つに結合され、各々は前記関連付けられた信号検出器回路からの前記第１の信号を記憶する、複数の記憶回路と、
第２の時刻に関連付けられた前記複数の記憶回路の１つからの第１の信号を記憶し、前
記第２の時刻は第１の期間の前である、キャリーオーバー回路と、
複数の第１の遷移検出回路であって、各々は前記複数の記憶回路からの１組の記憶回路に結合され、各々は前記１組の記憶回路における前記記憶された第１の信号の間の変化を検出する、複数の第１の遷移検出回路と、
前記複数の記憶回路からの特定の第１の記憶回路および前記キャリーオーバー回路に結合され、前記第１の記憶回路内の記憶された第１の信号と前記キャリーオーバー回路内の前記記憶された信号との間の変化を検出する第２の遷移検出回路と、
前記複数の第１の遷移検出回路および前記第２の遷移検出回路に結合され、前記記憶された信号における変化の数に関連付けられた信号を生成する遷移集合回路と
前記遷移集合回路に結合され、期間の履歴にわたる遷移の数の平均を生成するデジタルフィルタとを含む回路。
【請求項４】
前記時間アライメント回路は、前記複数の信号レベル検出器に結合された複数のフリップフロップを含む第１のフリップフロップ群と、前記第１のフリップフロップ群に結合された複数のフリップフロップを含む第２のフリップフロップ群とを備え、
前記第１の期間は、前記第１の時点と、前記第１の時点から所定の時間経過した第３の時点とを少なくとも含み、
前記第１のフリップフロップ群は、前記第１の時点における前記複数の信号レベル検出器からの前記第１の値を記憶する第１のバンクと、前記第３の時点における前記複数の信号レベル検出器からの前記第１の値を記憶する第２のバンクとを少なくとも含み、
前記第２のフリップフロップ群は、前記第１の時点における前記第１のフリップフロップ群からの前記第１の値を記憶することを特徴とする、請求項２に記載の回路。
【請求項５】
前記第１の時点と前記第３の時点との間の所定の時間は、前記第１のフリップフロップ群に含まれるフリップフロップのセットアップタイムと、ホールドタイムと、メタステーブル状態が続く時間と、前記信号レベル検出器から前記第１の値が入力されるまでの遅延時間とを足し合わせた時間よりも長いことを特徴とする、請求項４に記載の回路。
【請求項６】
前記複数の記憶回路は、前記複数の信号検出回路に結合された複数のフリップフロップを含む第１のフリップフロップ群と、前記第１のフリップフロップ群に結合された複数のフリップフロップを含む第２のフリップフロップ群とを備え、
前記第１の期間は、前記第１の時刻と、前記第１の時刻から所定の時間経過した第３の時刻とを少なくとも含み、
前記第１のフリップフロップ群は、前記第１の時刻における前記複数の信号検出回路からの前記第１の信号を記憶する第１のバンクと、前記第３の時刻における前記複数の信号検出回路からの前記第１の信号を記憶する第２のバンクとを少なくとも含み、
前記第２のフリップフロップ群は、前記第１の時刻における前記第１のフリップフロップ群からの前記第１の信号を記憶することを特徴とする、請求項３に記載の回路。
【請求項７】
前記第１の時刻と前記第３の時刻との間の所定の時間は、前記第１のフリップフロップ群に含まれるフリップフロップのセットアップタイムと、ホールドタイムと、メタステーブル状態が続く時間と、前記信号検出回路から前記第１の信号が入力されるまでの遅延時間とを足し合わせた時間よりも長いことを特徴とする、請求項６に記載の回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８ａ】
【図８ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７ａ】
【図１７ｂ】
【図１８ａ】
【図１８ｂ】
【図１９】
【図２０ａ】
【図２０ｂ】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８ａ】
【図８ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７ａ】
【図１７ｂ】
【図１８ａ】
【図１８ｂ】
【図１９】
【図２０ａ】
【図２０ｂ】
【図２１】
【公表番号】特表２００９−５０９３６０（Ｐ２００９−５０９３６０Ａ）
【公表日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００８−５１１４９７（Ｐ２００８−５１１４９７）
【出願日】平成１８年９月２２日（２００６．９．２２）
【国際出願番号】ＰＣＴ／ＪＰ２００６／３１９３９７
【国際公開番号】ＷＯ２００７／０３４９９２
【国際公開日】平成１９年３月２９日（２００７．３．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公表日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１８年９月２２日（２００６．９．２２）
【国際出願番号】ＰＣＴ／ＪＰ２００６／３１９３９７
【国際公開番号】ＷＯ２００７／０３４９９２
【国際公開日】平成１９年３月２９日（２００７．３．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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