差動単相変換回路
【課題】チップ面積を縮小させ、電力効率を向上させた差動単相変換回路を提供すること。
【解決手段】差動単相変換回路１は、ソースフォロア増幅器１０とソース接地増幅器２０から構成される。ソースフォロア増幅器１０は、差動信号の非反転信号ＩＮを同相のまま出力する。ソース接地増幅器２０は、差動信号の反転信号ＩＮＸを反転させて、非反転信号ＩＮと同位相にする。点Ａにおいて、共に同相の２つの差動信号ＩＮ、ＩＮＸが加算されて単相信号ＯＵＴとして出力される。
【解決手段】差動単相変換回路１は、ソースフォロア増幅器１０とソース接地増幅器２０から構成される。ソースフォロア増幅器１０は、差動信号の非反転信号ＩＮを同相のまま出力する。ソース接地増幅器２０は、差動信号の反転信号ＩＮＸを反転させて、非反転信号ＩＮと同位相にする。点Ａにおいて、共に同相の２つの差動信号ＩＮ、ＩＮＸが加算されて単相信号ＯＵＴとして出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を単相信号に変換する差動単相変換回路に関する。詳しくは、チップ面積を縮小させ、電力効率を向上させた差動単相変換回路に関する。
【背景技術】
【０００２】
従来、位相が夫々異なる差動信号から単相信号に変換する差動単相変換回路がある。例えば、差動単相変換回路は、変換後の単相信号を１本のアンテナに出力して通信を行う携帯電話や無線ＬＡＮなどで用いられる。
【０００３】
従来の差動単相変換回路としては、受動素子であるトランス１０１（又はバラン）を用いたもの（図９（Ａ）参照）や、トランジスタ１０４、１０５を用いたもの（図９（Ｂ）参照）が一般的である。いずれも、２つの入力端子ＩＮ、ＩＮＸから差動信号が入力され、出力端子ＯＵＴから単相信号が出力される。
【０００４】
また、トランジスタから構成されるカレントミラー回路を複数組み合わせて、歪みの小さいシングルエンド信号を得るようにした差動・シングルエンド変換回路も開示されている（例えば、以下の特許文献１）。
【特許文献１】特開平８−２８８７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図９（Ａ）に示すトランスによる差動単相変換回路ではトランス１０１の分だけ、チップ面積も大きくなる。また、図９（Ｂ）に示すトランジスタによる差動単相変換回路では、入力される差動信号の反転信号ＩＮＸの出力側のみ用いて単相信号ＯＵＴを得ているため、電力損失が大きい。
【０００６】
更に、上記特許文献１では複数のカレントミラー回路を組み合わせているため、部品点数が多くなり同様にチップ面積が大きくなる。
【０００７】
そこで、本発明は上記問題点に鑑みてなされたもので、その目的は、チップ面積を縮小させ、電力効率を向上させた差動単相変換回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器とを備えることを特徴とする。
【０００９】
また、本発明の他の実施態様によれば、前記差動単相変換回路において、前記差動前記同相出力増幅器はドレイン側を接地したソースフォロア増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする。
【００１０】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記同相出力増幅器はゲート側を接地したゲート接地増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする。
【００１１】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロア増幅器の出力側に前記第１の差動信号又は前記第２の差動信号の位相差を調整する位相調整器が接続されることを特徴とする。
【００１２】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロワ増幅器の出力側に前記第１の差動信号又は前記第２の差動信号のゲインを調整するゲイン調整器が接続されることを特徴とする。
【００１３】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソースフォロア増幅器の出力側に前記第１又は第２の差動信号のゲインを増幅することで当該ゲインを調整するゲイン増幅器を備えることを特徴とする。
【００１４】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソースフォロワ増幅器の出力側に前記第１又は第２の差動信号の位相を調整する位相調整器を備えることを特徴とする。
【００１５】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソース接地増幅器の出力側に接続され、前記第１又は前記第２の差動信号の位相差又はゲイン差を検出する検出回路と、前記検出回路の検出結果に基づいて調整量を演算する演算回路とを備え、前記位相調整器又は前記ゲイン調整器は前記調整量に基づいて位相調整又はゲイン調整が行われることを特徴とする。
【００１６】
また、上記目的を達成するために、本発明の他の実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号の位相を反転させた反転信号を出力する反転出力増幅器と、前記反転出力増幅器と容量結合され、前記一対の差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号と同相の同相差動信号を得、前記反転信号と前記同相差動信号とを加算して単相信号を出力する同相出力増幅器とを備えることを特徴とする。
【００１７】
更に、上記目的を達成するために、本発明の他の実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、前記同相出力増幅器の入力側にキャリブレーション回路とを備え、前記キャリブレーション回路から同相キャリブレーション信号を発生させ、前記反転出力増幅器の出力側において前記第１及び第２の差動信号の位相差又はゲイン差が検出される際にキャリブレーション期間における前記第１及び第２の差動信号の位相調整量又はゲイン調整量が測定され、その結果が記憶装置に記憶され、実動作の際に前記記憶装置に記憶された前記位相調整量又はゲイン調整量に基づいて、前記第１及び前記第２の差動信号の位相調整又はゲイン調整が行われることを特徴とする。
【００１８】
更に、上記目的を達成するために本発明の他の実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、前記同相出力増幅器の入力側にキャリブレーション回路と、前記キャリブレーション回路から同相のキャリブレーション信号が出力されるとき、前記反転出力増幅器の出力段において前記第１又は第２の差動信号の位相調整量又はゲイン調整量を検出する検出部と、前記検出部で検出した前記位相調整量又は前記ゲイン調整量を記憶する記憶部と、前記キャリブレーション回路から前記キャリブレーション信号が出力されないときに、前記記憶部から前記位相調整量又は前記ゲイン調整量を読み出して前記第１及び第２の差動信号の位相又はゲインを調整する調整部とを備えることを特徴とする。
【００１９】
更に、上記目的を達成するために本発明の他の実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、前記単相信号に基づいて通信を行う通信部とを備えることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、チップ面積を縮小させ、電力効率を向上させた差動単相変換回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明を実施するための最良の形態を説明する。
【００２２】
図１は、本発明が適用される差動単相変換回路１の構成例を示す図である。差動単相変換回路１は、逆相関係にある一対の差動信号の一方の信号の位相を増幅させるとともに当該信号の位相を同相で出力するソースフォロア増幅器（同相出力増幅器）１０と、逆相関係にある一対の差動信号の他方の信号の位相を増幅させるとともに当該信号の位相を反転させて出力するソース接地増幅器（反転出力増幅器）２０と、ソースフォロア増幅器１０とソース接地増幅器２０とを直列に接続するコンデンサ１３と、位相差検出回路３０を備える。
【００２３】
また、ソースフォロア増幅器１０は、第１のトランジスタ１１と、定電流源１２を備える。
【００２４】
第１のトランジスタ１１のゲート側には、差動信号の非反転信号ＩＮが入力される。また、第１のトランジスタ１１のソース側に電源ＶＤＤが接続され、ドレイン側に定電流源が接続される。更に、ドレイン側にはコンデンサ１３が接続される。定電流源１２の一方の側は、グランド（ＧＮＤ）に接続される。
【００２５】
ソース接地増幅器２０は、出力される単相信号ＯＵＴを増幅させるためのロード回路２１と、第２のトランジスタ２２と、位相差検出回路３０の検出結果に基づいて差動信号の位相を調整する位相調整器２３を備える。
【００２６】
ロード回路２１は、抵抗或いはインタクタにより構成され、電源ＶＤＤと接続される。第２のトランジスタ２２は、ロード回路２１と接続されるとともに位相調整器２３と接続される。位相調整器２３は、グランド（ＧＮＤ）とも接続される。
【００２７】
ロード回路２１と第２のトランジスタ２２との間にある点Ａにおいて、コンデンサ１３の出力側が接続され、点Ａから単相信号ＯＵＴが出力される。
【００２８】
位相差検出回路３０は、ソース接地増幅器２０からの単相信号ＯＵＴが入力され、単相信号ＯＵＴから差動信号ＩＮ、ＩＮＸの位相差を検出してその検出結果を位相調整器２３に出力する。位相調整器２３は、その検出結果に基づいて、第２のトランジスタ２２のゲート側に入力される差動信号の反転信号ＩＮＸの位相（或いは、差動信号の非反転信号ＩＮの位相）を調整する。尚、図１に示すように、位相差検出回路３０と位相調整器２３等によりフィードバックループが形成される。
【００２９】
このように構成された差動単相変換回路１における動作は以下のようになる。即ち、差動信号の非反転信号ＩＮは第１のトランジスタ１１のゲート側に入力されて、定電流源１２により、ドレイン側から出力する。そして、非反転信号ＩＮはコンデンサ１３を介して点Ａに出力される。
【００３０】
一方、差動信号の反転信号ＩＮＸは第２のトランジスタ２２のゲート側に入力される。ロード回路２１は電源ＶＤＤに接続され、一定値の抵抗等により構成されるため、ゲート側に入力された反転信号ＩＮＸの入力電圧が高くなると、ロード回路２１に流れる電流は大きくなり、従って第２のトランジスタ２２のドレイン側の電圧は低くなる。つまり、反転信号ＩＮＸの入力電圧が高くなると第２のトランジスタ２２のドレイン側の電圧は低くなる。
【００３１】
また、第２のトランジスタ２２のゲート側に入力される反転信号ＩＮＸの入力電圧が小さくなると、ロード回路２１に流れる電流は大きくなり、ドレイン側の電圧は高くなる。
【００３２】
即ち、差動信号の反転信号ＩＮＸの電圧が高くなると、第２のトランジスタ２２のドレイン側の電圧は低くなり、反転信号ＩＮＸの電圧が低くなるとドレイン側の電圧は高くなるため、第２のトランジスタ２２のドレイン側からは反転信号ＩＮＸの位相が反転した、非反転信号ＩＮと同位相の信号が出力される。
【００３３】
従って、点Ａにおいて、差動信号の非反転信号ＩＮと、この非反転信号ＩＮと同位相の差動信号の反転信号ＩＮＸ（非反転信号ＩＮと同位相）とが加算された単相信号ＯＵＴを得る。
【００３４】
このように、入力差動信号ＩＮ、ＩＮＸの双方を用いて単相信号ＯＵＴに変換しているため、電力損失を抑えた差動単相変換回路１を得る。また、トランスや、複数のカレントミラー回路等を用いていないため、チップ面積を縮小させた差動単相変換回路１を得る。
【００３５】
次に図２乃至図６を用いて、差動単相変換回路１の具体的な構成例について説明する。
【００３６】
図２の差動単相変換回路１は、定電流源１２として第３のトランジスタ１２１、ロード回路２１として一定の抵抗値を有する抵抗２１１、位相調整器２３として可変抵抗２３１を用いている。更に、ゲイン差検出回路４０と、ゲイン調整器としての可変コンデンサ２３２とを付加している。それ以外の構成は、図１と同様である。
【００３７】
可変コンデンサ２３２は、位相差検出回路３０により検出された検出結果に基づいて、その容量を可変にすることができ、２つの差動信号ＩＮ、ＩＮＸの位相差を調整する。
【００３８】
ゲイン差検出回路４０は、単相信号ＯＵＴに基づいて、２つの差動信号ＩＮ、ＩＮＸのゲイン差を検出し、その検出結果を可変抵抗２３１に出力する。可変抵抗２３１はその検出結果に基づいて抵抗値を可変にすることができ、これにより差動信号の反転信号ＩＮＸのゲインと非反転信号ＩＮのゲインとを略同じになるように調整することができる。尚、可変抵抗２３１はスイッチによる切り替えで抵抗値が制御される。
【００３９】
点Ａにおいて、差動信号の非反転信号ＩＮと同位相の反転信号ＩＮＸが第２のトランジスタ２２から出力され、コンデンサ１３からの非反転信号ＩＮとが加算される点は、図１の例と同様である。従って、図２に示す差動単相反転回路１でも、チップ面積を縮小させ、電力損失を抑えることができる。
【００４０】
また、図２に示す例では、可変抵抗２３１により、ゲインが略同じになるように調整された差動信号ＩＮ、ＩＮＸを得ることができる。
【００４１】
次に、図３に示す差動単相変換回路１について説明する。同図に示す差動単相変換回路１は、図２と比較して、第１のトランジスタ１１をnＭＯＳではなく、ｐＭＯＳで構成した例である。第１のトランジスタ１１のソース側を点Ａと接続させ、ドレイン側を端子ＡＶＳ、可変抵抗２３１、及び可変コンデンサ２３２と接続させている。
【００４２】
この差動単相変換回路１では端子ＡＶＳを接地させている。従って、定電流源１２（第３のトランジスタ１２１）を設ける必要がない。
【００４３】
また、第１のトランジスタ１１のソース側は抵抗２１１と接続されているため、第２のトランジスタ２２のソース側に与える負荷と第１のトランジスタ１１のソース側に与える負荷は略同じである。図２の例のように、コンデンサ１３により差動信号の非反転信号ＩＮを一定量蓄積して出力させる必要はなく、コンデンサ１３を設ける必要がない。
【００４４】
従って、第１のトランジスタ１１をｐＭＯＳで構成することにより、定電流源１２とコンデンサ１３とを設ける必要がないため、図２の差動単相変換回路１と比較して更に部品点数を少なくすることができる。それ以外の構成は図２と同様のため、本例の差動単相変換回路１でもチップ面積を小さくし電力損失を抑えることができる。
【００４５】
図４は、位相差検出回路３０とゲイン差検出回路４０との検出結果をデジタル信号として出力し、ゲイン調整器（可変抵抗２３１）と位相調整器（可変コンデンサ２３２）とをデジタル制御する例である。それ以外の構成は、図２と同様である。
【００４６】
即ち、位相差検出回路３０の出力側に、第１の演算処理部３１と第１のＤＡＣ（Ｄ／Ａコンバータ）３２を順次接続し、ゲイン差検出回路４０の出力側に、第２の演算処理部４１と第２のＤＡＣ４２を接続する。
【００４７】
位相差検出回路３０は、上述の例と同様に位相差を検出し、デジタル信号に変換して出力する。第１の演算処理部３１は、例えば内部テーブルを備え、位相差検出回路３０からの位相差に対応する調整量を読み出して出力する。位相調整器２３である可変コンデンサ２３２は調整量に基づいて容量が制御される。
【００４８】
尚、可変コンデンサ２３２がアナログ制御の場合は、第１の演算処理部３１からのデジタル信号を第１のＤＡＣ３２によりアナログ信号に変換してその容量が制御される。
【００４９】
ゲイン差検出回路４０と、第２の演算処理部４１、及び第２のＤＡＣ４２も同様に動作する。ゲイン調整器である可変抵抗２３１がデジタル制御される場合は、第２の演算処理部４１からの調整量に応じたデジタル信号に基づいて制御され、アナログ制御される場合は第２のＤＡＣ４２によりアナログ値に変換されて制御される。
【００５０】
それ以外の構成は、図２と同様であるため、本例による差動単相変換回路１でもチップ面積を少なくし、電力損失を抑えることができる。
【００５１】
次に図５の例について説明する。本例の差動単相変換回路１は、ソース接地増幅器２０の前段にバッファ５０を設け、後段にソースフォロア増幅器１０に代えゲート接地増幅器６０を設けた例である。
【００５２】
バッファ５０は、第４〜第７のトランジスタ５１〜５４を備える。第４のトランジスタ５１のゲート側に差動信号の反転信号ＩＮＸが入力され、ソース側は電源ＶＤＤ、ドレイン側は第６のトランジスタ５３のソース側と接続される。
【００５３】
第５のトランジスタ５２のゲートには差動信号の非反転信号ＩＮが入力され、ソース側は電源ＶＤＤ、ドレイン側は第７のトランジスタ５４のソース側と接続される。
【００５４】
第６のトランジスタ５３のゲート側は端子ＶＧと接続され、ドレイン側は接地された端子ＡＶＳと接続される。また、第７のトランジスタ５４のゲート側も端子ＶＧと、ドレイン側は端子ＡＶＳと接続される
また、第４のトランジスタ５１のドレイン側はソース接地増幅器２０の第２のトランジスタ２２のゲート側と接続され、第５のトランジスタ５２のドレイン側はコンデンサ１３と接続される。
【００５５】
一方、ゲート接地増幅器６０は、第８及び第９のトランジスタ６１、６２を備える。第８のトランジスタ６１のゲート側は接地（端子ＡＶＳと接続）され、ドレイン側は単相信号ＯＵＴが入力され、ソース側は第９のトランジスタ６２のソース側と接続される。第９のトランジスタ６２のゲート側は端子ＶＧと接続され、ドレイン側が接地される。
【００５６】
バッファ５０は、差動信号ＩＮ、ＩＮＸをバッファリングして、負荷が大きい回路（ソース接地増幅器２０等）に対して適切な出力が得られるようにその駆動力を高めるためのものである。差動信号の非反転信号ＩＮは、第５のトランジスタ５２及びコンデンサ１３を介して、第８のトランジスタ６１のドレイン側に出力される。そして、第８のトランジスタ６１のソース側において（点Ｂにおいて）、入力された非反転信号ＩＮと同位相の信号を得る。
【００５７】
一方、差動信号の反転信号ＩＮＸは、第４のトランジスタ５１を介して第２のトランジスタ２２のゲート側に入力される。図１等の例と同様にして第２のトランジスタ２２のソース側で位相が反転されて、非反転信号ＩＮと同位相の信号が出力される。
【００５８】
尚、第９のトランジスタ６２は、ソースフォロア増幅器１０の第１のトランジスタ１１（定電流源）に相当する。
【００５９】
点Ｂでは、同位相の２つの信号（反転信号ＩＮＸと非反転信号ＩＮ）が加算されて、単相信号ＯＵＴを得る。従って、図１等と同様に、本例による差動単相変換回路１でも電力損失を少なくすることができる。
【００６０】
また、位相差検出回路３０やゲイン差検出回路４０等は図４の例と同様のため、位相差調整器（可変コンデンサ２３２）やゲイン調整器（可変抵抗２３１）に対しデジタル制御やアナログ制御により位相差の制御等を行い得る。
【００６１】
図６は、ソース接地増幅器２０に可変アンプ２５を設けた例である。差動信号の反転信号ＩＮＸのゲインが高い場合に、差動信号の非反転信号ＩＮのゲインをこの可変アンプ２５により高くして、２つの差動信号ＩＮ、ＩＮＸのゲインを略同じレベルに調整するためのものである。そのため、コンデンサ１３と点Ａとの間に可変アンプ２５を設けている。
【００６２】
それ以外の構成は、図２と同様のため、本例による差動単相変換回路１でも電力損失を抑え、チップ面積を小さくすることができる。
【００６３】
図７は、図１に示す差動単相変換回路１のソースフォロア増幅器１０と、ソース接地増幅器２０とを入れ替えた構成の差動単相変換回路１の例である。ソースフォロア増幅器１とソース接地増幅器２０の構成は、図１と同様である。
【００６４】
ソース接地回路２０から出力された反転信号ＩＮＸの反転信号（非反転信号ＩＮと同位相の信号）と、ソースフォロア増幅器１０による非反転信号ＩＮとが点Ｂにおいて加算され、単相信号ＯＵＴを得る。
【００６５】
従って、上述した例と同様に電力損失を抑え、チップ面積を小さくした差動単相変換回路を得る。
【００６６】
次に、２つの差動信号ＩＮ、ＩＮＸの入力側にキャリブレーション回路７０を追加した構成の差動単相変換回路１の例について説明する。図８はその一例であり、図５の差動単相変換回路１に対してキャリブレーション回路７０と記憶装置８０とを追加した構成の差動単相変換回路１の例を示す図である。
【００６７】
キャリブレーション回路７０から同相のキャリブレーション信号を発生させると、出力段ＯＵＴでは本来なら信号は出力されない。しかし、２つの差動信号ＩＮ、ＩＮＸに位相差やゲイン差があると信号が出力される。キャリブレーション信号が発生する期間であるキャリブレーション期間に、位相差とゲイン差を夫々位相差検出回路３０とゲイン差検出回路４０で検出する。そして、第１及び第２の演算処理部３１，４１は検出結果から内部テーブルに基づき調整量を出力する。出力された位相調整量やゲイン調整量は記憶装置８０に記憶される。その後、キャリブレーション回路７０からキャリブレーション信号が発生しない期間（この期間を「実動作」期間という）において、記憶装置８０から位相調整量やゲイン調整量が読み出され、ゲイン調整器（可変抵抗２３１）や位相調整器（可変コンデンサ２３２）に出力されて、ゲイン差や位相差が調整される。
【００６８】
キャリブレーション回路７０は、図１に示す差動単相変換回路１に接続されてもよいし、図２〜図４等に示す差動単相変換回路１に接続されてもよい。いずれの場合もキャリブレーション回路７０は、２つの差動信号の入力端子ＩＮ，ＩＮＸと、第１及び第２のトランジスタ１１，２２との間に接続される。このような場合でも、キャリブレーション期間で位相差検出回路３０やゲイン差検出回路４０で２つの差動信号の位相差やゲイン差を検出して、各調整量を記憶回路７０に記憶させ、実動作期間に調整量に基づいてゲイン調整器や位相調整器でゲイン差や位相差が調整される。
【００６９】
上述したいずれの例においても、差動信号の反転信号ＩＮＸに対して位相を反転させ、非反転信号ＩＮと同位相にするものとして説明した。勿論、差動信号の非反転信号ＩＮが入力される端子に反転信号ＩＮＸ、反転信号ＩＮＸが入力される端子に非反転信号ＩＮを出力させるようにすれば、非反転信号ＩＮの位相を反転信号ＩＮＸの位相と同位相にして単相信号ＯＵＴを得ることができる。この場合でも、上述した例と同様にチップ面積を縮小させ、電力損失を抑えた差動単相変換回路を得ることができる。
【００７０】
また、上述した例において、位相調整器とゲイン調整器は第２のトランジスタ２２のドレイン側に設けるものとして説明した。勿論、第２のトランジスタ２２のゲート側に設けるようにしてもよい。この場合でも、上述した例と同様の作用効果を奏する。
【００７１】
尚、上述した差動単相変換回路１は、例えば、携帯電話や無線ＬＡＮなどの通信装置に適用して好適である。例えば、差動単相変換回路１からの単相信号を、アンテナ等の通信部に出力させて通信部により他の通信装置と通信を行うように構成することができる。
【００７２】
以上まとめると付記のようになる。
【００７３】
（付記１）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と
を備えることを特徴とする差動単相変換回路。
【００７４】
（付記２）
前記同相出力増幅器はドレイン側を接地したソースフォロア増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする付記１記載の差動単相変換回路。
【００７５】
（付記３）
前記同相出力増幅器はゲート側を接地したゲート接地増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする付記１記載の差動単相変換回路。
【００７６】
（付記４）
前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロア増幅器の出力側に前記第１の差動信号又は前記第２の差動信号の位相差を調整する位相調整器が接続されることを特徴とする付記２又は３記載の差動単相変換回路。
【００７７】
（付記５）
前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロワ増幅器の出力側に前記第１の差動信号又は前記第２の差動信号のゲインを調整するゲイン調整器が接続されることを特徴とする付記２又は３記載の差動単相変換回路。
【００７８】
（付記６）
前記ソースフォロア増幅器の出力側に前記第１又は第２の差動信号のゲインを増幅することで当該ゲインを調整するゲイン増幅器を備えることを特徴とする付記４記載の差動単相変換回路。
【００７９】
（付記７）
前記ソースフォロワ増幅器の出力側に前記第１又は第２の差動信号の位相を調整する位相調整器を備えることを特徴とする付記４記載の差動単相変換回路。
【００８０】
（付記８）
前記ソース接地増幅器の出力側に接続され、前記第１又は前記第２の差動信号の位相差又はゲイン差を検出する検出回路と、
前記検出回路の検出結果に基づいて調整量を演算する演算回路とを備え、
前記位相調整器又は前記ゲイン調整器は前記調整量に基づいて位相調整又はゲイン調整が行われることを特徴とする付記４記載の差動単相変換回路。
【００８１】
（付記９）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号の位相を反転させた反転信号を出力する反転出力増幅器と、
前記反転出力増幅器と容量結合され、前記一対の差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号と同相の同相差動信号を得、前記反転信号と前記同相差動信号とを加算して単相信号を出力する同相出力増幅器と
を備えることを特徴とする差動単相変換回路。
【００８２】
（付記１０）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、
前記同相出力増幅器の入力側にキャリブレーション回路とを備え、
前記キャリブレーション回路から同相キャリブレーション信号を発生させ、前記反転出力増幅器の出力側において前記第１及び第２の差動信号の位相差又はゲイン差が検出される際にキャリブレーション期間における前記第１及び第２の差動信号の位相調整量又はゲイン調整量が測定され、その結果が記憶装置に記憶され、実動作の際に前記記憶装置に記憶された前記位相調整量又はゲイン調整量に基づいて、前記第１及び前記第２の差動信号の位相調整又はゲイン調整が行われることを特徴とする差動単相変換回路。
【００８３】
（付記１１）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、
前記同相出力増幅器の入力側にキャリブレーション回路と、
前記キャリブレーション回路から同相のキャリブレーション信号が出力されるとき、前記反転出力増幅器の出力段において前記第１又は第２の差動信号の位相調整量又はゲイン調整量を検出する検出部と、
前記検出部で検出した前記位相調整量又は前記ゲイン調整量を記憶する記憶部と、
前記キャリブレーション回路から前記キャリブレーション信号が出力されないときに、前記記憶部から前記位相調整量又は前記ゲイン調整量を読み出して前記第１及び第２の差動信号の位相又はゲインを調整する調整部と
を備えることを特徴とする差動単相変換回路。
【００８４】
（付記１２）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、
前記単相信号に基づいて通信を行う通信部と
を備えることを特徴とする通信装置。
【図面の簡単な説明】
【００８５】
【図１】図１は、差動単相変換回路の構成例を示す図である。
【図２】図２は、差動単相変換回路の具体的な構成例を示す図である。
【図３】図３は、差動単相変換回路の具体的な構成例を示す図である。
【図４】図４は、差動単相変換回路の具体的な構成例を示す図である。
【図５】図５は、差動単相変換回路の具体的な構成例を示す図である。
【図６】図６は、差動単相変換回路の具体的な構成例を示す図である。
【図７】図７は、差動単相変換回路の具体的な構成例を示す図である。
【図８】図８は、差動単相変換回路の具体的な構成例を示す図である。
【図９】図９（Ａ）及び（Ｂ）ともに従来の差動単相変換回路の構成例を示す図である。
【符号の説明】
【００８６】
１ 差動単相変換回路、 １０ ソースフォロア増幅器、 １１ 第１のトランジスタ、 １２ 定電流源、 １３ コンデンサ、 ２０ ソース接地増幅器、 ２１ ロード回路、 ２２ 第２のトランジスタ、 ２３ 位相調整器、 ３０ 位相差検出回路、 ３１ 第１の演算処理部、 ３２ 第１のＤＡＣ、 ４０ ゲイン差検出回路、 ４１ 第２の演算処理部、 ４２ 第２のＤＡＣ、 ５０ バッファ、 ５１〜５４ 第４〜第７のトランジスタ、 ６０ ゲート接地増幅器、 ６１ 第８のトランジスタ、 ６２ 第９のトランジスタ、 ７０ キャリブレーション回路、 ８０ 記憶装置、 １２１ 第３のトランジスタ、 ２１１ 抵抗、 ２３１ 可変抵抗、 ２３２ 可変コンデンサ、 ＩＮ 差動信号の非反転信号、 ＩＮＸ 差動信号の反転信号
【技術分野】
【０００１】
本発明は、差動信号を単相信号に変換する差動単相変換回路に関する。詳しくは、チップ面積を縮小させ、電力効率を向上させた差動単相変換回路に関する。
【背景技術】
【０００２】
従来、位相が夫々異なる差動信号から単相信号に変換する差動単相変換回路がある。例えば、差動単相変換回路は、変換後の単相信号を１本のアンテナに出力して通信を行う携帯電話や無線ＬＡＮなどで用いられる。
【０００３】
従来の差動単相変換回路としては、受動素子であるトランス１０１（又はバラン）を用いたもの（図９（Ａ）参照）や、トランジスタ１０４、１０５を用いたもの（図９（Ｂ）参照）が一般的である。いずれも、２つの入力端子ＩＮ、ＩＮＸから差動信号が入力され、出力端子ＯＵＴから単相信号が出力される。
【０００４】
また、トランジスタから構成されるカレントミラー回路を複数組み合わせて、歪みの小さいシングルエンド信号を得るようにした差動・シングルエンド変換回路も開示されている（例えば、以下の特許文献１）。
【特許文献１】特開平８−２８８７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図９（Ａ）に示すトランスによる差動単相変換回路ではトランス１０１の分だけ、チップ面積も大きくなる。また、図９（Ｂ）に示すトランジスタによる差動単相変換回路では、入力される差動信号の反転信号ＩＮＸの出力側のみ用いて単相信号ＯＵＴを得ているため、電力損失が大きい。
【０００６】
更に、上記特許文献１では複数のカレントミラー回路を組み合わせているため、部品点数が多くなり同様にチップ面積が大きくなる。
【０００７】
そこで、本発明は上記問題点に鑑みてなされたもので、その目的は、チップ面積を縮小させ、電力効率を向上させた差動単相変換回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器とを備えることを特徴とする。
【０００９】
また、本発明の他の実施態様によれば、前記差動単相変換回路において、前記差動前記同相出力増幅器はドレイン側を接地したソースフォロア増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする。
【００１０】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記同相出力増幅器はゲート側を接地したゲート接地増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする。
【００１１】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロア増幅器の出力側に前記第１の差動信号又は前記第２の差動信号の位相差を調整する位相調整器が接続されることを特徴とする。
【００１２】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロワ増幅器の出力側に前記第１の差動信号又は前記第２の差動信号のゲインを調整するゲイン調整器が接続されることを特徴とする。
【００１３】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソースフォロア増幅器の出力側に前記第１又は第２の差動信号のゲインを増幅することで当該ゲインを調整するゲイン増幅器を備えることを特徴とする。
【００１４】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソースフォロワ増幅器の出力側に前記第１又は第２の差動信号の位相を調整する位相調整器を備えることを特徴とする。
【００１５】
更に、本発明の他の実施態様によれば、前記差動単相変換回路において、前記ソース接地増幅器の出力側に接続され、前記第１又は前記第２の差動信号の位相差又はゲイン差を検出する検出回路と、前記検出回路の検出結果に基づいて調整量を演算する演算回路とを備え、前記位相調整器又は前記ゲイン調整器は前記調整量に基づいて位相調整又はゲイン調整が行われることを特徴とする。
【００１６】
また、上記目的を達成するために、本発明の他の実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号の位相を反転させた反転信号を出力する反転出力増幅器と、前記反転出力増幅器と容量結合され、前記一対の差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号と同相の同相差動信号を得、前記反転信号と前記同相差動信号とを加算して単相信号を出力する同相出力増幅器とを備えることを特徴とする。
【００１７】
更に、上記目的を達成するために、本発明の他の実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、前記同相出力増幅器の入力側にキャリブレーション回路とを備え、前記キャリブレーション回路から同相キャリブレーション信号を発生させ、前記反転出力増幅器の出力側において前記第１及び第２の差動信号の位相差又はゲイン差が検出される際にキャリブレーション期間における前記第１及び第２の差動信号の位相調整量又はゲイン調整量が測定され、その結果が記憶装置に記憶され、実動作の際に前記記憶装置に記憶された前記位相調整量又はゲイン調整量に基づいて、前記第１及び前記第２の差動信号の位相調整又はゲイン調整が行われることを特徴とする。
【００１８】
更に、上記目的を達成するために本発明の他の実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、前記同相出力増幅器の入力側にキャリブレーション回路と、前記キャリブレーション回路から同相のキャリブレーション信号が出力されるとき、前記反転出力増幅器の出力段において前記第１又は第２の差動信号の位相調整量又はゲイン調整量を検出する検出部と、前記検出部で検出した前記位相調整量又は前記ゲイン調整量を記憶する記憶部と、前記キャリブレーション回路から前記キャリブレーション信号が出力されないときに、前記記憶部から前記位相調整量又は前記ゲイン調整量を読み出して前記第１及び第２の差動信号の位相又はゲインを調整する調整部とを備えることを特徴とする。
【００１９】
更に、上記目的を達成するために本発明の他の実施態様によれば、差動単相変換回路において、逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、前記単相信号に基づいて通信を行う通信部とを備えることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、チップ面積を縮小させ、電力効率を向上させた差動単相変換回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明を実施するための最良の形態を説明する。
【００２２】
図１は、本発明が適用される差動単相変換回路１の構成例を示す図である。差動単相変換回路１は、逆相関係にある一対の差動信号の一方の信号の位相を増幅させるとともに当該信号の位相を同相で出力するソースフォロア増幅器（同相出力増幅器）１０と、逆相関係にある一対の差動信号の他方の信号の位相を増幅させるとともに当該信号の位相を反転させて出力するソース接地増幅器（反転出力増幅器）２０と、ソースフォロア増幅器１０とソース接地増幅器２０とを直列に接続するコンデンサ１３と、位相差検出回路３０を備える。
【００２３】
また、ソースフォロア増幅器１０は、第１のトランジスタ１１と、定電流源１２を備える。
【００２４】
第１のトランジスタ１１のゲート側には、差動信号の非反転信号ＩＮが入力される。また、第１のトランジスタ１１のソース側に電源ＶＤＤが接続され、ドレイン側に定電流源が接続される。更に、ドレイン側にはコンデンサ１３が接続される。定電流源１２の一方の側は、グランド（ＧＮＤ）に接続される。
【００２５】
ソース接地増幅器２０は、出力される単相信号ＯＵＴを増幅させるためのロード回路２１と、第２のトランジスタ２２と、位相差検出回路３０の検出結果に基づいて差動信号の位相を調整する位相調整器２３を備える。
【００２６】
ロード回路２１は、抵抗或いはインタクタにより構成され、電源ＶＤＤと接続される。第２のトランジスタ２２は、ロード回路２１と接続されるとともに位相調整器２３と接続される。位相調整器２３は、グランド（ＧＮＤ）とも接続される。
【００２７】
ロード回路２１と第２のトランジスタ２２との間にある点Ａにおいて、コンデンサ１３の出力側が接続され、点Ａから単相信号ＯＵＴが出力される。
【００２８】
位相差検出回路３０は、ソース接地増幅器２０からの単相信号ＯＵＴが入力され、単相信号ＯＵＴから差動信号ＩＮ、ＩＮＸの位相差を検出してその検出結果を位相調整器２３に出力する。位相調整器２３は、その検出結果に基づいて、第２のトランジスタ２２のゲート側に入力される差動信号の反転信号ＩＮＸの位相（或いは、差動信号の非反転信号ＩＮの位相）を調整する。尚、図１に示すように、位相差検出回路３０と位相調整器２３等によりフィードバックループが形成される。
【００２９】
このように構成された差動単相変換回路１における動作は以下のようになる。即ち、差動信号の非反転信号ＩＮは第１のトランジスタ１１のゲート側に入力されて、定電流源１２により、ドレイン側から出力する。そして、非反転信号ＩＮはコンデンサ１３を介して点Ａに出力される。
【００３０】
一方、差動信号の反転信号ＩＮＸは第２のトランジスタ２２のゲート側に入力される。ロード回路２１は電源ＶＤＤに接続され、一定値の抵抗等により構成されるため、ゲート側に入力された反転信号ＩＮＸの入力電圧が高くなると、ロード回路２１に流れる電流は大きくなり、従って第２のトランジスタ２２のドレイン側の電圧は低くなる。つまり、反転信号ＩＮＸの入力電圧が高くなると第２のトランジスタ２２のドレイン側の電圧は低くなる。
【００３１】
また、第２のトランジスタ２２のゲート側に入力される反転信号ＩＮＸの入力電圧が小さくなると、ロード回路２１に流れる電流は大きくなり、ドレイン側の電圧は高くなる。
【００３２】
即ち、差動信号の反転信号ＩＮＸの電圧が高くなると、第２のトランジスタ２２のドレイン側の電圧は低くなり、反転信号ＩＮＸの電圧が低くなるとドレイン側の電圧は高くなるため、第２のトランジスタ２２のドレイン側からは反転信号ＩＮＸの位相が反転した、非反転信号ＩＮと同位相の信号が出力される。
【００３３】
従って、点Ａにおいて、差動信号の非反転信号ＩＮと、この非反転信号ＩＮと同位相の差動信号の反転信号ＩＮＸ（非反転信号ＩＮと同位相）とが加算された単相信号ＯＵＴを得る。
【００３４】
このように、入力差動信号ＩＮ、ＩＮＸの双方を用いて単相信号ＯＵＴに変換しているため、電力損失を抑えた差動単相変換回路１を得る。また、トランスや、複数のカレントミラー回路等を用いていないため、チップ面積を縮小させた差動単相変換回路１を得る。
【００３５】
次に図２乃至図６を用いて、差動単相変換回路１の具体的な構成例について説明する。
【００３６】
図２の差動単相変換回路１は、定電流源１２として第３のトランジスタ１２１、ロード回路２１として一定の抵抗値を有する抵抗２１１、位相調整器２３として可変抵抗２３１を用いている。更に、ゲイン差検出回路４０と、ゲイン調整器としての可変コンデンサ２３２とを付加している。それ以外の構成は、図１と同様である。
【００３７】
可変コンデンサ２３２は、位相差検出回路３０により検出された検出結果に基づいて、その容量を可変にすることができ、２つの差動信号ＩＮ、ＩＮＸの位相差を調整する。
【００３８】
ゲイン差検出回路４０は、単相信号ＯＵＴに基づいて、２つの差動信号ＩＮ、ＩＮＸのゲイン差を検出し、その検出結果を可変抵抗２３１に出力する。可変抵抗２３１はその検出結果に基づいて抵抗値を可変にすることができ、これにより差動信号の反転信号ＩＮＸのゲインと非反転信号ＩＮのゲインとを略同じになるように調整することができる。尚、可変抵抗２３１はスイッチによる切り替えで抵抗値が制御される。
【００３９】
点Ａにおいて、差動信号の非反転信号ＩＮと同位相の反転信号ＩＮＸが第２のトランジスタ２２から出力され、コンデンサ１３からの非反転信号ＩＮとが加算される点は、図１の例と同様である。従って、図２に示す差動単相反転回路１でも、チップ面積を縮小させ、電力損失を抑えることができる。
【００４０】
また、図２に示す例では、可変抵抗２３１により、ゲインが略同じになるように調整された差動信号ＩＮ、ＩＮＸを得ることができる。
【００４１】
次に、図３に示す差動単相変換回路１について説明する。同図に示す差動単相変換回路１は、図２と比較して、第１のトランジスタ１１をnＭＯＳではなく、ｐＭＯＳで構成した例である。第１のトランジスタ１１のソース側を点Ａと接続させ、ドレイン側を端子ＡＶＳ、可変抵抗２３１、及び可変コンデンサ２３２と接続させている。
【００４２】
この差動単相変換回路１では端子ＡＶＳを接地させている。従って、定電流源１２（第３のトランジスタ１２１）を設ける必要がない。
【００４３】
また、第１のトランジスタ１１のソース側は抵抗２１１と接続されているため、第２のトランジスタ２２のソース側に与える負荷と第１のトランジスタ１１のソース側に与える負荷は略同じである。図２の例のように、コンデンサ１３により差動信号の非反転信号ＩＮを一定量蓄積して出力させる必要はなく、コンデンサ１３を設ける必要がない。
【００４４】
従って、第１のトランジスタ１１をｐＭＯＳで構成することにより、定電流源１２とコンデンサ１３とを設ける必要がないため、図２の差動単相変換回路１と比較して更に部品点数を少なくすることができる。それ以外の構成は図２と同様のため、本例の差動単相変換回路１でもチップ面積を小さくし電力損失を抑えることができる。
【００４５】
図４は、位相差検出回路３０とゲイン差検出回路４０との検出結果をデジタル信号として出力し、ゲイン調整器（可変抵抗２３１）と位相調整器（可変コンデンサ２３２）とをデジタル制御する例である。それ以外の構成は、図２と同様である。
【００４６】
即ち、位相差検出回路３０の出力側に、第１の演算処理部３１と第１のＤＡＣ（Ｄ／Ａコンバータ）３２を順次接続し、ゲイン差検出回路４０の出力側に、第２の演算処理部４１と第２のＤＡＣ４２を接続する。
【００４７】
位相差検出回路３０は、上述の例と同様に位相差を検出し、デジタル信号に変換して出力する。第１の演算処理部３１は、例えば内部テーブルを備え、位相差検出回路３０からの位相差に対応する調整量を読み出して出力する。位相調整器２３である可変コンデンサ２３２は調整量に基づいて容量が制御される。
【００４８】
尚、可変コンデンサ２３２がアナログ制御の場合は、第１の演算処理部３１からのデジタル信号を第１のＤＡＣ３２によりアナログ信号に変換してその容量が制御される。
【００４９】
ゲイン差検出回路４０と、第２の演算処理部４１、及び第２のＤＡＣ４２も同様に動作する。ゲイン調整器である可変抵抗２３１がデジタル制御される場合は、第２の演算処理部４１からの調整量に応じたデジタル信号に基づいて制御され、アナログ制御される場合は第２のＤＡＣ４２によりアナログ値に変換されて制御される。
【００５０】
それ以外の構成は、図２と同様であるため、本例による差動単相変換回路１でもチップ面積を少なくし、電力損失を抑えることができる。
【００５１】
次に図５の例について説明する。本例の差動単相変換回路１は、ソース接地増幅器２０の前段にバッファ５０を設け、後段にソースフォロア増幅器１０に代えゲート接地増幅器６０を設けた例である。
【００５２】
バッファ５０は、第４〜第７のトランジスタ５１〜５４を備える。第４のトランジスタ５１のゲート側に差動信号の反転信号ＩＮＸが入力され、ソース側は電源ＶＤＤ、ドレイン側は第６のトランジスタ５３のソース側と接続される。
【００５３】
第５のトランジスタ５２のゲートには差動信号の非反転信号ＩＮが入力され、ソース側は電源ＶＤＤ、ドレイン側は第７のトランジスタ５４のソース側と接続される。
【００５４】
第６のトランジスタ５３のゲート側は端子ＶＧと接続され、ドレイン側は接地された端子ＡＶＳと接続される。また、第７のトランジスタ５４のゲート側も端子ＶＧと、ドレイン側は端子ＡＶＳと接続される
また、第４のトランジスタ５１のドレイン側はソース接地増幅器２０の第２のトランジスタ２２のゲート側と接続され、第５のトランジスタ５２のドレイン側はコンデンサ１３と接続される。
【００５５】
一方、ゲート接地増幅器６０は、第８及び第９のトランジスタ６１、６２を備える。第８のトランジスタ６１のゲート側は接地（端子ＡＶＳと接続）され、ドレイン側は単相信号ＯＵＴが入力され、ソース側は第９のトランジスタ６２のソース側と接続される。第９のトランジスタ６２のゲート側は端子ＶＧと接続され、ドレイン側が接地される。
【００５６】
バッファ５０は、差動信号ＩＮ、ＩＮＸをバッファリングして、負荷が大きい回路（ソース接地増幅器２０等）に対して適切な出力が得られるようにその駆動力を高めるためのものである。差動信号の非反転信号ＩＮは、第５のトランジスタ５２及びコンデンサ１３を介して、第８のトランジスタ６１のドレイン側に出力される。そして、第８のトランジスタ６１のソース側において（点Ｂにおいて）、入力された非反転信号ＩＮと同位相の信号を得る。
【００５７】
一方、差動信号の反転信号ＩＮＸは、第４のトランジスタ５１を介して第２のトランジスタ２２のゲート側に入力される。図１等の例と同様にして第２のトランジスタ２２のソース側で位相が反転されて、非反転信号ＩＮと同位相の信号が出力される。
【００５８】
尚、第９のトランジスタ６２は、ソースフォロア増幅器１０の第１のトランジスタ１１（定電流源）に相当する。
【００５９】
点Ｂでは、同位相の２つの信号（反転信号ＩＮＸと非反転信号ＩＮ）が加算されて、単相信号ＯＵＴを得る。従って、図１等と同様に、本例による差動単相変換回路１でも電力損失を少なくすることができる。
【００６０】
また、位相差検出回路３０やゲイン差検出回路４０等は図４の例と同様のため、位相差調整器（可変コンデンサ２３２）やゲイン調整器（可変抵抗２３１）に対しデジタル制御やアナログ制御により位相差の制御等を行い得る。
【００６１】
図６は、ソース接地増幅器２０に可変アンプ２５を設けた例である。差動信号の反転信号ＩＮＸのゲインが高い場合に、差動信号の非反転信号ＩＮのゲインをこの可変アンプ２５により高くして、２つの差動信号ＩＮ、ＩＮＸのゲインを略同じレベルに調整するためのものである。そのため、コンデンサ１３と点Ａとの間に可変アンプ２５を設けている。
【００６２】
それ以外の構成は、図２と同様のため、本例による差動単相変換回路１でも電力損失を抑え、チップ面積を小さくすることができる。
【００６３】
図７は、図１に示す差動単相変換回路１のソースフォロア増幅器１０と、ソース接地増幅器２０とを入れ替えた構成の差動単相変換回路１の例である。ソースフォロア増幅器１とソース接地増幅器２０の構成は、図１と同様である。
【００６４】
ソース接地回路２０から出力された反転信号ＩＮＸの反転信号（非反転信号ＩＮと同位相の信号）と、ソースフォロア増幅器１０による非反転信号ＩＮとが点Ｂにおいて加算され、単相信号ＯＵＴを得る。
【００６５】
従って、上述した例と同様に電力損失を抑え、チップ面積を小さくした差動単相変換回路を得る。
【００６６】
次に、２つの差動信号ＩＮ、ＩＮＸの入力側にキャリブレーション回路７０を追加した構成の差動単相変換回路１の例について説明する。図８はその一例であり、図５の差動単相変換回路１に対してキャリブレーション回路７０と記憶装置８０とを追加した構成の差動単相変換回路１の例を示す図である。
【００６７】
キャリブレーション回路７０から同相のキャリブレーション信号を発生させると、出力段ＯＵＴでは本来なら信号は出力されない。しかし、２つの差動信号ＩＮ、ＩＮＸに位相差やゲイン差があると信号が出力される。キャリブレーション信号が発生する期間であるキャリブレーション期間に、位相差とゲイン差を夫々位相差検出回路３０とゲイン差検出回路４０で検出する。そして、第１及び第２の演算処理部３１，４１は検出結果から内部テーブルに基づき調整量を出力する。出力された位相調整量やゲイン調整量は記憶装置８０に記憶される。その後、キャリブレーション回路７０からキャリブレーション信号が発生しない期間（この期間を「実動作」期間という）において、記憶装置８０から位相調整量やゲイン調整量が読み出され、ゲイン調整器（可変抵抗２３１）や位相調整器（可変コンデンサ２３２）に出力されて、ゲイン差や位相差が調整される。
【００６８】
キャリブレーション回路７０は、図１に示す差動単相変換回路１に接続されてもよいし、図２〜図４等に示す差動単相変換回路１に接続されてもよい。いずれの場合もキャリブレーション回路７０は、２つの差動信号の入力端子ＩＮ，ＩＮＸと、第１及び第２のトランジスタ１１，２２との間に接続される。このような場合でも、キャリブレーション期間で位相差検出回路３０やゲイン差検出回路４０で２つの差動信号の位相差やゲイン差を検出して、各調整量を記憶回路７０に記憶させ、実動作期間に調整量に基づいてゲイン調整器や位相調整器でゲイン差や位相差が調整される。
【００６９】
上述したいずれの例においても、差動信号の反転信号ＩＮＸに対して位相を反転させ、非反転信号ＩＮと同位相にするものとして説明した。勿論、差動信号の非反転信号ＩＮが入力される端子に反転信号ＩＮＸ、反転信号ＩＮＸが入力される端子に非反転信号ＩＮを出力させるようにすれば、非反転信号ＩＮの位相を反転信号ＩＮＸの位相と同位相にして単相信号ＯＵＴを得ることができる。この場合でも、上述した例と同様にチップ面積を縮小させ、電力損失を抑えた差動単相変換回路を得ることができる。
【００７０】
また、上述した例において、位相調整器とゲイン調整器は第２のトランジスタ２２のドレイン側に設けるものとして説明した。勿論、第２のトランジスタ２２のゲート側に設けるようにしてもよい。この場合でも、上述した例と同様の作用効果を奏する。
【００７１】
尚、上述した差動単相変換回路１は、例えば、携帯電話や無線ＬＡＮなどの通信装置に適用して好適である。例えば、差動単相変換回路１からの単相信号を、アンテナ等の通信部に出力させて通信部により他の通信装置と通信を行うように構成することができる。
【００７２】
以上まとめると付記のようになる。
【００７３】
（付記１）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と
を備えることを特徴とする差動単相変換回路。
【００７４】
（付記２）
前記同相出力増幅器はドレイン側を接地したソースフォロア増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする付記１記載の差動単相変換回路。
【００７５】
（付記３）
前記同相出力増幅器はゲート側を接地したゲート接地増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする付記１記載の差動単相変換回路。
【００７６】
（付記４）
前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロア増幅器の出力側に前記第１の差動信号又は前記第２の差動信号の位相差を調整する位相調整器が接続されることを特徴とする付記２又は３記載の差動単相変換回路。
【００７７】
（付記５）
前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロワ増幅器の出力側に前記第１の差動信号又は前記第２の差動信号のゲインを調整するゲイン調整器が接続されることを特徴とする付記２又は３記載の差動単相変換回路。
【００７８】
（付記６）
前記ソースフォロア増幅器の出力側に前記第１又は第２の差動信号のゲインを増幅することで当該ゲインを調整するゲイン増幅器を備えることを特徴とする付記４記載の差動単相変換回路。
【００７９】
（付記７）
前記ソースフォロワ増幅器の出力側に前記第１又は第２の差動信号の位相を調整する位相調整器を備えることを特徴とする付記４記載の差動単相変換回路。
【００８０】
（付記８）
前記ソース接地増幅器の出力側に接続され、前記第１又は前記第２の差動信号の位相差又はゲイン差を検出する検出回路と、
前記検出回路の検出結果に基づいて調整量を演算する演算回路とを備え、
前記位相調整器又は前記ゲイン調整器は前記調整量に基づいて位相調整又はゲイン調整が行われることを特徴とする付記４記載の差動単相変換回路。
【００８１】
（付記９）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号の位相を反転させた反転信号を出力する反転出力増幅器と、
前記反転出力増幅器と容量結合され、前記一対の差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号と同相の同相差動信号を得、前記反転信号と前記同相差動信号とを加算して単相信号を出力する同相出力増幅器と
を備えることを特徴とする差動単相変換回路。
【００８２】
（付記１０）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、
前記同相出力増幅器の入力側にキャリブレーション回路とを備え、
前記キャリブレーション回路から同相キャリブレーション信号を発生させ、前記反転出力増幅器の出力側において前記第１及び第２の差動信号の位相差又はゲイン差が検出される際にキャリブレーション期間における前記第１及び第２の差動信号の位相調整量又はゲイン調整量が測定され、その結果が記憶装置に記憶され、実動作の際に前記記憶装置に記憶された前記位相調整量又はゲイン調整量に基づいて、前記第１及び前記第２の差動信号の位相調整又はゲイン調整が行われることを特徴とする差動単相変換回路。
【００８３】
（付記１１）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、
前記同相出力増幅器の入力側にキャリブレーション回路と、
前記キャリブレーション回路から同相のキャリブレーション信号が出力されるとき、前記反転出力増幅器の出力段において前記第１又は第２の差動信号の位相調整量又はゲイン調整量を検出する検出部と、
前記検出部で検出した前記位相調整量又は前記ゲイン調整量を記憶する記憶部と、
前記キャリブレーション回路から前記キャリブレーション信号が出力されないときに、前記記憶部から前記位相調整量又は前記ゲイン調整量を読み出して前記第１及び第２の差動信号の位相又はゲインを調整する調整部と
を備えることを特徴とする差動単相変換回路。
【００８４】
（付記１２）
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、
前記単相信号に基づいて通信を行う通信部と
を備えることを特徴とする通信装置。
【図面の簡単な説明】
【００８５】
【図１】図１は、差動単相変換回路の構成例を示す図である。
【図２】図２は、差動単相変換回路の具体的な構成例を示す図である。
【図３】図３は、差動単相変換回路の具体的な構成例を示す図である。
【図４】図４は、差動単相変換回路の具体的な構成例を示す図である。
【図５】図５は、差動単相変換回路の具体的な構成例を示す図である。
【図６】図６は、差動単相変換回路の具体的な構成例を示す図である。
【図７】図７は、差動単相変換回路の具体的な構成例を示す図である。
【図８】図８は、差動単相変換回路の具体的な構成例を示す図である。
【図９】図９（Ａ）及び（Ｂ）ともに従来の差動単相変換回路の構成例を示す図である。
【符号の説明】
【００８６】
１ 差動単相変換回路、 １０ ソースフォロア増幅器、 １１ 第１のトランジスタ、 １２ 定電流源、 １３ コンデンサ、 ２０ ソース接地増幅器、 ２１ ロード回路、 ２２ 第２のトランジスタ、 ２３ 位相調整器、 ３０ 位相差検出回路、 ３１ 第１の演算処理部、 ３２ 第１のＤＡＣ、 ４０ ゲイン差検出回路、 ４１ 第２の演算処理部、 ４２ 第２のＤＡＣ、 ５０ バッファ、 ５１〜５４ 第４〜第７のトランジスタ、 ６０ ゲート接地増幅器、 ６１ 第８のトランジスタ、 ６２ 第９のトランジスタ、 ７０ キャリブレーション回路、 ８０ 記憶装置、 １２１ 第３のトランジスタ、 ２１１ 抵抗、 ２３１ 可変抵抗、 ２３２ 可変コンデンサ、 ＩＮ 差動信号の非反転信号、 ＩＮＸ 差動信号の反転信号
【特許請求の範囲】
【請求項１】
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と
を備えることを特徴とする差動単相変換回路。
【請求項２】
前記同相出力増幅器はドレイン側を接地したソースフォロア増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする請求項１記載の差動単相変換回路。
【請求項３】
前記同相出力増幅器はゲート側を接地したゲート接地増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする請求項１記載の差動単相変換回路。
【請求項４】
前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロア増幅器の出力側に前記第１の差動信号又は前記第２の差動信号の位相差を調整する位相調整器が接続されることを特徴とする請求項２又は３記載の差動単相変換回路。
【請求項５】
前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロワ増幅器の出力側に前記第１の差動信号又は前記第２の差動信号のゲインを調整するゲイン調整器が接続されることを特徴とする請求項２又は３記載の差動単相変換回路。
【請求項６】
前記ソースフォロア増幅器の出力側に前記第１又は第２の差動信号のゲインを増幅することで当該ゲインを調整するゲイン増幅器を備えることを特徴とする請求項４記載の差動単相変換回路。
【請求項７】
前記ソースフォロワ増幅器の出力側に前記第１又は第２の差動信号の位相を調整する位相調整器を備えることを特徴とする請求項４記載の差動単相変換回路。
【請求項８】
前記ソース接地増幅器の出力側に接続され、前記第１又は前記第２の差動信号の位相差又はゲイン差を検出する検出回路と、
前記検出回路の検出結果に基づいて調整量を演算する演算回路とを備え、
前記位相調整器又は前記ゲイン調整器は前記調整量に基づいて位相調整又はゲイン調整が行われることを特徴とする請求項４記載の差動単相変換回路。
【請求項９】
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号の位相を反転させた反転信号を出力する反転出力増幅器と、
前記反転出力増幅器と容量結合され、前記一対の差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号と同相の同相差動信号を得、前記反転信号と前記同相差動信号とを加算して単相信号を出力する同相出力増幅器と
を備えることを特徴とする差動単相変換回路。
【請求項１０】
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、
前記同相出力増幅器の入力側にキャリブレーション回路とを備え、
前記キャリブレーション回路から同相キャリブレーション信号を発生させ、前記反転出力増幅器の出力側において前記第１及び第２の差動信号の位相差又はゲイン差が検出される際にキャリブレーション期間における前記第１及び第２の差動信号の位相調整量又はゲイン調整量が測定され、その結果が記憶装置に記憶され、実動作の際に前記記憶装置に記憶された前記位相調整量又はゲイン調整量に基づいて、前記第１及び前記第２の差動信号の位相調整又はゲイン調整が行われることを特徴とする差動単相変換回路。
【請求項１】
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と
を備えることを特徴とする差動単相変換回路。
【請求項２】
前記同相出力増幅器はドレイン側を接地したソースフォロア増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする請求項１記載の差動単相変換回路。
【請求項３】
前記同相出力増幅器はゲート側を接地したゲート接地増幅器で構成され、前記反転出力増幅器はソース側を接地したソース接地増幅器で構成されることを特徴とする請求項１記載の差動単相変換回路。
【請求項４】
前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロア増幅器の出力側に前記第１の差動信号又は前記第２の差動信号の位相差を調整する位相調整器が接続されることを特徴とする請求項２又は３記載の差動単相変換回路。
【請求項５】
前記ソース接地増幅器のドレイン側若しくはソース側、又は前記ソースフォロワ増幅器の出力側に前記第１の差動信号又は前記第２の差動信号のゲインを調整するゲイン調整器が接続されることを特徴とする請求項２又は３記載の差動単相変換回路。
【請求項６】
前記ソースフォロア増幅器の出力側に前記第１又は第２の差動信号のゲインを増幅することで当該ゲインを調整するゲイン増幅器を備えることを特徴とする請求項４記載の差動単相変換回路。
【請求項７】
前記ソースフォロワ増幅器の出力側に前記第１又は第２の差動信号の位相を調整する位相調整器を備えることを特徴とする請求項４記載の差動単相変換回路。
【請求項８】
前記ソース接地増幅器の出力側に接続され、前記第１又は前記第２の差動信号の位相差又はゲイン差を検出する検出回路と、
前記検出回路の検出結果に基づいて調整量を演算する演算回路とを備え、
前記位相調整器又は前記ゲイン調整器は前記調整量に基づいて位相調整又はゲイン調整が行われることを特徴とする請求項４記載の差動単相変換回路。
【請求項９】
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号の位相を反転させた反転信号を出力する反転出力増幅器と、
前記反転出力増幅器と容量結合され、前記一対の差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号と同相の同相差動信号を得、前記反転信号と前記同相差動信号とを加算して単相信号を出力する同相出力増幅器と
を備えることを特徴とする差動単相変換回路。
【請求項１０】
逆相関係にある一対の差動信号のうち第１の差動信号を増幅させるとともに前記第１の差動信号を同相で出力する同相出力増幅器と、
前記同相出力増幅器と容量結合され、前記差動信号のうち第２の差動信号を増幅させるとともに前記第２の差動信号の位相を反転させ、前記第１の差動信号と前記位相が反転された第２の差動信号とを加算して単相信号を出力する反転出力増幅器と、
前記同相出力増幅器の入力側にキャリブレーション回路とを備え、
前記キャリブレーション回路から同相キャリブレーション信号を発生させ、前記反転出力増幅器の出力側において前記第１及び第２の差動信号の位相差又はゲイン差が検出される際にキャリブレーション期間における前記第１及び第２の差動信号の位相調整量又はゲイン調整量が測定され、その結果が記憶装置に記憶され、実動作の際に前記記憶装置に記憶された前記位相調整量又はゲイン調整量に基づいて、前記第１及び前記第２の差動信号の位相調整又はゲイン調整が行われることを特徴とする差動単相変換回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−１０９６４５（Ｐ２００８−１０９６４５Ａ）
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願番号】特願２００７−２４９８０１（Ｐ２００７−２４９８０１）
【出願日】平成１９年９月２６日（２００７．９．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願日】平成１９年９月２６日（２００７．９．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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