抵抗変化型素子の抵抗状態変化方法
【課題】素子の耐久性の向上を図る。
【解決手段】抵抗変化型素子２０に１回以上の第１のパルス電圧を印加することによって抵抗変化型素子２０の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、抵抗変化型素子２０に１回以上の第１のパルス電圧とは異なる第２のパルス電圧を印加することによって抵抗変化型素子２０の抵抗状態を高抵抗状態から低抵抗状態に切り替えるリセットと、の実行によって抵抗変化型素子２０の抵抗状態を変化させるものにおいて、リセットを実行する際には、第２のパルス電圧のパルス幅を徐々に大きくする。
【解決手段】抵抗変化型素子２０に１回以上の第１のパルス電圧を印加することによって抵抗変化型素子２０の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、抵抗変化型素子２０に１回以上の第１のパルス電圧とは異なる第２のパルス電圧を印加することによって抵抗変化型素子２０の抵抗状態を高抵抗状態から低抵抗状態に切り替えるリセットと、の実行によって抵抗変化型素子２０の抵抗状態を変化させるものにおいて、リセットを実行する際には、第２のパルス電圧のパルス幅を徐々に大きくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子の抵抗状態変化方法に関する。
【背景技術】
【０００２】
従来、抵抗変化型メモリに用いられる抵抗変化型素子の抵抗状態を低抵抗状態から高抵抗状態にするリセットを実行する際にはパルス電圧（リセット電圧）を徐々に大きくしていき、抵抗状態を高抵抗状態から低抵抗状態にするセットを実行する際には、リセットを行なった後により高い電圧でセットを実行する技術が提案されている（例えば、特許文献１参照）。また、抵抗変化型素子の抵抗状態を低抵抗状態から高抵抗状態にするリセットを実行する際にリセット電圧を徐々に上昇させる技術も提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】Y.S. Chen, H.Y. Lee, P. S. Chen, P. Y. Gu, C. W. Chen, W. P. Lin, W. H. Liu, Y. Y. Hsu, S. S. Sheu, P.C. Chiang, W. S. Chen, F. T. Chen, C.H. Lien, and M.-J. Tsai, 「Highly Scalable Hafinium Oxide memory with Improvements of Resistive Distribution and Read Disturb Immunity」, IEEE International Electron Device Meeting, pp. 5.5.1-5.5.4, 2009
【非特許文献２】H. Y. Lee, Y. S. Chen, P. S. Chen, P. Y. Gu, Y. Y. Hsu, S. M. Wna, W. H. Liu, C. H. Tsai, S. S.Sheu, P. C. Chiang, W.P. Lin, C. H. Lin, W. S. Chen, F. T. Chen, Ch. H. Lien, and M.-J. Tsai, 「Evidence and solution of Over-RESET Problem for HfOX Based Resistive Memory with Sub-ns Switching Speed and High Endurance」, IEEE International Electron Device Meeting, pp. 19.7.1-19.7.4, 2010
【発明の概要】
【発明が解決しようとする課題】
【０００４】
抵抗変化型メモリでは、これに用いられる抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に変化させるいわゆるセットや抵抗状態を低抵抗状態から高抵抗状態に切り替えるいわゆるリセットの繰り返しによってデータの書き込みや読み出しが行なわれるため、抵抗変化型素子の耐久性をより向上させることが重要な課題の一つとされている。
【０００５】
本発明の抵抗変化型素子の抵抗状態変化方法は、素子の耐久性の向上を図ることを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の抵抗変化型素子の抵抗状態変化方法は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の抵抗変化型素子の抵抗状態変化方法は、
抵抗変化型素子に１回以上の第１のパルス電圧を印加することによって前記抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、前記抵抗変化型素子に１回以上の前記第１のパルス電圧とは異なる第２のパルス電圧を印加することによって前記抵抗変化型素子の抵抗状態を前記高抵抗状態から前記低抵抗状態に切り替えるリセットと、の実行によって前記抵抗変化型素子の抵抗状態を変化させる抵抗変化型素子の抵抗状態変化方法であって、
前記リセットを実行する際、前記第２のパルス電圧のパルス幅を徐々に大きくする、
ことを特徴とする。
【０００８】
この本発明の抵抗変化型素子の抵抗状態変化方法では、抵抗変化型素子に１回以上の第１のパルス電圧を印加することによって抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、抵抗変化型素子に１回以上の第１のパルス電圧とは異なる第２のパルス電圧を印加することによって抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるリセットと、の実行によって抵抗変化型素子の抵抗状態を変化させるものにおいて、リセットを実行する際には、第２のパルス電圧のパルス幅を徐々に大きくする。これにより、パルス幅を変更せずにリセットを実行するものに比して、抵抗変化型素子の耐久性（セット，リセットが可能な回数）の向上を図ることができる。
【０００９】
こうした本発明の抵抗変化型素子の抵抗状態変化方法において、前記リセットを実行する際、前回の前記リセット時の前記第２のパルス電圧の印加回数が所定回数以上のときには、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最初の前記第２のパルス電圧のパルス幅より大きく且つ前回の前記リセット時の最後の前記第２のパルス電圧のパルス幅以下のパルス幅から徐々に大きくする、ものとすることもできる。この場合、前記リセットを実行する際、前回の前記リセット時の前記第２のパルス電圧の印加回数が前記所定回数未満のときには、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最初の前記第２のパルス電圧のパルス幅から徐々に大きくする、ものとすることもできる。
【００１０】
また、本発明の抵抗変化型素子の抵抗状態変化方法において、前記リセットを実行する際、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最後の前記第２のパルス電圧のパルス幅から徐々に大きくする、ものとすることもできる。
【００１１】
また、本発明の抵抗変化型素子の抵抗状態変化方法において、前記セットを実行する際、前記第１のパルス電圧の振幅を徐々に大きくする、ものとすることもできる。
【００１２】
セットを実行する際に第１のパルス電圧の振幅を徐々に大きくする態様の本発明の抵抗変化型素子の抵抗状態変化方法において、前記セットを実行する際、前回の前記セット時の前記第１のパルス電圧の印加回数が第２の所定回数以上のときには、前記第１のパルス電圧の振幅を、前回の前記セット時の最初の前記第１のパルス電圧の振幅より大きく且つ前回の前記セット時の最後の前記第１のパルス電圧の振幅以下の振幅から徐々に大きくする、ものとすることもできる。この場合、前記セットを実行する際、前回の前記セット時の前記第１のパルス電圧の印加回数が前記第２の所定回数未満のときには、前記第１のパルス電圧の振幅を、前回の前記セット時の最初の前記第１のパルス電圧の振幅から徐々に大きくする、ものとすることもできる。
【００１３】
また、セットを実行する際に第１のパルス電圧の振幅を徐々に大きくする態様の本発明の抵抗変化型素子の抵抗状態変化方法において、前記セットを実行する際、前記第１のパルス電圧の振幅を、前回の前記セット時の最後の前記第１のパルス電圧の振幅から徐々に大きくする、ものとすることもできる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例としての抵抗変化型素子の抵抗状態変化方法に用いられる抵抗変化型素子２０の構成の概略を示す構成図である。
【図２】この抵抗変化型素子２０の耐久性を測定するための測定装置３０の構成の概略を示す構成図である。
【図３】抵抗変化型素子２０のセットとリセットとを１回ずつ交互に実行する場合のセット，リセット，読み出しの様子を示す説明図である。
【図４】抵抗変化型素子２０のセットとリセットとを１回ずつ交互に実行する場合の抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図５】固定パルス方法のセット，リセット，ベリファイの様子を示す説明図である。
【図６】固定パルス方法の抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図７】電圧増加パルス方法のセット，リセット，ベリファイの様子を示す説明図である。
【図８】電圧増加パルス方法の抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図９】電圧増加パルス方法のセット，リセット時の電圧と回数との関係を示す説明図である。
【図１０】リセットルーチンの一例を示すフローチャートである。
【図１１】電圧増加パルス方法のセット，復帰パルス幅増加方法のリセット，ベリファイの様子を示す説明図である。
【図１２】電圧増加パルス方法のセット，復帰パルス幅増加方法のリセットの抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図１３】電圧増加パルス方法のセットに用いるパルス電圧，復帰パルス幅増加方法のリセットに用いるパルス幅の書き換え回数毎の値との関係を示す説明図である。
【図１４】セットルーチンの一例を示すフローチャートである。
【図１５】復帰電圧増加方法のセット，復帰パルス幅増加方法のリセット，ベリファイの様子を示す説明図である。
【図１６】復帰電圧増加方法のセット，復帰パルス幅増加方法のリセットの抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図１７】復帰電圧増加方法のセットに用いるパルス電圧，復帰パルス幅増加方法のリセットに用いるパルス幅の書き換え回数毎の値との関係を示す説明図である。
【図１８】読み出し時間を５０ｎｓと仮定したときのセット，リセットに要した時間を示す説明図である。
【図１９】読み出し時間を５０ｎｓと仮定したときのセット，リセット時の最大電流を示す説明図である。
【図２０】２万回書き込んだ後に８５℃におけるデータ保持特性の一例を示す説明図である。
【図２１】モデルの説明に用いる説明図である。
【図２２】それぞれの方法と書き換え回数との関係を示す説明図である。
【図２３】１回目から４千回目までの高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）とそれぞれの平均と分散比とを示すと共に、１回目のベリファイ読み出し時間を５０ｎｓと仮定したときの平均時間を示す説明図である。
【図２４】電圧増加パルス方法のセット，幅増加パルス方法のリセット，ベリファイの様子を示す説明図である。
【発明を実施するための形態】
【００１５】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例】
【００１６】
図１は、本発明の一実施例としての抵抗変化型素子の抵抗状態変化方法に用いられる抵抗変化型素子２０の構成の概略を示す構成図である。抵抗変化型素子２０は、抵抗変化型メモリ（Resistive RAM：ReRAM）に組み込まれて用いられる。図１中、左側の図は抵抗変化型素子２０の初期状態を示し、中央の図は抵抗変化型素子２０の抵抗状態が低抵抗状態（Low Resistance State：LRS）のときを示し、右側の図は抵抗変化型素子２０の抵抗状態が高抵抗状態(High Resistance State：HRS)のときの図を示す。抵抗変化型素子２０は、図１中左側に示すように、チタン（Ｔｉ）や白金（Ｐｔ）などの金属によって形成された上部電極２２と、チタン（Ｔｉ）や白金（Ｐｔ）などの金属によって形成された下部電極２４と、ハフニウム酸化物（ＨｆＯｘ）やチタン酸化物（ＴｉＯｘ），ニッケル酸化物（ＮｉＯｘ），銅酸化物（ＣｕＯｘ）などの金属酸化物によって形成され上部電極２２と下部電極２４とによって挟まれた中間層２６と、によって構成されている。この抵抗変化型素子２０は、初期状態では、中間層２６が金属酸化物となっているため、抵抗が高い状態となっている。そして、この状態で上部電極２２に所定の電圧が印加されるいわゆるフォーミング（Forming)が行なわれると、中間層２６の金属の濃度が高いフィラメントが成長してそのフィラメントによって上部電極２２と下部電極２４とが結ばれることによって抵抗が低い低抵抗状態になると考えられる。また、抵抗変化型素子２０の抵抗状態が低抵抗状態のときに、上部電極２２にフォーミングとは逆方向のパルス電圧が印加されるいわゆるリセット（Reset）が行なわれると、フィラメントが破壊されて抵抗が高い高抵抗状態になると考えられる。さらに、抵抗変化型素子２０の抵抗状態が高抵抗状態のときにフォーミングと同一方向のパルス電圧が印加されるいわゆるセット（Set）が行なわれると、フィラメントが成長して低抵抗状態となると考えられる。
【００１７】
図２は、この抵抗変化型素子２０の耐久性を測定するための測定装置３０の構成の概略を示す構成図である。測定装置３０は、抵抗変化型素子２０の上部電極２２側の端子２２ａに電圧を印加するための電圧印加装置３２と、上部電極２２側の端子２２ａの電位を検出するための電位検出装置３４と、上部電極２２側の端子２２ａと電圧印加装置３２との接続と上部電極２２側の端子２２ａと電位検出装置３４との接続とを切り替えるスイッチ３６と、抵抗変化型素子２０の下部電極２４のドレインに接続されたｎチャネルＭＯＳトランジスタ３８と、ｎチャネルＭＯＳトランジスタ３８のソースと接地とに接続されたオシロスコープ４０と、ｎチャネルＭＯＳトランジスタ３８のゲートと基板電圧とに電圧を印加するための電圧印加装置４２と、全体をコントロールするためのパーソナルコンピュータ５０と、を備える。この測定装置３０では、パーソナルコンピュータ５０によって各種処理を実行することにより、抵抗変化型素子２０のセット，リセット，読み出しなどを行なっている。また、電位検出装置３４やオシロスコープ４０などの検出値を用いて抵抗変化型素子２０の抵抗値を求めている。
【００１８】
次に、こうして構成された測定装置３０を用いて抵抗変化型素子２０の耐久性を測定する処理について説明する。なお、以下の説明において、フォーミングに用いる電圧や、セット，リセットに用いるパルス電圧の振幅やパルス幅，抵抗変化型素子２０の故障の判定に用いる回数などは、例示した値に限定されるものではなく、適宜変更可能である。
【００１９】
まず、抵抗変化型素子２０のセットとリセットとを１回ずつ交互に実行する場合（以下、ケース１と称することがある）について説明する。フォーミング（Forming)は、スイッチ３６によって抵抗変化型素子２０の上部電極２２と電圧印加装置３２とを接続した状態で電圧印加装置２２によって上部電極２２の電位Ｖｃｅｌｌを０Ｖから４Ｖに引き上げることによって行なった。また、セットは、上部電極２２側の端子２２ａに２Ｖで５０ｎｓのパルス電圧を印加することによって行ない、リセットは、上部電極２２側の端子２２ａに−２Ｖで２０ｎｍのパルス電圧を印加することによって行なった。さらに、読み出しは、上部電極２２側の端子２２ａに０．１Ｖの電圧を印加することによって行なった。
【００２０】
この場合のセット，リセット，読み出しの様子を図３に示し、抵抗変化型素子２０の抵抗値の測定結果を図４に示す。セット後の抵抗値はリセット後より低くなっているが、この抵抗変化型素子２０を抵抗変化型メモリに組み込んで用いる（センスアンプなどで読み出すことになる）ことを考えると、抵抗値の閾値を設けなければならないため、この場合にはそれを決定することができない。したがって、いわゆるベリファイ・プログラミングの方法を構築することが望まれる。
【００２１】
まず、ベリファイ・プログラミングにおける簡易な方法として、同一のパルス電圧を一定の閾値を超えるまで加え続ける固定パルス方法（Fixed Pulse）（以下、ケース２と称することがある）を考案した。この方法では、同一のパルス電圧を２０回以上加え続けてもセット用またはリセット用の閾値を超えなければ抵抗変化型素子２０が故障したと判定するものとした。実施例では、低抵抗状態（ＬＲＳ）の閾値としては、例えば５０ｋΩなどを用いるものとし、高抵抗状態（ＨＲＳ）の閾値としては２００ｋΩを用いるものとした。
【００２２】
この場合のセット，リセット，ベリファイの様子を図５に示し、抵抗変化型素子２０の抵抗値の測定結果を図６に示す。抵抗変化型素子２０が故障するまでは高抵抗状態と低抵抗状態とに分かれている。図６から、４万回程度までは正常に書き込み（抵抗状態を変化させること）ができたが、４万４千回程度でリセットを行なうことができずに抵抗変化型素子２０が故障していることが分かる。
【００２３】
次に、セットやリセットにおける書き込み（抵抗状態を変化させること）の失敗時にパルス電圧を上昇させる（振幅を大きくする）電圧増加パルス方法（Incremental Voltage: IV）（以下、ケース３と称することがある）を考案した。ここでは、セット，リセットのパルス電圧をそれぞれ２Ｖ，−２Ｖとし、書き込みに失敗するとパルス電圧を５０ｍＶずつ上昇させるものとして説明する。即ち、１回目のセットにおいて５回のパルス電圧を必要とするときには、２回目のセットでは２．２Ｖ（＝２Ｖ＋５０ｍＶ×４）から書き込みを開始することになる。リセットについても同様である。なお、この方法でも、固定パルス方法と同様に、１回のセットやリセットの間に２０回書き込みに失敗したときに抵抗変化型素子２０が故障したと判定するものとした。この場合のセット，リセット，ベリファイの様子を図７に示し、抵抗変化型素子２０の抵抗値の測定結果を図８に示す。この方法では、図８から、固定パルス方法に比して高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）との比が大きくなったものの、書き換えの回数は固定パルス方法と同様に４万８千回程度となっていることが分かる。また、この場合のセット，リセット時の電圧と回数との関係を図９に示す。この場合、図９から、セットに用いるパルス電圧は書き込み失敗時に上昇しているが、リセットに用いるパルス電圧は抵抗変化型素子２０の故障まで変化していないことが分かる。したがって、この例では、リセットでは書き込みに失敗していないと考えられる。
【００２４】
次に、セットについては電圧増加パルス方法と同様に書き込みの失敗時にパルス電圧を上昇させ、リセットについては書き込みの失敗時にパルス電圧のパルス幅を増加させる復帰パルス幅増加方法（Incremental Pulse Width with Turnback:IPWWT）（以下、ケース４と称することがある）を考案した。ここでは、リセットに用いるパルス電圧を−２Ｖで固定すると共に書き込み失敗時にパルス幅を２０ｎｓずつ増加させ、さらに、失敗回数が４回以上のときには次回のリセットのパルス幅を今回のリセット開始時より４０ｎｓだけ増加させた値から開始し、失敗回数が４回未満のときには次回のリセットのパルス幅を今回のリセット開始時と同一のパルス幅から開始するものとした。なお、上述したように、リセットに用いるパルス幅は適宜変更可能である。例えば、失敗回数が４回以上のときには、次回のリセットの最初のパルス幅を、今回のリセットの最初の値より４０ｎｓだけ増加させた値とするものに限られず、２０ｎｓや６０ｎｓなどだけ増加させた値とするなど、今回のリセットの最初の値より大きく且つ今回のリセットの最後の値以下の値とするものであればよい。以下、この場合の処理について、図１０に例示するリセットルーチンを用いて説明する。このルーチンは、パーソナルコンピュータ５０によって実行される。
【００２５】
リセットルーチンが実行されると、パーソナルコンピュータ５０は、リセットに用いるパルス電圧のパルス幅ｔｒｅｓｅｔに初期値ｔｉｎｉｔｉａｌ（ここでは２０ｎｓ）を設定し（ステップＳ１００）、パルス幅ｔｒｅｓｅｔのパルス電圧を用いてリセットを行ない（ステップＳ１１０）、ベリファイリードを行ない（ステップＳ１２０）、抵抗変化型素子２０の抵抗値Ｒをリセットの完了としてもよいか否かを示す目標値（実施例は２０ｋΩとした）と比較する（ステップＳ１３０）。
【００２６】
そして、抵抗変化型素子２０の抵抗値Ｒが目標値以下のときには、パルス幅ｔｒｅｓｅｔを２０ｎｓだけ増加させることによってパルス幅ｔｒｅｓｅｔを更新して（ステップＳ１４０）、ステップＳ１１０に戻る。
【００２７】
抵抗変化型素子２０の抵抗値Ｒが目標値より高いときには、ベリファイ回数Ｎｖｅｒｉｆｙを値４（次回のリセットの初期値を更新するか否かを判定するための閾値Ｎｒｅｆ１）と比較し（ステップＳ１５０）、ベリファイ回数Ｎｖｅｒｉｆｙが値４未満のときには、そのまま本ルーチンを終了する。一方、ベリファイ回数Ｎｖｅｒｉｆｙが値４以上のときには、初期値ｔｉｎｉｔｉａｌに４０ｎｓを加えることによって初期値ｔｉｎｉｔｉａｌを更新して（ステップＳ１６０）、本ルーチンを終了する。なお、初期値ｔｉｎｉｔｉａｌの更新に用いる値は、４０ｎｓに限定されるものではなく、値０より大きく且つ現在のパルス幅（今回のリセット時の最後のパルス幅）ｔｒｅｓｅｔから更新前の初期値ｔｉｎｉｔｉａｌを減じた値以下の範囲内で適宜設定可能である。即ち、今回のリセット時のベリファイ回数Ｎｖｅｒｉｆｙが値４以上のときには、次回のリセット時に、パルス幅ｔｒｅｓｅｔを、今回のリセット時の最初のパルス幅ｔｒｅｓｅｔ（＝ｔｉｎｉｔｉａｌ）より大きく且つ今回のリセット時の最後のパルス幅ｔｒｅｓｅｔ以下の値から徐々に大きくするものであればよいのである。
【００２８】
この場合のセット，リセット，ベリファイの様子を図１１に示し、抵抗変化型素子２０の抵抗値の測定結果を図１２に示し、セットに用いるパルス電圧とリセットに用いるパルス幅の書き換え回数毎の値との関係を図１３に示す。この場合、図１２から、１０万回程度まで書き込みに成功しているが分かる。また、図１３から、セットに用いるパルス電圧が単調増加し、リセットに用いるパルス幅は増加したり元に戻ったりすることを繰り返しながら徐々に増加していることが分かる。この方法により、電圧増加パルス方法と同様にパルス幅を単調に増加させるものに比して書き込み速度が遅くなるのを低減することができる。
【００２９】
上述の復帰パルス幅増加方法によって書き換え回数の増加（耐久性の増加）を図ることはできたが、この抵抗変化型素子２０の書き換え回数を更に増加させることができればより好ましい。特に、ケース４では、セット電圧が高いために、リセットが若干困難になっているとも考えられる。このため、セットに用いるパルス電圧について復帰パルス幅増加方法と同様に変化させる復帰電圧増加方法（以下、ケース５と称することがある）を更に考案した。ここでは、セットのパルス幅を５０ｎｓで固定すると共に書き込み失敗時にパルス電圧を５０ｍＶずつ上昇させ、さらに、失敗回数が４回以上のときには次回のセットのパルス電圧を今回のセット開始時より１００ｍＶだけ増加させた値から開始し、失敗回数が４回未満のときには次回のセットのパルス電圧を今回のセット開始時と同一のパルス電圧から開始するものとした。なお、上述したように、セットに用いるパルス電圧の振幅は適宜変更可能である。例えば、失敗回数が４回以上のときには、次回のセットの最初のパルス電圧の振幅を、今回のセットの最初の値より１００ｍＶだけ増加させた値とするものに限られず、５０ｍＶや１５０ｍＶなどだけ増加させた値とするなど、今回のセットの最初の値より大きく且つ今回のセットの最後の値以下の値とするものであればよい。以下、この場合の処理について、図１４に例示するセットルーチンを用いて説明する。このルーチンは、パーソナルコンピュータ５０によって実行される。
【００３０】
セットルーチンが実行されると、パーソナルコンピュータ５０は、セットに用いるパルス電圧Ｖｓｅｔに初期値Ｖｓｅｔ＿ｂａｓｅ（例えば２．０Ｖなど）を設定すると共にベリファイ回数Ｎｖｅｒｉｆｙを値０にリセットし（ステップＳ２００）、ベリファイ回数Ｎｖｅｒｉｆｙを値１だけインクリメントし（ステップＳ２１０）、ベリファイ回数Ｎｖｅｒｉｆｙを値２０（抵抗変化型素子２０の故障か否かを判定するための閾値）と比較する（ステップＳ２２０）。
【００３１】
そして、ベリファイ回数Ｎｖｅｒｉｆｙが値２０より小さいときには、抵抗変化型素子２０の抵抗値Ｒｒｒａｍをセットの完了としてもよいか否かを示す閾値Ｒｓｅｔ＿ｔｈと比較する（ステップＳ２３０）。
【００３２】
抵抗変化型素子２０の抵抗値Ｒｒｒａｍが閾値Ｒｓｅｔ＿ｔｈ以上のときには、パルス電圧Ｖｓｅｔに５０ｍＶを加えることによってパルス電圧Ｖｓｅｔを更新して（ステップＳ２４０）、ステップＳ２１０に戻る。
【００３３】
抵抗変化型素子２０の抵抗値Ｒｒｒａｍが閾値Ｒｓｅｔ＿ｔｈ未満のときには、ベリファイ回数Ｎｖｅｒｉｆｙを値４（次回のセットの初期値を更新するか否かを判定するための閾値）と比較し（ステップＳ２５０）、ベリファイ回数Ｎｖｅｒｉｆｙが値４未満のときには、そのまま本ルーチンを終了する。一方、ベリファイ回数Ｎｖｅｒｉｆｙが値４以上のときには、初期値Ｖｓｅｔ＿ｂａｓｅに１００ｍＶを加えることによって初期値Ｖｓｅｔ＿ｂａｓｅを更新して（ステップＳ２６０）、本ルーチンを終了する。なお、初期値Ｖｓｅｔ＿ｂａｓｅの更新に用いる値は、１００ｍＶに限定されるものではなく、値０より大きく且つ現在のパルス電圧（今回のセット時の最後のパルス電圧）Ｖｓｅｔから更新前の初期値Ｖｓｅｔ＿ｂａｓｅを減じた値以下の範囲内で適宜設定可能である。即ち、今回のセット時のベリファイ回数Ｎｖｅｒｉｆｙが値４以上のときには、次回のセット時に、パルス電圧Ｖｓｅｔを、今回のセット時の最初のパルス電圧Ｖｓｅｔ（＝Ｖｓｅｔ＿ｂａｓｅ）より大きく且つ今回のセット時の最後のパルス電圧Ｖｓｅｔ以下の値から徐々に大きくするものであればよいのである。
【００３４】
ステップＳ２２０でベリファイ回数Ｎｖｅｒｉｆｙが値２０以上のときには抵抗変化型素子２０の故障と判定して（ステップＳ２７０）、本ルーチンを終了する。
【００３５】
この場合のセット，リセット，ベリファイの様子を図１５に示し、抵抗変化型素子２０の抵抗値の測定結果を図１６に示し、セットに用いるパルス電圧とリセットに用いるパルス幅の書き換え回数毎の値との関係を図１７に示す。図１６から分かるように、上述の方法に比して、書き換え回数が大幅に向上している。また、図１７から分かるように、セットに用いるパルス電圧は、急上昇せずにセットが困難なときだけ上昇している。また、読み出し時間を５０ｎｓと仮定したときのセット，リセットに要した時間を図１８に示し、セット，リセット時の最大電流を図１９に示す。図１８から分かるように、セット，リセットの時間はそれぞれ最初の４万回程度では平均１３８ｎｓ，７０ｎｓである。このことから、ＮＡＮＤフラッシュメモリの１万倍以上高速であることが分かる。図１９から、電流は、抵抗変化型素子２０の故障直前に大きくなっており、最後にリセットに失敗していることが分かる。また、参考のために、この方法では２万回書き込んだ後に８５℃におけるデータ保持特性の一例を図２０に示す。
【００３６】
次に、抵抗変化型素子２０を組み込んだ抵抗変化型メモリについて説明する。一般に、抵抗変化型メモリは、そのサイズによって動作するモデルが異なると言われている。以下、抵抗変化型素子２０の下部電極２４を５０ｎｍとすると共にフィラメントの直径を１０ｎｍとして抵抗変化型素子２０が故障するモデルを考える。図２１は、このモデルの説明に用いる説明図である。フィラメントの幅はパルス幅に比例し、フィラメントの長さはパルス電圧の振幅に比例すると考える。このモデルにおいて、摩耗したデバイスの低抵抗状態（ＬＲＳ）には長いパルスを加え、高抵抗状態（ＨＲＳ）には高い電圧のパルスを加えることによって抵抗変化型素子２０を回復させることができる。また、低抵抗状態（ＬＲＳ）でスイッチングを多く行なうと、フィラメントが初期に比して太くなると考えられ、高抵抗状態（ＨＲＳ）でスイッチングを多く行なうと、フィラメントが初期に比して短くなると考えられる。
【００３７】
摩耗したデバイスの低抵抗状態（ＬＲＳ）ではリセットに用いるパルス幅が十分に長くないと、上部電極２２の界面からフィラメントが取り除かれずにリセットに失敗する。したがって、復帰パルス増加方法は、摩耗した低抵抗状態（ＬＲＳ）の抵抗変化型素子２０を回復することができると考えられる。
【００３８】
一方、摩耗したデバイスの高抵抗状態（ＨＲＳ）では、セットに用いるパルス電圧が十分に高くないと、フィラメントが十分に上部電極２２まで成長せずにセットに失敗する。したがって、電圧を増加させる方法で摩耗した高抵抗状態（ＨＲＳ）である抵抗変化型素子２０を回復させることができる。ここで、電圧を増加させると、フィラメントの幅が急激に造作してしまう。したがって、高抵抗状態（ＨＲＳ）からセットを実行するために過剰な電圧を加えるとフィラメントが太くなってしまい、リセットに失敗する。また、リセットのパルス幅が長すぎると、高抵抗状態（ＨＲＳ）でのフィラメントが短くなり過ぎてセットに失敗する。したがって、これらの過剰なセットやリセットを防止することと書き込み時間を短縮するために、上述の復帰パルス幅増加方法と復帰電圧増加方法とによって抵抗変化型素子２０の抵抗状態を変化させるのが好ましい。
【００３９】
図２２は、それぞれの方法と書き換え回数との関係を示す説明図であり、図２３は、１回目から４万回目までの高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）とそれぞれの平均と分散比とを示すと共に、１回目のベリファイ読み出し時間を５０ｎｓと仮定したときの平均時間を示す説明図である。図２２から、復帰パルス幅増加方法によるリセットと復帰電圧増加方法によるセットの組み合わせ（ケース５）により、簡易な同一のパルス電圧の繰り返す固定パルス方法（ケース２）に比して書き換え回数は５０倍以上になっていることが分かる。また、図２３から、復帰パルス幅増加方法によるリセットと復帰電圧増加方法によるセットの組み合わせ（ケース５）により、セット，リセット毎の抵抗のばらつきが十分に抑えることができていることが分かる。
【００４０】
以上説明した実施例の抵抗変化型素子２０の抵抗状態変化方法によれば、抵抗変化型素子２０に１回以上の第１のパルス電圧を印加することによって抵抗変化型素子２０の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、抵抗変化型素子２０に１回以上の第１のパルス電圧とは異なる第２のパルス電圧を印加することによって抵抗変化型素子２０の抵抗状態を高抵抗状態から低抵抗状態に切り替えるリセットと、の実行によって抵抗変化型素子２０の抵抗状態を変化させるものにおいて、リセットを実行する際には、第２のパルス電圧のパルス幅を徐々に大きくするから、パルス幅を変更せずにリセットを実行するものに比して、抵抗変化型素子２０の耐久性（セット，リセットが可能な回数）の向上を図ることができる。
【００４１】
実施例の抵抗変化型素子２０の抵抗状態変化方法では、リセットについては、書き込み失敗時にパルス電圧を上昇させ且つ次回のリセット時には今回のリセット時の最後のパルス電圧から開始する電圧増加パルス方法（ケース３）（図７参照）や、書き込み失敗時にパルス幅を増加させ且つ次回のリセット時には今回のリセット時の失敗回数に応じて今回のリセット時の最初のパルス幅または今回のリセット時の最初のパルス幅より４０ｎｓなど増加させたパルス幅から開始する復帰パルス幅増加方法（ケース４，５）（図１１，図１４参照）を実行するものとして説明したが、書き込み失敗時にパルス幅を増加させ且つ次回のリセット時には今回のリセット時の最後のパルス幅から開始する幅増加パルス方法を実行するものとしてもよい。セットについては電圧増加パルス方法を用いると共にリセットについては幅増加パルス方法を用いる場合のセット，リセット，ベリファイの様子を図２４に示す。
【００４２】
なお、実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係は、実施例が課題を解決するための手段の欄に記載した発明を実施するための形態を具体的に説明するための一例であることから、課題を解決するための手段の欄に記載した発明の要素を限定するものではない。即ち、課題を解決するための手段の欄に記載した発明についての解釈はその欄の記載に基づいて行なわれるべきものであり、実施例は課題を解決するための手段の欄に記載した発明の具体的な一例に過ぎないものである。
【００４３】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００４４】
本発明は、半導体産業などに利用可能である。
【符号の説明】
【００４５】
２０ 抵抗変化型素子、２２ 上部電極、２２ａ 端子、２４ 下部電極、２６ 中間層、３０ 測定装置、３２ 電圧印加装置、３４ 電位検出装置、３６ スイッチ、３８ ｎチャネルＭＯＳトランジスタ、４０ オシロスコープ、４２ 電圧印加装置、５０ パーソナルコンピュータ。
【技術分野】
【０００１】
本発明は、抵抗変化型素子の抵抗状態変化方法に関する。
【背景技術】
【０００２】
従来、抵抗変化型メモリに用いられる抵抗変化型素子の抵抗状態を低抵抗状態から高抵抗状態にするリセットを実行する際にはパルス電圧（リセット電圧）を徐々に大きくしていき、抵抗状態を高抵抗状態から低抵抗状態にするセットを実行する際には、リセットを行なった後により高い電圧でセットを実行する技術が提案されている（例えば、特許文献１参照）。また、抵抗変化型素子の抵抗状態を低抵抗状態から高抵抗状態にするリセットを実行する際にリセット電圧を徐々に上昇させる技術も提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】Y.S. Chen, H.Y. Lee, P. S. Chen, P. Y. Gu, C. W. Chen, W. P. Lin, W. H. Liu, Y. Y. Hsu, S. S. Sheu, P.C. Chiang, W. S. Chen, F. T. Chen, C.H. Lien, and M.-J. Tsai, 「Highly Scalable Hafinium Oxide memory with Improvements of Resistive Distribution and Read Disturb Immunity」, IEEE International Electron Device Meeting, pp. 5.5.1-5.5.4, 2009
【非特許文献２】H. Y. Lee, Y. S. Chen, P. S. Chen, P. Y. Gu, Y. Y. Hsu, S. M. Wna, W. H. Liu, C. H. Tsai, S. S.Sheu, P. C. Chiang, W.P. Lin, C. H. Lin, W. S. Chen, F. T. Chen, Ch. H. Lien, and M.-J. Tsai, 「Evidence and solution of Over-RESET Problem for HfOX Based Resistive Memory with Sub-ns Switching Speed and High Endurance」, IEEE International Electron Device Meeting, pp. 19.7.1-19.7.4, 2010
【発明の概要】
【発明が解決しようとする課題】
【０００４】
抵抗変化型メモリでは、これに用いられる抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に変化させるいわゆるセットや抵抗状態を低抵抗状態から高抵抗状態に切り替えるいわゆるリセットの繰り返しによってデータの書き込みや読み出しが行なわれるため、抵抗変化型素子の耐久性をより向上させることが重要な課題の一つとされている。
【０００５】
本発明の抵抗変化型素子の抵抗状態変化方法は、素子の耐久性の向上を図ることを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の抵抗変化型素子の抵抗状態変化方法は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の抵抗変化型素子の抵抗状態変化方法は、
抵抗変化型素子に１回以上の第１のパルス電圧を印加することによって前記抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、前記抵抗変化型素子に１回以上の前記第１のパルス電圧とは異なる第２のパルス電圧を印加することによって前記抵抗変化型素子の抵抗状態を前記高抵抗状態から前記低抵抗状態に切り替えるリセットと、の実行によって前記抵抗変化型素子の抵抗状態を変化させる抵抗変化型素子の抵抗状態変化方法であって、
前記リセットを実行する際、前記第２のパルス電圧のパルス幅を徐々に大きくする、
ことを特徴とする。
【０００８】
この本発明の抵抗変化型素子の抵抗状態変化方法では、抵抗変化型素子に１回以上の第１のパルス電圧を印加することによって抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、抵抗変化型素子に１回以上の第１のパルス電圧とは異なる第２のパルス電圧を印加することによって抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるリセットと、の実行によって抵抗変化型素子の抵抗状態を変化させるものにおいて、リセットを実行する際には、第２のパルス電圧のパルス幅を徐々に大きくする。これにより、パルス幅を変更せずにリセットを実行するものに比して、抵抗変化型素子の耐久性（セット，リセットが可能な回数）の向上を図ることができる。
【０００９】
こうした本発明の抵抗変化型素子の抵抗状態変化方法において、前記リセットを実行する際、前回の前記リセット時の前記第２のパルス電圧の印加回数が所定回数以上のときには、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最初の前記第２のパルス電圧のパルス幅より大きく且つ前回の前記リセット時の最後の前記第２のパルス電圧のパルス幅以下のパルス幅から徐々に大きくする、ものとすることもできる。この場合、前記リセットを実行する際、前回の前記リセット時の前記第２のパルス電圧の印加回数が前記所定回数未満のときには、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最初の前記第２のパルス電圧のパルス幅から徐々に大きくする、ものとすることもできる。
【００１０】
また、本発明の抵抗変化型素子の抵抗状態変化方法において、前記リセットを実行する際、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最後の前記第２のパルス電圧のパルス幅から徐々に大きくする、ものとすることもできる。
【００１１】
また、本発明の抵抗変化型素子の抵抗状態変化方法において、前記セットを実行する際、前記第１のパルス電圧の振幅を徐々に大きくする、ものとすることもできる。
【００１２】
セットを実行する際に第１のパルス電圧の振幅を徐々に大きくする態様の本発明の抵抗変化型素子の抵抗状態変化方法において、前記セットを実行する際、前回の前記セット時の前記第１のパルス電圧の印加回数が第２の所定回数以上のときには、前記第１のパルス電圧の振幅を、前回の前記セット時の最初の前記第１のパルス電圧の振幅より大きく且つ前回の前記セット時の最後の前記第１のパルス電圧の振幅以下の振幅から徐々に大きくする、ものとすることもできる。この場合、前記セットを実行する際、前回の前記セット時の前記第１のパルス電圧の印加回数が前記第２の所定回数未満のときには、前記第１のパルス電圧の振幅を、前回の前記セット時の最初の前記第１のパルス電圧の振幅から徐々に大きくする、ものとすることもできる。
【００１３】
また、セットを実行する際に第１のパルス電圧の振幅を徐々に大きくする態様の本発明の抵抗変化型素子の抵抗状態変化方法において、前記セットを実行する際、前記第１のパルス電圧の振幅を、前回の前記セット時の最後の前記第１のパルス電圧の振幅から徐々に大きくする、ものとすることもできる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例としての抵抗変化型素子の抵抗状態変化方法に用いられる抵抗変化型素子２０の構成の概略を示す構成図である。
【図２】この抵抗変化型素子２０の耐久性を測定するための測定装置３０の構成の概略を示す構成図である。
【図３】抵抗変化型素子２０のセットとリセットとを１回ずつ交互に実行する場合のセット，リセット，読み出しの様子を示す説明図である。
【図４】抵抗変化型素子２０のセットとリセットとを１回ずつ交互に実行する場合の抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図５】固定パルス方法のセット，リセット，ベリファイの様子を示す説明図である。
【図６】固定パルス方法の抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図７】電圧増加パルス方法のセット，リセット，ベリファイの様子を示す説明図である。
【図８】電圧増加パルス方法の抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図９】電圧増加パルス方法のセット，リセット時の電圧と回数との関係を示す説明図である。
【図１０】リセットルーチンの一例を示すフローチャートである。
【図１１】電圧増加パルス方法のセット，復帰パルス幅増加方法のリセット，ベリファイの様子を示す説明図である。
【図１２】電圧増加パルス方法のセット，復帰パルス幅増加方法のリセットの抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図１３】電圧増加パルス方法のセットに用いるパルス電圧，復帰パルス幅増加方法のリセットに用いるパルス幅の書き換え回数毎の値との関係を示す説明図である。
【図１４】セットルーチンの一例を示すフローチャートである。
【図１５】復帰電圧増加方法のセット，復帰パルス幅増加方法のリセット，ベリファイの様子を示す説明図である。
【図１６】復帰電圧増加方法のセット，復帰パルス幅増加方法のリセットの抵抗変化型素子２０の抵抗値の測定結果を示す説明図である。
【図１７】復帰電圧増加方法のセットに用いるパルス電圧，復帰パルス幅増加方法のリセットに用いるパルス幅の書き換え回数毎の値との関係を示す説明図である。
【図１８】読み出し時間を５０ｎｓと仮定したときのセット，リセットに要した時間を示す説明図である。
【図１９】読み出し時間を５０ｎｓと仮定したときのセット，リセット時の最大電流を示す説明図である。
【図２０】２万回書き込んだ後に８５℃におけるデータ保持特性の一例を示す説明図である。
【図２１】モデルの説明に用いる説明図である。
【図２２】それぞれの方法と書き換え回数との関係を示す説明図である。
【図２３】１回目から４千回目までの高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）とそれぞれの平均と分散比とを示すと共に、１回目のベリファイ読み出し時間を５０ｎｓと仮定したときの平均時間を示す説明図である。
【図２４】電圧増加パルス方法のセット，幅増加パルス方法のリセット，ベリファイの様子を示す説明図である。
【発明を実施するための形態】
【００１５】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例】
【００１６】
図１は、本発明の一実施例としての抵抗変化型素子の抵抗状態変化方法に用いられる抵抗変化型素子２０の構成の概略を示す構成図である。抵抗変化型素子２０は、抵抗変化型メモリ（Resistive RAM：ReRAM）に組み込まれて用いられる。図１中、左側の図は抵抗変化型素子２０の初期状態を示し、中央の図は抵抗変化型素子２０の抵抗状態が低抵抗状態（Low Resistance State：LRS）のときを示し、右側の図は抵抗変化型素子２０の抵抗状態が高抵抗状態(High Resistance State：HRS)のときの図を示す。抵抗変化型素子２０は、図１中左側に示すように、チタン（Ｔｉ）や白金（Ｐｔ）などの金属によって形成された上部電極２２と、チタン（Ｔｉ）や白金（Ｐｔ）などの金属によって形成された下部電極２４と、ハフニウム酸化物（ＨｆＯｘ）やチタン酸化物（ＴｉＯｘ），ニッケル酸化物（ＮｉＯｘ），銅酸化物（ＣｕＯｘ）などの金属酸化物によって形成され上部電極２２と下部電極２４とによって挟まれた中間層２６と、によって構成されている。この抵抗変化型素子２０は、初期状態では、中間層２６が金属酸化物となっているため、抵抗が高い状態となっている。そして、この状態で上部電極２２に所定の電圧が印加されるいわゆるフォーミング（Forming)が行なわれると、中間層２６の金属の濃度が高いフィラメントが成長してそのフィラメントによって上部電極２２と下部電極２４とが結ばれることによって抵抗が低い低抵抗状態になると考えられる。また、抵抗変化型素子２０の抵抗状態が低抵抗状態のときに、上部電極２２にフォーミングとは逆方向のパルス電圧が印加されるいわゆるリセット（Reset）が行なわれると、フィラメントが破壊されて抵抗が高い高抵抗状態になると考えられる。さらに、抵抗変化型素子２０の抵抗状態が高抵抗状態のときにフォーミングと同一方向のパルス電圧が印加されるいわゆるセット（Set）が行なわれると、フィラメントが成長して低抵抗状態となると考えられる。
【００１７】
図２は、この抵抗変化型素子２０の耐久性を測定するための測定装置３０の構成の概略を示す構成図である。測定装置３０は、抵抗変化型素子２０の上部電極２２側の端子２２ａに電圧を印加するための電圧印加装置３２と、上部電極２２側の端子２２ａの電位を検出するための電位検出装置３４と、上部電極２２側の端子２２ａと電圧印加装置３２との接続と上部電極２２側の端子２２ａと電位検出装置３４との接続とを切り替えるスイッチ３６と、抵抗変化型素子２０の下部電極２４のドレインに接続されたｎチャネルＭＯＳトランジスタ３８と、ｎチャネルＭＯＳトランジスタ３８のソースと接地とに接続されたオシロスコープ４０と、ｎチャネルＭＯＳトランジスタ３８のゲートと基板電圧とに電圧を印加するための電圧印加装置４２と、全体をコントロールするためのパーソナルコンピュータ５０と、を備える。この測定装置３０では、パーソナルコンピュータ５０によって各種処理を実行することにより、抵抗変化型素子２０のセット，リセット，読み出しなどを行なっている。また、電位検出装置３４やオシロスコープ４０などの検出値を用いて抵抗変化型素子２０の抵抗値を求めている。
【００１８】
次に、こうして構成された測定装置３０を用いて抵抗変化型素子２０の耐久性を測定する処理について説明する。なお、以下の説明において、フォーミングに用いる電圧や、セット，リセットに用いるパルス電圧の振幅やパルス幅，抵抗変化型素子２０の故障の判定に用いる回数などは、例示した値に限定されるものではなく、適宜変更可能である。
【００１９】
まず、抵抗変化型素子２０のセットとリセットとを１回ずつ交互に実行する場合（以下、ケース１と称することがある）について説明する。フォーミング（Forming)は、スイッチ３６によって抵抗変化型素子２０の上部電極２２と電圧印加装置３２とを接続した状態で電圧印加装置２２によって上部電極２２の電位Ｖｃｅｌｌを０Ｖから４Ｖに引き上げることによって行なった。また、セットは、上部電極２２側の端子２２ａに２Ｖで５０ｎｓのパルス電圧を印加することによって行ない、リセットは、上部電極２２側の端子２２ａに−２Ｖで２０ｎｍのパルス電圧を印加することによって行なった。さらに、読み出しは、上部電極２２側の端子２２ａに０．１Ｖの電圧を印加することによって行なった。
【００２０】
この場合のセット，リセット，読み出しの様子を図３に示し、抵抗変化型素子２０の抵抗値の測定結果を図４に示す。セット後の抵抗値はリセット後より低くなっているが、この抵抗変化型素子２０を抵抗変化型メモリに組み込んで用いる（センスアンプなどで読み出すことになる）ことを考えると、抵抗値の閾値を設けなければならないため、この場合にはそれを決定することができない。したがって、いわゆるベリファイ・プログラミングの方法を構築することが望まれる。
【００２１】
まず、ベリファイ・プログラミングにおける簡易な方法として、同一のパルス電圧を一定の閾値を超えるまで加え続ける固定パルス方法（Fixed Pulse）（以下、ケース２と称することがある）を考案した。この方法では、同一のパルス電圧を２０回以上加え続けてもセット用またはリセット用の閾値を超えなければ抵抗変化型素子２０が故障したと判定するものとした。実施例では、低抵抗状態（ＬＲＳ）の閾値としては、例えば５０ｋΩなどを用いるものとし、高抵抗状態（ＨＲＳ）の閾値としては２００ｋΩを用いるものとした。
【００２２】
この場合のセット，リセット，ベリファイの様子を図５に示し、抵抗変化型素子２０の抵抗値の測定結果を図６に示す。抵抗変化型素子２０が故障するまでは高抵抗状態と低抵抗状態とに分かれている。図６から、４万回程度までは正常に書き込み（抵抗状態を変化させること）ができたが、４万４千回程度でリセットを行なうことができずに抵抗変化型素子２０が故障していることが分かる。
【００２３】
次に、セットやリセットにおける書き込み（抵抗状態を変化させること）の失敗時にパルス電圧を上昇させる（振幅を大きくする）電圧増加パルス方法（Incremental Voltage: IV）（以下、ケース３と称することがある）を考案した。ここでは、セット，リセットのパルス電圧をそれぞれ２Ｖ，−２Ｖとし、書き込みに失敗するとパルス電圧を５０ｍＶずつ上昇させるものとして説明する。即ち、１回目のセットにおいて５回のパルス電圧を必要とするときには、２回目のセットでは２．２Ｖ（＝２Ｖ＋５０ｍＶ×４）から書き込みを開始することになる。リセットについても同様である。なお、この方法でも、固定パルス方法と同様に、１回のセットやリセットの間に２０回書き込みに失敗したときに抵抗変化型素子２０が故障したと判定するものとした。この場合のセット，リセット，ベリファイの様子を図７に示し、抵抗変化型素子２０の抵抗値の測定結果を図８に示す。この方法では、図８から、固定パルス方法に比して高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）との比が大きくなったものの、書き換えの回数は固定パルス方法と同様に４万８千回程度となっていることが分かる。また、この場合のセット，リセット時の電圧と回数との関係を図９に示す。この場合、図９から、セットに用いるパルス電圧は書き込み失敗時に上昇しているが、リセットに用いるパルス電圧は抵抗変化型素子２０の故障まで変化していないことが分かる。したがって、この例では、リセットでは書き込みに失敗していないと考えられる。
【００２４】
次に、セットについては電圧増加パルス方法と同様に書き込みの失敗時にパルス電圧を上昇させ、リセットについては書き込みの失敗時にパルス電圧のパルス幅を増加させる復帰パルス幅増加方法（Incremental Pulse Width with Turnback:IPWWT）（以下、ケース４と称することがある）を考案した。ここでは、リセットに用いるパルス電圧を−２Ｖで固定すると共に書き込み失敗時にパルス幅を２０ｎｓずつ増加させ、さらに、失敗回数が４回以上のときには次回のリセットのパルス幅を今回のリセット開始時より４０ｎｓだけ増加させた値から開始し、失敗回数が４回未満のときには次回のリセットのパルス幅を今回のリセット開始時と同一のパルス幅から開始するものとした。なお、上述したように、リセットに用いるパルス幅は適宜変更可能である。例えば、失敗回数が４回以上のときには、次回のリセットの最初のパルス幅を、今回のリセットの最初の値より４０ｎｓだけ増加させた値とするものに限られず、２０ｎｓや６０ｎｓなどだけ増加させた値とするなど、今回のリセットの最初の値より大きく且つ今回のリセットの最後の値以下の値とするものであればよい。以下、この場合の処理について、図１０に例示するリセットルーチンを用いて説明する。このルーチンは、パーソナルコンピュータ５０によって実行される。
【００２５】
リセットルーチンが実行されると、パーソナルコンピュータ５０は、リセットに用いるパルス電圧のパルス幅ｔｒｅｓｅｔに初期値ｔｉｎｉｔｉａｌ（ここでは２０ｎｓ）を設定し（ステップＳ１００）、パルス幅ｔｒｅｓｅｔのパルス電圧を用いてリセットを行ない（ステップＳ１１０）、ベリファイリードを行ない（ステップＳ１２０）、抵抗変化型素子２０の抵抗値Ｒをリセットの完了としてもよいか否かを示す目標値（実施例は２０ｋΩとした）と比較する（ステップＳ１３０）。
【００２６】
そして、抵抗変化型素子２０の抵抗値Ｒが目標値以下のときには、パルス幅ｔｒｅｓｅｔを２０ｎｓだけ増加させることによってパルス幅ｔｒｅｓｅｔを更新して（ステップＳ１４０）、ステップＳ１１０に戻る。
【００２７】
抵抗変化型素子２０の抵抗値Ｒが目標値より高いときには、ベリファイ回数Ｎｖｅｒｉｆｙを値４（次回のリセットの初期値を更新するか否かを判定するための閾値Ｎｒｅｆ１）と比較し（ステップＳ１５０）、ベリファイ回数Ｎｖｅｒｉｆｙが値４未満のときには、そのまま本ルーチンを終了する。一方、ベリファイ回数Ｎｖｅｒｉｆｙが値４以上のときには、初期値ｔｉｎｉｔｉａｌに４０ｎｓを加えることによって初期値ｔｉｎｉｔｉａｌを更新して（ステップＳ１６０）、本ルーチンを終了する。なお、初期値ｔｉｎｉｔｉａｌの更新に用いる値は、４０ｎｓに限定されるものではなく、値０より大きく且つ現在のパルス幅（今回のリセット時の最後のパルス幅）ｔｒｅｓｅｔから更新前の初期値ｔｉｎｉｔｉａｌを減じた値以下の範囲内で適宜設定可能である。即ち、今回のリセット時のベリファイ回数Ｎｖｅｒｉｆｙが値４以上のときには、次回のリセット時に、パルス幅ｔｒｅｓｅｔを、今回のリセット時の最初のパルス幅ｔｒｅｓｅｔ（＝ｔｉｎｉｔｉａｌ）より大きく且つ今回のリセット時の最後のパルス幅ｔｒｅｓｅｔ以下の値から徐々に大きくするものであればよいのである。
【００２８】
この場合のセット，リセット，ベリファイの様子を図１１に示し、抵抗変化型素子２０の抵抗値の測定結果を図１２に示し、セットに用いるパルス電圧とリセットに用いるパルス幅の書き換え回数毎の値との関係を図１３に示す。この場合、図１２から、１０万回程度まで書き込みに成功しているが分かる。また、図１３から、セットに用いるパルス電圧が単調増加し、リセットに用いるパルス幅は増加したり元に戻ったりすることを繰り返しながら徐々に増加していることが分かる。この方法により、電圧増加パルス方法と同様にパルス幅を単調に増加させるものに比して書き込み速度が遅くなるのを低減することができる。
【００２９】
上述の復帰パルス幅増加方法によって書き換え回数の増加（耐久性の増加）を図ることはできたが、この抵抗変化型素子２０の書き換え回数を更に増加させることができればより好ましい。特に、ケース４では、セット電圧が高いために、リセットが若干困難になっているとも考えられる。このため、セットに用いるパルス電圧について復帰パルス幅増加方法と同様に変化させる復帰電圧増加方法（以下、ケース５と称することがある）を更に考案した。ここでは、セットのパルス幅を５０ｎｓで固定すると共に書き込み失敗時にパルス電圧を５０ｍＶずつ上昇させ、さらに、失敗回数が４回以上のときには次回のセットのパルス電圧を今回のセット開始時より１００ｍＶだけ増加させた値から開始し、失敗回数が４回未満のときには次回のセットのパルス電圧を今回のセット開始時と同一のパルス電圧から開始するものとした。なお、上述したように、セットに用いるパルス電圧の振幅は適宜変更可能である。例えば、失敗回数が４回以上のときには、次回のセットの最初のパルス電圧の振幅を、今回のセットの最初の値より１００ｍＶだけ増加させた値とするものに限られず、５０ｍＶや１５０ｍＶなどだけ増加させた値とするなど、今回のセットの最初の値より大きく且つ今回のセットの最後の値以下の値とするものであればよい。以下、この場合の処理について、図１４に例示するセットルーチンを用いて説明する。このルーチンは、パーソナルコンピュータ５０によって実行される。
【００３０】
セットルーチンが実行されると、パーソナルコンピュータ５０は、セットに用いるパルス電圧Ｖｓｅｔに初期値Ｖｓｅｔ＿ｂａｓｅ（例えば２．０Ｖなど）を設定すると共にベリファイ回数Ｎｖｅｒｉｆｙを値０にリセットし（ステップＳ２００）、ベリファイ回数Ｎｖｅｒｉｆｙを値１だけインクリメントし（ステップＳ２１０）、ベリファイ回数Ｎｖｅｒｉｆｙを値２０（抵抗変化型素子２０の故障か否かを判定するための閾値）と比較する（ステップＳ２２０）。
【００３１】
そして、ベリファイ回数Ｎｖｅｒｉｆｙが値２０より小さいときには、抵抗変化型素子２０の抵抗値Ｒｒｒａｍをセットの完了としてもよいか否かを示す閾値Ｒｓｅｔ＿ｔｈと比較する（ステップＳ２３０）。
【００３２】
抵抗変化型素子２０の抵抗値Ｒｒｒａｍが閾値Ｒｓｅｔ＿ｔｈ以上のときには、パルス電圧Ｖｓｅｔに５０ｍＶを加えることによってパルス電圧Ｖｓｅｔを更新して（ステップＳ２４０）、ステップＳ２１０に戻る。
【００３３】
抵抗変化型素子２０の抵抗値Ｒｒｒａｍが閾値Ｒｓｅｔ＿ｔｈ未満のときには、ベリファイ回数Ｎｖｅｒｉｆｙを値４（次回のセットの初期値を更新するか否かを判定するための閾値）と比較し（ステップＳ２５０）、ベリファイ回数Ｎｖｅｒｉｆｙが値４未満のときには、そのまま本ルーチンを終了する。一方、ベリファイ回数Ｎｖｅｒｉｆｙが値４以上のときには、初期値Ｖｓｅｔ＿ｂａｓｅに１００ｍＶを加えることによって初期値Ｖｓｅｔ＿ｂａｓｅを更新して（ステップＳ２６０）、本ルーチンを終了する。なお、初期値Ｖｓｅｔ＿ｂａｓｅの更新に用いる値は、１００ｍＶに限定されるものではなく、値０より大きく且つ現在のパルス電圧（今回のセット時の最後のパルス電圧）Ｖｓｅｔから更新前の初期値Ｖｓｅｔ＿ｂａｓｅを減じた値以下の範囲内で適宜設定可能である。即ち、今回のセット時のベリファイ回数Ｎｖｅｒｉｆｙが値４以上のときには、次回のセット時に、パルス電圧Ｖｓｅｔを、今回のセット時の最初のパルス電圧Ｖｓｅｔ（＝Ｖｓｅｔ＿ｂａｓｅ）より大きく且つ今回のセット時の最後のパルス電圧Ｖｓｅｔ以下の値から徐々に大きくするものであればよいのである。
【００３４】
ステップＳ２２０でベリファイ回数Ｎｖｅｒｉｆｙが値２０以上のときには抵抗変化型素子２０の故障と判定して（ステップＳ２７０）、本ルーチンを終了する。
【００３５】
この場合のセット，リセット，ベリファイの様子を図１５に示し、抵抗変化型素子２０の抵抗値の測定結果を図１６に示し、セットに用いるパルス電圧とリセットに用いるパルス幅の書き換え回数毎の値との関係を図１７に示す。図１６から分かるように、上述の方法に比して、書き換え回数が大幅に向上している。また、図１７から分かるように、セットに用いるパルス電圧は、急上昇せずにセットが困難なときだけ上昇している。また、読み出し時間を５０ｎｓと仮定したときのセット，リセットに要した時間を図１８に示し、セット，リセット時の最大電流を図１９に示す。図１８から分かるように、セット，リセットの時間はそれぞれ最初の４万回程度では平均１３８ｎｓ，７０ｎｓである。このことから、ＮＡＮＤフラッシュメモリの１万倍以上高速であることが分かる。図１９から、電流は、抵抗変化型素子２０の故障直前に大きくなっており、最後にリセットに失敗していることが分かる。また、参考のために、この方法では２万回書き込んだ後に８５℃におけるデータ保持特性の一例を図２０に示す。
【００３６】
次に、抵抗変化型素子２０を組み込んだ抵抗変化型メモリについて説明する。一般に、抵抗変化型メモリは、そのサイズによって動作するモデルが異なると言われている。以下、抵抗変化型素子２０の下部電極２４を５０ｎｍとすると共にフィラメントの直径を１０ｎｍとして抵抗変化型素子２０が故障するモデルを考える。図２１は、このモデルの説明に用いる説明図である。フィラメントの幅はパルス幅に比例し、フィラメントの長さはパルス電圧の振幅に比例すると考える。このモデルにおいて、摩耗したデバイスの低抵抗状態（ＬＲＳ）には長いパルスを加え、高抵抗状態（ＨＲＳ）には高い電圧のパルスを加えることによって抵抗変化型素子２０を回復させることができる。また、低抵抗状態（ＬＲＳ）でスイッチングを多く行なうと、フィラメントが初期に比して太くなると考えられ、高抵抗状態（ＨＲＳ）でスイッチングを多く行なうと、フィラメントが初期に比して短くなると考えられる。
【００３７】
摩耗したデバイスの低抵抗状態（ＬＲＳ）ではリセットに用いるパルス幅が十分に長くないと、上部電極２２の界面からフィラメントが取り除かれずにリセットに失敗する。したがって、復帰パルス増加方法は、摩耗した低抵抗状態（ＬＲＳ）の抵抗変化型素子２０を回復することができると考えられる。
【００３８】
一方、摩耗したデバイスの高抵抗状態（ＨＲＳ）では、セットに用いるパルス電圧が十分に高くないと、フィラメントが十分に上部電極２２まで成長せずにセットに失敗する。したがって、電圧を増加させる方法で摩耗した高抵抗状態（ＨＲＳ）である抵抗変化型素子２０を回復させることができる。ここで、電圧を増加させると、フィラメントの幅が急激に造作してしまう。したがって、高抵抗状態（ＨＲＳ）からセットを実行するために過剰な電圧を加えるとフィラメントが太くなってしまい、リセットに失敗する。また、リセットのパルス幅が長すぎると、高抵抗状態（ＨＲＳ）でのフィラメントが短くなり過ぎてセットに失敗する。したがって、これらの過剰なセットやリセットを防止することと書き込み時間を短縮するために、上述の復帰パルス幅増加方法と復帰電圧増加方法とによって抵抗変化型素子２０の抵抗状態を変化させるのが好ましい。
【００３９】
図２２は、それぞれの方法と書き換え回数との関係を示す説明図であり、図２３は、１回目から４万回目までの高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）とそれぞれの平均と分散比とを示すと共に、１回目のベリファイ読み出し時間を５０ｎｓと仮定したときの平均時間を示す説明図である。図２２から、復帰パルス幅増加方法によるリセットと復帰電圧増加方法によるセットの組み合わせ（ケース５）により、簡易な同一のパルス電圧の繰り返す固定パルス方法（ケース２）に比して書き換え回数は５０倍以上になっていることが分かる。また、図２３から、復帰パルス幅増加方法によるリセットと復帰電圧増加方法によるセットの組み合わせ（ケース５）により、セット，リセット毎の抵抗のばらつきが十分に抑えることができていることが分かる。
【００４０】
以上説明した実施例の抵抗変化型素子２０の抵抗状態変化方法によれば、抵抗変化型素子２０に１回以上の第１のパルス電圧を印加することによって抵抗変化型素子２０の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、抵抗変化型素子２０に１回以上の第１のパルス電圧とは異なる第２のパルス電圧を印加することによって抵抗変化型素子２０の抵抗状態を高抵抗状態から低抵抗状態に切り替えるリセットと、の実行によって抵抗変化型素子２０の抵抗状態を変化させるものにおいて、リセットを実行する際には、第２のパルス電圧のパルス幅を徐々に大きくするから、パルス幅を変更せずにリセットを実行するものに比して、抵抗変化型素子２０の耐久性（セット，リセットが可能な回数）の向上を図ることができる。
【００４１】
実施例の抵抗変化型素子２０の抵抗状態変化方法では、リセットについては、書き込み失敗時にパルス電圧を上昇させ且つ次回のリセット時には今回のリセット時の最後のパルス電圧から開始する電圧増加パルス方法（ケース３）（図７参照）や、書き込み失敗時にパルス幅を増加させ且つ次回のリセット時には今回のリセット時の失敗回数に応じて今回のリセット時の最初のパルス幅または今回のリセット時の最初のパルス幅より４０ｎｓなど増加させたパルス幅から開始する復帰パルス幅増加方法（ケース４，５）（図１１，図１４参照）を実行するものとして説明したが、書き込み失敗時にパルス幅を増加させ且つ次回のリセット時には今回のリセット時の最後のパルス幅から開始する幅増加パルス方法を実行するものとしてもよい。セットについては電圧増加パルス方法を用いると共にリセットについては幅増加パルス方法を用いる場合のセット，リセット，ベリファイの様子を図２４に示す。
【００４２】
なお、実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係は、実施例が課題を解決するための手段の欄に記載した発明を実施するための形態を具体的に説明するための一例であることから、課題を解決するための手段の欄に記載した発明の要素を限定するものではない。即ち、課題を解決するための手段の欄に記載した発明についての解釈はその欄の記載に基づいて行なわれるべきものであり、実施例は課題を解決するための手段の欄に記載した発明の具体的な一例に過ぎないものである。
【００４３】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００４４】
本発明は、半導体産業などに利用可能である。
【符号の説明】
【００４５】
２０ 抵抗変化型素子、２２ 上部電極、２２ａ 端子、２４ 下部電極、２６ 中間層、３０ 測定装置、３２ 電圧印加装置、３４ 電位検出装置、３６ スイッチ、３８ ｎチャネルＭＯＳトランジスタ、４０ オシロスコープ、４２ 電圧印加装置、５０ パーソナルコンピュータ。
【特許請求の範囲】
【請求項１】
抵抗変化型素子に１回以上の第１のパルス電圧を印加することによって前記抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、前記抵抗変化型素子に１回以上の前記第１のパルス電圧とは異なる第２のパルス電圧を印加することによって前記抵抗変化型素子の抵抗状態を前記高抵抗状態から前記低抵抗状態に切り替えるリセットと、の実行によって前記抵抗変化型素子の抵抗状態を変化させる抵抗変化型素子の抵抗状態変化方法であって、
前記リセットを実行する際、前記第２のパルス電圧のパルス幅を徐々に大きくする、
ことを特徴とする抵抗変化型素子の抵抗状態変化方法。
【請求項２】
請求項１記載の抵抗変化型素子の抵抗状態変化方法であって、
前記リセットを実行する際、前回の前記リセット時の前記第２のパルス電圧の印加回数が所定回数以上のときには、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最初の前記第２のパルス電圧のパルス幅より大きく且つ前回の前記リセット時の最後の前記第２のパルス電圧のパルス幅以下のパルス幅から徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項３】
請求項１記載の抵抗変化型素子の抵抗状態変化方法であって、
前記リセットを実行する際、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最後の前記第２のパルス電圧のパルス幅から徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項４】
請求項１ないし３のいずれか１つの請求項に記載の抵抗変化型素子の抵抗状態変化方法であって、
前記セットを実行する際、前記第１のパルス電圧の振幅を徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項５】
請求項４記載の抵抗変化型素子の抵抗状態変化方法であって、
前記セットを実行する際、前回の前記セット時の前記第１のパルス電圧の印加回数が第２の所定回数以上のときには、前記第１のパルス電圧の振幅を、前回の前記セット時の最初の前記第１のパルス電圧の振幅より大きく且つ前回の前記セット時の最後の前記第１のパルス電圧の振幅以下の振幅から徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項６】
請求項４記載の抵抗変化型素子の抵抗状態変化方法であって、
前記セットを実行する際、前記第１のパルス電圧の振幅を、前回の前記セット時の最後の前記第１のパルス電圧の振幅から徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項１】
抵抗変化型素子に１回以上の第１のパルス電圧を印加することによって前記抵抗変化型素子の抵抗状態を高抵抗状態から低抵抗状態に切り替えるセットと、前記抵抗変化型素子に１回以上の前記第１のパルス電圧とは異なる第２のパルス電圧を印加することによって前記抵抗変化型素子の抵抗状態を前記高抵抗状態から前記低抵抗状態に切り替えるリセットと、の実行によって前記抵抗変化型素子の抵抗状態を変化させる抵抗変化型素子の抵抗状態変化方法であって、
前記リセットを実行する際、前記第２のパルス電圧のパルス幅を徐々に大きくする、
ことを特徴とする抵抗変化型素子の抵抗状態変化方法。
【請求項２】
請求項１記載の抵抗変化型素子の抵抗状態変化方法であって、
前記リセットを実行する際、前回の前記リセット時の前記第２のパルス電圧の印加回数が所定回数以上のときには、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最初の前記第２のパルス電圧のパルス幅より大きく且つ前回の前記リセット時の最後の前記第２のパルス電圧のパルス幅以下のパルス幅から徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項３】
請求項１記載の抵抗変化型素子の抵抗状態変化方法であって、
前記リセットを実行する際、前記第２のパルス電圧のパルス幅を、前回の前記リセット時の最後の前記第２のパルス電圧のパルス幅から徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項４】
請求項１ないし３のいずれか１つの請求項に記載の抵抗変化型素子の抵抗状態変化方法であって、
前記セットを実行する際、前記第１のパルス電圧の振幅を徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項５】
請求項４記載の抵抗変化型素子の抵抗状態変化方法であって、
前記セットを実行する際、前回の前記セット時の前記第１のパルス電圧の印加回数が第２の所定回数以上のときには、前記第１のパルス電圧の振幅を、前回の前記セット時の最初の前記第１のパルス電圧の振幅より大きく且つ前回の前記セット時の最後の前記第１のパルス電圧の振幅以下の振幅から徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【請求項６】
請求項４記載の抵抗変化型素子の抵抗状態変化方法であって、
前記セットを実行する際、前記第１のパルス電圧の振幅を、前回の前記セット時の最後の前記第１のパルス電圧の振幅から徐々に大きくする、
抵抗変化型素子の抵抗状態変化方法。
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図１１】
【図１５】
【図２１】
【図２２】
【図２３】
【図２４】
【図１】
【図８】
【図９】
【図１２】
【図１３】
【図１４】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図１１】
【図１５】
【図２１】
【図２２】
【図２３】
【図２４】
【図１】
【図８】
【図９】
【図１２】
【図１３】
【図１４】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−４８００４（Ｐ２０１３−４８００４Ａ）
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−２９６６４（Ｐ２０１２−２９６６４）
【出願日】平成２４年２月１４日（２０１２．２．１４）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、独立行政法人新エネルギー・産業技術総合開発機構「高速不揮発メモリ機能技術開発／不揮発アーキテクチャの研究開発」事業、産業技術力強化法第１９条の適用を受けるものとする。
【出願人】（５０４１３７９１２）国立大学法人 東京大学 (1,942)
【Ｆターム（参考）】
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２４年２月１４日（２０１２．２．１４）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、独立行政法人新エネルギー・産業技術総合開発機構「高速不揮発メモリ機能技術開発／不揮発アーキテクチャの研究開発」事業、産業技術力強化法第１９条の適用を受けるものとする。
【出願人】（５０４１３７９１２）国立大学法人 東京大学 (1,942)
【Ｆターム（参考）】
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