撮像装置
【課題】ＬＶＤＳ等の高速インターフェースを備えた撮像装置において、動作モードが突然変更された場合であっても撮像信号に正しく同期した信号処理を行うことが可能な撮像装置を提供すること。
【解決手段】並び替え部１０５において並び替えがなされた撮像データは書き込み制御部１０７３の制御により、撮像データに同期したクロックＣＬＫ１−１に同期したタイミングで記憶部１０７２に書き込まれる。並び替え部１０５から出力されるチャンネル当たりの撮像データのデータ量に応じた周波数となるようにマスク処理部１０６においてクロックＣＬＫ３に対するマスク処理がなされてクロックＣＬＫ２が生成される。記憶部１０７２に書き込まれた撮像データは読み出し制御部１０７４の制御により、クロックＣＬＫ２に同期したタイミングで読み出され、信号処理部１０７５において処理される。
【解決手段】並び替え部１０５において並び替えがなされた撮像データは書き込み制御部１０７３の制御により、撮像データに同期したクロックＣＬＫ１−１に同期したタイミングで記憶部１０７２に書き込まれる。並び替え部１０５から出力されるチャンネル当たりの撮像データのデータ量に応じた周波数となるようにマスク処理部１０６においてクロックＣＬＫ３に対するマスク処理がなされてクロックＣＬＫ２が生成される。記憶部１０７２に書き込まれた撮像データは読み出し制御部１０７４の制御により、クロックＣＬＫ２に同期したタイミングで読み出され、信号処理部１０７５において処理される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子で得られた撮像信号を動作モードに応じた数の転送チャンネルを用いてシリアル転送することが可能な撮像装置に関する。
【背景技術】
【０００２】
近年、撮像装置が有する撮像素子の高速化により連写可能な画像の枚数が増加している。また、これに伴って撮像素子から出力される撮像信号のピクセルレートも増加してきており、撮像信号を高速で処理する必要が生じている。
【０００３】
撮像信号のピクセルレートが増加した場合の対応として、撮像素子から出力される撮像信号をＬＶＤＳ（Low Voltage Differential Signaling）方式を用いてシリアル転送する技術が知られている。ＬＶＤＳ方式を用いて撮像信号を転送することにより、信号転送の高速化及び信号転送の際の低消費電力化を図ることが可能である。
【０００４】
また、近年の撮像装置においては、撮像素子に複数の出力チャンネルを持たせ、撮像素子で得られた撮像信号を複数の出力チャンネルから同時に出力できるようにした撮像装置も提案されている。さらには、複数の出力チャンネルの中から撮像信号の出力に使用するチャンネル数や転送する撮像信号のビット長を、撮像装置の動作モードに応じて設定できるようにした撮像装置も提案されている。
【０００５】
例えば、特許文献１において提案されている撮像装置においては、撮像部が備えるセンサ部（撮像素子）から、動作モードに応じてＷ個の動作チャンネルが選択され、選択された動作チャンネルからそれぞれビット長ｎの撮像信号が出力される。これらの撮像信号は、データ送信部において差動のシリアル信号に変換される。シリアル信号に変換された撮像信号は、Ｗ個の信号線を用いて画像処理部内のデータ受信部にシリアル転送される。また、このシリアル信号の撮像信号に同期した高速のクロックは画像処理部内のＰＬＬに出力される。
【０００６】
データ受信部においては、転送された各動作チャンネルに対応したシリアル信号がビット幅Ｍのパラレル信号に変換される。データ復元部においては、各パラレル信号に埋め込まれた同期コードが検出され、この同期コードからデータ窓が抽出される。このデータ窓からビット長ｎの撮像信号が復元され、復元された撮像信号が信号処理部に出力される。また、ＰＬＬにおいては、撮像部から差動信号として入力されるクロックからデータ受信部、データ復元部、クロックゲーティング回路の動作クロックが生成される。
【０００７】
クロックゲーティング回路から信号処理部へは、データ復元部で復元された撮像信号が有効であることを示している間のみ、クロックが出力される。信号処理部では、クロックゲーティング回路からのクロックが入力されている撮像信号の有効期間でのみ撮像信号に対する処理が行われる。このようにして、撮像信号に同期した信号処理が行われる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２８３３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
撮像素子の出力チャンネル数及び撮像信号のビット長を撮像装置の動作モードによって変更可能とした場合、撮像素子から入力されてくる撮像信号のデータ量が動作モードに応じて変化することになる。この場合、シリアル転送された後の撮像信号に同期させるクロックも動作モードに応じて変える必要が生じる。特許文献１では、データ送信部から入力されてくる高速クロックを画像処理部において処理可能な周波数帯域のクロックに変換し、このクロックを動作クロックとしてクロックゲーティング回路を動作させて信号処理部における信号処理を行うようにしている。
【００１０】
ここで、特許文献１においては、ＰＬＬを用いてクロックゲーティング回路の動作クロックを生成している。しかしながら、ＰＬＬは、その構成上、入力信号に対して安定した所望の周波数の出力信号が得られるまでに多少の時間がかかる。このため、撮像装置の動作モードが突然変更されたような場合には、動作モードの変化にＰＬＬの動作が追従しきれず、結果として、撮像信号に同期した信号処理を行えなくなる可能性がある。
【００１１】
本発明は、上記の事情に鑑みてなされたもので、ＬＶＤＳ等の高速インターフェースを備えた撮像装置において、動作モードが突然変更された場合であっても撮像信号に正しく同期した信号処理を行うことが可能な撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明の第１の態様の撮像装置は、撮像信号を出力する撮像素子と、複数の転送チャンネルを用いて前記撮像信号をシリアル転送する転送部と、前記転送部の複数の転送チャンネルからシリアル転送された撮像信号を記憶する記憶部と、前記記憶部に記憶された撮像信号に対して信号処理を施す信号処理部と、前記転送部によってシリアル転送される撮像信号に同期した第１のクロックに同期して、前記転送部から前記記憶部への前記撮像信号の書き込みを制御する書き込み制御部と、前記信号処理部を動作させるための第２のクロックに同期して、前記記憶部から前記信号処理部への前記撮像信号の読み出しを制御する読み出し制御部と、前記転送部から前記記憶部へ転送される前記撮像信号のデータ量に応じた周波数となるように前記第２のクロックを生成するクロック生成部とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＬＶＤＳ等の高速インターフェースを備えた撮像装置において、動作モードが突然変更された場合であっても撮像信号に正しく同期した信号処理を行うことが可能な撮像装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る撮像装置の一例の構成を示す図である。
【図２】図２（ａ）は撮像素子の一例の構成を示す図であり、図２（ｂ）は撮像素子が有する４つの出力チャンネルを用いて撮像信号を読み出す場合のタイミングチャートである。
【図３】パラシリ変換部による撮像データの転送の例について示した図である。
【図４】シリパラ変換部によるシリパラ変換の例について示した図である。
【図５】並び替え部による並び替えの例について示した図である。
【図６】本発明の第１の実施形態におけるマスク処理部及び前処理部の詳細な構成を示した図である。
【図７】マスクパターンの例を示した図である。
【図８】本発明の第１の実施形態におけるマスク処理部及び前処理部の動作を示すタイミングチャートである。
【図９】本発明の第２の実施形態におけるマスク処理部及び前処理部の詳細な構成を示した図である。
【図１０】本発明の第２の実施形態における前処理部の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る撮像装置の一例の構成を示す図である。本実施形態における撮像装置は、複数の動作モードを有している。この動作モードとしては、例えば、静止画撮影モード、連写モード、動画撮影モード、スルー画表示モード、イメージャＡＦモードがある。
【００１６】
静止画撮影モードは静止画像を撮影するのに適した動作モードである。連写撮影モードは、連続的に複数回の静止画撮影を行い、連続した複数枚の静止画像を撮影する動作モードである。動画撮影モードは動画像を撮影するのに適した動作モードである。スルー画表示モードは、撮像装置が有する撮像素子を連続動作させることにより得られる動画像をリアルタイム表示させる、所謂スルー画表示を行う動作モードである。イメージャＡＦモードは、撮像素子を連続動作させて得られる画像のコントラストを評価することにより、撮像装置が有するレンズのオートフォーカス（ＡＦ）を行う動作モードである。
【００１７】
図１に示す撮像装置は、レンズ１０１と、シャッタ絞り１０２と、撮像部１０３と、シリパラ変換部１０４と、並び替え部１０５と、マスク処理部１０６と、前処理部１０７と、バス１０８と、フレームメモリ１０９と、画像処理部１１０と、圧縮伸長処理部１１１と、メモリインターフェース（Ｉ/Ｆ）１１２と、記録媒体１１３と、表示制御部１１４と、表示部１１５と、マイクロコンピュータ１１６と、操作部１１７と、Ｆｌａｓｈメモリ１１８と、発信器１１９とを有している。
【００１８】
レンズ１０１は、被写体の光学像を撮像部１０３内の撮像素子１０３１に集光させる。また、レンズ１０１は、マイクロコンピュータ１１６の制御に従って、光軸の方向に沿って駆動可能に構成されている。レンズ１０１を光軸方向に沿って駆動させることでレンズ１０１の焦点位置を調整することが可能である。
【００１９】
シャッタ絞り１０２は、レンズ１０１の近傍に設けられている。このシャッタ絞り１０２は、マイクロコンピュータ１１６の制御に従って、レンズ１０１から撮像素子１０３１への光の入射量（撮像素子１０３１の露光量）を調節するシャッタ兼用絞りである。勿論、シャッタと絞りとが別体として設けられていても良い。
【００２０】
撮像部１０３は、撮像素子１０３１、アナログ処理部１０３２、アナログ/デジタル（Ａ/Ｄ）変換部１０３３と、タイミングジェネレータ（ＴＧ）１０３４と、ＰＬＬ１０３５と、ＴＧ１０３６と、発信器１０３７と、パラシリ変換部１０３８とを有している。
【００２１】
撮像素子１０３１は、フォトダイオード等の光電変換素子からなる画素に図２（ａ）で示すようなベイヤ配列をなすカラーフィルタが貼り付けられた受光面を有し、この受光面に複数の出力チャンネル（図２（ａ）ではｃｈ１〜ｃｈ４の４チャンネル）が接続されて構成されている。このような構成の撮像素子１０３１は、レンズ１０１により集光された光を電気信号（撮像信号）に変換し、変換により得られた撮像信号を、ＴＧ１０３４から入力される垂直同期信号ＶＤ１、水平同期信号ＨＤ１に従って出力する。
【００２２】
ここで、本実施形態における撮像素子１０３１は、複数の出力チャンネルを用いて複数の画素から同時に撮像信号を読み出すことが可能になされている。例えば、図２（ａ）の構成において、４つの出力チャンネルｃｈ１〜ｃｈ４の全てを用いて撮像信号を読み出す場合のタイミングチャートを図２（ｂ）に示す。
【００２３】
また、本実施形態における撮像素子１０３１は、動作モードに応じて、撮像信号の出力に用いる出力チャンネルの数を変更可能になされている。これにより、例えば連写モードのような高画質の画像が必要で且つ高速の信号処理が必要な動作モードの場合には、撮像信号の出力に使用する出力チャンネルの数を多くして高速の信号出力を行ったり、静止画モードのようなそれほどの高速の処理が必要でない動作モードの場合には、撮像信号の出力に使用する出力チャンネルの数を少なくして低消費電力化を図ったりすることが可能となる。
【００２４】
アナログ処理部１０３２は、ＴＧ１０３４から入力される垂直同期信号ＶＤ１、水平同期信号ＨＤ１に同期して、撮像素子１０３１のそれぞれの出力チャンネルから出力される撮像信号に対して各種のアナログ処理を施す。このアナログ処理としては、撮像素子１０３１のそれぞれの出力チャンネルから出力される撮像信号の振幅をＡ/Ｄ変換部１０３３のダイナミックレンジに合わせるように調整する自動利得制御（ＡＧＣ）処理等がある。
【００２５】
Ａ/Ｄ変換部１０３３は、ＴＧ１０３４から入力される垂直同期信号ＶＤ１、水平同期信号ＨＤ１に同期して、撮像素子１０３１のそれぞれの出力チャンネルに対応してアナログ処理部１０３２から出力される撮像信号をデジタルの撮像信号（以降、撮像データという）に変換し、それぞれの出力チャンネルに対応して得られた撮像データをそれぞれパラレル形式でパラシリ変換部１０３８に出力する。
【００２６】
ここで、本実施形態におけるＡ/Ｄ変換部１０３３はＡ/Ｄ変換により得られる撮像データのビット長、即ち撮像データをＡ/Ｄ変換する際の量子化ビット数を変更可能になされている。これにより、例えば、静止画撮影モードや連写モード等の高画質の画像が必要な場合に撮像データのビット長を長くして情報量を増やしたり、動画撮影モード、スルー画表示モード、イメージャＡＦモード等のそれほどの画質を必要としない場合に撮像データのビット長を短くして高速の信号処理を可能としたりすることが可能となる。
【００２７】
ＴＧ１０３４は、発信器１０３７から入力される基準のクロックに同期した垂直同期信号ＶＤ１及び水平同期信号ＨＤ１を生成し、生成した垂直同期信号ＶＤ１、水平同期信号ＨＤ１を撮像素子１０３１、アナログ処理部１０３２、Ａ/Ｄ変換部１０３３に入力する。
【００２８】
ＰＬＬ（Phase-Locked Loop）１０３５は、発信器１０３７から入力される基準のクロックから、基準クロックよりも高速の撮像信号転送用のクロック（第１のクロック）ＣＬＫ１を生成し、この生成したクロックＣＬＫ１をＴＧ１０３６とパラシリ変換部１０３８とに入力する。
【００２９】
ＴＧ１０３６は、ＰＬＬ１０３５から入力されるクロックＣＬＫ１に同期した垂直同期信号ＶＤ２及び水平同期信号ＨＤ２を生成し、生成した垂直同期信号ＶＤ２、水平同期信号ＨＤ２をパラシリ変換部１０３８に入力する。
【００３０】
発信器１０３７は、ＴＧ１０３４における同期信号生成、ＰＬＬ１０３５におけるクロックＣＬＫ１の生成のための基準となるクロックをＴＧ１０３４、ＰＬＬ１０３５に入力する。
【００３１】
パラシリ変換部１０３８は撮像素子１０３１の各出力チャンネルに対応した複数の転送チャンネルを有している。このパラシリ変換部１０３８は、撮像素子１０３１の出力チャンネルに対応してＡ/Ｄ変換部１０３３からそれぞれ出力される撮像データと垂直同期信号ＶＤ２及び水平同期信号ＨＤ２とから差動形式のシリアルデータ（ＬＶＤＳデータ）を撮像素子１０３１の出力チャンネル単位で生成する。そして、パラシリ変換部１０３８は、クロックＣＬＫ１に同期して、撮像素子１０３１の出力チャンネル単位で生成したＬＶＤＳデータをシリパラ変換部１０４にシリアル転送する。ここで、パラシリ変換部１０３８において生成されるＬＶＤＳデータは、例えば所定量（１ライン）分の撮像データの先頭に同期信号（垂直、水平）を示すコードが重畳された差動形式のシリアルデータとして構成される。
【００３２】
ここで、ＬＶＤＳ方式では、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期させて２ビット分のデータを一度にシリアル転送することができる。この場合、例えば、４つの転送チャンネルを用いてビット長が８ビットの撮像データ（例えば動画撮影モード時）をＬＶＤＳ方式で転送するときには、図３（ａ）に示すように、クロックＣＬＫ１の４サイクル（４クロック）でパラシリ変換部１０３８のそれぞれの転送チャンネルから１画素分の撮像データを転送することができる。また、４つの転送チャンネルを用いてビット長が１６ビットの撮像データ（例えば静止画撮影モード時）をＬＶＤＳ方式で転送するときには、図３（ｂ）に示すように、クロックＣＬＫ１の８サイクル（８クロック）でそれぞれの転送チャンネルから１画素分の撮像データを転送することができる。
【００３３】
シリパラ変換部１０４は、パラシリ変換部１０３８から例えばＬＶＤＳ方式を用いてシリアル転送されたＬＶＤＳデータをパラレル変換して、撮像データ、垂直同期信号ＶＤ２、水平同期信号ＨＤ２を復元する。
【００３４】
図４（ａ）は、ビット長が８ビットの撮像データをパラレル変換することにより得られる撮像データを示す。図３（ａ）の例では、１画素分（８ビット）の撮像データがクロックＣＬＫ１の４サイクルに同期してパラシリ変換部１０３８にシリアル転送される。したがって、シリパラ変換部１０４からは８ビットのパラレルの撮像データがクロックＣＬＫ１の４サイクルに対応した期間毎に出力されることになる。
【００３５】
また、図４（ｂ）は、ビット長が１６ビットの撮像データをパラレル変換することにより得られる撮像データを示す。図３（ｂ）の例では、１画素分（１６ビット）の撮像データがクロックＣＬＫ１の８サイクルに同期してパラシリ変換部１０３８にシリアル転送される。したがって、シリパラ変換部１０４からは１６ビットのパラレルの撮像データがクロックＣＬＫ１の８サイクルに対応した期間毎に出力されることになる。
【００３６】
並び替え部１０５は、シリパラ変換部１０４から出力されたパラレルの撮像データを、前処理部１０７において処理が可能な形式に並び替える。この並び替えは、シリパラ変換部１０４からパラレル出力された撮像データを前処理部１０７の入力チャンネル数に対応したチャンネル数の撮像データとするための並び替えと、色の並び順をベイヤ配列に対応した順序とするための並び替えとを含むものである。なお、本実施形態においては、並び替えの際に、撮像データがクロックＣＬＫ１或いはクロックＣＬＫ１を分周したクロックの片エッジ（例えば立ち上がりエッジ）に同期するように並び替えを行う。
【００３７】
図５（ａ）は、図４（ａ）に示す４チャンネルのパラレルの撮像データを、クロックＣＬＫ１に同期した１チャンネルのパラレルの撮像データに並び替える場合の例を示している。上述したように、前処理部１０７にベイヤ配列の順で撮像データが入力されるように、並び替え部１０５に入力された撮像データがＲ１、ＧＲ１、Ｒ２、ＧＲ２、…、の順序に並び替えられる。ここで、図４（ａ）の例では、シリパラ変換部１０４から並び替え部１０５へは、クロックＣＬＫ１の４サイクルに対応した時間毎に撮像データが入力される。このため、並び替え後の４画素分の撮像データもクロックＣＬＫ１の４サイクルに対応した時間内で並び替え部１０５から出力させる必要がある。したがって、並び替え部１０５からは、クロックＣＬＫ１の４サイクルで４回だけ有効位置に対応した撮像データが出力されることになる。
【００３８】
図５（ｂ）は、図４（ｂ）に示す４チャンネルのパラレルの撮像データを、クロックＣＬＫ１に同期した１チャンネルのパラレルの撮像データに並び替える場合の例を示している。図４（ｂ）の例では、シリパラ変換部１０４から並び替え部１０５へは、クロックＣＬＫ１の８サイクルに対応した時間毎に撮像データが入力される。このため、並び替え後の４画素分の撮像データもクロックＣＬＫ１の８サイクルに対応した時間内で並び替え部１０５から出力させる必要がある。したがって、並び替え部１０５からは、クロックＣＬＫ１の８サイクルで４回だけ有効位置に対応した撮像データが出力されることになる。
【００３９】
上述の例は、何れも１チャンネルのパラレルの撮像データへの並び替えを示しているが、並び替え後のチャンネル数は前処理部１０７の仕様等に応じて適宜変更可能である。例えば、図５（ｃ）は、図４（ａ）に示す４チャンネルのパラレルの撮像データを、クロックＣＬＫ１に同期した２チャンネルのパラレルの撮像データに並び替える場合の例を示している。この場合には、前処理部１０７にベイヤ配列の順で撮像データが入力されるように、並び替え部１０５のチャンネル（ｃｈ）１からは撮像データがＲ１、Ｒ２、…の順序で出力され、ｃｈ２からは撮像データがＧＲ１、ＧＲ２、…の順序で出力される。このようにして、２つのチャンネルから同時に撮像データを出力させることが可能であるので、並び替え部１０５の各チャンネルからは、並び替え前の１/２の時間内、即ちクロックＣＬＫ１の４サイクルに対応した時間内で２画素分の撮像データを出力させれば良い。したがって、並び替え部１０５からは、クロックＣＬＫ１の４サイクルで２回だけ有効位置に対応した撮像データが出力されることになる。
【００４０】
さらに、クロックＣＬＫ１を分周したクロックＣＬＫ１−１に同期させるように並び替えを行った場合の例を図５（ｄ）に示す。なお、図５（ｄ）は４チャンネルのパラレルの撮像データを、クロックＣＬＫ１を２分周したクロックＣＬＫ１−１に同期した２チャンネルのパラレルの撮像データに並び替える場合の例を示している。この場合、並び替え部１０５からはクロックＣＬＫ１−１の２サイクルで２回だけ有効位置に対応した撮像データが出力されることになる。
【００４１】
以上のように、撮像信号の出力に使用する出力チャンネル数、撮像データのビット長、並び替え後のチャンネル数に応じて、並び替え部１０５から出力される撮像データのチャンネル当たりのデータ量が変化し、これによって有効位置に対応した撮像データが出力されるタイミングも変化する。本実施形態では、このような有効な撮像データが出力されるタイミングに応じた速度で前処理部１０７における信号処理が可能なように前処理部１０７にクロックを入力する。
【００４２】
クロック生成部としての機能を有するマスク処理部１０６は、発信器１１９から入力されるクロック（第３のクロック）ＣＬＫ３を所定のパターンでマスクすることにより、クロックＣＬＫ３に同期した所定の周波数を有するクロック（第２のクロック）ＣＬＫ２を生成する。このクロックＣＬＫ２は、並び替え部１０５における並び替え後の撮像データにおける有効位置に応じたクロックとする。クロックＣＬＫ２の生成手法の詳細については後述する。
【００４３】
信号処理部としての機能を有する前処理部１０７は、クロックＣＬＫ２に同期して、並び替え部１０５で並び替えられた撮像データに対してシェーディング補正やノイズ低減処理等の種々のデジタル前処理を施した後、前処理した撮像データを、バス１０８を介してフレームメモリ１０９に転送する。
【００４４】
バス１０８は、撮像装置の内部で発生した各種データを撮像装置内の各ブロックに転送するための転送路である。このバス１０８は、前処理部１０７と、フレームメモリ１０９と、画像処理部１１０と、圧縮伸長処理部１１１と、メモリＩ/Ｆ１１２と、表示制御部１１４と、マイクロコンピュータ１１６とに接続されている。フレームメモリ１０９は、前処理部１０７で処理された撮像データや、画像処理部１１０、圧縮伸長処理部１１１において処理された撮像データ等の各種データを記憶する。
【００４５】
画像処理部１１０は、ＹＣ処理回路（ベイヤ配列の撮像データをＹＣ（輝度・色差）データに変換する処理回路）やホワイトバランス補正処理回路（撮像データの色バランスを補正する回路）、階調変換回路（撮像データの階調特性を補正する回路）等の各種の画像処理回路を有し、フレームメモリ１０９に格納された撮像データに対してホワイトバランス補正処理やノイズ低減処理等の各種の画像処理を施し、処理後の撮像データを、バス１０８を介してフレームメモリ１０９に記憶させる。
【００４６】
圧縮伸長処理部１１１は、撮像データの記録時には、画像処理部１１０において処理された撮像データを、バス１０８を介してフレームメモリ１０９から読み出し、読み出した画像データを例えばＪＰＥＧ方式に従って圧縮する。さらに、圧縮伸長処理部１１１は、撮像データの再生時には、記録媒体１１３に記録された圧縮済みの撮像データを、バス１０８を介してフレームメモリ１０９から読み出し、読み出した撮像データを伸長することも行う。
【００４７】
メモリＩ/Ｆ１１２は記録媒体１１３への撮像データの書き込み及び読み出しの制御を行う。記録媒体１１３は、例えば撮像装置に着脱可能なメモリカードからなる記録媒体であり、圧縮伸長処理部１１１において圧縮された撮像データ等が記録される。
【００４８】
表示制御部１１４は、フレームメモリ１０９から撮像データを読み出して映像信号に変換し、変換した映像信号を表示部１１５に出力して表示部１１５における画像の表示を行う。表示部１１５は、例えばＴＦＴ液晶ディスプレイ等であり、表示制御部１１４からの映像信号に基づく画像を表示する。
【００４９】
マイクロコンピュータ１１６は、撮像装置本体の各種シーケンスを統括的に制御する。このマイクロコンピュータ１１６には、操作部１１７、Ｆｌａｓｈメモリ１１８が接続されている。このマイクロコンピュータ１１６は、発信器１１９で生成されたクロックＣＬＫ３に従って動作する。
【００５０】
操作部１１７は、ユーザが図１に示す撮像装置を操作するための各種の操作部材である。ユーザにより操作部１１７の何れかの操作部材が操作されることにより、マイクロコンピュータ１１６は、ユーザの操作に応じた各種シーケンスを実行する。この操作部１１７により、撮像装置の動作モードを設定可能である。Ｆｌａｓｈメモリ１１８は、撮像装置の動作に必要な各種パラメータを記憶している。また、Ｆｌａｓｈメモリ１１８は、マイクロコンピュータ１１６にて実行する各種プログラムも記憶している。マイクロコンピュータ１１６は、Ｆｌａｓｈメモリ１１８に記憶されているプログラムに従い、またＦｌａｓｈメモリ１１８から各種シーケンスに必要なパラメータを読み込み、各処理を実行する。
【００５１】
発信器１１９は、マスク処理部１０６においてクロックＣＬＫ２を生成するために必要な基準のクロックであるクロックＣＬＫ３を生成する。ここで、本実施形態では、例としてクロックＣＬＫ３をマイクロコンピュータ１１６の動作に必要なシステムクロックと兼用させる。この場合、発信器１１９で生成されたクロックＣＬＫ３は、マイクロコンピュータ１１６とマスク処理部１０６に入力される。
【００５２】
次に、第１の実施形態における前処理部１０７の詳細な構成及び動作について説明する。図６は、第１の実施形態におけるマスク処理部１０６、前処理部１０７の詳細な構成を示した図である。なお、図６は、シリパラ変換部１０４から入力されてくる４チャンネルの撮像データを並び替え部１０５において１チャンネルの撮像データに並び替える場合の構成を示している。
【００５３】
図６において、クロック生成部としての機能を有するマスク処理部１０６は、レジスタ１０６１を有している。このレジスタ１０６１には、マイクロコンピュータ１１６によって所定のマスクパターンが設定される。なお、レジスタ１０６１のビット数は任意で良いが、以下の説明においては８ビットのレジスタを用いた例について説明する。
【００５４】
マスク処理部１０６は、レジスタ１０６１に設定されたマスクパターンに従ってクロックＣＬＫ３をマスクすることにより、記憶部１０７２の読み出しクロックであるとともに、信号処理部１０７５及びバスＩ/Ｆ１０７６の動作クロックでもあるクロックＣＬＫ２を生成する。例えば、マイクロコンピュータ１１６によって、図７（ａ）に示すような８ビットのマスクパターンが設定された場合に、マスク処理部１０６は、マスクパターンが「１」の部分に対応したクロックＣＬＫ３をそのまま出力させ、「０」の部分に対応したクロックＣＬＫ３をマスクする。この結果、マスク処理部１０６からは、図７（ｂ）に示すようにして、クロックＣＬＫ３の一部が欠けたクロックＣＬＫ２が出力される。
【００５５】
このように、本実施形態では、マスクパターンを適宜設定することにより、ＰＬＬを用いなくとも任意の周波数のクロックＣＬＫ２を生成することが可能である。なお、クロックＣＬＫ３を高速にする程、クロックＣＬＫ２の周波数をより細かに制御することが可能である。
【００５６】
本実施形態では、このようなクロックＣＬＫ２を用いて、撮像装置の動作モードに応じた速度での撮像データの信号処理を可能とする。このために、クロックＣＬＫ２の周波数が、並び替え部１０５から出力される撮像データのチャンネル当たりのデータ量に応じた周波数となるようにマスクパターンを設定する。この詳細については後述する。
【００５７】
前処理部１０７は、分周器１０７１と、記憶部１０７２と、書き込み制御部１０７３と、読み出し制御部１０７４と、信号処理部１０７５と、バスインターフェース（Ｉ/Ｆ）１０７６とを有している。
【００５８】
分周器１０７１は、シリパラ変換部１０４から入力されたクロックＣＬＫ１を分周したクロックＣＬＫ１−１を出力する。このクロックＣＬＫ１−１は記憶部１０７２における書き込みクロックであるとともに、書き込み制御部１０７３の動作クロックとなる。なお、ここでのクロックＣＬＫ１−１はクロックＣＬＫ１をそのまま出力する、即ち分周比１の場合も含まれるものである。
【００５９】
記憶部１０７２は、例えばＳＲＡＭ（Static RAM）で構成され、並び替え部１０５で並び替えられた撮像データが記憶される。この記憶部１０７２は、書き込み制御部１０７３からの書き込み信号がイネーブルとなったときに撮像データが書き込まれ、読み出し制御部１０７４からの読み出し信号がイネーブルとなったときに撮像データが読み出される。
【００６０】
ここで、第１の実施形態における記憶部１０７２は、撮像データの入出力ポートを２つ有するデュアルポートＳＲＡＭを想定している。この場合、記憶部１０７２の異なるポートに書き込みクロックＣＬＫ１−１と読み出しクロックＣＬＫ２とをそれぞれ入力して、書き込みクロックＣＬＫ１−１に同期した撮像データの書き込みと読み出しクロックＣＬＫ２に同期した撮像データの読み出しとを同時に行うことが可能である。
【００６１】
書き込み制御部としての機能を有する書き込み制御部１０７３は、シリパラ変換部１０４から同期信号ＶＤ２又はＨＤ２が入力された場合に、書き込みクロックＣＬＫ１−１に同期して記憶部１０７２に対する書き込み信号をイネーブル又はディスエーブルとすることにより、並び替え部１０５から記憶部１０７２への撮像データの書き込みを制御する。ここで、書き込み制御部１０７３は、撮像装置の動作モードに基づいて並び替え部１０５から出力される撮像データの有効位置を識別し、この有効位置に対応した撮像データが１画素分ずつ記憶部１０７２に書き込まれるように書き込み信号のイネーブル又はディスエーブルの切り替えを行う。なお、並び替え部１０５において撮像データの有効位置を識別し、この識別結果に従って書き込み信号をイネーブル又はディスエーブルの切り替えを行うようにしても良い。
【００６２】
読み出し制御部としての機能を有する読み出し制御部１０７４は、同期信号ＶＤ２又はＨＤ２が入力された場合に、読み出しクロックＣＬＫ２に同期して読み出し信号をイネーブル又はディスエーブルとすることにより、記憶部１０７２から有効位置に対応した１画素分ずつの撮像データの読み出しを制御する。
【００６３】
信号処理部１０７５は、クロックＣＬＫ２に同期して、記憶部１０７２から読み出された有効部分に対応した撮像データに対してシェーディング補正やノイズ低減処理等の前処理を施す。バスＩ/Ｆ１０７６は、信号処理部１０７５から入力される撮像データを記憶できるバッファメモリを有している。このバッファメモリに撮像データが記憶される毎に、バスＩ/Ｆ１０７６は、クロックＣＬＫ２、ＣＬＫ３にそれぞれ同期して、バス１０８に対して撮像データの転送要求を行う。バス１０８によって転送が許可された場合に、バスＩ/Ｆ１０７６はバス１０８に撮像データを入力する。
【００６４】
次に、図６で示すマスク処理部１０６、前処理部１０７の動作について図８のタイミングチャートを参照して説明する。
【００６５】
まず、シリパラ変換部１０４でＬＶＤＳデータに含まれる同期信号を示すコードから垂直同期信号ＶＤ２又は水平同期信号ＨＤ２が復元され、復元された同期信号ＶＤ２又はＨＤ２が書き込み制御部１０７３及び読み出し制御部１０７４にそれぞれ入力されることにより、書き込み制御部１０７３及び読み出し制御部１０７４において撮像データの１フレーム又は１ラインの処理の開始が認識される。
【００６６】
垂直同期信号ＶＤ２又は水平同期信号ＨＤ２の入力を受けて、書き込み制御部１０７３は、現在の撮像装置の動作モードに応じて決定される並び替え部１０５のチャンネル当たりの撮像データのデータ量に従って並び替え後の撮像データの有効位置を識別する。そして、書き込み制御部１０７３は、クロックＣＬＫ１−１をカウントして並び替え部１０５から有効位置に対応した撮像データが出力されるタイミングで書き込み信号をイネーブルとする。これにより、図６に示すようにして、記憶部１０７２には有効位置に対応した撮像データＰｉｘ１〜Ｐｉｘ７が１画素ずつ順次書き込まれる。
【００６７】
また、現在の撮像装置の動作モードに応じて決定される並び替え部１０５のチャンネル当たりの撮像データのデータ量に従って、マイクロコンピュータ１１６は、マスク処理部１０６のレジスタ１０６１にマスクパターンを設定する。
【００６８】
例えば、図５（ａ）に示すような並び替えが行われる場合には、上述したように、クロックＣＬＫ１の４サイクルにつき４回だけ有効位置に対応した撮像データが出力される。この場合の並び替え部１０５のチャンネル当たりのデータ量は４画素/４クロックとなる。したがって、このデータ量よりも遅いタイミングで撮像データを読み出せば、撮像データの読み出しが撮像データの書き込みを追い越すことがなく、有効位置に対応した撮像データの正しい信号処理が可能となる。そして、このような読み出しを行うためのクロックＣＬＫ２の周波数は、クロックＣＬＫ１の４サイクルにつき４回だけ撮像データを読み出せる周波数以下とすれば良い。例えば、クロックＣＬＫ１が１００ＭＨｚ、クロックＣＬＫ３が１５０ＭＨｚであるとすると、クロックＣＬＫ２の周波数/クロックＣＬＫ３の周波数＝（４/４×１００）/１５０＝０.６６である。実際のクロックＣＬＫ２の周波数は、クロックＣＬＫ３の周波数との比が０.６６以下となるようにすれば良い。例えば、レジスタ１０６１に８ビットのマスクパターンを設定できるとすると、クロックＣＬＫ３が８個入力されるのに対してクロックＣＬＫ２は８（個）×０.６６＝５.２８個よりも少ない数だけ出力されれば良い。したがって、小数点以下を無視して、例えばマスクパターンを「００１１０１１１」（８個のうちで５個有効にする）とする。なお、このマスクパターンにおける「１の位置」は重要ではなく、「１の個数」が重要である。したがって、例えば、マスクパターンとして「０００１１１１１」等としても良い。このようなマスクパターンに従って生成されたクロックＣＬＫ２に同期して、記憶部１０７２から撮像データの読み出しを行うことで、並び替え部１０５に記憶されている有効位置に対応した撮像データを１画素ずつ正しく読み出すことが可能となる。
【００６９】
また、図５（ｂ）に示すような並び替えが行われる場合には、クロックＣＬＫ１の８サイクルにつき２回だけ有効位置に対応した撮像データが出力される。この場合の並び替え部１０５のチャンネル当たりのデータ量は４画素/８クロックとなる。したがって、クロックＣＬＫ２の周波数/クロックＣＬＫ３の周波数＝（４/８×１００）/１５０＝０.６６となり、クロックＣＬＫ３が８個入力されるのに対してクロックＣＬＫ２は８（個）×０.６６＝５.２８個よりも少ない数だけ出力されれば良い。このため、例えばマスクパターンを「００１１０１１１」とすることで、記憶部１０７２に記憶された撮像データを正しく読み出すことが可能となる。
【００７０】
図５（ｃ）の場合、図５（ｄ）の場合も同様の考え方に従ってマスクパターンを設定できる。図５（ｃ）の場合には、クロックＣＬＫ２の周波数/クロックＣＬＫ３の周波数＝（２/４×１００）/１５０＝０.３３となり、クロックＣＬＫ３が８個入力されるのに対してクロックＣＬＫ２は８（個）×０.３３＝２.６４個よりも少ない数だけ出力されれば良い。したがって、例えばマスクパターンを「０００１０００１」とする。また、図５（ｄ）の場合には、クロックＣＬＫ２の周波数/クロックＣＬＫ３の周波数＝（２/２×５０）/１５０＝０.３３となり、クロックＣＬＫ３が８個入力されるのに対してクロックＣＬＫ２は８（個）×０.３３＝２.６４個よりも少ない数だけ出力されれば良い。したがって、例えばマスクパターンを「０００１０００１」とする。
【００７１】
読み出し制御部１０７４は、クロックＣＬＫ２が入力されたタイミングで読み出し信号をイネーブルとする。これにより、図６に示すようにして、記憶部１０７２からクロックＣＬＫ２に同期したタイミングで有効位置に対応した撮像データが１画素ずつ順次読み出される。
【００７２】
信号処理部１０７５は、記憶部１０７２からクロックＣＬＫ２に同期したタイミングで読み出される撮像データをクロックＣＬＫ２に同期したタイミングで順次処理する。このようにして信号処理部１０７５は、動作モードに応じた速度で信号処理を行うことが可能となる。
【００７３】
以上説明したように、本実施形態においては、マスク処理部１０６において、発信器１１９からのクロックＣＬＫ３をマスクすることにより、ＰＬＬを用いずに任意の周波数のクロックＣＬＫ２を生成している。そして、撮像装置の動作モードに応じて変化する並び替え部１０５のチャンネル当たりの撮像データのデータ量に基づいて、クロックＣＬＫ２を生成するためのマスクパターンを設定することにより、クロックＣＬＫ１に同期して高速で転送されてくる撮像データを、撮像装置の動作モードに応じた周波数のクロックＣＬＫ２に同期させて正しく信号処理することが可能である。
【００７４】
また、本実施形態においては、クロックＣＬＫ２の生成にＰＬＬを用いる必要がないため、動作モードの変化に応じて直ちにクロックＣＬＫ２を生成することが可能である。このため、動作モードが突然変更されるような状況であっても対応可能である。
【００７５】
さらに、本実施形態においては、記憶部１０７２にデュアルポートＳＲＡＭを用いることにより、並び替え部１０５からの１画素ずつの撮像データの書き込みと信号処理部１０７５への１画素ずつの撮像データの読み出しとをそれぞれ異なるクロックに同期させて同時に行うことが可能である。
【００７６】
ここで、上述の例においては、クロックＣＬＫ２を生成するために用いる基準のクロックＣＬＫ３をマイクロコンピュータ１１６のシステムクロックと兼用させている。これに限らず、クロックＣＬＫ３としてクロックＣＬＫ１を用いるようにしても良い。
【００７７】
また、図６で示した例では、記憶部１０７２への撮像データの書き込み順と記憶部１０７２からの撮像データの読み出し順とを一致させるようにしている。しかしながら、記憶部１０７２への撮像データの書き込み順と記憶部１０７２からの撮像データの読み出し順とを異ならせるようにしても良い。このような読み出しは撮像素子１０３１から得られた同じ色の撮像信号を混合する画素混合の場合に有効である。
【００７８】
さらに、図６の例はシリパラ変換部１０４から入力されてくる４チャンネルの撮像データを並び替え部１０５において１チャンネルの撮像データに並び替える場合の構成を示している。これに対し、並び替え部１０５において２チャンネルの撮像データに並び替える場合には記憶部１０７２の数を２個に増やせば良い。同様に、並び替え部１０５において３チャンネル以上の撮像データに並び替える場合であっても、並び替え後のチャンネル数に応じて記憶部１０７２の数を増やせば良い。これらの場合であっても、クロックＣＬＫ２の生成の仕方等は１チャンネルの並び替えの場合と同様である。
【００７９】
また、本実施形態ではシリパラ変換後の撮像データを並び替え部１０５において並び替えているが、この並び替え部１０５は省略しても良い。
【００８０】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。上述の第１の実施形態においては、記憶部１０７２にデュアルポートＲＡＭを用いており、１つの記憶部１０７２に書き込みクロックＣＬＫ１−１と読み出しクロックＣＬＫ２とを同時に入力して撮像データの１画素ずつの書き込みと読み出しとを同時に実行できるようにしている。これに対し、第２の実施形態は、撮像データの入出力ポートを１つのみ有するシングルポートＳＲＡＭを用いて第１の実施形態と同等の効果を得られるようにしたものである。
【００８１】
図９は、第２の実施形態におけるマスク処理部１０６、前処理部１０７の詳細な構成を示した図である。なお、図９も図６と同様、シリパラ変換部１０４から入力されてくる４チャンネルの撮像データを並び替え部１０５において１チャンネルの撮像データに並び替える場合の構成を示している。
【００８２】
ここで、図９において図６と同一の構成については図６と同一の参照符号を付すことで説明を省略する。即ち、図９においては、記憶部１０７２ａと記憶部１０７２ｂの２個の記憶部で１組となっており、これらの記憶部がそれぞれ記憶制御部１０７８ａ、記憶制御部１０７８ｂによって個別に制御される点が図６と異なる。また、これらの記憶部及び記憶制御部に入力するクロックを切り替え部１０７７ａ及び１０７７ｂによって切り替え可能になされている点も図６と異なる。
【００８３】
記憶部１０７２ａ、記憶部１０７２ｂはそれぞれシングルポートＲＡＭを想定している。記憶制御部１０７８ａは記憶部１０７２ａにおける撮像データの書き込みと読み出しの両方を制御する。また、記憶制御部１０７８ｂは記憶部１０７２ｂにおける撮像データの書き込みと読み出しの両方を制御する。
【００８４】
切り替え部１０７７ａ、１０７７ｂは記憶部１０７２ａ及び１０７２ｂと記憶制御部１０７８ａ及び１０７８ｂのうちで撮像データを書き込む側の記憶部及び記憶制御部に対してクロックＣＬＫ１−１を入力するとともに、記憶部１０７２ａ及び１０７２ｂと記憶制御部１０７８ａ及び１０７８ｂのうちで撮像データを読み出す側の記憶部及び記憶制御部に対してクロックＣＬＫ２−１又は２−２を入力する。この入力するクロックの切り替えは撮像データのライン単位に行う。
【００８５】
ここで、クロックＣＬＫ２−１又は２−２はクロックＣＬＫ２と同一のものであり、第１の実施形態と同様にして撮像装置の動作モードに応じた周波数となるように生成される。
【００８６】
次に、第２の実施形態における記憶部１０７２ａ、１０７２ｂの動作について図１０のタイミングチャートを参照して説明する。第１の実施形態においても説明したように、並び替え部１０５において並び替えられた撮像データは、水平同期信号ＨＤ２の入力毎にクロックＣＬＫ１−１（クロックＣＬＫ１も含む）に同期して１画素ずつ出力される。第２の実施形態においては、記憶部１０７２ａ、１０７２ｂにおける撮像データの書き込み及び読み出しを撮像データの１ライン分を単位として行う。これは、記憶部１０７２ａ、１０７２ｂがシングルポートＳＲＡＭを想定しており、撮像データの書き込みと読み出しを１画素単位で交互に行うのが困難なためである。
【００８７】
したがって、まず、記憶部１０７２ａに撮像データを書き込むべく、切り替え部１０７７ａは記憶部１０７２ａと記憶制御部１０７８ａにクロックＣＬＫ１−１を入力する。これを受けて、記憶制御部１０７８ａはクロックＣＬＫ１−１に同期して書き込み信号をイネーブルとする。これにより、記憶部１０７２ａに１ライン分の撮像データが順次書き込まれる。
【００８８】
記憶部１０７２ａに１ライン分の撮像データが書き込まれた後、切り替え部１０７７ａは記憶部１０７２ａと記憶制御部１０７８ａにクロックＣＬＫ２−１を入力する。これを受けて、記憶制御部１０７８ａはクロックＣＬＫ２−１に同期して読み出し信号をイネーブルとする。これにより、記憶部１０７２ａからは１ライン分の撮像データが順次読み出される。その後、信号処理部１０７５において１ライン目の撮像データに対する前処理が行われる。
【００８９】
記憶部１０７２ａからの撮像データの読み出し中に次の２ライン目の撮像データが並び替え部１０５から出力される。この２ライン目の撮像データは、記憶部１０７２ａに書き込むことができないため、記憶部１０７２ｂに撮像データを書き込むべく、切り替え部１０７７ｂは記憶部１０７２ｂと記憶制御部１０７８ｂにクロックＣＬＫ１−１を入力する。これを受けて、記憶制御部１０７８ｂはクロックＣＬＫ１−１に同期して書き込み信号をイネーブルとする。これにより、記憶部１０７２ｂに２ライン目の１ライン分の撮像データが順次書き込まれる。
【００９０】
記憶部１０７２ｂに１ライン分の撮像データが書き込まれた後、切り替え部１０７７ｂは記憶部１０７２ｂと記憶制御部１０７８ｂにクロックＣＬＫ２−２を入力する。これを受けて、記憶制御部１０７８ｂはクロックＣＬＫ２−２に同期して読み出し信号をイネーブルとする。これにより、記憶部１０７２ｂからは２ライン目の１ライン分の撮像データが順次読み出される。その後、信号処理部１０７５において２ライン目の撮像データに対する前処理が行われる。
【００９１】
以後も同様にして、並び替え部１０５から奇数ライン目の撮像データが出力された場合には記憶部１０７２ａを用いて撮像データの書き込み及び読み出しを行い、並び替え部１０５から偶数ライン目の撮像データが出力された場合には記憶部１０７２ｂを用いて撮像データの書き込み及び読み出しを行う。このようにして、シングルポートＳＲＡＭを用いた構成で第１の実施形態と同様の効果を得ることが可能となる。
【００９２】
以上説明したような第２の実施形態の構成を用いても第１の実施形態と同様にＰＬＬを用いることなく任意の周波数のクロックＣＬＫ２、２−１、２−２を生成して、撮像装置の動作モードに応じた信号処理を行うことが可能である。また、デュアルポートＳＲＡＭを１個用いるよりも、シングルポートＳＲＡＭを２個用いたほうが回路規模を小さくできるという効果もある。
【００９３】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００９４】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００９５】
１０１…レンズ、１０２…シャッタ絞り、１０３…撮像部、１０４…シリパラ変換部、１０５…並び替え部、１０６…マスク処理部、１０７…前処理部、１０８…バス、１０９…フレームメモリ、１１０…画像処理部、１１１…圧縮伸長処理部、１１２…メモリインターフェース（Ｉ/Ｆ）、１１３…記録媒体、１１４…表示制御部、１１５…表示部、１１６…マイクロコンピュータ、１１７…操作部、１１８…Ｆｌａｓｈメモリ、１１９…発信器、１０３１…撮像素子、１０３２…アナログ処理部、１０３３…アナログ/デジタル（Ａ/Ｄ）変換部、１０３４，１０３６…タイミングジェネレータ（ＴＧ）、１０３５…ＰＬＬ、１０３７…発信器、１０３８…パラシリ変換部、１０６１…レジスタ、１０７１…分周器、１０７２，１０７２ａ，１０７２ｂ…記憶部、１０７３…書き込み制御部、１０７４…読み出し制御部、１０７５…信号処理部、１０７６…バスインターフェース（Ｉ/Ｆ）、１０７８ａ，１０７８ｂ…記憶制御部、１０７７ａ，１０７７ｂ…切り替え部
【技術分野】
【０００１】
本発明は、撮像素子で得られた撮像信号を動作モードに応じた数の転送チャンネルを用いてシリアル転送することが可能な撮像装置に関する。
【背景技術】
【０００２】
近年、撮像装置が有する撮像素子の高速化により連写可能な画像の枚数が増加している。また、これに伴って撮像素子から出力される撮像信号のピクセルレートも増加してきており、撮像信号を高速で処理する必要が生じている。
【０００３】
撮像信号のピクセルレートが増加した場合の対応として、撮像素子から出力される撮像信号をＬＶＤＳ（Low Voltage Differential Signaling）方式を用いてシリアル転送する技術が知られている。ＬＶＤＳ方式を用いて撮像信号を転送することにより、信号転送の高速化及び信号転送の際の低消費電力化を図ることが可能である。
【０００４】
また、近年の撮像装置においては、撮像素子に複数の出力チャンネルを持たせ、撮像素子で得られた撮像信号を複数の出力チャンネルから同時に出力できるようにした撮像装置も提案されている。さらには、複数の出力チャンネルの中から撮像信号の出力に使用するチャンネル数や転送する撮像信号のビット長を、撮像装置の動作モードに応じて設定できるようにした撮像装置も提案されている。
【０００５】
例えば、特許文献１において提案されている撮像装置においては、撮像部が備えるセンサ部（撮像素子）から、動作モードに応じてＷ個の動作チャンネルが選択され、選択された動作チャンネルからそれぞれビット長ｎの撮像信号が出力される。これらの撮像信号は、データ送信部において差動のシリアル信号に変換される。シリアル信号に変換された撮像信号は、Ｗ個の信号線を用いて画像処理部内のデータ受信部にシリアル転送される。また、このシリアル信号の撮像信号に同期した高速のクロックは画像処理部内のＰＬＬに出力される。
【０００６】
データ受信部においては、転送された各動作チャンネルに対応したシリアル信号がビット幅Ｍのパラレル信号に変換される。データ復元部においては、各パラレル信号に埋め込まれた同期コードが検出され、この同期コードからデータ窓が抽出される。このデータ窓からビット長ｎの撮像信号が復元され、復元された撮像信号が信号処理部に出力される。また、ＰＬＬにおいては、撮像部から差動信号として入力されるクロックからデータ受信部、データ復元部、クロックゲーティング回路の動作クロックが生成される。
【０００７】
クロックゲーティング回路から信号処理部へは、データ復元部で復元された撮像信号が有効であることを示している間のみ、クロックが出力される。信号処理部では、クロックゲーティング回路からのクロックが入力されている撮像信号の有効期間でのみ撮像信号に対する処理が行われる。このようにして、撮像信号に同期した信号処理が行われる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２８３３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
撮像素子の出力チャンネル数及び撮像信号のビット長を撮像装置の動作モードによって変更可能とした場合、撮像素子から入力されてくる撮像信号のデータ量が動作モードに応じて変化することになる。この場合、シリアル転送された後の撮像信号に同期させるクロックも動作モードに応じて変える必要が生じる。特許文献１では、データ送信部から入力されてくる高速クロックを画像処理部において処理可能な周波数帯域のクロックに変換し、このクロックを動作クロックとしてクロックゲーティング回路を動作させて信号処理部における信号処理を行うようにしている。
【００１０】
ここで、特許文献１においては、ＰＬＬを用いてクロックゲーティング回路の動作クロックを生成している。しかしながら、ＰＬＬは、その構成上、入力信号に対して安定した所望の周波数の出力信号が得られるまでに多少の時間がかかる。このため、撮像装置の動作モードが突然変更されたような場合には、動作モードの変化にＰＬＬの動作が追従しきれず、結果として、撮像信号に同期した信号処理を行えなくなる可能性がある。
【００１１】
本発明は、上記の事情に鑑みてなされたもので、ＬＶＤＳ等の高速インターフェースを備えた撮像装置において、動作モードが突然変更された場合であっても撮像信号に正しく同期した信号処理を行うことが可能な撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明の第１の態様の撮像装置は、撮像信号を出力する撮像素子と、複数の転送チャンネルを用いて前記撮像信号をシリアル転送する転送部と、前記転送部の複数の転送チャンネルからシリアル転送された撮像信号を記憶する記憶部と、前記記憶部に記憶された撮像信号に対して信号処理を施す信号処理部と、前記転送部によってシリアル転送される撮像信号に同期した第１のクロックに同期して、前記転送部から前記記憶部への前記撮像信号の書き込みを制御する書き込み制御部と、前記信号処理部を動作させるための第２のクロックに同期して、前記記憶部から前記信号処理部への前記撮像信号の読み出しを制御する読み出し制御部と、前記転送部から前記記憶部へ転送される前記撮像信号のデータ量に応じた周波数となるように前記第２のクロックを生成するクロック生成部とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＬＶＤＳ等の高速インターフェースを備えた撮像装置において、動作モードが突然変更された場合であっても撮像信号に正しく同期した信号処理を行うことが可能な撮像装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る撮像装置の一例の構成を示す図である。
【図２】図２（ａ）は撮像素子の一例の構成を示す図であり、図２（ｂ）は撮像素子が有する４つの出力チャンネルを用いて撮像信号を読み出す場合のタイミングチャートである。
【図３】パラシリ変換部による撮像データの転送の例について示した図である。
【図４】シリパラ変換部によるシリパラ変換の例について示した図である。
【図５】並び替え部による並び替えの例について示した図である。
【図６】本発明の第１の実施形態におけるマスク処理部及び前処理部の詳細な構成を示した図である。
【図７】マスクパターンの例を示した図である。
【図８】本発明の第１の実施形態におけるマスク処理部及び前処理部の動作を示すタイミングチャートである。
【図９】本発明の第２の実施形態におけるマスク処理部及び前処理部の詳細な構成を示した図である。
【図１０】本発明の第２の実施形態における前処理部の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る撮像装置の一例の構成を示す図である。本実施形態における撮像装置は、複数の動作モードを有している。この動作モードとしては、例えば、静止画撮影モード、連写モード、動画撮影モード、スルー画表示モード、イメージャＡＦモードがある。
【００１６】
静止画撮影モードは静止画像を撮影するのに適した動作モードである。連写撮影モードは、連続的に複数回の静止画撮影を行い、連続した複数枚の静止画像を撮影する動作モードである。動画撮影モードは動画像を撮影するのに適した動作モードである。スルー画表示モードは、撮像装置が有する撮像素子を連続動作させることにより得られる動画像をリアルタイム表示させる、所謂スルー画表示を行う動作モードである。イメージャＡＦモードは、撮像素子を連続動作させて得られる画像のコントラストを評価することにより、撮像装置が有するレンズのオートフォーカス（ＡＦ）を行う動作モードである。
【００１７】
図１に示す撮像装置は、レンズ１０１と、シャッタ絞り１０２と、撮像部１０３と、シリパラ変換部１０４と、並び替え部１０５と、マスク処理部１０６と、前処理部１０７と、バス１０８と、フレームメモリ１０９と、画像処理部１１０と、圧縮伸長処理部１１１と、メモリインターフェース（Ｉ/Ｆ）１１２と、記録媒体１１３と、表示制御部１１４と、表示部１１５と、マイクロコンピュータ１１６と、操作部１１７と、Ｆｌａｓｈメモリ１１８と、発信器１１９とを有している。
【００１８】
レンズ１０１は、被写体の光学像を撮像部１０３内の撮像素子１０３１に集光させる。また、レンズ１０１は、マイクロコンピュータ１１６の制御に従って、光軸の方向に沿って駆動可能に構成されている。レンズ１０１を光軸方向に沿って駆動させることでレンズ１０１の焦点位置を調整することが可能である。
【００１９】
シャッタ絞り１０２は、レンズ１０１の近傍に設けられている。このシャッタ絞り１０２は、マイクロコンピュータ１１６の制御に従って、レンズ１０１から撮像素子１０３１への光の入射量（撮像素子１０３１の露光量）を調節するシャッタ兼用絞りである。勿論、シャッタと絞りとが別体として設けられていても良い。
【００２０】
撮像部１０３は、撮像素子１０３１、アナログ処理部１０３２、アナログ/デジタル（Ａ/Ｄ）変換部１０３３と、タイミングジェネレータ（ＴＧ）１０３４と、ＰＬＬ１０３５と、ＴＧ１０３６と、発信器１０３７と、パラシリ変換部１０３８とを有している。
【００２１】
撮像素子１０３１は、フォトダイオード等の光電変換素子からなる画素に図２（ａ）で示すようなベイヤ配列をなすカラーフィルタが貼り付けられた受光面を有し、この受光面に複数の出力チャンネル（図２（ａ）ではｃｈ１〜ｃｈ４の４チャンネル）が接続されて構成されている。このような構成の撮像素子１０３１は、レンズ１０１により集光された光を電気信号（撮像信号）に変換し、変換により得られた撮像信号を、ＴＧ１０３４から入力される垂直同期信号ＶＤ１、水平同期信号ＨＤ１に従って出力する。
【００２２】
ここで、本実施形態における撮像素子１０３１は、複数の出力チャンネルを用いて複数の画素から同時に撮像信号を読み出すことが可能になされている。例えば、図２（ａ）の構成において、４つの出力チャンネルｃｈ１〜ｃｈ４の全てを用いて撮像信号を読み出す場合のタイミングチャートを図２（ｂ）に示す。
【００２３】
また、本実施形態における撮像素子１０３１は、動作モードに応じて、撮像信号の出力に用いる出力チャンネルの数を変更可能になされている。これにより、例えば連写モードのような高画質の画像が必要で且つ高速の信号処理が必要な動作モードの場合には、撮像信号の出力に使用する出力チャンネルの数を多くして高速の信号出力を行ったり、静止画モードのようなそれほどの高速の処理が必要でない動作モードの場合には、撮像信号の出力に使用する出力チャンネルの数を少なくして低消費電力化を図ったりすることが可能となる。
【００２４】
アナログ処理部１０３２は、ＴＧ１０３４から入力される垂直同期信号ＶＤ１、水平同期信号ＨＤ１に同期して、撮像素子１０３１のそれぞれの出力チャンネルから出力される撮像信号に対して各種のアナログ処理を施す。このアナログ処理としては、撮像素子１０３１のそれぞれの出力チャンネルから出力される撮像信号の振幅をＡ/Ｄ変換部１０３３のダイナミックレンジに合わせるように調整する自動利得制御（ＡＧＣ）処理等がある。
【００２５】
Ａ/Ｄ変換部１０３３は、ＴＧ１０３４から入力される垂直同期信号ＶＤ１、水平同期信号ＨＤ１に同期して、撮像素子１０３１のそれぞれの出力チャンネルに対応してアナログ処理部１０３２から出力される撮像信号をデジタルの撮像信号（以降、撮像データという）に変換し、それぞれの出力チャンネルに対応して得られた撮像データをそれぞれパラレル形式でパラシリ変換部１０３８に出力する。
【００２６】
ここで、本実施形態におけるＡ/Ｄ変換部１０３３はＡ/Ｄ変換により得られる撮像データのビット長、即ち撮像データをＡ/Ｄ変換する際の量子化ビット数を変更可能になされている。これにより、例えば、静止画撮影モードや連写モード等の高画質の画像が必要な場合に撮像データのビット長を長くして情報量を増やしたり、動画撮影モード、スルー画表示モード、イメージャＡＦモード等のそれほどの画質を必要としない場合に撮像データのビット長を短くして高速の信号処理を可能としたりすることが可能となる。
【００２７】
ＴＧ１０３４は、発信器１０３７から入力される基準のクロックに同期した垂直同期信号ＶＤ１及び水平同期信号ＨＤ１を生成し、生成した垂直同期信号ＶＤ１、水平同期信号ＨＤ１を撮像素子１０３１、アナログ処理部１０３２、Ａ/Ｄ変換部１０３３に入力する。
【００２８】
ＰＬＬ（Phase-Locked Loop）１０３５は、発信器１０３７から入力される基準のクロックから、基準クロックよりも高速の撮像信号転送用のクロック（第１のクロック）ＣＬＫ１を生成し、この生成したクロックＣＬＫ１をＴＧ１０３６とパラシリ変換部１０３８とに入力する。
【００２９】
ＴＧ１０３６は、ＰＬＬ１０３５から入力されるクロックＣＬＫ１に同期した垂直同期信号ＶＤ２及び水平同期信号ＨＤ２を生成し、生成した垂直同期信号ＶＤ２、水平同期信号ＨＤ２をパラシリ変換部１０３８に入力する。
【００３０】
発信器１０３７は、ＴＧ１０３４における同期信号生成、ＰＬＬ１０３５におけるクロックＣＬＫ１の生成のための基準となるクロックをＴＧ１０３４、ＰＬＬ１０３５に入力する。
【００３１】
パラシリ変換部１０３８は撮像素子１０３１の各出力チャンネルに対応した複数の転送チャンネルを有している。このパラシリ変換部１０３８は、撮像素子１０３１の出力チャンネルに対応してＡ/Ｄ変換部１０３３からそれぞれ出力される撮像データと垂直同期信号ＶＤ２及び水平同期信号ＨＤ２とから差動形式のシリアルデータ（ＬＶＤＳデータ）を撮像素子１０３１の出力チャンネル単位で生成する。そして、パラシリ変換部１０３８は、クロックＣＬＫ１に同期して、撮像素子１０３１の出力チャンネル単位で生成したＬＶＤＳデータをシリパラ変換部１０４にシリアル転送する。ここで、パラシリ変換部１０３８において生成されるＬＶＤＳデータは、例えば所定量（１ライン）分の撮像データの先頭に同期信号（垂直、水平）を示すコードが重畳された差動形式のシリアルデータとして構成される。
【００３２】
ここで、ＬＶＤＳ方式では、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期させて２ビット分のデータを一度にシリアル転送することができる。この場合、例えば、４つの転送チャンネルを用いてビット長が８ビットの撮像データ（例えば動画撮影モード時）をＬＶＤＳ方式で転送するときには、図３（ａ）に示すように、クロックＣＬＫ１の４サイクル（４クロック）でパラシリ変換部１０３８のそれぞれの転送チャンネルから１画素分の撮像データを転送することができる。また、４つの転送チャンネルを用いてビット長が１６ビットの撮像データ（例えば静止画撮影モード時）をＬＶＤＳ方式で転送するときには、図３（ｂ）に示すように、クロックＣＬＫ１の８サイクル（８クロック）でそれぞれの転送チャンネルから１画素分の撮像データを転送することができる。
【００３３】
シリパラ変換部１０４は、パラシリ変換部１０３８から例えばＬＶＤＳ方式を用いてシリアル転送されたＬＶＤＳデータをパラレル変換して、撮像データ、垂直同期信号ＶＤ２、水平同期信号ＨＤ２を復元する。
【００３４】
図４（ａ）は、ビット長が８ビットの撮像データをパラレル変換することにより得られる撮像データを示す。図３（ａ）の例では、１画素分（８ビット）の撮像データがクロックＣＬＫ１の４サイクルに同期してパラシリ変換部１０３８にシリアル転送される。したがって、シリパラ変換部１０４からは８ビットのパラレルの撮像データがクロックＣＬＫ１の４サイクルに対応した期間毎に出力されることになる。
【００３５】
また、図４（ｂ）は、ビット長が１６ビットの撮像データをパラレル変換することにより得られる撮像データを示す。図３（ｂ）の例では、１画素分（１６ビット）の撮像データがクロックＣＬＫ１の８サイクルに同期してパラシリ変換部１０３８にシリアル転送される。したがって、シリパラ変換部１０４からは１６ビットのパラレルの撮像データがクロックＣＬＫ１の８サイクルに対応した期間毎に出力されることになる。
【００３６】
並び替え部１０５は、シリパラ変換部１０４から出力されたパラレルの撮像データを、前処理部１０７において処理が可能な形式に並び替える。この並び替えは、シリパラ変換部１０４からパラレル出力された撮像データを前処理部１０７の入力チャンネル数に対応したチャンネル数の撮像データとするための並び替えと、色の並び順をベイヤ配列に対応した順序とするための並び替えとを含むものである。なお、本実施形態においては、並び替えの際に、撮像データがクロックＣＬＫ１或いはクロックＣＬＫ１を分周したクロックの片エッジ（例えば立ち上がりエッジ）に同期するように並び替えを行う。
【００３７】
図５（ａ）は、図４（ａ）に示す４チャンネルのパラレルの撮像データを、クロックＣＬＫ１に同期した１チャンネルのパラレルの撮像データに並び替える場合の例を示している。上述したように、前処理部１０７にベイヤ配列の順で撮像データが入力されるように、並び替え部１０５に入力された撮像データがＲ１、ＧＲ１、Ｒ２、ＧＲ２、…、の順序に並び替えられる。ここで、図４（ａ）の例では、シリパラ変換部１０４から並び替え部１０５へは、クロックＣＬＫ１の４サイクルに対応した時間毎に撮像データが入力される。このため、並び替え後の４画素分の撮像データもクロックＣＬＫ１の４サイクルに対応した時間内で並び替え部１０５から出力させる必要がある。したがって、並び替え部１０５からは、クロックＣＬＫ１の４サイクルで４回だけ有効位置に対応した撮像データが出力されることになる。
【００３８】
図５（ｂ）は、図４（ｂ）に示す４チャンネルのパラレルの撮像データを、クロックＣＬＫ１に同期した１チャンネルのパラレルの撮像データに並び替える場合の例を示している。図４（ｂ）の例では、シリパラ変換部１０４から並び替え部１０５へは、クロックＣＬＫ１の８サイクルに対応した時間毎に撮像データが入力される。このため、並び替え後の４画素分の撮像データもクロックＣＬＫ１の８サイクルに対応した時間内で並び替え部１０５から出力させる必要がある。したがって、並び替え部１０５からは、クロックＣＬＫ１の８サイクルで４回だけ有効位置に対応した撮像データが出力されることになる。
【００３９】
上述の例は、何れも１チャンネルのパラレルの撮像データへの並び替えを示しているが、並び替え後のチャンネル数は前処理部１０７の仕様等に応じて適宜変更可能である。例えば、図５（ｃ）は、図４（ａ）に示す４チャンネルのパラレルの撮像データを、クロックＣＬＫ１に同期した２チャンネルのパラレルの撮像データに並び替える場合の例を示している。この場合には、前処理部１０７にベイヤ配列の順で撮像データが入力されるように、並び替え部１０５のチャンネル（ｃｈ）１からは撮像データがＲ１、Ｒ２、…の順序で出力され、ｃｈ２からは撮像データがＧＲ１、ＧＲ２、…の順序で出力される。このようにして、２つのチャンネルから同時に撮像データを出力させることが可能であるので、並び替え部１０５の各チャンネルからは、並び替え前の１/２の時間内、即ちクロックＣＬＫ１の４サイクルに対応した時間内で２画素分の撮像データを出力させれば良い。したがって、並び替え部１０５からは、クロックＣＬＫ１の４サイクルで２回だけ有効位置に対応した撮像データが出力されることになる。
【００４０】
さらに、クロックＣＬＫ１を分周したクロックＣＬＫ１−１に同期させるように並び替えを行った場合の例を図５（ｄ）に示す。なお、図５（ｄ）は４チャンネルのパラレルの撮像データを、クロックＣＬＫ１を２分周したクロックＣＬＫ１−１に同期した２チャンネルのパラレルの撮像データに並び替える場合の例を示している。この場合、並び替え部１０５からはクロックＣＬＫ１−１の２サイクルで２回だけ有効位置に対応した撮像データが出力されることになる。
【００４１】
以上のように、撮像信号の出力に使用する出力チャンネル数、撮像データのビット長、並び替え後のチャンネル数に応じて、並び替え部１０５から出力される撮像データのチャンネル当たりのデータ量が変化し、これによって有効位置に対応した撮像データが出力されるタイミングも変化する。本実施形態では、このような有効な撮像データが出力されるタイミングに応じた速度で前処理部１０７における信号処理が可能なように前処理部１０７にクロックを入力する。
【００４２】
クロック生成部としての機能を有するマスク処理部１０６は、発信器１１９から入力されるクロック（第３のクロック）ＣＬＫ３を所定のパターンでマスクすることにより、クロックＣＬＫ３に同期した所定の周波数を有するクロック（第２のクロック）ＣＬＫ２を生成する。このクロックＣＬＫ２は、並び替え部１０５における並び替え後の撮像データにおける有効位置に応じたクロックとする。クロックＣＬＫ２の生成手法の詳細については後述する。
【００４３】
信号処理部としての機能を有する前処理部１０７は、クロックＣＬＫ２に同期して、並び替え部１０５で並び替えられた撮像データに対してシェーディング補正やノイズ低減処理等の種々のデジタル前処理を施した後、前処理した撮像データを、バス１０８を介してフレームメモリ１０９に転送する。
【００４４】
バス１０８は、撮像装置の内部で発生した各種データを撮像装置内の各ブロックに転送するための転送路である。このバス１０８は、前処理部１０７と、フレームメモリ１０９と、画像処理部１１０と、圧縮伸長処理部１１１と、メモリＩ/Ｆ１１２と、表示制御部１１４と、マイクロコンピュータ１１６とに接続されている。フレームメモリ１０９は、前処理部１０７で処理された撮像データや、画像処理部１１０、圧縮伸長処理部１１１において処理された撮像データ等の各種データを記憶する。
【００４５】
画像処理部１１０は、ＹＣ処理回路（ベイヤ配列の撮像データをＹＣ（輝度・色差）データに変換する処理回路）やホワイトバランス補正処理回路（撮像データの色バランスを補正する回路）、階調変換回路（撮像データの階調特性を補正する回路）等の各種の画像処理回路を有し、フレームメモリ１０９に格納された撮像データに対してホワイトバランス補正処理やノイズ低減処理等の各種の画像処理を施し、処理後の撮像データを、バス１０８を介してフレームメモリ１０９に記憶させる。
【００４６】
圧縮伸長処理部１１１は、撮像データの記録時には、画像処理部１１０において処理された撮像データを、バス１０８を介してフレームメモリ１０９から読み出し、読み出した画像データを例えばＪＰＥＧ方式に従って圧縮する。さらに、圧縮伸長処理部１１１は、撮像データの再生時には、記録媒体１１３に記録された圧縮済みの撮像データを、バス１０８を介してフレームメモリ１０９から読み出し、読み出した撮像データを伸長することも行う。
【００４７】
メモリＩ/Ｆ１１２は記録媒体１１３への撮像データの書き込み及び読み出しの制御を行う。記録媒体１１３は、例えば撮像装置に着脱可能なメモリカードからなる記録媒体であり、圧縮伸長処理部１１１において圧縮された撮像データ等が記録される。
【００４８】
表示制御部１１４は、フレームメモリ１０９から撮像データを読み出して映像信号に変換し、変換した映像信号を表示部１１５に出力して表示部１１５における画像の表示を行う。表示部１１５は、例えばＴＦＴ液晶ディスプレイ等であり、表示制御部１１４からの映像信号に基づく画像を表示する。
【００４９】
マイクロコンピュータ１１６は、撮像装置本体の各種シーケンスを統括的に制御する。このマイクロコンピュータ１１６には、操作部１１７、Ｆｌａｓｈメモリ１１８が接続されている。このマイクロコンピュータ１１６は、発信器１１９で生成されたクロックＣＬＫ３に従って動作する。
【００５０】
操作部１１７は、ユーザが図１に示す撮像装置を操作するための各種の操作部材である。ユーザにより操作部１１７の何れかの操作部材が操作されることにより、マイクロコンピュータ１１６は、ユーザの操作に応じた各種シーケンスを実行する。この操作部１１７により、撮像装置の動作モードを設定可能である。Ｆｌａｓｈメモリ１１８は、撮像装置の動作に必要な各種パラメータを記憶している。また、Ｆｌａｓｈメモリ１１８は、マイクロコンピュータ１１６にて実行する各種プログラムも記憶している。マイクロコンピュータ１１６は、Ｆｌａｓｈメモリ１１８に記憶されているプログラムに従い、またＦｌａｓｈメモリ１１８から各種シーケンスに必要なパラメータを読み込み、各処理を実行する。
【００５１】
発信器１１９は、マスク処理部１０６においてクロックＣＬＫ２を生成するために必要な基準のクロックであるクロックＣＬＫ３を生成する。ここで、本実施形態では、例としてクロックＣＬＫ３をマイクロコンピュータ１１６の動作に必要なシステムクロックと兼用させる。この場合、発信器１１９で生成されたクロックＣＬＫ３は、マイクロコンピュータ１１６とマスク処理部１０６に入力される。
【００５２】
次に、第１の実施形態における前処理部１０７の詳細な構成及び動作について説明する。図６は、第１の実施形態におけるマスク処理部１０６、前処理部１０７の詳細な構成を示した図である。なお、図６は、シリパラ変換部１０４から入力されてくる４チャンネルの撮像データを並び替え部１０５において１チャンネルの撮像データに並び替える場合の構成を示している。
【００５３】
図６において、クロック生成部としての機能を有するマスク処理部１０６は、レジスタ１０６１を有している。このレジスタ１０６１には、マイクロコンピュータ１１６によって所定のマスクパターンが設定される。なお、レジスタ１０６１のビット数は任意で良いが、以下の説明においては８ビットのレジスタを用いた例について説明する。
【００５４】
マスク処理部１０６は、レジスタ１０６１に設定されたマスクパターンに従ってクロックＣＬＫ３をマスクすることにより、記憶部１０７２の読み出しクロックであるとともに、信号処理部１０７５及びバスＩ/Ｆ１０７６の動作クロックでもあるクロックＣＬＫ２を生成する。例えば、マイクロコンピュータ１１６によって、図７（ａ）に示すような８ビットのマスクパターンが設定された場合に、マスク処理部１０６は、マスクパターンが「１」の部分に対応したクロックＣＬＫ３をそのまま出力させ、「０」の部分に対応したクロックＣＬＫ３をマスクする。この結果、マスク処理部１０６からは、図７（ｂ）に示すようにして、クロックＣＬＫ３の一部が欠けたクロックＣＬＫ２が出力される。
【００５５】
このように、本実施形態では、マスクパターンを適宜設定することにより、ＰＬＬを用いなくとも任意の周波数のクロックＣＬＫ２を生成することが可能である。なお、クロックＣＬＫ３を高速にする程、クロックＣＬＫ２の周波数をより細かに制御することが可能である。
【００５６】
本実施形態では、このようなクロックＣＬＫ２を用いて、撮像装置の動作モードに応じた速度での撮像データの信号処理を可能とする。このために、クロックＣＬＫ２の周波数が、並び替え部１０５から出力される撮像データのチャンネル当たりのデータ量に応じた周波数となるようにマスクパターンを設定する。この詳細については後述する。
【００５７】
前処理部１０７は、分周器１０７１と、記憶部１０７２と、書き込み制御部１０７３と、読み出し制御部１０７４と、信号処理部１０７５と、バスインターフェース（Ｉ/Ｆ）１０７６とを有している。
【００５８】
分周器１０７１は、シリパラ変換部１０４から入力されたクロックＣＬＫ１を分周したクロックＣＬＫ１−１を出力する。このクロックＣＬＫ１−１は記憶部１０７２における書き込みクロックであるとともに、書き込み制御部１０７３の動作クロックとなる。なお、ここでのクロックＣＬＫ１−１はクロックＣＬＫ１をそのまま出力する、即ち分周比１の場合も含まれるものである。
【００５９】
記憶部１０７２は、例えばＳＲＡＭ（Static RAM）で構成され、並び替え部１０５で並び替えられた撮像データが記憶される。この記憶部１０７２は、書き込み制御部１０７３からの書き込み信号がイネーブルとなったときに撮像データが書き込まれ、読み出し制御部１０７４からの読み出し信号がイネーブルとなったときに撮像データが読み出される。
【００６０】
ここで、第１の実施形態における記憶部１０７２は、撮像データの入出力ポートを２つ有するデュアルポートＳＲＡＭを想定している。この場合、記憶部１０７２の異なるポートに書き込みクロックＣＬＫ１−１と読み出しクロックＣＬＫ２とをそれぞれ入力して、書き込みクロックＣＬＫ１−１に同期した撮像データの書き込みと読み出しクロックＣＬＫ２に同期した撮像データの読み出しとを同時に行うことが可能である。
【００６１】
書き込み制御部としての機能を有する書き込み制御部１０７３は、シリパラ変換部１０４から同期信号ＶＤ２又はＨＤ２が入力された場合に、書き込みクロックＣＬＫ１−１に同期して記憶部１０７２に対する書き込み信号をイネーブル又はディスエーブルとすることにより、並び替え部１０５から記憶部１０７２への撮像データの書き込みを制御する。ここで、書き込み制御部１０７３は、撮像装置の動作モードに基づいて並び替え部１０５から出力される撮像データの有効位置を識別し、この有効位置に対応した撮像データが１画素分ずつ記憶部１０７２に書き込まれるように書き込み信号のイネーブル又はディスエーブルの切り替えを行う。なお、並び替え部１０５において撮像データの有効位置を識別し、この識別結果に従って書き込み信号をイネーブル又はディスエーブルの切り替えを行うようにしても良い。
【００６２】
読み出し制御部としての機能を有する読み出し制御部１０７４は、同期信号ＶＤ２又はＨＤ２が入力された場合に、読み出しクロックＣＬＫ２に同期して読み出し信号をイネーブル又はディスエーブルとすることにより、記憶部１０７２から有効位置に対応した１画素分ずつの撮像データの読み出しを制御する。
【００６３】
信号処理部１０７５は、クロックＣＬＫ２に同期して、記憶部１０７２から読み出された有効部分に対応した撮像データに対してシェーディング補正やノイズ低減処理等の前処理を施す。バスＩ/Ｆ１０７６は、信号処理部１０７５から入力される撮像データを記憶できるバッファメモリを有している。このバッファメモリに撮像データが記憶される毎に、バスＩ/Ｆ１０７６は、クロックＣＬＫ２、ＣＬＫ３にそれぞれ同期して、バス１０８に対して撮像データの転送要求を行う。バス１０８によって転送が許可された場合に、バスＩ/Ｆ１０７６はバス１０８に撮像データを入力する。
【００６４】
次に、図６で示すマスク処理部１０６、前処理部１０７の動作について図８のタイミングチャートを参照して説明する。
【００６５】
まず、シリパラ変換部１０４でＬＶＤＳデータに含まれる同期信号を示すコードから垂直同期信号ＶＤ２又は水平同期信号ＨＤ２が復元され、復元された同期信号ＶＤ２又はＨＤ２が書き込み制御部１０７３及び読み出し制御部１０７４にそれぞれ入力されることにより、書き込み制御部１０７３及び読み出し制御部１０７４において撮像データの１フレーム又は１ラインの処理の開始が認識される。
【００６６】
垂直同期信号ＶＤ２又は水平同期信号ＨＤ２の入力を受けて、書き込み制御部１０７３は、現在の撮像装置の動作モードに応じて決定される並び替え部１０５のチャンネル当たりの撮像データのデータ量に従って並び替え後の撮像データの有効位置を識別する。そして、書き込み制御部１０７３は、クロックＣＬＫ１−１をカウントして並び替え部１０５から有効位置に対応した撮像データが出力されるタイミングで書き込み信号をイネーブルとする。これにより、図６に示すようにして、記憶部１０７２には有効位置に対応した撮像データＰｉｘ１〜Ｐｉｘ７が１画素ずつ順次書き込まれる。
【００６７】
また、現在の撮像装置の動作モードに応じて決定される並び替え部１０５のチャンネル当たりの撮像データのデータ量に従って、マイクロコンピュータ１１６は、マスク処理部１０６のレジスタ１０６１にマスクパターンを設定する。
【００６８】
例えば、図５（ａ）に示すような並び替えが行われる場合には、上述したように、クロックＣＬＫ１の４サイクルにつき４回だけ有効位置に対応した撮像データが出力される。この場合の並び替え部１０５のチャンネル当たりのデータ量は４画素/４クロックとなる。したがって、このデータ量よりも遅いタイミングで撮像データを読み出せば、撮像データの読み出しが撮像データの書き込みを追い越すことがなく、有効位置に対応した撮像データの正しい信号処理が可能となる。そして、このような読み出しを行うためのクロックＣＬＫ２の周波数は、クロックＣＬＫ１の４サイクルにつき４回だけ撮像データを読み出せる周波数以下とすれば良い。例えば、クロックＣＬＫ１が１００ＭＨｚ、クロックＣＬＫ３が１５０ＭＨｚであるとすると、クロックＣＬＫ２の周波数/クロックＣＬＫ３の周波数＝（４/４×１００）/１５０＝０.６６である。実際のクロックＣＬＫ２の周波数は、クロックＣＬＫ３の周波数との比が０.６６以下となるようにすれば良い。例えば、レジスタ１０６１に８ビットのマスクパターンを設定できるとすると、クロックＣＬＫ３が８個入力されるのに対してクロックＣＬＫ２は８（個）×０.６６＝５.２８個よりも少ない数だけ出力されれば良い。したがって、小数点以下を無視して、例えばマスクパターンを「００１１０１１１」（８個のうちで５個有効にする）とする。なお、このマスクパターンにおける「１の位置」は重要ではなく、「１の個数」が重要である。したがって、例えば、マスクパターンとして「０００１１１１１」等としても良い。このようなマスクパターンに従って生成されたクロックＣＬＫ２に同期して、記憶部１０７２から撮像データの読み出しを行うことで、並び替え部１０５に記憶されている有効位置に対応した撮像データを１画素ずつ正しく読み出すことが可能となる。
【００６９】
また、図５（ｂ）に示すような並び替えが行われる場合には、クロックＣＬＫ１の８サイクルにつき２回だけ有効位置に対応した撮像データが出力される。この場合の並び替え部１０５のチャンネル当たりのデータ量は４画素/８クロックとなる。したがって、クロックＣＬＫ２の周波数/クロックＣＬＫ３の周波数＝（４/８×１００）/１５０＝０.６６となり、クロックＣＬＫ３が８個入力されるのに対してクロックＣＬＫ２は８（個）×０.６６＝５.２８個よりも少ない数だけ出力されれば良い。このため、例えばマスクパターンを「００１１０１１１」とすることで、記憶部１０７２に記憶された撮像データを正しく読み出すことが可能となる。
【００７０】
図５（ｃ）の場合、図５（ｄ）の場合も同様の考え方に従ってマスクパターンを設定できる。図５（ｃ）の場合には、クロックＣＬＫ２の周波数/クロックＣＬＫ３の周波数＝（２/４×１００）/１５０＝０.３３となり、クロックＣＬＫ３が８個入力されるのに対してクロックＣＬＫ２は８（個）×０.３３＝２.６４個よりも少ない数だけ出力されれば良い。したがって、例えばマスクパターンを「０００１０００１」とする。また、図５（ｄ）の場合には、クロックＣＬＫ２の周波数/クロックＣＬＫ３の周波数＝（２/２×５０）/１５０＝０.３３となり、クロックＣＬＫ３が８個入力されるのに対してクロックＣＬＫ２は８（個）×０.３３＝２.６４個よりも少ない数だけ出力されれば良い。したがって、例えばマスクパターンを「０００１０００１」とする。
【００７１】
読み出し制御部１０７４は、クロックＣＬＫ２が入力されたタイミングで読み出し信号をイネーブルとする。これにより、図６に示すようにして、記憶部１０７２からクロックＣＬＫ２に同期したタイミングで有効位置に対応した撮像データが１画素ずつ順次読み出される。
【００７２】
信号処理部１０７５は、記憶部１０７２からクロックＣＬＫ２に同期したタイミングで読み出される撮像データをクロックＣＬＫ２に同期したタイミングで順次処理する。このようにして信号処理部１０７５は、動作モードに応じた速度で信号処理を行うことが可能となる。
【００７３】
以上説明したように、本実施形態においては、マスク処理部１０６において、発信器１１９からのクロックＣＬＫ３をマスクすることにより、ＰＬＬを用いずに任意の周波数のクロックＣＬＫ２を生成している。そして、撮像装置の動作モードに応じて変化する並び替え部１０５のチャンネル当たりの撮像データのデータ量に基づいて、クロックＣＬＫ２を生成するためのマスクパターンを設定することにより、クロックＣＬＫ１に同期して高速で転送されてくる撮像データを、撮像装置の動作モードに応じた周波数のクロックＣＬＫ２に同期させて正しく信号処理することが可能である。
【００７４】
また、本実施形態においては、クロックＣＬＫ２の生成にＰＬＬを用いる必要がないため、動作モードの変化に応じて直ちにクロックＣＬＫ２を生成することが可能である。このため、動作モードが突然変更されるような状況であっても対応可能である。
【００７５】
さらに、本実施形態においては、記憶部１０７２にデュアルポートＳＲＡＭを用いることにより、並び替え部１０５からの１画素ずつの撮像データの書き込みと信号処理部１０７５への１画素ずつの撮像データの読み出しとをそれぞれ異なるクロックに同期させて同時に行うことが可能である。
【００７６】
ここで、上述の例においては、クロックＣＬＫ２を生成するために用いる基準のクロックＣＬＫ３をマイクロコンピュータ１１６のシステムクロックと兼用させている。これに限らず、クロックＣＬＫ３としてクロックＣＬＫ１を用いるようにしても良い。
【００７７】
また、図６で示した例では、記憶部１０７２への撮像データの書き込み順と記憶部１０７２からの撮像データの読み出し順とを一致させるようにしている。しかしながら、記憶部１０７２への撮像データの書き込み順と記憶部１０７２からの撮像データの読み出し順とを異ならせるようにしても良い。このような読み出しは撮像素子１０３１から得られた同じ色の撮像信号を混合する画素混合の場合に有効である。
【００７８】
さらに、図６の例はシリパラ変換部１０４から入力されてくる４チャンネルの撮像データを並び替え部１０５において１チャンネルの撮像データに並び替える場合の構成を示している。これに対し、並び替え部１０５において２チャンネルの撮像データに並び替える場合には記憶部１０７２の数を２個に増やせば良い。同様に、並び替え部１０５において３チャンネル以上の撮像データに並び替える場合であっても、並び替え後のチャンネル数に応じて記憶部１０７２の数を増やせば良い。これらの場合であっても、クロックＣＬＫ２の生成の仕方等は１チャンネルの並び替えの場合と同様である。
【００７９】
また、本実施形態ではシリパラ変換後の撮像データを並び替え部１０５において並び替えているが、この並び替え部１０５は省略しても良い。
【００８０】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。上述の第１の実施形態においては、記憶部１０７２にデュアルポートＲＡＭを用いており、１つの記憶部１０７２に書き込みクロックＣＬＫ１−１と読み出しクロックＣＬＫ２とを同時に入力して撮像データの１画素ずつの書き込みと読み出しとを同時に実行できるようにしている。これに対し、第２の実施形態は、撮像データの入出力ポートを１つのみ有するシングルポートＳＲＡＭを用いて第１の実施形態と同等の効果を得られるようにしたものである。
【００８１】
図９は、第２の実施形態におけるマスク処理部１０６、前処理部１０７の詳細な構成を示した図である。なお、図９も図６と同様、シリパラ変換部１０４から入力されてくる４チャンネルの撮像データを並び替え部１０５において１チャンネルの撮像データに並び替える場合の構成を示している。
【００８２】
ここで、図９において図６と同一の構成については図６と同一の参照符号を付すことで説明を省略する。即ち、図９においては、記憶部１０７２ａと記憶部１０７２ｂの２個の記憶部で１組となっており、これらの記憶部がそれぞれ記憶制御部１０７８ａ、記憶制御部１０７８ｂによって個別に制御される点が図６と異なる。また、これらの記憶部及び記憶制御部に入力するクロックを切り替え部１０７７ａ及び１０７７ｂによって切り替え可能になされている点も図６と異なる。
【００８３】
記憶部１０７２ａ、記憶部１０７２ｂはそれぞれシングルポートＲＡＭを想定している。記憶制御部１０７８ａは記憶部１０７２ａにおける撮像データの書き込みと読み出しの両方を制御する。また、記憶制御部１０７８ｂは記憶部１０７２ｂにおける撮像データの書き込みと読み出しの両方を制御する。
【００８４】
切り替え部１０７７ａ、１０７７ｂは記憶部１０７２ａ及び１０７２ｂと記憶制御部１０７８ａ及び１０７８ｂのうちで撮像データを書き込む側の記憶部及び記憶制御部に対してクロックＣＬＫ１−１を入力するとともに、記憶部１０７２ａ及び１０７２ｂと記憶制御部１０７８ａ及び１０７８ｂのうちで撮像データを読み出す側の記憶部及び記憶制御部に対してクロックＣＬＫ２−１又は２−２を入力する。この入力するクロックの切り替えは撮像データのライン単位に行う。
【００８５】
ここで、クロックＣＬＫ２−１又は２−２はクロックＣＬＫ２と同一のものであり、第１の実施形態と同様にして撮像装置の動作モードに応じた周波数となるように生成される。
【００８６】
次に、第２の実施形態における記憶部１０７２ａ、１０７２ｂの動作について図１０のタイミングチャートを参照して説明する。第１の実施形態においても説明したように、並び替え部１０５において並び替えられた撮像データは、水平同期信号ＨＤ２の入力毎にクロックＣＬＫ１−１（クロックＣＬＫ１も含む）に同期して１画素ずつ出力される。第２の実施形態においては、記憶部１０７２ａ、１０７２ｂにおける撮像データの書き込み及び読み出しを撮像データの１ライン分を単位として行う。これは、記憶部１０７２ａ、１０７２ｂがシングルポートＳＲＡＭを想定しており、撮像データの書き込みと読み出しを１画素単位で交互に行うのが困難なためである。
【００８７】
したがって、まず、記憶部１０７２ａに撮像データを書き込むべく、切り替え部１０７７ａは記憶部１０７２ａと記憶制御部１０７８ａにクロックＣＬＫ１−１を入力する。これを受けて、記憶制御部１０７８ａはクロックＣＬＫ１−１に同期して書き込み信号をイネーブルとする。これにより、記憶部１０７２ａに１ライン分の撮像データが順次書き込まれる。
【００８８】
記憶部１０７２ａに１ライン分の撮像データが書き込まれた後、切り替え部１０７７ａは記憶部１０７２ａと記憶制御部１０７８ａにクロックＣＬＫ２−１を入力する。これを受けて、記憶制御部１０７８ａはクロックＣＬＫ２−１に同期して読み出し信号をイネーブルとする。これにより、記憶部１０７２ａからは１ライン分の撮像データが順次読み出される。その後、信号処理部１０７５において１ライン目の撮像データに対する前処理が行われる。
【００８９】
記憶部１０７２ａからの撮像データの読み出し中に次の２ライン目の撮像データが並び替え部１０５から出力される。この２ライン目の撮像データは、記憶部１０７２ａに書き込むことができないため、記憶部１０７２ｂに撮像データを書き込むべく、切り替え部１０７７ｂは記憶部１０７２ｂと記憶制御部１０７８ｂにクロックＣＬＫ１−１を入力する。これを受けて、記憶制御部１０７８ｂはクロックＣＬＫ１−１に同期して書き込み信号をイネーブルとする。これにより、記憶部１０７２ｂに２ライン目の１ライン分の撮像データが順次書き込まれる。
【００９０】
記憶部１０７２ｂに１ライン分の撮像データが書き込まれた後、切り替え部１０７７ｂは記憶部１０７２ｂと記憶制御部１０７８ｂにクロックＣＬＫ２−２を入力する。これを受けて、記憶制御部１０７８ｂはクロックＣＬＫ２−２に同期して読み出し信号をイネーブルとする。これにより、記憶部１０７２ｂからは２ライン目の１ライン分の撮像データが順次読み出される。その後、信号処理部１０７５において２ライン目の撮像データに対する前処理が行われる。
【００９１】
以後も同様にして、並び替え部１０５から奇数ライン目の撮像データが出力された場合には記憶部１０７２ａを用いて撮像データの書き込み及び読み出しを行い、並び替え部１０５から偶数ライン目の撮像データが出力された場合には記憶部１０７２ｂを用いて撮像データの書き込み及び読み出しを行う。このようにして、シングルポートＳＲＡＭを用いた構成で第１の実施形態と同様の効果を得ることが可能となる。
【００９２】
以上説明したような第２の実施形態の構成を用いても第１の実施形態と同様にＰＬＬを用いることなく任意の周波数のクロックＣＬＫ２、２−１、２−２を生成して、撮像装置の動作モードに応じた信号処理を行うことが可能である。また、デュアルポートＳＲＡＭを１個用いるよりも、シングルポートＳＲＡＭを２個用いたほうが回路規模を小さくできるという効果もある。
【００９３】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００９４】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００９５】
１０１…レンズ、１０２…シャッタ絞り、１０３…撮像部、１０４…シリパラ変換部、１０５…並び替え部、１０６…マスク処理部、１０７…前処理部、１０８…バス、１０９…フレームメモリ、１１０…画像処理部、１１１…圧縮伸長処理部、１１２…メモリインターフェース（Ｉ/Ｆ）、１１３…記録媒体、１１４…表示制御部、１１５…表示部、１１６…マイクロコンピュータ、１１７…操作部、１１８…Ｆｌａｓｈメモリ、１１９…発信器、１０３１…撮像素子、１０３２…アナログ処理部、１０３３…アナログ/デジタル（Ａ/Ｄ）変換部、１０３４，１０３６…タイミングジェネレータ（ＴＧ）、１０３５…ＰＬＬ、１０３７…発信器、１０３８…パラシリ変換部、１０６１…レジスタ、１０７１…分周器、１０７２，１０７２ａ，１０７２ｂ…記憶部、１０７３…書き込み制御部、１０７４…読み出し制御部、１０７５…信号処理部、１０７６…バスインターフェース（Ｉ/Ｆ）、１０７８ａ，１０７８ｂ…記憶制御部、１０７７ａ，１０７７ｂ…切り替え部
【特許請求の範囲】
【請求項１】
撮像信号を出力する撮像素子と、
複数の転送チャンネルを用いて前記撮像信号をシリアル転送する転送部と、
前記転送部の複数の転送チャンネルからシリアル転送された撮像信号を記憶する記憶部と、
前記記憶部に記憶された撮像信号に対して信号処理を施す信号処理部と、
前記転送部によってシリアル転送される撮像信号に同期した第１のクロックに同期して、前記転送部から前記記憶部への前記撮像信号の書き込みを制御する書き込み制御部と、
前記信号処理部を動作させるための第２のクロックに同期して、前記記憶部から前記信号処理部への前記撮像信号の読み出しを制御する読み出し制御部と、
前記転送部から前記記憶部へ転送される前記撮像信号のデータ量に応じた周波数となるように前記第２のクロックを生成するクロック生成部と、
を具備することを特徴とする撮像装置。
【請求項２】
前記クロック生成部は、前記撮像信号のデータ量に応じた所定のパターンで第３のクロックに対してマスク処理を施して前記第２のクロックを生成することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第２のクロックと前記第３のクロックとは同期したクロックであることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記記憶部は、前記撮像信号の入出力ポートを２つ有するデュアルポートＲＡＭであり、
前記書き込み制御部は前記記憶部の一方の入出力ポートを用いて前記撮像信号の書き込みを制御し、前記読み出し制御部は前記記憶部の他方の入出力ポートを用いて前記撮像信号の読み出しを制御することを特徴とする請求項１乃至３の何れか１項に記載の撮像装置。
【請求項５】
前記記憶部は前記撮像信号の入出力ポートを１つ有する複数のシングルポートＲＡＭであり、
前記撮像信号を書き込むシングルポートＲＡＭについては前記書き込み制御部による前記撮像信号の書き込みがなされるように前記第１のクロックを選択し、前記撮像信号を読み出すシングルポートＲＡＭについては前記読み出し制御部による前記撮像信号の読み出しがなされるように前記第２のクロックを選択するように切り替える切り替え部をさらに具備することを特徴とする請求項１乃至３の何れか１項に記載の撮像装置。
【請求項６】
前記複数のシングルポートＲＡＭはそれぞれライン単位で前記撮像信号が順次書き込まれるとともに、ライン単位で前記撮像信号が順次読み出されることを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記第３のクロックとして、前記第１のクロックを用いることを特徴とする請求項２に記載の撮像装置。
【請求項８】
前記所定のパターンは、当該撮像装置の動作モードに応じて変更されることを特徴とする請求項２に記載の撮像装置。
【請求項９】
前記動作モードは、前記撮像素子を用いて静止画像を撮影するための静止画撮影モード、前記撮像素子を用いて動画像を撮影するための動画撮影モード、前記撮像素子を用いて得られる動画像をスルー画表示するためのスルー画表示モード、前記撮像素子を用いて得られる撮像信号に基づいて合焦制御を行うためのイメージャＡＦモードの何れかを含むことを特徴とする請求項８に記載の撮像装置。
【請求項１０】
前記動作モードが前記静止画撮影モードの場合の前記所定パターンを用いて生成される第２のクロックの周波数は、前記動作モードが前記動画撮影モード、前記スルー画表示モード、前記イメージャＡＦモードの場合の前記所定パターンを用いて生成される第２のクロックの周波数よりも高いことを特徴とする請求項９に記載の撮像装置。
【請求項１１】
前記転送部による前記シリアル転送の際に用いられる転送チャンネルの数が前記動作モードに応じて変更されることを特徴とする請求項８乃至１０の何れか１項に記載の撮像装置。
【請求項１２】
前記転送部は、ＬＶＤＳ伝送方式により前記シリアル転送を行うことを特徴とする請求項１乃至１１の何れか１項に記載の撮像装置。
【請求項１】
撮像信号を出力する撮像素子と、
複数の転送チャンネルを用いて前記撮像信号をシリアル転送する転送部と、
前記転送部の複数の転送チャンネルからシリアル転送された撮像信号を記憶する記憶部と、
前記記憶部に記憶された撮像信号に対して信号処理を施す信号処理部と、
前記転送部によってシリアル転送される撮像信号に同期した第１のクロックに同期して、前記転送部から前記記憶部への前記撮像信号の書き込みを制御する書き込み制御部と、
前記信号処理部を動作させるための第２のクロックに同期して、前記記憶部から前記信号処理部への前記撮像信号の読み出しを制御する読み出し制御部と、
前記転送部から前記記憶部へ転送される前記撮像信号のデータ量に応じた周波数となるように前記第２のクロックを生成するクロック生成部と、
を具備することを特徴とする撮像装置。
【請求項２】
前記クロック生成部は、前記撮像信号のデータ量に応じた所定のパターンで第３のクロックに対してマスク処理を施して前記第２のクロックを生成することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第２のクロックと前記第３のクロックとは同期したクロックであることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記記憶部は、前記撮像信号の入出力ポートを２つ有するデュアルポートＲＡＭであり、
前記書き込み制御部は前記記憶部の一方の入出力ポートを用いて前記撮像信号の書き込みを制御し、前記読み出し制御部は前記記憶部の他方の入出力ポートを用いて前記撮像信号の読み出しを制御することを特徴とする請求項１乃至３の何れか１項に記載の撮像装置。
【請求項５】
前記記憶部は前記撮像信号の入出力ポートを１つ有する複数のシングルポートＲＡＭであり、
前記撮像信号を書き込むシングルポートＲＡＭについては前記書き込み制御部による前記撮像信号の書き込みがなされるように前記第１のクロックを選択し、前記撮像信号を読み出すシングルポートＲＡＭについては前記読み出し制御部による前記撮像信号の読み出しがなされるように前記第２のクロックを選択するように切り替える切り替え部をさらに具備することを特徴とする請求項１乃至３の何れか１項に記載の撮像装置。
【請求項６】
前記複数のシングルポートＲＡＭはそれぞれライン単位で前記撮像信号が順次書き込まれるとともに、ライン単位で前記撮像信号が順次読み出されることを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記第３のクロックとして、前記第１のクロックを用いることを特徴とする請求項２に記載の撮像装置。
【請求項８】
前記所定のパターンは、当該撮像装置の動作モードに応じて変更されることを特徴とする請求項２に記載の撮像装置。
【請求項９】
前記動作モードは、前記撮像素子を用いて静止画像を撮影するための静止画撮影モード、前記撮像素子を用いて動画像を撮影するための動画撮影モード、前記撮像素子を用いて得られる動画像をスルー画表示するためのスルー画表示モード、前記撮像素子を用いて得られる撮像信号に基づいて合焦制御を行うためのイメージャＡＦモードの何れかを含むことを特徴とする請求項８に記載の撮像装置。
【請求項１０】
前記動作モードが前記静止画撮影モードの場合の前記所定パターンを用いて生成される第２のクロックの周波数は、前記動作モードが前記動画撮影モード、前記スルー画表示モード、前記イメージャＡＦモードの場合の前記所定パターンを用いて生成される第２のクロックの周波数よりも高いことを特徴とする請求項９に記載の撮像装置。
【請求項１１】
前記転送部による前記シリアル転送の際に用いられる転送チャンネルの数が前記動作モードに応じて変更されることを特徴とする請求項８乃至１０の何れか１項に記載の撮像装置。
【請求項１２】
前記転送部は、ＬＶＤＳ伝送方式により前記シリアル転送を行うことを特徴とする請求項１乃至１１の何れか１項に記載の撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２８３６７１（Ｐ２０１０−２８３６７１Ａ）
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願番号】特願２００９−１３６３９６（Ｐ２００９−１３６３９６）
【出願日】平成２１年６月５日（２００９．６．５）
【出願人】（５０４３７１９７４）オリンパスイメージング株式会社 (2,647)
【Ｆターム（参考）】
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願日】平成２１年６月５日（２００９．６．５）
【出願人】（５０４３７１９７４）オリンパスイメージング株式会社 (2,647)
【Ｆターム（参考）】
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