欠陥解析システム、記録媒体、欠陥解析方法、及び工程管理方法
【課題】 短時間で致命率を算出することができ、且つその算出精度を高めることができる欠陥解析システム、記録媒体、欠陥解析方法、及び工程管理方法を提供すること。
【解決手段】 シリコン（半導体）ウエハに対して行われる複数の工程のうちの一つの工程によってシリコンウエハに新たに発生した新規欠陥を抽出するステップＳ１と、新規欠陥の個数を計数するステップＳ２と、新規欠陥の個数を計数した後に、シリコンウエハ１の上に第１、第２一層目銅配線（導電パターン）１１ａ、１１ｂを形成して、ボルテージコントラスト法により新規欠陥と位置が一致する銅配線１１ａ、１１ｂの不良箇所の個数を計数するステップＳ３と、新規欠陥と不良箇所のそれぞれの個数の計数値を用いて、上記一つの工程における新規欠陥の致命率RFを算出するステップＳ４とを有することを特徴とする欠陥解析方法による。
【解決手段】 シリコン（半導体）ウエハに対して行われる複数の工程のうちの一つの工程によってシリコンウエハに新たに発生した新規欠陥を抽出するステップＳ１と、新規欠陥の個数を計数するステップＳ２と、新規欠陥の個数を計数した後に、シリコンウエハ１の上に第１、第２一層目銅配線（導電パターン）１１ａ、１１ｂを形成して、ボルテージコントラスト法により新規欠陥と位置が一致する銅配線１１ａ、１１ｂの不良箇所の個数を計数するステップＳ３と、新規欠陥と不良箇所のそれぞれの個数の計数値を用いて、上記一つの工程における新規欠陥の致命率RFを算出するステップＳ４とを有することを特徴とする欠陥解析方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、欠陥解析システム、記録媒体、欠陥解析方法、及び工程管理方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置は、シリコンウエハに対して成膜工程やエッチング工程等の様々な工程を行うことにより作製されるが、その各々の工程では、塵の付着といった欠陥がシリコンウエハに入る場合が多々ある。半導体装置の製造工程では、このような欠陥が最終的な歩留まりにどのような影響を与えるかを把握することにより、半導体装置の生産性が低下しないように工程を管理する必要がある。
【０００３】
そのような工程管理方法の一例が特許文献１に開示されている。以下に、特許文献１の工程管理方法について、図１、図２を参照して説明する。図１は、従来例に係る工程管理方法について説明する模式図であり、各工程Ａ〜Ｄにおいて欠陥を検出するための欠陥検出器から出力された画像（ウエハマップ）１０１〜１０４を連ねて示した図である。
【０００４】
図１に示されるように、工程Ａ〜Ｄではそれぞれ欠陥１０５〜１０８が検出されるが、例えば欠陥１０６は、工程Ｂより前の工程Ａでは検出されず、工程Ｂを行ったことによって新たに発生した欠陥であり、新規欠陥と呼ばれる。これ以外の欠陥１０５、１０７、１０８も、それぞれ工程Ａ、Ｃ、Ｄにおける新規欠陥である。
【０００５】
新規欠陥１０５〜１０８は、その全てが工程Ｄの後にも残るというわけではなく、その一部のみが工程Ｄに残る。更に、工程Ｄの後に残った新規欠陥１０５〜１０８のうち、そのうちの一部のみが歩留まりに影響を与える。つまり、新規欠陥１０５〜１０８は、出来上がりの半導体装置の電気的特性を規格外にして不良にするものと、電気的特性には大きく影響せずに良、不良には無関係のものとに分類されることになる。そして、ある工程の新規欠陥が出来上がりの半導体装置を不良とする確率をその新規欠陥の致命率と呼ぶ。
【０００６】
図２（ａ）は、工程Ｂにおけるウエハマップ１０２の平面図であり、出来上がりの半導装置の電気的特性が規格内に収まって良品となるチップを白抜きの四角で示し、特性が規格外となって不良品となるチップをハッチングで示している。
【０００７】
このようなチップを、(i)新規欠陥１０６無し・良品、(ii)新規欠陥１０６無し・不良品、(iii)新規欠陥１０６有り・良品、(iv)新規欠陥１０６有り・不良品に分類すると、図２（ｂ）のようになる。
【０００８】
特許文献１では、このような分類を行い、工程Ｂにおける新規欠陥６の致命率の百分率を次の式（１）のように算出している。
【０００９】
【数１】
【特許文献１】特開平１１−２６４７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、ある工程における新規欠陥の中には、ウエハマップの面内に均一に現れず、ウエハマップの一部分に局在して現れる欠陥がある。例えば、エッチング工程では、エッチングレートの均一性が悪いために、ウエハの周辺におけるエッチレートが他の部分よりも低く、ウエハ周辺でのコンタクトホールが未開口になる場合がある。図１の工程Ａがそのエッチング工程であるとすると、図３（ａ）に示すように、工程Ａの新規欠陥（コンタクトホール未開口）１０５がウエハマップ１０２の周囲に局在する。
【００１１】
また、CVD等の成膜工程において、装置の不具合によってウエハの中心付近にのみ塵が付着する場合がある。図１の工程Ｂがこの成膜工程であるとすると、図３（ａ）のように、工程Ｂの新規欠陥（塵）１０６がウエハマップ１０２の中心付近に局在することになる。
【００１２】
図３（ａ）の例では、工程Ａの新規欠陥１０５、すなわちコンタクトホールの未開口は、最終的な半導体装置を確実に不良にするため、新規欠陥１０５のあるチップが全て不良となり、歩留まりに大きなインパクトを持つ。
【００１３】
一方、工程Ｂの新規欠陥１０６は、塵の付着であり、塵のサイズが小さければ歩留まりにそれほどインパクトを与えない。従って、新規欠陥１０６のあるチップの全てが不良とはならず、その一部のみが不良となる。
【００１４】
このような場合、図２と同じ手順に従って各チップを既述の(i)〜(iv)の種類に分類すると図３（ｂ）のようになる。
【００１５】
ところが、式（１）を用いて図３（ｂ）の場合の致命率の百分率を求めると−１５０％となってしまい、実現不可能な負の値となってしまう。
【００１６】
このように、特許文献１の方法では、歩留まりに大きなインパクトを持つ新規欠陥１０５の面内分布と、歩留まりにそれ程インパクトの無い新規欠陥１０６の面内分布とが大きくことなる場合、致命率を正確に算出することが困難となる。
【００１７】
また、特許文献１の第７実施形態には、ウエハマップの面内で特定の分布をしている新規欠陥の致命率を求めている。しかし、図４に示すように、工程Ｂにおける新規欠陥１０６が、ウエハマップ１０２の周辺に多いものの、中央付近にも散在している場合、特定の分布をしている部分とそうでない部分との線引きが困難であり、正確な致命率が算出できない。
【００１８】
しかも、新規欠陥１０６が全てのチップに出ている場合、既述の(i)新規欠陥１０６無し・良品、及び(ii)新規欠陥１０６無し・不良品のカテゴリーに分類されるチップの数が０となるので、式（１）で致命率を算出できなくなってしまう。
【００１９】
更に、この方法では、チップが不良であるか否かを判定するために、工程Ａ〜Ｅのすべてが終了した後に、半導体装置に対して電気的なテストを行うので、致命率を算出するまでに長時間を必要とし、致命率を各工程に遂次フィードバックするのが難しい。
【００２０】
本発明の目的は、短時間で致命率を算出することができ、且つその算出精度を高めることができる欠陥解析システム、記録媒体、欠陥解析方法、及び工程管理方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の一観点によれば、半導体ウエハの欠陥を検出して少なくとも該欠陥の位置データを出力する検査装置と、前記半導体ウエハの上に形成された導電パターンの不良箇所をボルテージコントラスト法により検出する走査型電子顕微鏡と、前記検査装置の前記位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出し、該新規欠陥の個数を計数し、前記新規欠陥と位置が一致する前記不良箇所の個数を計数し、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて前記一つの工程における前記新規欠陥の致命率を算出する制御部とを有する欠陥解析システムが提供される。
【００２２】
また、本発明の別の観点によれば、検査装置が出力する半導体ウエハの欠陥の位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、前記新規欠陥の個数を計数するステップと、走査型電子顕微鏡を使用したボルテージコントラスト法により、前記半導体ウエハの上に形成された導電パターンの不良箇所を検出し、前記新規欠陥と位置が一致する該不良箇所の個数を計数するステップと、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップとをコンピュータに実行させるプログラムが記録された記録媒体が提供される。
【００２３】
そして、本発明の更に別の観点によれば、半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、前記新規欠陥の個数を計数するステップと、前記新規欠陥の個数を計数した後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップとを有する欠陥解析方法が提供される。
【００２４】
本発明によれば、上記の複数の工程のうち、一つの工程における新規欠陥の個数を計数し、この新規欠陥と位置が一致する不良箇所の個数を計数するので、これら新規欠陥と不良箇所のそれぞれの個数用いて算出される致命率は、上記の一つの工程のみの影響を受け、これ以外工程の影響は受けない。
【００２５】
従って、上記の一つの工程以外で発生した新規欠陥の分布や、その新規欠陥が歩留まりに与えるインパクトの大きさ等に影響を受けることなく、上記一つの工程における致命率が精度良く算出される。
【００２６】
また、ボルテージコントラスト法により導電パターンを検査した後にその致命率がすぐさま算出されるので、特許文献１のように半導体装置を完成させてから電気的テストを行う場合と比較して、致命率を算出するのに要する時間を短縮することができる。
【００２７】
そして、致命率としては、例えば不良箇所の新規欠陥に対する割合が採用される。このような致命率は、その定義から負になることが無いので、本発明では特許文献１と比較して致命率の算出精度が高められる。
【００２８】
しかも、上記した一つの新規欠陥が半導体ウエハの全面に出ており、各チップに少なくとも一個の新規欠陥が存在する場合、既述のように特許文献１では致命率を算出できないが、上記した本発明における定義によればこの場合でも致命率を算出することができる。
【００２９】
そして、本発明の他の特徴によれば、半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップとを有する工程管理方法が提供される。
【００３０】
特許文献１では半導体装置が完成させた後に電気的なテストを施して致命率を算出しているが、本発明では、ボルテージコントラスト法により導電パターンを検査した後にその致命率がすぐさま算出されるので、算出した致命率をリアルタイムに各工程にフィードバックすることが可能となる。その結果、致命率が悪いために良品チップが不足になると予測された場合、各工程に新しい製品用半導体ウエハを投入することで、良品チップの生産性を高めることできる。
【発明の効果】
【００３１】
以上説明したように、本発明によれば、複数の工程のうち、一つの工程における新規欠陥の個数を計数し、この新規欠陥と位置が一致する不良箇所の個数を計数するので、一つの工程以外で発生した新規欠陥の影響を受けずに、上記一つの工程における致命率を算出することができる。
【００３２】
また、不良箇所の新規欠陥に対する割合を致命率として採用するので、致命率が負にならず、致命率の算出精度を高めることができる。
【００３３】
更に、ボルテージコントラスト法により導電パターンを検査した後にその致命率がすぐさま算出されるので、算出した致命率をリアルタイムに各工程にフィードバックすることで、良品チップの生産性を高めることできる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
【００３５】
（１）第１実施形態
LSI等の半導体装置は、シリコン（半導体）ウエハに対して成膜工程やエッチング工程等の様々な工程を行うことにより作製されるが、それぞれの工程において配線等の導電パターンに不良箇所が発生する場合がある。そこで、本実施形態では、そのような不良箇所が存在しているか否かを確認するため、TEG(Test Element Group)と呼ばれる試験用の小領域をシリコンウエハに形成する。
【００３６】
以下に、このTEGの作製方法について説明する。図５〜図８は、本実施形態で使用されるTEGを作製するのに行われる工程を順に示す断面図である。
【００３７】
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００３８】
まず、シラン（SiH4）を反応ガスとして使用するプラズマCVD法（化学的気相成長法）によりシリコンウエハ１の上に第１層間絶縁膜２として二酸化シリコン膜を厚さ約６５０nmに形成した後、フォトリソグラフィ法によりこの第１層間絶縁膜２をパターニングして、シリコンウエハ１に至る深さの第１、第２ホール２ａ、２ｂを形成する。
【００３９】
次に、この第１、第２ホール２ａ、２ｂ内と第１層間絶縁膜２の上とに、スパッタ法によりTiN膜を厚さ１０nmに形成してそれをグルー膜３とする。さらに、六フッ化タングステンを反応ガスとして使用するCVD法によりグルー膜３の上にタングステン膜４を形成し、このタングステン膜４で第１、第２ホール２ａ、２ｂを埋め込む。
【００４０】
その後に、第１層間絶縁膜２の上の余分なグルー膜３とタングステン膜４とをCMP法（化学機械研磨法）により研磨して除去する。その結果、グルー膜３とタングステン膜４とは、第１、第２ホール２ａ、２ｂの中にのみ第１、第２導電性プラグ５ａ、５ｂとして残されることになる。
【００４１】
以下では、このCMP工程のことをＡ工程と呼ぶことにする。
【００４２】
次に、図５（ｂ）に示すように、例えば減圧化学的気相成長法（Low Pressure CVD）により窒化シリコン膜を厚さ約３０nmに形成してそれをキャップ膜６とする。なお、窒化シリコン膜に代えて、シリコンカーバイド（SiC）膜をキャップ膜６として形成してもよい。以下、この工程をＢ工程と呼ぶ。
【００４３】
続いて、図６（ａ）に示すように、塗布型低誘電率材料であるSiLK（ダウ・ケミカル社製）をキャップ膜６の上にスピンコートした後、ベーク、キュアすることにより、厚さが
約１３０nm程度で比誘電率が２．６程度の低誘電率の第２層間絶縁膜７を形成する。以下、この工程をＣ工程と呼ぶ。
【００４４】
次いで、図６（ｂ）に示すように、フォトレジストを第２層間絶縁膜７の上に形成した後、そのフォトレジストを露光、現像することにより、平面形状が櫛歯状の第１窓８ａと、後述するコンタクトチェーンの配線形状を有する第２窓８ｂとを備えたレジストパターン８を形成する。以下、この工程をＤ工程と呼ぶ。
【００４５】
続いて、図７（ａ）に示すように、レジストパターン８をマスクにして第２層間絶縁膜７とキャップ膜６とをエッチングすることにより、第１配線溝７ａと、複数の第２配線溝７ｂとを形成する。各配線溝７ａ、７ｂのうち、第１配線溝７ａと一部の第２配線溝７ｂの底部には、それぞれ第１、第２導電性プラグ５ａ、５ｂの上面が露出する。以下、この工程をＥ工程と呼ぶ。
【００４６】
次に、図７（ｂ）に示すように、バリアメタル膜９としてスパッタ法によりTiN膜を厚さ１０nmに形成する。なお、TiN膜に代えて、Ta膜やTaN膜をバリアメタル膜９として形成してよい。以下、この工程をＦ工程と呼ぶ。
【００４７】
次いで、図８（ａ）に示すように、バリアメタル膜９の上に不図示の銅シード層をスパッタ法により形成した後、この銅シード層の上に電解銅めっき膜１０を形成して、この電解銅めっき膜１０により第１、第２配線溝７ａ、７ｂを完全に埋め込む。以下、この工程をＧ工程と呼ぶ。
【００４８】
続いて、図８（ｂ）に示すように、第２層間絶縁膜７の上の余分なバリアメタル膜９と電解銅めっき膜１０とをCMP法により研磨して除去する。その結果、バリアメタル膜９と電解銅めっき膜１０とは、第１、第２配線溝７ａ、７ｂの中にのみ第１、第２一層目銅配線（導電パターン）１１ａ、１１ｂとして残されることになる。以下、この工程をＨ工程と呼ぶ。
【００４９】
以上により本実施形態で使用されるTEGが完成したことになる。
【００５０】
図１０は、上記の一層目配線１１ａ、１１ｂのうち、第１一層目銅配線１１ａの平面図である。これに示されるように、第１一層目銅配線１１ａは櫛歯状に形成される。
【００５１】
なお、上記のTEGを構成する一層目銅配線１１ａ、１１ｂをチップのどこに形成するかは特に限定されない。図１２（ａ）〜（ｃ）は、一層目銅配線１１ａ、１１ｂTEGの形成領域の例について示す平面図である。
【００５２】
各配線１１ａ、１１ｂは、図１２（ａ）に示すように、デバイスチップ５０の一部領域５０ａに形成してもよい。又は、図１２（ｂ）に示すように、デバイスチップとは別に検査専用チップ５１をシリコンウエハ１に設け、この検査専用チップ５１の一部領域５１ａに各配線１１ａ、１１ｂを形成してもよい。或いは、図１２（ｃ）に示すように、デバイスチップ５０間のスクライブ領域５２の一部領域５２ａに各配線１１ａ、１１ｂを形成してもよい。
【００５３】
さらに、配線の層数も一層に限定されず、図９に示すような多層配線構造であってもよい。
【００５４】
図９のような多層配線構造を得るには、まず、第２層間絶縁膜７と第１、第２一層目銅配線１１ａ、１１ｂのそれぞれの上に、既述のSiLKを用いて低誘電率の第３層間絶縁膜１２を厚さ約４５０nm程度に形成する。続いて、デュアルダマシン法を用いることにより、第１一層目銅配線１１ａの上の第３層間絶縁膜１２に第３ホール１２ａと第３配線溝１２ｃを形成すると共に、第２一層目銅配線１１ｂの上の第３層間絶縁膜１２に第４ホール１２ｂと第４配線溝１２ｄとを形成する。
【００５５】
続いて、各ホール１２ａ、１２ｂ内と各配線溝１２ｃ、１２ｄのそれぞれの中と第３層間絶縁膜１２の上面に、TiN膜よりなるバリアメタル膜と電解銅めっき膜とを形成した後、CMP法によりこれらの膜を第３層間絶縁膜１２の上面から除去し、第３、第４ホール１２ａ、１２ｂの中に第３、第４導電性プラグ１３ａ、１３ｂとして残すと共に、第３、第４配線溝１２ｃ、１２ｄの中に第１、第２二層目銅配線１３ｃ、１３ｄとして残す。
【００５６】
この後は、第３層間絶縁膜１２、第３、第４導電性プラグ１３ａ、１３ｂ、及び第１、第２二層目銅配線１３ｃ、１３ｄの形成方法を更に４回繰り返して行い、図９に示すような多層配線構造を完成させる。この例では、第４〜第７層間絶縁膜１４、１６、１８、２０が積層され、デュアルダマシン法により、その各々に４層目〜７層目銅配線１５ｂ、１５ｃ、１７ｃ、１７ｄ、１９ｂ、１９ｃ、２１ｃ、２１ｄが埋め込まれると共に、上下の配線を接続する導電性プラグ１３ｃ、１７ａ、１７ｂ、１９ａ、２１ａ、２１ｂが埋め込まれる。
【００５７】
図１１は、上記した各層の銅配線のうち、第２一層目銅配線１１ｂと第２二層目銅配線１３ｄの平面図である。同図に示されるように、これらの銅配線１１ｂ、１３ｄは、第４導電性プラグ１３ｂを介して一列にチェーン状に連なっているが、このような配線パターンはコンタクトチェーンと呼ばれる。
【００５８】
（２）第２実施形態
次に、上記のようなTEGが形成されたシリコンウエハ１の欠陥を解析する欠陥解析システムについて説明する。
【００５９】
図１３は、本実施形態に係る欠陥解析システムの構成図である。
【００６０】
この欠陥解析システム４０は、検査装置４２、SEM(Scanning Electron Microscope:走査型電子顕微鏡)４３、及び制御部４１に大別される。
【００６１】
このうち、検査装置４２は、既述したTEGの層間絶縁膜や銅配線層における塵、パターン不良、しみ、及びスクラッチ（引っかき傷）等の欠陥を光学的に検出し、その欠陥の種類データ、サイズデータ、及び位置データとを含む欠陥情報信号SDを制御部４１に出力する。検査装置４２の測定原理は特に限定されない。例えば、レーザ光や白色光をウエハ１に照射し、その反射光の画像信号を各チップ毎に得て、隣り合うチップの画像信号の差信号から欠陥を検出する「Die to Die検査」を採用しても良い。或いは、既述した櫛歯状の第１一層目銅配線層１１ａや、コンタクトチェーンを構成する第２一層目銅配線１１ｂのように、決まったパターンを反復して得られたパターンについては、反射光の画像信号から繰り返しパターンに相当する信号を減算することにより欠陥を検出する「アレイ検査」を採用してもよい。
【００６２】
上記した「Die to Die検査」や「アレイ検査」を行う検査装置としては、例えば、ケーエルエー・テンコール株式会社製の「AIT1,2,3」、「ステルス」や、株式会社日立ハイテクノロジーズ社製の「IS26」、「IS27」がある。
【００６３】
また、この検査装置には第１モニタ４２ａが付属しており、適当な変換ソフトによって欠陥情報信号SDを変換して可視化された画像がその第１モニター４２ａに写される。その画像は、ウエハを示す円内に欠陥を擬似的に描画してなり、ウエハマップと呼ばれる。
【００６４】
制御部４１は、例えば半導体工場内の工程管理用のコンピュータであり、上記の検査装置４２からの欠陥情報信号SDを受け、それを欠陥検査結果ファイル４５の形でRAM等の記憶部４１ａに格納する。欠陥検査結果ファイル４５のフォーマットは特に限定されない。例えば、図１４に示すように、欠陥の位置データSL、種類データSK、及び大きさデータSSを用いてウエハ毎にマップ４５ｂを作成し、それにウエハの識別番号IDを付けて欠陥検査結果ファイル４５としてもよい。
【００６５】
また、記憶部４１ａには、CD-ROM等の記録媒体４４に記録された欠陥解析プログラムがローディングされ、使用の際には、制御部４１がその欠陥解析プログラムを参照し、後述の欠陥解析を実行することになる。なお、上記の記録媒体４４には、後述の各実施形態に係る欠陥解析方法や工程管理方法等のプログラムが記録されている。
【００６６】
一方、SEM４３は、制御部４１の欠陥検査結果ファイル４５を参照して、ボルテージコントラスト法により、このファイル４５によって示される欠陥の位置の導電パターンに電気的な不良箇所があるか否かを検出する。
【００６７】
ボルテージコントラスト法とは、導電パターンに電子線を照射して帯電させることにより、帯電量に応じた電位を導電パターンに持たせ、電位によって二次電子の発生率が異なってSEM像の明るさが変わることを利用して、導電パターンに断線等の欠陥があるか否かを検出するものである。
【００６８】
図１５（ａ）は、図９に示した第３層間絶縁膜１２に配線溝１２ｃ、１２ｄを形成する際に使用するレジストパターン６０をSEM４３で観察して得られた像であり、そのレジストパターン６０には塵６１が付着している。
【００６９】
一方、図１５（ｂ）は、上記のレジストパターン６０を除去し、コンタクトチェーンを構成する第２二層目銅配線１３ｄ（図９参照）を形成した後に、SEM４３を使用して図１５（ａ）と同じ領域をボルテージコントラスト法により観察して得られた像である。この像において、明るく見える第２二層目銅配線１３ｄは、第２導電性プラグ５ｂ（図９参照）を通じてシリコンウエハ１と同じ接地電位になっている部分である。一方、暗く見える第２二層目銅配線１３ｄは、第４導電性プラグ１３ｂのコンタクト不良等によって浮遊電位となっている部分である。このように、ボルテージコントラスト法では、像の明暗によって導電パターンに発生した断線等の不良箇所を検出することができる。
【００７０】
また、図１０で示した櫛歯状の第１一層目銅配線１１ａをこのボルテージコントラスト法で観察すると、断線している箇所から先の配線１１ａが暗く見え、それにより配線１１ａに断線があるか否かを確認することができる。
【００７１】
図１３のSEM４３では、このようなボルテージコントラスト法で判明した導電パターンの不良箇所の位置信号SFを制御部４１に出力する。
【００７２】
また、このSEM４３には、検査装置４２と同様に第２モニタ４３ａが付属しており、検査が行われた導電パターン等のSEM像がその第２モニタ４３ａに映し出される。
【００７３】
（３）第３実施形態
次に、上記の欠陥解析システム４０を使用した欠陥解析方法について、図１６を参照しながら説明する。図１６は、本実施形態に係る欠陥解析方法を示すフローチャートである。
【００７４】
この欠陥解析方法においては、シリコンウエハ１に対して行われる複数の工程のうちの一つの工程で発生した新規欠陥がチップを不良にせしめる確率、すなわち致命率を算出する。複数の工程のどの工程における致命率を算出するかは特に限定されない。本実施形態では、図５〜８で説明したＡ〜Ｈ工程のうち、Ｅ工程、すなわち配線溝７ａ、７ｂの形成工程で発生した新規欠陥の致命率を算出する。
【００７５】
まず、図１６のステップＳ１では、Ｅ工程を終了したシリコンウエハ１を検査装置４２で検査し、得られた欠陥情報信号SDを制御部４１の記憶部４１ａに格納する。その後、制御部４１では、この欠陥情報信号SDに基づいて、Ｅ工程で新たに発生した欠陥を新規欠陥として抽出する。
【００７６】
新規欠陥の抽出の仕方は特に限定されないが、例えば一つ前のＤ工程における欠陥情報信号SDと、上記のＥ工程における欠陥情報信号SDとを参照することにより、Ｅ工程によって発生した欠陥のなかから、Ｄ工程で発生していた欠陥の近傍を除く領域に発生した欠陥のみを抽出し、それを新規欠陥とするのが好ましい。
【００７７】
また、この場合の近傍としては、検査装置４２で測定される欠陥の位置の測定誤差の範囲を採用するのが好ましい。このようにすると、Ｄ工程で発生してＥ工程まで残存する欠陥（キャリーオーバーした欠陥）が新規欠陥の候補から外れるので、Ｅ工程の新規欠陥を精度良く抽出することができる。
【００７８】
なお、上記の測定誤差の範囲は、典型的には半径４０μmの円内に収まる。
【００７９】
次いで、ステップＳ２に移行し、制御部４１において、ステップＳ１で得られた新規欠陥の個数Xを計数する。
【００８０】
続いて、既述のＦ〜Ｈ工程を行い、第１、第２一層目銅配線１１ａ、１１ｂを形成した後、ステップＳ３に移行する。そのステップＳ３では、SEM４３が制御部４１の欠陥検査結果ファイル４５を参照しながら、ステップＳ１で抽出された新規欠陥と位置が一致する一層目銅配線１１ａ、１１ｂをボルテージコントラスト法により検査する。そして、これにより一層目銅配線１１ａ、１１ｂに不良箇所が見つかった場合、その不良箇所の位置信号SFがSEM４３から制御部４１に出力される。制御部４１では、この位置信号SFに基き、ステップＳ１で見つかった新規欠陥と位置が一致する一層目銅配線１１ａ、１１ｂの不良箇所の個数Yを計数する。
【００８１】
次に、ステップＳ４に移行し、
【００８２】
【数２】
により、不良箇所の個数Yの新規欠陥の個数Xに対する割合を致命率RFとして算出する。
【００８３】
以上により、Ｅ工程の新規欠陥によってチップが不良となる確率、即ち致命率RFが求まったことになる。
【００８４】
なお、上記のステップＳ３では、ステップＳ１で見つかった新規欠陥の位置にある一層目銅配線１１ａ、１１ｂをSEM４３で測定したが、新規欠陥があまりに多い場合、この測定に長時間を要する恐れがある。そこで、この場合は、ステップＳ１で見つかった新規欠陥の中から一部の新規欠陥のみをサンプリングして、その新規欠陥と位置が一致するような一層目銅配線１１ａ、１１ｂの不良箇所を得ることにより、SEM４３における測定時間を短縮させるのが好ましい。
【００８５】
更に、一枚のシリコンウエハを使用するのではなく、１ロットのシリコンウエハを使用し、全ウエハの不良箇所の個数の和をYとし、全ウエハの新規欠陥の個数をXとして、上記した式（１）に従って致命率RFを算出してもよい。このようにすると、致命率RFの母数が大きくなるので、致命率RFの統計的な信頼性を高めることができる。
【００８６】
また、上記ではＡ〜Ｈ工程のうちのＥ工程における致命率を算出したが、上記と同様の方法を採用してＡ〜Ｄ、Ｆ〜Ｈ工程の致命率を算出してもよい。図１７は、その致命率を算出する際に用いる新規欠陥の個数をＡ〜Ｈ工程のそれぞれについてグラフ化した図である。
【００８７】
以上説明した本実施形態によれば、新規欠陥の個数Xと、ボルテージコントラスト法により発見された不良箇所の個数Yとを用いて、式（２）に従って致命率RFを極めて容易に算出することができる。
【００８８】
図１８は、Ｅ工程での新規欠陥のみを示すウエハマップの一例であり、黒丸で表された新規欠陥が２０個検出された場合を示している。そして、図１９は、ボルテージコントラスト法により得られたシリコンウエハ１のSEM像であり、白丸で表された１２個の不良箇所が存在する場合を示している。図１８、図１９の例では、上記の式（２）に従い、致命率RFを12/20 = 0.6と容易に求めることができる。
【００８９】
しかも、本実施形態によれば、図１６のステップＳ２においてＡ〜Ｈ工程のうちのＥ工程のみの新規欠陥の個数Xを計数し、ステップＳ３において、この新規欠陥と位置が一致する不良箇所の個数Yを計数するので、これらX、Yを用いて算出される致命率RFは、Ｅ工程のみの影響を受け、これ以外のＡ〜Ｄ、Ｆ〜Ｈ工程の影響は受けない。そのため、例えばＡ工程の新規欠陥が歩留まりにインパクトがあり、その新規欠陥がシリコンウエハ１の周辺に多く分布し、Ｅ工程で発生した新規欠陥が歩留まりにインパクトが少なく、シリコンウエハ１の中央付近に多く分布する場合でも、得られた致命率RFはＥ工程のみを反映したものとなり、特許文献１よりも正確な致命率を算出することができる。
【００９０】
更に、この致命率RFは、その定義から負になることが無いので、特許文献１と比較して精度良く致命率を算出することが可能となる。
【００９１】
また、Ｅ工程の新規欠陥がシリコンウエハ１の全面に出ており、各チップに少なくとも一個の新規欠陥が存在する場合、既述のように特許文献１では致命率を算出できないが、本実施形態における定義によればこの場合でも致命率を算出することができる。
【００９２】
そして、本実施形態では、半導体装置を完成させなくてもステップＳ４において致命率RFを算出することができる。従って、半導体装置を完成させた後に電気的なテストを施して致命率を算出する特許文献１と比較して、本実施形態では致命率を算出するのに要する時間を短縮することができる。
【００９３】
（４）第４実施形態
上記した第３実施形態では、欠陥のサイズに着目しなかったが、本実施形態のようにサイズ毎に致命率を算出してもよい。この場合、制御部４２は、ステップＳ１で得られた欠陥情報信号SDに含まれる欠陥のサイズデータを基にし、記述のステップＳ４において、新規欠陥のサイズ毎に致命率RFを算出する。
【００９４】
例えば、サイズが０．５μm以上の新規欠陥がＥ工程において１５個あり、ボルテージコントラスト法によってそのうちの１０個が不良箇所であると判明した場合、式（２）によれば、この新規欠陥の致命率が10/15=0.667となる。
【００９５】
更に、新規欠陥のサイズを１μm以上、１．５μm以上とし、それぞれについて致命率を求めると、表１のようになる。
【００９６】
【表１】
表１から理解されるように、サイズが大きい程チップへの影響が大きくなり、致命率が増加する。
【００９７】
更に、１μm以上の欠陥では致命率が１になっているので、新規欠陥のうちサイズが１μm以上の欠陥はそのチップを必ず不良にすることになり、１μm以上の欠陥は歩留まりを必ず低下させることになるので、半導体装置の製造工程の管理上１μm欠陥は見逃すことができないということがわかる。
【００９８】
なお、表１では、新規欠陥のサイズを０．５μm毎に区切ったが、この間隔を変更したり、必要に応じて不等間隔に区切ってもよい。
【００９９】
或いは、上記のように具体的なサイズの値によってではなく、大、中、小といった大雑把な区分のそれぞれに応じて致命率RFを算出してもよい。
【０１００】
更に、サイズに代えて、サイズと正の相関のある指標、例えば検査装置４２が計測する新規欠陥の散乱光強度毎に致命率RFを算出するようにしてもよい。
【０１０１】
なお、上記した新規欠陥のサイズは、光学的な欠陥装置４２が算出するものであって、電子顕微鏡のようにサイズの測定精度が高い装置で実測する場合とは異なる値になることがある。
【０１０２】
（５）第５実施形態
第４実施形態では、新規欠陥のサイズ毎に致命率を算出した。これに代えて、本実施形態では、塵、パターン不良、しみ、及びスクラッチ（引っかき傷）等の新規欠陥の種類毎に致命率を算出する。この場合、制御部４２は、第３実施形態のステップＳ１で得られた欠陥情報信号SDに含まれる欠陥の種類データSKを基にし、既述のステップＳ４において、新規欠陥の種類毎に致命率RFを算出する。
【０１０３】
例えば、Ｅ工程において新規欠陥が２０個検出され、そのうちの１０個が塵、３個がパターン不良、５個がしみ、２個がスクラッチであったとする。そして、ボルテージコントラスト法でこれらの新規欠陥を測定した結果、塵による１０個の新規欠陥のうちの８個、パターン不良による３個の新規欠陥のうちの３個、しみによる５個の新規欠陥のうちの１個、及びスクラッチによる２個の新規欠陥のうちの０個に不良箇所が発見されたとする。この場合、それぞれの種類毎の致命率は、塵が8/10で0.8、パターン不良が2/2で1、しみが1/5で0.2、スクラッチが0/2で0となる。
【０１０４】
これにより、新規欠陥の種類によって致命率がどう変わるのかを把握することができる。
【０１０５】
（６）第６実施形態
第４、５実施形態では、新規欠陥のサイズや種類毎に致命率RFを算出した。これに対し、本実施形態では、次の工程への残り易さ（キャリーオーバのされ易さ）によって新規欠陥を区分し、その区分毎に致命率RFを算出する。
【０１０６】
これを行うには、例えば、Ａ〜Ｈ工程の全てを終了した後に、Ｅ工程の新規欠陥の中から、次のＦ工程の後に残ったものを抽出し、抽出された新規欠陥の致命率RFを既述のステップＳ４において算出する。これにより、Ｅ工程の新規欠陥のうち、Ｆ工程まで残った欠陥の致命率RFを算出することができる。同様に、上記のＥ工程の新規欠陥の中から、Ｅ工程の二つ後のＧ工程の後に残ったものを抽出することにより、Ｅ工程の新規欠陥の中でＦ工程まで残った欠陥の致命率RFを算出することができる。
【０１０７】
このようにして得られた致命率RFの例を表２に示す。
【０１０８】
【表２】
これにより、ある一つの工程で発見された新規欠陥の致命率RFを、後の工程への残り易さ毎に算出することが可能となる。
【０１０９】
（７）第７実施形態
次に、上記の第３実施形態で得られた致命率RFを用いて不良チップの数を予測する工程管理方法について、図２０を参照しながら説明する。図２０は、本実施形態に係る工程管理方法を示すフローチャートである。
【０１１０】
まず最初のステップＳ５では、複数のチップが多面取りされる製品用シリコンウエハに対して上記のＥ工程を行った後、検査装置４２においてその製品用シリコンウエハの欠陥を検出し、これにより得られた欠陥情報信号SDを制御部４１の記憶部４１ａに記憶させる。記憶部４１ａには、Ｅ工程よりも前の工程、例えばＤ工程を終了した後の欠陥情報信号SDが格納されており、制御部４１ａは、これらＥ工程とＤ工程のそれぞれの欠陥情報信号SDを使用して、既述のステップＳ１の処理を行うことにより、Ｅ工程において製品用シリコンウエハに新規に発生した新規欠陥を抽出する。
【０１１１】
次いで、ステップＳ６に移行し、制御部４１において、ステップＳ５で抽出されたＥ工程の新規欠陥の個数を計数する。
【０１１２】
続いて、ステップＳ７に移行して、既述のステップＳ４で算出された致命率RFと、ステップＳ５で計数された新規欠陥の個数とに基づいて、Ｅ工程における新規欠陥が原因で製品用ウエハに発生すると予測される不良チップの総数Fallを算出する。
【０１１３】
不良チップFallの総数を算出するステップＳ７の処理内容は特に限定されないが、本実施形態では図２１に示すフローに従って処理を行う。
【０１１４】
まず、ステップＳ８において、製品用シリコンウエハの全チップのうち、チップ内における新規欠陥の個数がｎ個（ｎ∈N：自然数）となったチップの総数Mnを計数する。この計数処理は、既述のステップＳ５において記憶部４１ａに格納されていた欠陥情報信号SDを使用して制御部４１自身が行う。
【０１１５】
次いで、ステップＳ９に移行して、
【０１１６】
【数３】
により、Ｅ工程における新規欠陥が原因でチップ内にn個の欠陥が発生して不良となる不良チップの個数の期待値Fnを制御部４１が算出する。
【０１１７】
続いて、ステップＳ１０に移行して、
【０１１８】
【数４】
により、前記不良チップの総数Fallを算出し、一連の処理を終了する。
【０１１９】
次に、このステップＳ８〜Ｓ１０で算出される値の一例について説明する。
【０１２０】
図２２は、ステップＳ５で取得した欠陥情報信号SDを可視化して得られたウエハマップの一例を示す平面図であり、Ｅ工程の新規欠陥を黒丸で示してある。また、以下では、第１実施形態で説明した図１８、図１９の例のように、致命率RFが0.6であるとする。
【０１２１】
この場合、図２２に示されるように、新規欠陥の個数が１個のチップの総数M1は14、新規欠陥の個数が２個のチップの総数M2は2、そして新規欠陥の個数が３個のチップの総数M3は1である。従って、式（３）によれば、チップ内に１個の欠陥が発生して不良となる不良チップの期待値F1は14チップ×0.6=8.4チップ、チップ内に２個の欠陥が発生して不良となる不良チップの期待値F2は2チップ×(1-0.4×0.4)=1.68チップ、チップ内に３個の欠陥が発生して不良となる不良チップの期待値F3は1チップ×(1-0.4×0.4×0.4)=0.936チップとなる。
【０１２２】
従って、Ｅ工程における新規不良が原因でこの製品ウエハに発生すると予測される不良チップの総数は、式（４）に従い、8.4チップ+1.68チップ+0.936チップ=11.016チップとなる。
【０１２３】
なお、本実施形態は上記に限定されない。例えば、上記のＥ工程の他に、Ａ〜Ｄ、Ｆ〜Ｈ工程における不良チップの総数を上記と同様に求め、それらを加算することにより、複数の工程（Ａ〜Ｈ工程）を通して発生する不良チップの総数を算出するようにしてもよい。
【０１２４】
或いは、一つの工程（例えばＥ工程）において製品用シリコンウエハを１ロット処理した後、上記の総数Fallをその１ロットの全ての製品用シリコンウエハについて算出して加算することにより、Ｅ工程における新規欠陥が原因で不良となると予測される不良チップの１ロットにおける総数を算出するようにしてもよい。この場合、Ｅ工程だけでなく、上記の総数FallをＡ〜Ｈの工程のそれぞれについて算出して加算することにより、これらの工程を通った１ロットの製品用シリコンウエハに発生すると予測される不良チップの総数を得てもよい。
【０１２５】
また、製品用シリコンウエハの不良にならないと予測されるチップ内に存在する新規欠陥については、それを欠陥と見做さなくてもよい。
【０１２６】
（８）第８実施形態
実際の半導体工場では客先に納入すべきチップ（半導体装置）の個数が予め決められている。しかし、チップが完成する前にその歩留まりを予め予測しておかないと、全ての工程を終了後にチップの個数が不足していると初めて分かる場合があり、客先へのチップの納入時期が遅れてしまうことがある。
【０１２７】
そこで、本実施形態では、第７実施形態で求めた１ロットで発生する不良チップの総数に基づき、上記の歩留まりを次のように予め予測する。図２３は、本実施形態に係る工程管理方法について示すフローチャートである。
【０１２８】
まず、図２３のステップＳ１５において、１ロットの製品シリコンウエハにおける総チップ数から、第６実施形態で求めた不良チップの該１ロットにおける総数を減算することにより、一つの工程、例えばＥ工程を終了した後の１ロットの製品ウエハにおいて良品になると予測される良品チップの総数を算出する。
【０１２９】
次に、ステップＳ１６に移行し、良品チップの総数が予定の数、例えば客先への納入個数よりも不足するか否かを判断する。
【０１３０】
そして、ステップＳ１６において、良品チップの総数が予定よりも不足していない（ＮＯ）と判断された場合は、特に何も行わずに工程管理を終了する。
【０１３１】
一方、ステップＳ１６において、良品チップの総数が予定よりも不足している（ＹＥＳ）と判断された場合は、ステップＳ１７に移行し、Ｄ工程まで終了していて不足分の良品チップを補うだけのロット数の製品用シリコンウエハをＥ工程に新たに投入する。
【０１３２】
これによれば、Ａ〜Ｈ工程の全ての工程を終了する前に、ステップＳ１６において良品チップ数が足りているか否かを判断するので、足りないと判断された場合にすぐさま不足分のチップを補うことができ、半導体工場の生産性が高められ、客先へのチップの納入が遅れるのを防止することができる。
【０１３３】
（９）第９実施形態
本実施形態に係る工程管理方法では、致命率RFを複数の工程（Ａ〜Ｈ工程）のそれぞれについて算出することにより、新規欠陥が不良チップの数に与える影響の大きさを複数の工程間で比較する。致命率RFの算出方法は第３実施形態と同様であり、得られた致命率RFの一例をまとめると次の表３のようになる。
【０１３４】
【表３】
表３の例では、Ｄ工程における致命率RFが最も高く、Ｄ工程の新規欠陥が歩留まりに大きなインパクトを与えることが分かる。
【０１３５】
続いて、一枚の製品ウエハに対してＡ工程〜Ｈ工程を行い、第７実施形態のステップＳ５に従って、各工程で発生した新規欠陥を抽出する。その新規欠陥の個数Nをまとめると、例えば表４のようになる。
【０１３６】
【表４】
次に、各工程における新規欠陥の個数Nと致命率RFとの積を算出することにより、各工程における新規欠陥が原因で発生すると予測される不良チップの数を各工程毎に算出すると、表５のようになる。
【０１３７】
【表５】
表５から明らかなように、不良チップ数は、Ｅ、Ｃ、Ｂ、Ａ、Ｄ、Ｆと降順になっている。
【０１３８】
表４の新規欠陥の数だけに着目したのではＦ工程が歩留まりに最もインパクトがあるように見えてしまうが、表５のように不良チップまで算出すると、歩留まりに最もインパクトがあるのがＥ工程であることが判明し、歩留まり向上させるために改善が求められる工程に優先順位をつけることができる。
【０１３９】
その後、Ａ〜Ｈ工程のうち、不良チップ数が最も悪いＥ工程に対して改善を行うことにより、チップの歩留まりを向上させることができる。
【０１４０】
上記のＥ工程に対して行われる改善としては、例えば、Ｅ工程で使用される半導体装置の保守作業が上げられる。その保守作業では、例えば塵の個数を減らすべく、チャンバのクリーニング等が行われる。
【０１４１】
（１０）第１０実施形態
第８実施形態では、Ａ〜Ｈ工程のそれぞれに対して不良チップ数を求め、歩留まり向上させるために改善が求められる工程に優先順位をつけた。これに対し、本実施形態では、一枚の製品ウエハの全チップに対し、そのチップが不良となる期待値を算出する。図２４は、本実施形態に係る工程管理方法を示すフローチャートである。
【０１４２】
例えば、第７実施形態で説明した方法により各工程の致命率RFが次の表６のように求まっている場合を考える。
【０１４３】
【表６】
まず、図２４のステップＳ１１において、第７実施形態のステップＳ５と同様の方法を採用し、一つの工程（例えばＥ工程）において第iチップに発生した新規欠陥の個数Niを求める。
【０１４４】
次いで、ステップＳ１２に移行して、上記の新規欠陥が原因で製品用シリコンウエハの第iチップが不良となる期待値fiを、
【０１４５】
【数５】
により求める。
【０１４６】
続いて、ステップＳ１３に移行し、上記の期待値fiを複数の工程（Ａ〜Ｈ工程）の全てにおいて算出して加算することにより、これらの工程を経た後に第iチップが不良となる期待値Fiを算出する。
【０１４７】
その後、ステップＳ１４に移行し、上記のFiを全てのチップに対し算出して加算することにより、製品用シリコンウエハに発生すると予測される不良チップの総数Fallを算出する。
【０１４８】
例えば、致命率が表６で与えられている場合、上記の期待値Fiと不良チップの総数Fallは次の表７のようになる。
【０１４９】
【表７】
このような方法を採用することにより、不良チップの総数Fallを簡単に算出することができる。
【０１５０】
以下に、本発明の特徴について付記する。
【０１５１】
（付記１） 半導体ウエハの欠陥を検出して少なくとも該欠陥の位置データを出力する検査装置と、
前記半導体ウエハの上に形成された導電パターンの不良箇所をボルテージコントラスト法により検出する走査型電子顕微鏡と、
前記検査装置の前記位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出し、該新規欠陥の個数を計数し、該新規欠陥と位置が一致する前記不良箇所の個数を計数し、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて前記一つの工程における前記新規欠陥の致命率を算出する制御部と、
を有することを特徴とする欠陥解析システム。
【０１５２】
（付記２） 前記制御部は、前記不良箇所の前記新規欠陥に対する割合を前記致命率として算出することを特徴とする付記１に記載の欠陥解析システム。
【０１５３】
（付記３） 検査装置が出力する半導体ウエハの欠陥の位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
走査型電子顕微鏡を使用したボルテージコントラスト法により、前記半導体ウエハの上に形成された導電パターンの不良箇所を検出し、前記新規欠陥と位置が一致する該不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
をコンピュータに実行させるプログラムが記録されたことを特徴とする記録媒体。
【０１５４】
（付記４） 前記致命率を算出するステップは、前記一つの工程の後の工程への前記新規欠陥の残り易さ毎に前記致命率を算出することを特徴とする付記３に記載の記憶媒体。
【０１５５】
（付記５） 複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記検査装置が出力する前記製品用半導体ウエハの欠陥の位置データに基づいて、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記チップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップとが記録されたことを特徴とする付記３に記載の記録媒体。
【０１５６】
（付記６） 複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記検査装置が出力する前記製品用半導体ウエハの欠陥の位置データに基づいて、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出し、第iチップに発生した新規欠陥の総数Niを求めるステップと、
前記新規欠陥が原因で前記製品用ウエハの第iチップが不良となる期待値fiを、
【０１５７】
【数６】
により求めるステップと、
前記期待値fiを前記複数の工程の全てにおいて算出して加算することにより、前記複数の工程を経た後に前記第iチップが不良となる期待値Fiを算出するステップと、
前記Fiを全てのチップに対し算出して加算することにより、前記製品ウエハに発生すると予測される不良チップの総数Fallを算出するステップとを有することを特徴とする付記３に記載の記憶媒体。
【０１５８】
（付記７） 半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を計数した後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
を有することを特徴とする欠陥解析方法。
【０１５９】
（付記８） 前記致命率を算出するステップにおいて、前記不良箇所の前記新規欠陥に対する割合を前記致命率として採用することを特徴とする付記７に記載の欠陥解析方法。
【０１６０】
（付記９） 光学式検査装置を用いて前記新規欠陥を検出し、走査型電子顕微鏡を用いて前記ボルテージコントラスト法を行うことを特徴とする付記７に記載の欠陥解析方法。
【０１６１】
（付記１０） 前記導電パターンとして櫛歯状のパターン、又はコンタクトチェーンを形成することを特徴とする付記７に記載の欠陥解析方法。
【０１６２】
（付記１１） 前記半導体ウエハのデバイスチップの一部領域、前記半導体ウエハの検査専用チップ内、又は前記半導体ウエハのスクライブ領域に前記導電パターンを形成することを特徴とする付記７に記載の欠陥解析方法。
【０１６３】
（付記１２） 前記新規欠陥のサイズ毎、又は種類毎に前記致命率を算出することを特徴とする付記７に記載の欠陥解析方法。
【０１６４】
（付記１３） 光学式欠陥検査装置を用いて前記新規欠陥を検出し、該光学式欠陥検査装置が計測する前記新規欠陥の散乱光強度毎に前記致命率を算出することを特徴とする付記７に記載の欠陥解析方法。
【０１６５】
（付記１４） ボルテージコントラスト法により前記導電パターンの不良箇所を検出するステップにおいて、全ての前記不良箇所の中から一部の不良箇所のみをサンプリングすることを特徴とする付記７に記載の欠陥解析方法。
【０１６６】
（付記１５） 前記新規欠陥を抽出するステップは、前記一つの工程によって発生した欠陥のなかから、前記一つの工程よりも前に行われた工程で発生した欠陥の近傍を除く領域に発生した欠陥を前記新規欠陥として抽出することを特徴とする付記７に記載の欠陥解析方法。
【０１６７】
（付記１６） 前記近傍として、前記新規欠陥の位置の測定誤差の範囲を採用することを特徴とする付記１５に記載の欠陥解析方法。
【０１６８】
（付記１７） 前記致命率を前記複数の工程のそれぞれについて算出することにより、前記新規欠陥が不良チップの数に与える影響の大きさを前記複数の工程間で比較することを特徴とする付記７に記載の欠陥解析方法。
【０１６９】
（付記１８） 半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップと
を有することを特徴とする工程管理方法。
【０１７０】
（付記１９） 前記不良チップの総数を算出するステップは、
前記新規欠陥の個数がn個となった前記チップの総数mを計数するステップと、
【０１７１】
【数７】
により、前記一つの工程における新規欠陥が原因でチップ内にn個の欠陥が発生して不良となる不良チップの個数の期待値Fnを算出するステップと、
【０１７２】
【数８】
により、前記不良チップの総数Fallを算出するステップと
を有することを特徴とする付記１８に記載の工程管理方法。
【０１７３】
（付記２０） 前記製品用ウエハの不良にならないと予測されるチップ内に存在する前記新規欠陥を欠陥と見做さないことを特徴とする付記１８に記載の工程管理方法。
【０１７４】
（付記２１） 前記一つの工程において前記製品用半導体ウエハを１ロット処理した後、前記総数Fallを前記１ロットの全ての前記製品用半導体ウエハについて算出して加算することにより、前記一つの工程における新規欠陥が原因で不良となると予測される不良チップの前記１ロットにおける総数を算出するステップを有することを特徴とする付記１９に記載の工程管理方法。
【０１７５】
（付記２２） 前記１ロットにおける総チップ数から、前記不良チップの該１ロットにおける総数を減算することにより、前記一つの工程を終了した後の前記１ロットの製品ウエハにおいて良品になると予測される良品チップの総数を算出するステップと、
前記良品チップの総数が予定の数よりも不足するか否かを判断するステップと、
前記良品チップの総数が予定の数よりも不足すると判断された場合、不足分の良品チップを補うだけのロット数の製品ウエハを前記一つの工程に投入するステップとを有することを特徴とする付記１８に記載の工程管理方法。
【０１７６】
（付記２３） 前記不良チップの総数Fallを前記複数の工程のそれぞれについて算出して加算することにより、前記１ロットの製品用半導体ウエハを前記複数の工程で処理した場合に発生すると予測される不良チップの総数を得ることを特徴とする付記１９に記載の工程管理方法。
【図面の簡単な説明】
【０１７７】
【図１】図１は、従来例に係る工程管理方法について説明する模式図である。
【図２】図２（ａ）は、半導体装置の製造工程の一工程で発生した新規欠陥を示すウエハマップの平面図であり、図２（ｂ）は、従来例に係る工程管理方法における致命率の算出方法を説明するための平面図である。
【図３】図３（ａ）は、半導体装置の製造工程において、新規欠陥の分布が二つの工程において異なる場合のウエハマップの平面図であり、図３（ｂ）は、図３（ａ）の分布の場合の、従来例に係る工程管理方法における致命率の算出方法を説明するための平面図である。
【図４】図４は、半導体装置の製造工程の一工程で発生した新規欠陥が、特定の分布をしているか否かを判断するのが困難な場合のウエハマップの平面図である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係るTEG（試験用の小領域）の製造方法を工程順に示す断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、本発明の第１実施形態に係るTEGの製造方法を工程順に示す断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１実施形態に係るTEGの製造方法を工程順に示す断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、本発明の第１実施形態に係るTEGの製造方法を工程順に示す断面図（その４）である。
【図９】図９は、本発明の第１実施形態に係る多層配線構造のTEGの製造方法を示す断面図である。
【図１０】図１０は、本発明の第１実施形態に係る第１一層目銅配線の平面図である。
【図１１】図１１は、本発明の第１実施形態に係る第２一層目銅配線と第２二層目銅配線の平面図である。
【図１２】図１２は、本発明の第１実施形態に係るTEGの形成領域の例について示す平面図である。
【図１３】図１３は、本発明の第２実施形態に係る欠陥解析システムの構成図である。
【図１４】図１４は、本発明の第２実施形態に係る欠陥解析システムで使用される欠陥検査結果ファイルの例を示す図である。
【図１５】図１５（ａ）は、本発明の第２実施形態において得られたSEM像を基にして描いた図であり、図１５（ｂ）は、本発明の第２実施形態においてボルテージコントラスト法によって得られた像を基にして描いた図である。
【図１６】図１６は、本発明の第３実施形態に係る欠陥解析方法を示すフローチャートである。
【図１７】図１７は、本発明の第３実施形態において致命率を算出する際に用いる新規欠陥の個数をＡ〜Ｈ工程のそれぞれについてグラフ化した図である。
【図１８】図１８は、本発明の第３実施形態において、Ｅ工程での新規欠陥のみを示すウエハマップの一例を示す平面図である。
【図１９】図１９は、本発明の第３実施形態において、ボルテージコントラスト法により得られたシリコンウエハのSEM像である。
【図２０】図２０は、本発明の第７実施形態に係る工程管理方法を示すフローチャートである。
【図２１】図２１は、本発明の第７実施形態において、不良チップの総数を算出する方法を示すフローチャートである。
【図２２】図２２は、本発明の第７実施形態において、欠陥情報信号SDを可視化して得られたウエハマップの一例を示す平面図である。
【図２３】図２３は、本発明の第８実施形態に係る工程管理方法を示すフローチャートである。
【図２４】図２４は、本発明の第９実施形態に係る工程管理方法を示すフローチャートである。
【符号の説明】
【０１７８】
１…シリコンウエハ、２…第１層間絶縁膜、２ａ、２ｂ…第１、第２ホール、３…グルー膜、４…タングステン膜、５ａ、５ｂ…第１、第２導電性プラグ、６…キャップ膜、７…第２層間絶縁膜、７ａ、７ｂ…第１、第２配線溝、８…レジストパターン、８ａ、８ｂ…第１、第２窓、９…バリアメタル膜、１０…電解銅めっき膜、１１ａ、１１ｂ…第１、第２一層目銅配線、１２…第３層間絶縁膜、１２ａ、１２ｂ…第３、第４ホール、１２ｃ、１２ｄ…第３、第４配線溝、１３ａ、１３ｂ…第３、第４導電性プラグ、１３ｃ、１３ｄ…第１、第２二層目銅配線、１４…第４層間絶縁膜、１６…第５層間絶縁膜、１８…第６層間絶縁膜、２０…第７層間絶縁膜、１５ｂ、１５ｃ…４層目銅配線、１７ｃ、１７ｄ…５層目銅配線、１９ｂ、１９ｃ…６層目銅配線、２１ｃ、２１ｄ…７層目銅配線、１３ｃ、１７ａ、１７ｂ、１９ａ、２１ａ、２１ｂ…導電性プラグ、４０…欠陥解析システム、４１…制御部、４２…検査装置、４２ａ…第１モニタ、４３…SEM、４３ａ…第２モニタ、４４…記録媒体、４５…欠陥検査結果ファイル、４５ｂ…マップ、５０…デバイスチップ、５０ａ…デバイスチップの一部領域、５１…検査専用チップ、５１ａ…検査専用チップの一部領域、５２…スクライブ領域、５２ａ…スクライブ領域の一部領域。
【技術分野】
【０００１】
本発明は、欠陥解析システム、記録媒体、欠陥解析方法、及び工程管理方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置は、シリコンウエハに対して成膜工程やエッチング工程等の様々な工程を行うことにより作製されるが、その各々の工程では、塵の付着といった欠陥がシリコンウエハに入る場合が多々ある。半導体装置の製造工程では、このような欠陥が最終的な歩留まりにどのような影響を与えるかを把握することにより、半導体装置の生産性が低下しないように工程を管理する必要がある。
【０００３】
そのような工程管理方法の一例が特許文献１に開示されている。以下に、特許文献１の工程管理方法について、図１、図２を参照して説明する。図１は、従来例に係る工程管理方法について説明する模式図であり、各工程Ａ〜Ｄにおいて欠陥を検出するための欠陥検出器から出力された画像（ウエハマップ）１０１〜１０４を連ねて示した図である。
【０００４】
図１に示されるように、工程Ａ〜Ｄではそれぞれ欠陥１０５〜１０８が検出されるが、例えば欠陥１０６は、工程Ｂより前の工程Ａでは検出されず、工程Ｂを行ったことによって新たに発生した欠陥であり、新規欠陥と呼ばれる。これ以外の欠陥１０５、１０７、１０８も、それぞれ工程Ａ、Ｃ、Ｄにおける新規欠陥である。
【０００５】
新規欠陥１０５〜１０８は、その全てが工程Ｄの後にも残るというわけではなく、その一部のみが工程Ｄに残る。更に、工程Ｄの後に残った新規欠陥１０５〜１０８のうち、そのうちの一部のみが歩留まりに影響を与える。つまり、新規欠陥１０５〜１０８は、出来上がりの半導体装置の電気的特性を規格外にして不良にするものと、電気的特性には大きく影響せずに良、不良には無関係のものとに分類されることになる。そして、ある工程の新規欠陥が出来上がりの半導体装置を不良とする確率をその新規欠陥の致命率と呼ぶ。
【０００６】
図２（ａ）は、工程Ｂにおけるウエハマップ１０２の平面図であり、出来上がりの半導装置の電気的特性が規格内に収まって良品となるチップを白抜きの四角で示し、特性が規格外となって不良品となるチップをハッチングで示している。
【０００７】
このようなチップを、(i)新規欠陥１０６無し・良品、(ii)新規欠陥１０６無し・不良品、(iii)新規欠陥１０６有り・良品、(iv)新規欠陥１０６有り・不良品に分類すると、図２（ｂ）のようになる。
【０００８】
特許文献１では、このような分類を行い、工程Ｂにおける新規欠陥６の致命率の百分率を次の式（１）のように算出している。
【０００９】
【数１】
【特許文献１】特開平１１−２６４７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、ある工程における新規欠陥の中には、ウエハマップの面内に均一に現れず、ウエハマップの一部分に局在して現れる欠陥がある。例えば、エッチング工程では、エッチングレートの均一性が悪いために、ウエハの周辺におけるエッチレートが他の部分よりも低く、ウエハ周辺でのコンタクトホールが未開口になる場合がある。図１の工程Ａがそのエッチング工程であるとすると、図３（ａ）に示すように、工程Ａの新規欠陥（コンタクトホール未開口）１０５がウエハマップ１０２の周囲に局在する。
【００１１】
また、CVD等の成膜工程において、装置の不具合によってウエハの中心付近にのみ塵が付着する場合がある。図１の工程Ｂがこの成膜工程であるとすると、図３（ａ）のように、工程Ｂの新規欠陥（塵）１０６がウエハマップ１０２の中心付近に局在することになる。
【００１２】
図３（ａ）の例では、工程Ａの新規欠陥１０５、すなわちコンタクトホールの未開口は、最終的な半導体装置を確実に不良にするため、新規欠陥１０５のあるチップが全て不良となり、歩留まりに大きなインパクトを持つ。
【００１３】
一方、工程Ｂの新規欠陥１０６は、塵の付着であり、塵のサイズが小さければ歩留まりにそれほどインパクトを与えない。従って、新規欠陥１０６のあるチップの全てが不良とはならず、その一部のみが不良となる。
【００１４】
このような場合、図２と同じ手順に従って各チップを既述の(i)〜(iv)の種類に分類すると図３（ｂ）のようになる。
【００１５】
ところが、式（１）を用いて図３（ｂ）の場合の致命率の百分率を求めると−１５０％となってしまい、実現不可能な負の値となってしまう。
【００１６】
このように、特許文献１の方法では、歩留まりに大きなインパクトを持つ新規欠陥１０５の面内分布と、歩留まりにそれ程インパクトの無い新規欠陥１０６の面内分布とが大きくことなる場合、致命率を正確に算出することが困難となる。
【００１７】
また、特許文献１の第７実施形態には、ウエハマップの面内で特定の分布をしている新規欠陥の致命率を求めている。しかし、図４に示すように、工程Ｂにおける新規欠陥１０６が、ウエハマップ１０２の周辺に多いものの、中央付近にも散在している場合、特定の分布をしている部分とそうでない部分との線引きが困難であり、正確な致命率が算出できない。
【００１８】
しかも、新規欠陥１０６が全てのチップに出ている場合、既述の(i)新規欠陥１０６無し・良品、及び(ii)新規欠陥１０６無し・不良品のカテゴリーに分類されるチップの数が０となるので、式（１）で致命率を算出できなくなってしまう。
【００１９】
更に、この方法では、チップが不良であるか否かを判定するために、工程Ａ〜Ｅのすべてが終了した後に、半導体装置に対して電気的なテストを行うので、致命率を算出するまでに長時間を必要とし、致命率を各工程に遂次フィードバックするのが難しい。
【００２０】
本発明の目的は、短時間で致命率を算出することができ、且つその算出精度を高めることができる欠陥解析システム、記録媒体、欠陥解析方法、及び工程管理方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の一観点によれば、半導体ウエハの欠陥を検出して少なくとも該欠陥の位置データを出力する検査装置と、前記半導体ウエハの上に形成された導電パターンの不良箇所をボルテージコントラスト法により検出する走査型電子顕微鏡と、前記検査装置の前記位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出し、該新規欠陥の個数を計数し、前記新規欠陥と位置が一致する前記不良箇所の個数を計数し、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて前記一つの工程における前記新規欠陥の致命率を算出する制御部とを有する欠陥解析システムが提供される。
【００２２】
また、本発明の別の観点によれば、検査装置が出力する半導体ウエハの欠陥の位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、前記新規欠陥の個数を計数するステップと、走査型電子顕微鏡を使用したボルテージコントラスト法により、前記半導体ウエハの上に形成された導電パターンの不良箇所を検出し、前記新規欠陥と位置が一致する該不良箇所の個数を計数するステップと、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップとをコンピュータに実行させるプログラムが記録された記録媒体が提供される。
【００２３】
そして、本発明の更に別の観点によれば、半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、前記新規欠陥の個数を計数するステップと、前記新規欠陥の個数を計数した後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップとを有する欠陥解析方法が提供される。
【００２４】
本発明によれば、上記の複数の工程のうち、一つの工程における新規欠陥の個数を計数し、この新規欠陥と位置が一致する不良箇所の個数を計数するので、これら新規欠陥と不良箇所のそれぞれの個数用いて算出される致命率は、上記の一つの工程のみの影響を受け、これ以外工程の影響は受けない。
【００２５】
従って、上記の一つの工程以外で発生した新規欠陥の分布や、その新規欠陥が歩留まりに与えるインパクトの大きさ等に影響を受けることなく、上記一つの工程における致命率が精度良く算出される。
【００２６】
また、ボルテージコントラスト法により導電パターンを検査した後にその致命率がすぐさま算出されるので、特許文献１のように半導体装置を完成させてから電気的テストを行う場合と比較して、致命率を算出するのに要する時間を短縮することができる。
【００２７】
そして、致命率としては、例えば不良箇所の新規欠陥に対する割合が採用される。このような致命率は、その定義から負になることが無いので、本発明では特許文献１と比較して致命率の算出精度が高められる。
【００２８】
しかも、上記した一つの新規欠陥が半導体ウエハの全面に出ており、各チップに少なくとも一個の新規欠陥が存在する場合、既述のように特許文献１では致命率を算出できないが、上記した本発明における定義によればこの場合でも致命率を算出することができる。
【００２９】
そして、本発明の他の特徴によれば、半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップとを有する工程管理方法が提供される。
【００３０】
特許文献１では半導体装置が完成させた後に電気的なテストを施して致命率を算出しているが、本発明では、ボルテージコントラスト法により導電パターンを検査した後にその致命率がすぐさま算出されるので、算出した致命率をリアルタイムに各工程にフィードバックすることが可能となる。その結果、致命率が悪いために良品チップが不足になると予測された場合、各工程に新しい製品用半導体ウエハを投入することで、良品チップの生産性を高めることできる。
【発明の効果】
【００３１】
以上説明したように、本発明によれば、複数の工程のうち、一つの工程における新規欠陥の個数を計数し、この新規欠陥と位置が一致する不良箇所の個数を計数するので、一つの工程以外で発生した新規欠陥の影響を受けずに、上記一つの工程における致命率を算出することができる。
【００３２】
また、不良箇所の新規欠陥に対する割合を致命率として採用するので、致命率が負にならず、致命率の算出精度を高めることができる。
【００３３】
更に、ボルテージコントラスト法により導電パターンを検査した後にその致命率がすぐさま算出されるので、算出した致命率をリアルタイムに各工程にフィードバックすることで、良品チップの生産性を高めることできる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
【００３５】
（１）第１実施形態
LSI等の半導体装置は、シリコン（半導体）ウエハに対して成膜工程やエッチング工程等の様々な工程を行うことにより作製されるが、それぞれの工程において配線等の導電パターンに不良箇所が発生する場合がある。そこで、本実施形態では、そのような不良箇所が存在しているか否かを確認するため、TEG(Test Element Group)と呼ばれる試験用の小領域をシリコンウエハに形成する。
【００３６】
以下に、このTEGの作製方法について説明する。図５〜図８は、本実施形態で使用されるTEGを作製するのに行われる工程を順に示す断面図である。
【００３７】
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００３８】
まず、シラン（SiH4）を反応ガスとして使用するプラズマCVD法（化学的気相成長法）によりシリコンウエハ１の上に第１層間絶縁膜２として二酸化シリコン膜を厚さ約６５０nmに形成した後、フォトリソグラフィ法によりこの第１層間絶縁膜２をパターニングして、シリコンウエハ１に至る深さの第１、第２ホール２ａ、２ｂを形成する。
【００３９】
次に、この第１、第２ホール２ａ、２ｂ内と第１層間絶縁膜２の上とに、スパッタ法によりTiN膜を厚さ１０nmに形成してそれをグルー膜３とする。さらに、六フッ化タングステンを反応ガスとして使用するCVD法によりグルー膜３の上にタングステン膜４を形成し、このタングステン膜４で第１、第２ホール２ａ、２ｂを埋め込む。
【００４０】
その後に、第１層間絶縁膜２の上の余分なグルー膜３とタングステン膜４とをCMP法（化学機械研磨法）により研磨して除去する。その結果、グルー膜３とタングステン膜４とは、第１、第２ホール２ａ、２ｂの中にのみ第１、第２導電性プラグ５ａ、５ｂとして残されることになる。
【００４１】
以下では、このCMP工程のことをＡ工程と呼ぶことにする。
【００４２】
次に、図５（ｂ）に示すように、例えば減圧化学的気相成長法（Low Pressure CVD）により窒化シリコン膜を厚さ約３０nmに形成してそれをキャップ膜６とする。なお、窒化シリコン膜に代えて、シリコンカーバイド（SiC）膜をキャップ膜６として形成してもよい。以下、この工程をＢ工程と呼ぶ。
【００４３】
続いて、図６（ａ）に示すように、塗布型低誘電率材料であるSiLK（ダウ・ケミカル社製）をキャップ膜６の上にスピンコートした後、ベーク、キュアすることにより、厚さが
約１３０nm程度で比誘電率が２．６程度の低誘電率の第２層間絶縁膜７を形成する。以下、この工程をＣ工程と呼ぶ。
【００４４】
次いで、図６（ｂ）に示すように、フォトレジストを第２層間絶縁膜７の上に形成した後、そのフォトレジストを露光、現像することにより、平面形状が櫛歯状の第１窓８ａと、後述するコンタクトチェーンの配線形状を有する第２窓８ｂとを備えたレジストパターン８を形成する。以下、この工程をＤ工程と呼ぶ。
【００４５】
続いて、図７（ａ）に示すように、レジストパターン８をマスクにして第２層間絶縁膜７とキャップ膜６とをエッチングすることにより、第１配線溝７ａと、複数の第２配線溝７ｂとを形成する。各配線溝７ａ、７ｂのうち、第１配線溝７ａと一部の第２配線溝７ｂの底部には、それぞれ第１、第２導電性プラグ５ａ、５ｂの上面が露出する。以下、この工程をＥ工程と呼ぶ。
【００４６】
次に、図７（ｂ）に示すように、バリアメタル膜９としてスパッタ法によりTiN膜を厚さ１０nmに形成する。なお、TiN膜に代えて、Ta膜やTaN膜をバリアメタル膜９として形成してよい。以下、この工程をＦ工程と呼ぶ。
【００４７】
次いで、図８（ａ）に示すように、バリアメタル膜９の上に不図示の銅シード層をスパッタ法により形成した後、この銅シード層の上に電解銅めっき膜１０を形成して、この電解銅めっき膜１０により第１、第２配線溝７ａ、７ｂを完全に埋め込む。以下、この工程をＧ工程と呼ぶ。
【００４８】
続いて、図８（ｂ）に示すように、第２層間絶縁膜７の上の余分なバリアメタル膜９と電解銅めっき膜１０とをCMP法により研磨して除去する。その結果、バリアメタル膜９と電解銅めっき膜１０とは、第１、第２配線溝７ａ、７ｂの中にのみ第１、第２一層目銅配線（導電パターン）１１ａ、１１ｂとして残されることになる。以下、この工程をＨ工程と呼ぶ。
【００４９】
以上により本実施形態で使用されるTEGが完成したことになる。
【００５０】
図１０は、上記の一層目配線１１ａ、１１ｂのうち、第１一層目銅配線１１ａの平面図である。これに示されるように、第１一層目銅配線１１ａは櫛歯状に形成される。
【００５１】
なお、上記のTEGを構成する一層目銅配線１１ａ、１１ｂをチップのどこに形成するかは特に限定されない。図１２（ａ）〜（ｃ）は、一層目銅配線１１ａ、１１ｂTEGの形成領域の例について示す平面図である。
【００５２】
各配線１１ａ、１１ｂは、図１２（ａ）に示すように、デバイスチップ５０の一部領域５０ａに形成してもよい。又は、図１２（ｂ）に示すように、デバイスチップとは別に検査専用チップ５１をシリコンウエハ１に設け、この検査専用チップ５１の一部領域５１ａに各配線１１ａ、１１ｂを形成してもよい。或いは、図１２（ｃ）に示すように、デバイスチップ５０間のスクライブ領域５２の一部領域５２ａに各配線１１ａ、１１ｂを形成してもよい。
【００５３】
さらに、配線の層数も一層に限定されず、図９に示すような多層配線構造であってもよい。
【００５４】
図９のような多層配線構造を得るには、まず、第２層間絶縁膜７と第１、第２一層目銅配線１１ａ、１１ｂのそれぞれの上に、既述のSiLKを用いて低誘電率の第３層間絶縁膜１２を厚さ約４５０nm程度に形成する。続いて、デュアルダマシン法を用いることにより、第１一層目銅配線１１ａの上の第３層間絶縁膜１２に第３ホール１２ａと第３配線溝１２ｃを形成すると共に、第２一層目銅配線１１ｂの上の第３層間絶縁膜１２に第４ホール１２ｂと第４配線溝１２ｄとを形成する。
【００５５】
続いて、各ホール１２ａ、１２ｂ内と各配線溝１２ｃ、１２ｄのそれぞれの中と第３層間絶縁膜１２の上面に、TiN膜よりなるバリアメタル膜と電解銅めっき膜とを形成した後、CMP法によりこれらの膜を第３層間絶縁膜１２の上面から除去し、第３、第４ホール１２ａ、１２ｂの中に第３、第４導電性プラグ１３ａ、１３ｂとして残すと共に、第３、第４配線溝１２ｃ、１２ｄの中に第１、第２二層目銅配線１３ｃ、１３ｄとして残す。
【００５６】
この後は、第３層間絶縁膜１２、第３、第４導電性プラグ１３ａ、１３ｂ、及び第１、第２二層目銅配線１３ｃ、１３ｄの形成方法を更に４回繰り返して行い、図９に示すような多層配線構造を完成させる。この例では、第４〜第７層間絶縁膜１４、１６、１８、２０が積層され、デュアルダマシン法により、その各々に４層目〜７層目銅配線１５ｂ、１５ｃ、１７ｃ、１７ｄ、１９ｂ、１９ｃ、２１ｃ、２１ｄが埋め込まれると共に、上下の配線を接続する導電性プラグ１３ｃ、１７ａ、１７ｂ、１９ａ、２１ａ、２１ｂが埋め込まれる。
【００５７】
図１１は、上記した各層の銅配線のうち、第２一層目銅配線１１ｂと第２二層目銅配線１３ｄの平面図である。同図に示されるように、これらの銅配線１１ｂ、１３ｄは、第４導電性プラグ１３ｂを介して一列にチェーン状に連なっているが、このような配線パターンはコンタクトチェーンと呼ばれる。
【００５８】
（２）第２実施形態
次に、上記のようなTEGが形成されたシリコンウエハ１の欠陥を解析する欠陥解析システムについて説明する。
【００５９】
図１３は、本実施形態に係る欠陥解析システムの構成図である。
【００６０】
この欠陥解析システム４０は、検査装置４２、SEM(Scanning Electron Microscope:走査型電子顕微鏡)４３、及び制御部４１に大別される。
【００６１】
このうち、検査装置４２は、既述したTEGの層間絶縁膜や銅配線層における塵、パターン不良、しみ、及びスクラッチ（引っかき傷）等の欠陥を光学的に検出し、その欠陥の種類データ、サイズデータ、及び位置データとを含む欠陥情報信号SDを制御部４１に出力する。検査装置４２の測定原理は特に限定されない。例えば、レーザ光や白色光をウエハ１に照射し、その反射光の画像信号を各チップ毎に得て、隣り合うチップの画像信号の差信号から欠陥を検出する「Die to Die検査」を採用しても良い。或いは、既述した櫛歯状の第１一層目銅配線層１１ａや、コンタクトチェーンを構成する第２一層目銅配線１１ｂのように、決まったパターンを反復して得られたパターンについては、反射光の画像信号から繰り返しパターンに相当する信号を減算することにより欠陥を検出する「アレイ検査」を採用してもよい。
【００６２】
上記した「Die to Die検査」や「アレイ検査」を行う検査装置としては、例えば、ケーエルエー・テンコール株式会社製の「AIT1,2,3」、「ステルス」や、株式会社日立ハイテクノロジーズ社製の「IS26」、「IS27」がある。
【００６３】
また、この検査装置には第１モニタ４２ａが付属しており、適当な変換ソフトによって欠陥情報信号SDを変換して可視化された画像がその第１モニター４２ａに写される。その画像は、ウエハを示す円内に欠陥を擬似的に描画してなり、ウエハマップと呼ばれる。
【００６４】
制御部４１は、例えば半導体工場内の工程管理用のコンピュータであり、上記の検査装置４２からの欠陥情報信号SDを受け、それを欠陥検査結果ファイル４５の形でRAM等の記憶部４１ａに格納する。欠陥検査結果ファイル４５のフォーマットは特に限定されない。例えば、図１４に示すように、欠陥の位置データSL、種類データSK、及び大きさデータSSを用いてウエハ毎にマップ４５ｂを作成し、それにウエハの識別番号IDを付けて欠陥検査結果ファイル４５としてもよい。
【００６５】
また、記憶部４１ａには、CD-ROM等の記録媒体４４に記録された欠陥解析プログラムがローディングされ、使用の際には、制御部４１がその欠陥解析プログラムを参照し、後述の欠陥解析を実行することになる。なお、上記の記録媒体４４には、後述の各実施形態に係る欠陥解析方法や工程管理方法等のプログラムが記録されている。
【００６６】
一方、SEM４３は、制御部４１の欠陥検査結果ファイル４５を参照して、ボルテージコントラスト法により、このファイル４５によって示される欠陥の位置の導電パターンに電気的な不良箇所があるか否かを検出する。
【００６７】
ボルテージコントラスト法とは、導電パターンに電子線を照射して帯電させることにより、帯電量に応じた電位を導電パターンに持たせ、電位によって二次電子の発生率が異なってSEM像の明るさが変わることを利用して、導電パターンに断線等の欠陥があるか否かを検出するものである。
【００６８】
図１５（ａ）は、図９に示した第３層間絶縁膜１２に配線溝１２ｃ、１２ｄを形成する際に使用するレジストパターン６０をSEM４３で観察して得られた像であり、そのレジストパターン６０には塵６１が付着している。
【００６９】
一方、図１５（ｂ）は、上記のレジストパターン６０を除去し、コンタクトチェーンを構成する第２二層目銅配線１３ｄ（図９参照）を形成した後に、SEM４３を使用して図１５（ａ）と同じ領域をボルテージコントラスト法により観察して得られた像である。この像において、明るく見える第２二層目銅配線１３ｄは、第２導電性プラグ５ｂ（図９参照）を通じてシリコンウエハ１と同じ接地電位になっている部分である。一方、暗く見える第２二層目銅配線１３ｄは、第４導電性プラグ１３ｂのコンタクト不良等によって浮遊電位となっている部分である。このように、ボルテージコントラスト法では、像の明暗によって導電パターンに発生した断線等の不良箇所を検出することができる。
【００７０】
また、図１０で示した櫛歯状の第１一層目銅配線１１ａをこのボルテージコントラスト法で観察すると、断線している箇所から先の配線１１ａが暗く見え、それにより配線１１ａに断線があるか否かを確認することができる。
【００７１】
図１３のSEM４３では、このようなボルテージコントラスト法で判明した導電パターンの不良箇所の位置信号SFを制御部４１に出力する。
【００７２】
また、このSEM４３には、検査装置４２と同様に第２モニタ４３ａが付属しており、検査が行われた導電パターン等のSEM像がその第２モニタ４３ａに映し出される。
【００７３】
（３）第３実施形態
次に、上記の欠陥解析システム４０を使用した欠陥解析方法について、図１６を参照しながら説明する。図１６は、本実施形態に係る欠陥解析方法を示すフローチャートである。
【００７４】
この欠陥解析方法においては、シリコンウエハ１に対して行われる複数の工程のうちの一つの工程で発生した新規欠陥がチップを不良にせしめる確率、すなわち致命率を算出する。複数の工程のどの工程における致命率を算出するかは特に限定されない。本実施形態では、図５〜８で説明したＡ〜Ｈ工程のうち、Ｅ工程、すなわち配線溝７ａ、７ｂの形成工程で発生した新規欠陥の致命率を算出する。
【００７５】
まず、図１６のステップＳ１では、Ｅ工程を終了したシリコンウエハ１を検査装置４２で検査し、得られた欠陥情報信号SDを制御部４１の記憶部４１ａに格納する。その後、制御部４１では、この欠陥情報信号SDに基づいて、Ｅ工程で新たに発生した欠陥を新規欠陥として抽出する。
【００７６】
新規欠陥の抽出の仕方は特に限定されないが、例えば一つ前のＤ工程における欠陥情報信号SDと、上記のＥ工程における欠陥情報信号SDとを参照することにより、Ｅ工程によって発生した欠陥のなかから、Ｄ工程で発生していた欠陥の近傍を除く領域に発生した欠陥のみを抽出し、それを新規欠陥とするのが好ましい。
【００７７】
また、この場合の近傍としては、検査装置４２で測定される欠陥の位置の測定誤差の範囲を採用するのが好ましい。このようにすると、Ｄ工程で発生してＥ工程まで残存する欠陥（キャリーオーバーした欠陥）が新規欠陥の候補から外れるので、Ｅ工程の新規欠陥を精度良く抽出することができる。
【００７８】
なお、上記の測定誤差の範囲は、典型的には半径４０μmの円内に収まる。
【００７９】
次いで、ステップＳ２に移行し、制御部４１において、ステップＳ１で得られた新規欠陥の個数Xを計数する。
【００８０】
続いて、既述のＦ〜Ｈ工程を行い、第１、第２一層目銅配線１１ａ、１１ｂを形成した後、ステップＳ３に移行する。そのステップＳ３では、SEM４３が制御部４１の欠陥検査結果ファイル４５を参照しながら、ステップＳ１で抽出された新規欠陥と位置が一致する一層目銅配線１１ａ、１１ｂをボルテージコントラスト法により検査する。そして、これにより一層目銅配線１１ａ、１１ｂに不良箇所が見つかった場合、その不良箇所の位置信号SFがSEM４３から制御部４１に出力される。制御部４１では、この位置信号SFに基き、ステップＳ１で見つかった新規欠陥と位置が一致する一層目銅配線１１ａ、１１ｂの不良箇所の個数Yを計数する。
【００８１】
次に、ステップＳ４に移行し、
【００８２】
【数２】
により、不良箇所の個数Yの新規欠陥の個数Xに対する割合を致命率RFとして算出する。
【００８３】
以上により、Ｅ工程の新規欠陥によってチップが不良となる確率、即ち致命率RFが求まったことになる。
【００８４】
なお、上記のステップＳ３では、ステップＳ１で見つかった新規欠陥の位置にある一層目銅配線１１ａ、１１ｂをSEM４３で測定したが、新規欠陥があまりに多い場合、この測定に長時間を要する恐れがある。そこで、この場合は、ステップＳ１で見つかった新規欠陥の中から一部の新規欠陥のみをサンプリングして、その新規欠陥と位置が一致するような一層目銅配線１１ａ、１１ｂの不良箇所を得ることにより、SEM４３における測定時間を短縮させるのが好ましい。
【００８５】
更に、一枚のシリコンウエハを使用するのではなく、１ロットのシリコンウエハを使用し、全ウエハの不良箇所の個数の和をYとし、全ウエハの新規欠陥の個数をXとして、上記した式（１）に従って致命率RFを算出してもよい。このようにすると、致命率RFの母数が大きくなるので、致命率RFの統計的な信頼性を高めることができる。
【００８６】
また、上記ではＡ〜Ｈ工程のうちのＥ工程における致命率を算出したが、上記と同様の方法を採用してＡ〜Ｄ、Ｆ〜Ｈ工程の致命率を算出してもよい。図１７は、その致命率を算出する際に用いる新規欠陥の個数をＡ〜Ｈ工程のそれぞれについてグラフ化した図である。
【００８７】
以上説明した本実施形態によれば、新規欠陥の個数Xと、ボルテージコントラスト法により発見された不良箇所の個数Yとを用いて、式（２）に従って致命率RFを極めて容易に算出することができる。
【００８８】
図１８は、Ｅ工程での新規欠陥のみを示すウエハマップの一例であり、黒丸で表された新規欠陥が２０個検出された場合を示している。そして、図１９は、ボルテージコントラスト法により得られたシリコンウエハ１のSEM像であり、白丸で表された１２個の不良箇所が存在する場合を示している。図１８、図１９の例では、上記の式（２）に従い、致命率RFを12/20 = 0.6と容易に求めることができる。
【００８９】
しかも、本実施形態によれば、図１６のステップＳ２においてＡ〜Ｈ工程のうちのＥ工程のみの新規欠陥の個数Xを計数し、ステップＳ３において、この新規欠陥と位置が一致する不良箇所の個数Yを計数するので、これらX、Yを用いて算出される致命率RFは、Ｅ工程のみの影響を受け、これ以外のＡ〜Ｄ、Ｆ〜Ｈ工程の影響は受けない。そのため、例えばＡ工程の新規欠陥が歩留まりにインパクトがあり、その新規欠陥がシリコンウエハ１の周辺に多く分布し、Ｅ工程で発生した新規欠陥が歩留まりにインパクトが少なく、シリコンウエハ１の中央付近に多く分布する場合でも、得られた致命率RFはＥ工程のみを反映したものとなり、特許文献１よりも正確な致命率を算出することができる。
【００９０】
更に、この致命率RFは、その定義から負になることが無いので、特許文献１と比較して精度良く致命率を算出することが可能となる。
【００９１】
また、Ｅ工程の新規欠陥がシリコンウエハ１の全面に出ており、各チップに少なくとも一個の新規欠陥が存在する場合、既述のように特許文献１では致命率を算出できないが、本実施形態における定義によればこの場合でも致命率を算出することができる。
【００９２】
そして、本実施形態では、半導体装置を完成させなくてもステップＳ４において致命率RFを算出することができる。従って、半導体装置を完成させた後に電気的なテストを施して致命率を算出する特許文献１と比較して、本実施形態では致命率を算出するのに要する時間を短縮することができる。
【００９３】
（４）第４実施形態
上記した第３実施形態では、欠陥のサイズに着目しなかったが、本実施形態のようにサイズ毎に致命率を算出してもよい。この場合、制御部４２は、ステップＳ１で得られた欠陥情報信号SDに含まれる欠陥のサイズデータを基にし、記述のステップＳ４において、新規欠陥のサイズ毎に致命率RFを算出する。
【００９４】
例えば、サイズが０．５μm以上の新規欠陥がＥ工程において１５個あり、ボルテージコントラスト法によってそのうちの１０個が不良箇所であると判明した場合、式（２）によれば、この新規欠陥の致命率が10/15=0.667となる。
【００９５】
更に、新規欠陥のサイズを１μm以上、１．５μm以上とし、それぞれについて致命率を求めると、表１のようになる。
【００９６】
【表１】
表１から理解されるように、サイズが大きい程チップへの影響が大きくなり、致命率が増加する。
【００９７】
更に、１μm以上の欠陥では致命率が１になっているので、新規欠陥のうちサイズが１μm以上の欠陥はそのチップを必ず不良にすることになり、１μm以上の欠陥は歩留まりを必ず低下させることになるので、半導体装置の製造工程の管理上１μm欠陥は見逃すことができないということがわかる。
【００９８】
なお、表１では、新規欠陥のサイズを０．５μm毎に区切ったが、この間隔を変更したり、必要に応じて不等間隔に区切ってもよい。
【００９９】
或いは、上記のように具体的なサイズの値によってではなく、大、中、小といった大雑把な区分のそれぞれに応じて致命率RFを算出してもよい。
【０１００】
更に、サイズに代えて、サイズと正の相関のある指標、例えば検査装置４２が計測する新規欠陥の散乱光強度毎に致命率RFを算出するようにしてもよい。
【０１０１】
なお、上記した新規欠陥のサイズは、光学的な欠陥装置４２が算出するものであって、電子顕微鏡のようにサイズの測定精度が高い装置で実測する場合とは異なる値になることがある。
【０１０２】
（５）第５実施形態
第４実施形態では、新規欠陥のサイズ毎に致命率を算出した。これに代えて、本実施形態では、塵、パターン不良、しみ、及びスクラッチ（引っかき傷）等の新規欠陥の種類毎に致命率を算出する。この場合、制御部４２は、第３実施形態のステップＳ１で得られた欠陥情報信号SDに含まれる欠陥の種類データSKを基にし、既述のステップＳ４において、新規欠陥の種類毎に致命率RFを算出する。
【０１０３】
例えば、Ｅ工程において新規欠陥が２０個検出され、そのうちの１０個が塵、３個がパターン不良、５個がしみ、２個がスクラッチであったとする。そして、ボルテージコントラスト法でこれらの新規欠陥を測定した結果、塵による１０個の新規欠陥のうちの８個、パターン不良による３個の新規欠陥のうちの３個、しみによる５個の新規欠陥のうちの１個、及びスクラッチによる２個の新規欠陥のうちの０個に不良箇所が発見されたとする。この場合、それぞれの種類毎の致命率は、塵が8/10で0.8、パターン不良が2/2で1、しみが1/5で0.2、スクラッチが0/2で0となる。
【０１０４】
これにより、新規欠陥の種類によって致命率がどう変わるのかを把握することができる。
【０１０５】
（６）第６実施形態
第４、５実施形態では、新規欠陥のサイズや種類毎に致命率RFを算出した。これに対し、本実施形態では、次の工程への残り易さ（キャリーオーバのされ易さ）によって新規欠陥を区分し、その区分毎に致命率RFを算出する。
【０１０６】
これを行うには、例えば、Ａ〜Ｈ工程の全てを終了した後に、Ｅ工程の新規欠陥の中から、次のＦ工程の後に残ったものを抽出し、抽出された新規欠陥の致命率RFを既述のステップＳ４において算出する。これにより、Ｅ工程の新規欠陥のうち、Ｆ工程まで残った欠陥の致命率RFを算出することができる。同様に、上記のＥ工程の新規欠陥の中から、Ｅ工程の二つ後のＧ工程の後に残ったものを抽出することにより、Ｅ工程の新規欠陥の中でＦ工程まで残った欠陥の致命率RFを算出することができる。
【０１０７】
このようにして得られた致命率RFの例を表２に示す。
【０１０８】
【表２】
これにより、ある一つの工程で発見された新規欠陥の致命率RFを、後の工程への残り易さ毎に算出することが可能となる。
【０１０９】
（７）第７実施形態
次に、上記の第３実施形態で得られた致命率RFを用いて不良チップの数を予測する工程管理方法について、図２０を参照しながら説明する。図２０は、本実施形態に係る工程管理方法を示すフローチャートである。
【０１１０】
まず最初のステップＳ５では、複数のチップが多面取りされる製品用シリコンウエハに対して上記のＥ工程を行った後、検査装置４２においてその製品用シリコンウエハの欠陥を検出し、これにより得られた欠陥情報信号SDを制御部４１の記憶部４１ａに記憶させる。記憶部４１ａには、Ｅ工程よりも前の工程、例えばＤ工程を終了した後の欠陥情報信号SDが格納されており、制御部４１ａは、これらＥ工程とＤ工程のそれぞれの欠陥情報信号SDを使用して、既述のステップＳ１の処理を行うことにより、Ｅ工程において製品用シリコンウエハに新規に発生した新規欠陥を抽出する。
【０１１１】
次いで、ステップＳ６に移行し、制御部４１において、ステップＳ５で抽出されたＥ工程の新規欠陥の個数を計数する。
【０１１２】
続いて、ステップＳ７に移行して、既述のステップＳ４で算出された致命率RFと、ステップＳ５で計数された新規欠陥の個数とに基づいて、Ｅ工程における新規欠陥が原因で製品用ウエハに発生すると予測される不良チップの総数Fallを算出する。
【０１１３】
不良チップFallの総数を算出するステップＳ７の処理内容は特に限定されないが、本実施形態では図２１に示すフローに従って処理を行う。
【０１１４】
まず、ステップＳ８において、製品用シリコンウエハの全チップのうち、チップ内における新規欠陥の個数がｎ個（ｎ∈N：自然数）となったチップの総数Mnを計数する。この計数処理は、既述のステップＳ５において記憶部４１ａに格納されていた欠陥情報信号SDを使用して制御部４１自身が行う。
【０１１５】
次いで、ステップＳ９に移行して、
【０１１６】
【数３】
により、Ｅ工程における新規欠陥が原因でチップ内にn個の欠陥が発生して不良となる不良チップの個数の期待値Fnを制御部４１が算出する。
【０１１７】
続いて、ステップＳ１０に移行して、
【０１１８】
【数４】
により、前記不良チップの総数Fallを算出し、一連の処理を終了する。
【０１１９】
次に、このステップＳ８〜Ｓ１０で算出される値の一例について説明する。
【０１２０】
図２２は、ステップＳ５で取得した欠陥情報信号SDを可視化して得られたウエハマップの一例を示す平面図であり、Ｅ工程の新規欠陥を黒丸で示してある。また、以下では、第１実施形態で説明した図１８、図１９の例のように、致命率RFが0.6であるとする。
【０１２１】
この場合、図２２に示されるように、新規欠陥の個数が１個のチップの総数M1は14、新規欠陥の個数が２個のチップの総数M2は2、そして新規欠陥の個数が３個のチップの総数M3は1である。従って、式（３）によれば、チップ内に１個の欠陥が発生して不良となる不良チップの期待値F1は14チップ×0.6=8.4チップ、チップ内に２個の欠陥が発生して不良となる不良チップの期待値F2は2チップ×(1-0.4×0.4)=1.68チップ、チップ内に３個の欠陥が発生して不良となる不良チップの期待値F3は1チップ×(1-0.4×0.4×0.4)=0.936チップとなる。
【０１２２】
従って、Ｅ工程における新規不良が原因でこの製品ウエハに発生すると予測される不良チップの総数は、式（４）に従い、8.4チップ+1.68チップ+0.936チップ=11.016チップとなる。
【０１２３】
なお、本実施形態は上記に限定されない。例えば、上記のＥ工程の他に、Ａ〜Ｄ、Ｆ〜Ｈ工程における不良チップの総数を上記と同様に求め、それらを加算することにより、複数の工程（Ａ〜Ｈ工程）を通して発生する不良チップの総数を算出するようにしてもよい。
【０１２４】
或いは、一つの工程（例えばＥ工程）において製品用シリコンウエハを１ロット処理した後、上記の総数Fallをその１ロットの全ての製品用シリコンウエハについて算出して加算することにより、Ｅ工程における新規欠陥が原因で不良となると予測される不良チップの１ロットにおける総数を算出するようにしてもよい。この場合、Ｅ工程だけでなく、上記の総数FallをＡ〜Ｈの工程のそれぞれについて算出して加算することにより、これらの工程を通った１ロットの製品用シリコンウエハに発生すると予測される不良チップの総数を得てもよい。
【０１２５】
また、製品用シリコンウエハの不良にならないと予測されるチップ内に存在する新規欠陥については、それを欠陥と見做さなくてもよい。
【０１２６】
（８）第８実施形態
実際の半導体工場では客先に納入すべきチップ（半導体装置）の個数が予め決められている。しかし、チップが完成する前にその歩留まりを予め予測しておかないと、全ての工程を終了後にチップの個数が不足していると初めて分かる場合があり、客先へのチップの納入時期が遅れてしまうことがある。
【０１２７】
そこで、本実施形態では、第７実施形態で求めた１ロットで発生する不良チップの総数に基づき、上記の歩留まりを次のように予め予測する。図２３は、本実施形態に係る工程管理方法について示すフローチャートである。
【０１２８】
まず、図２３のステップＳ１５において、１ロットの製品シリコンウエハにおける総チップ数から、第６実施形態で求めた不良チップの該１ロットにおける総数を減算することにより、一つの工程、例えばＥ工程を終了した後の１ロットの製品ウエハにおいて良品になると予測される良品チップの総数を算出する。
【０１２９】
次に、ステップＳ１６に移行し、良品チップの総数が予定の数、例えば客先への納入個数よりも不足するか否かを判断する。
【０１３０】
そして、ステップＳ１６において、良品チップの総数が予定よりも不足していない（ＮＯ）と判断された場合は、特に何も行わずに工程管理を終了する。
【０１３１】
一方、ステップＳ１６において、良品チップの総数が予定よりも不足している（ＹＥＳ）と判断された場合は、ステップＳ１７に移行し、Ｄ工程まで終了していて不足分の良品チップを補うだけのロット数の製品用シリコンウエハをＥ工程に新たに投入する。
【０１３２】
これによれば、Ａ〜Ｈ工程の全ての工程を終了する前に、ステップＳ１６において良品チップ数が足りているか否かを判断するので、足りないと判断された場合にすぐさま不足分のチップを補うことができ、半導体工場の生産性が高められ、客先へのチップの納入が遅れるのを防止することができる。
【０１３３】
（９）第９実施形態
本実施形態に係る工程管理方法では、致命率RFを複数の工程（Ａ〜Ｈ工程）のそれぞれについて算出することにより、新規欠陥が不良チップの数に与える影響の大きさを複数の工程間で比較する。致命率RFの算出方法は第３実施形態と同様であり、得られた致命率RFの一例をまとめると次の表３のようになる。
【０１３４】
【表３】
表３の例では、Ｄ工程における致命率RFが最も高く、Ｄ工程の新規欠陥が歩留まりに大きなインパクトを与えることが分かる。
【０１３５】
続いて、一枚の製品ウエハに対してＡ工程〜Ｈ工程を行い、第７実施形態のステップＳ５に従って、各工程で発生した新規欠陥を抽出する。その新規欠陥の個数Nをまとめると、例えば表４のようになる。
【０１３６】
【表４】
次に、各工程における新規欠陥の個数Nと致命率RFとの積を算出することにより、各工程における新規欠陥が原因で発生すると予測される不良チップの数を各工程毎に算出すると、表５のようになる。
【０１３７】
【表５】
表５から明らかなように、不良チップ数は、Ｅ、Ｃ、Ｂ、Ａ、Ｄ、Ｆと降順になっている。
【０１３８】
表４の新規欠陥の数だけに着目したのではＦ工程が歩留まりに最もインパクトがあるように見えてしまうが、表５のように不良チップまで算出すると、歩留まりに最もインパクトがあるのがＥ工程であることが判明し、歩留まり向上させるために改善が求められる工程に優先順位をつけることができる。
【０１３９】
その後、Ａ〜Ｈ工程のうち、不良チップ数が最も悪いＥ工程に対して改善を行うことにより、チップの歩留まりを向上させることができる。
【０１４０】
上記のＥ工程に対して行われる改善としては、例えば、Ｅ工程で使用される半導体装置の保守作業が上げられる。その保守作業では、例えば塵の個数を減らすべく、チャンバのクリーニング等が行われる。
【０１４１】
（１０）第１０実施形態
第８実施形態では、Ａ〜Ｈ工程のそれぞれに対して不良チップ数を求め、歩留まり向上させるために改善が求められる工程に優先順位をつけた。これに対し、本実施形態では、一枚の製品ウエハの全チップに対し、そのチップが不良となる期待値を算出する。図２４は、本実施形態に係る工程管理方法を示すフローチャートである。
【０１４２】
例えば、第７実施形態で説明した方法により各工程の致命率RFが次の表６のように求まっている場合を考える。
【０１４３】
【表６】
まず、図２４のステップＳ１１において、第７実施形態のステップＳ５と同様の方法を採用し、一つの工程（例えばＥ工程）において第iチップに発生した新規欠陥の個数Niを求める。
【０１４４】
次いで、ステップＳ１２に移行して、上記の新規欠陥が原因で製品用シリコンウエハの第iチップが不良となる期待値fiを、
【０１４５】
【数５】
により求める。
【０１４６】
続いて、ステップＳ１３に移行し、上記の期待値fiを複数の工程（Ａ〜Ｈ工程）の全てにおいて算出して加算することにより、これらの工程を経た後に第iチップが不良となる期待値Fiを算出する。
【０１４７】
その後、ステップＳ１４に移行し、上記のFiを全てのチップに対し算出して加算することにより、製品用シリコンウエハに発生すると予測される不良チップの総数Fallを算出する。
【０１４８】
例えば、致命率が表６で与えられている場合、上記の期待値Fiと不良チップの総数Fallは次の表７のようになる。
【０１４９】
【表７】
このような方法を採用することにより、不良チップの総数Fallを簡単に算出することができる。
【０１５０】
以下に、本発明の特徴について付記する。
【０１５１】
（付記１） 半導体ウエハの欠陥を検出して少なくとも該欠陥の位置データを出力する検査装置と、
前記半導体ウエハの上に形成された導電パターンの不良箇所をボルテージコントラスト法により検出する走査型電子顕微鏡と、
前記検査装置の前記位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出し、該新規欠陥の個数を計数し、該新規欠陥と位置が一致する前記不良箇所の個数を計数し、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて前記一つの工程における前記新規欠陥の致命率を算出する制御部と、
を有することを特徴とする欠陥解析システム。
【０１５２】
（付記２） 前記制御部は、前記不良箇所の前記新規欠陥に対する割合を前記致命率として算出することを特徴とする付記１に記載の欠陥解析システム。
【０１５３】
（付記３） 検査装置が出力する半導体ウエハの欠陥の位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
走査型電子顕微鏡を使用したボルテージコントラスト法により、前記半導体ウエハの上に形成された導電パターンの不良箇所を検出し、前記新規欠陥と位置が一致する該不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
をコンピュータに実行させるプログラムが記録されたことを特徴とする記録媒体。
【０１５４】
（付記４） 前記致命率を算出するステップは、前記一つの工程の後の工程への前記新規欠陥の残り易さ毎に前記致命率を算出することを特徴とする付記３に記載の記憶媒体。
【０１５５】
（付記５） 複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記検査装置が出力する前記製品用半導体ウエハの欠陥の位置データに基づいて、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記チップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップとが記録されたことを特徴とする付記３に記載の記録媒体。
【０１５６】
（付記６） 複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記検査装置が出力する前記製品用半導体ウエハの欠陥の位置データに基づいて、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出し、第iチップに発生した新規欠陥の総数Niを求めるステップと、
前記新規欠陥が原因で前記製品用ウエハの第iチップが不良となる期待値fiを、
【０１５７】
【数６】
により求めるステップと、
前記期待値fiを前記複数の工程の全てにおいて算出して加算することにより、前記複数の工程を経た後に前記第iチップが不良となる期待値Fiを算出するステップと、
前記Fiを全てのチップに対し算出して加算することにより、前記製品ウエハに発生すると予測される不良チップの総数Fallを算出するステップとを有することを特徴とする付記３に記載の記憶媒体。
【０１５８】
（付記７） 半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を計数した後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
を有することを特徴とする欠陥解析方法。
【０１５９】
（付記８） 前記致命率を算出するステップにおいて、前記不良箇所の前記新規欠陥に対する割合を前記致命率として採用することを特徴とする付記７に記載の欠陥解析方法。
【０１６０】
（付記９） 光学式検査装置を用いて前記新規欠陥を検出し、走査型電子顕微鏡を用いて前記ボルテージコントラスト法を行うことを特徴とする付記７に記載の欠陥解析方法。
【０１６１】
（付記１０） 前記導電パターンとして櫛歯状のパターン、又はコンタクトチェーンを形成することを特徴とする付記７に記載の欠陥解析方法。
【０１６２】
（付記１１） 前記半導体ウエハのデバイスチップの一部領域、前記半導体ウエハの検査専用チップ内、又は前記半導体ウエハのスクライブ領域に前記導電パターンを形成することを特徴とする付記７に記載の欠陥解析方法。
【０１６３】
（付記１２） 前記新規欠陥のサイズ毎、又は種類毎に前記致命率を算出することを特徴とする付記７に記載の欠陥解析方法。
【０１６４】
（付記１３） 光学式欠陥検査装置を用いて前記新規欠陥を検出し、該光学式欠陥検査装置が計測する前記新規欠陥の散乱光強度毎に前記致命率を算出することを特徴とする付記７に記載の欠陥解析方法。
【０１６５】
（付記１４） ボルテージコントラスト法により前記導電パターンの不良箇所を検出するステップにおいて、全ての前記不良箇所の中から一部の不良箇所のみをサンプリングすることを特徴とする付記７に記載の欠陥解析方法。
【０１６６】
（付記１５） 前記新規欠陥を抽出するステップは、前記一つの工程によって発生した欠陥のなかから、前記一つの工程よりも前に行われた工程で発生した欠陥の近傍を除く領域に発生した欠陥を前記新規欠陥として抽出することを特徴とする付記７に記載の欠陥解析方法。
【０１６７】
（付記１６） 前記近傍として、前記新規欠陥の位置の測定誤差の範囲を採用することを特徴とする付記１５に記載の欠陥解析方法。
【０１６８】
（付記１７） 前記致命率を前記複数の工程のそれぞれについて算出することにより、前記新規欠陥が不良チップの数に与える影響の大きさを前記複数の工程間で比較することを特徴とする付記７に記載の欠陥解析方法。
【０１６９】
（付記１８） 半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップと
を有することを特徴とする工程管理方法。
【０１７０】
（付記１９） 前記不良チップの総数を算出するステップは、
前記新規欠陥の個数がn個となった前記チップの総数mを計数するステップと、
【０１７１】
【数７】
により、前記一つの工程における新規欠陥が原因でチップ内にn個の欠陥が発生して不良となる不良チップの個数の期待値Fnを算出するステップと、
【０１７２】
【数８】
により、前記不良チップの総数Fallを算出するステップと
を有することを特徴とする付記１８に記載の工程管理方法。
【０１７３】
（付記２０） 前記製品用ウエハの不良にならないと予測されるチップ内に存在する前記新規欠陥を欠陥と見做さないことを特徴とする付記１８に記載の工程管理方法。
【０１７４】
（付記２１） 前記一つの工程において前記製品用半導体ウエハを１ロット処理した後、前記総数Fallを前記１ロットの全ての前記製品用半導体ウエハについて算出して加算することにより、前記一つの工程における新規欠陥が原因で不良となると予測される不良チップの前記１ロットにおける総数を算出するステップを有することを特徴とする付記１９に記載の工程管理方法。
【０１７５】
（付記２２） 前記１ロットにおける総チップ数から、前記不良チップの該１ロットにおける総数を減算することにより、前記一つの工程を終了した後の前記１ロットの製品ウエハにおいて良品になると予測される良品チップの総数を算出するステップと、
前記良品チップの総数が予定の数よりも不足するか否かを判断するステップと、
前記良品チップの総数が予定の数よりも不足すると判断された場合、不足分の良品チップを補うだけのロット数の製品ウエハを前記一つの工程に投入するステップとを有することを特徴とする付記１８に記載の工程管理方法。
【０１７６】
（付記２３） 前記不良チップの総数Fallを前記複数の工程のそれぞれについて算出して加算することにより、前記１ロットの製品用半導体ウエハを前記複数の工程で処理した場合に発生すると予測される不良チップの総数を得ることを特徴とする付記１９に記載の工程管理方法。
【図面の簡単な説明】
【０１７７】
【図１】図１は、従来例に係る工程管理方法について説明する模式図である。
【図２】図２（ａ）は、半導体装置の製造工程の一工程で発生した新規欠陥を示すウエハマップの平面図であり、図２（ｂ）は、従来例に係る工程管理方法における致命率の算出方法を説明するための平面図である。
【図３】図３（ａ）は、半導体装置の製造工程において、新規欠陥の分布が二つの工程において異なる場合のウエハマップの平面図であり、図３（ｂ）は、図３（ａ）の分布の場合の、従来例に係る工程管理方法における致命率の算出方法を説明するための平面図である。
【図４】図４は、半導体装置の製造工程の一工程で発生した新規欠陥が、特定の分布をしているか否かを判断するのが困難な場合のウエハマップの平面図である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係るTEG（試験用の小領域）の製造方法を工程順に示す断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、本発明の第１実施形態に係るTEGの製造方法を工程順に示す断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１実施形態に係るTEGの製造方法を工程順に示す断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、本発明の第１実施形態に係るTEGの製造方法を工程順に示す断面図（その４）である。
【図９】図９は、本発明の第１実施形態に係る多層配線構造のTEGの製造方法を示す断面図である。
【図１０】図１０は、本発明の第１実施形態に係る第１一層目銅配線の平面図である。
【図１１】図１１は、本発明の第１実施形態に係る第２一層目銅配線と第２二層目銅配線の平面図である。
【図１２】図１２は、本発明の第１実施形態に係るTEGの形成領域の例について示す平面図である。
【図１３】図１３は、本発明の第２実施形態に係る欠陥解析システムの構成図である。
【図１４】図１４は、本発明の第２実施形態に係る欠陥解析システムで使用される欠陥検査結果ファイルの例を示す図である。
【図１５】図１５（ａ）は、本発明の第２実施形態において得られたSEM像を基にして描いた図であり、図１５（ｂ）は、本発明の第２実施形態においてボルテージコントラスト法によって得られた像を基にして描いた図である。
【図１６】図１６は、本発明の第３実施形態に係る欠陥解析方法を示すフローチャートである。
【図１７】図１７は、本発明の第３実施形態において致命率を算出する際に用いる新規欠陥の個数をＡ〜Ｈ工程のそれぞれについてグラフ化した図である。
【図１８】図１８は、本発明の第３実施形態において、Ｅ工程での新規欠陥のみを示すウエハマップの一例を示す平面図である。
【図１９】図１９は、本発明の第３実施形態において、ボルテージコントラスト法により得られたシリコンウエハのSEM像である。
【図２０】図２０は、本発明の第７実施形態に係る工程管理方法を示すフローチャートである。
【図２１】図２１は、本発明の第７実施形態において、不良チップの総数を算出する方法を示すフローチャートである。
【図２２】図２２は、本発明の第７実施形態において、欠陥情報信号SDを可視化して得られたウエハマップの一例を示す平面図である。
【図２３】図２３は、本発明の第８実施形態に係る工程管理方法を示すフローチャートである。
【図２４】図２４は、本発明の第９実施形態に係る工程管理方法を示すフローチャートである。
【符号の説明】
【０１７８】
１…シリコンウエハ、２…第１層間絶縁膜、２ａ、２ｂ…第１、第２ホール、３…グルー膜、４…タングステン膜、５ａ、５ｂ…第１、第２導電性プラグ、６…キャップ膜、７…第２層間絶縁膜、７ａ、７ｂ…第１、第２配線溝、８…レジストパターン、８ａ、８ｂ…第１、第２窓、９…バリアメタル膜、１０…電解銅めっき膜、１１ａ、１１ｂ…第１、第２一層目銅配線、１２…第３層間絶縁膜、１２ａ、１２ｂ…第３、第４ホール、１２ｃ、１２ｄ…第３、第４配線溝、１３ａ、１３ｂ…第３、第４導電性プラグ、１３ｃ、１３ｄ…第１、第２二層目銅配線、１４…第４層間絶縁膜、１６…第５層間絶縁膜、１８…第６層間絶縁膜、２０…第７層間絶縁膜、１５ｂ、１５ｃ…４層目銅配線、１７ｃ、１７ｄ…５層目銅配線、１９ｂ、１９ｃ…６層目銅配線、２１ｃ、２１ｄ…７層目銅配線、１３ｃ、１７ａ、１７ｂ、１９ａ、２１ａ、２１ｂ…導電性プラグ、４０…欠陥解析システム、４１…制御部、４２…検査装置、４２ａ…第１モニタ、４３…SEM、４３ａ…第２モニタ、４４…記録媒体、４５…欠陥検査結果ファイル、４５ｂ…マップ、５０…デバイスチップ、５０ａ…デバイスチップの一部領域、５１…検査専用チップ、５１ａ…検査専用チップの一部領域、５２…スクライブ領域、５２ａ…スクライブ領域の一部領域。
【特許請求の範囲】
【請求項１】
半導体ウエハの欠陥を検出して少なくとも該欠陥の位置データを出力する検査装置と、
前記半導体ウエハの上に形成された導電パターンの不良箇所をボルテージコントラスト法により検出する走査型電子顕微鏡と、
前記検査装置の前記位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出し、該新規欠陥の個数を計数し、該新規欠陥と位置が一致する前記不良箇所の個数を計数し、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて前記一つの工程における前記新規欠陥の致命率を算出する制御部と、
を有することを特徴とする欠陥解析システム。
【請求項２】
検査装置が出力する半導体ウエハの欠陥の位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
走査型電子顕微鏡を使用したボルテージコントラスト法により、前記半導体ウエハの上に形成された導電パターンの不良箇所を検出し、前記新規欠陥と位置が一致する該不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
をコンピュータに実行させるプログラムが記録されたことを特徴とする記録媒体。
【請求項３】
半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を計数した後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
を有することを特徴とする欠陥解析方法。
【請求項４】
前記致命率を算出するステップにおいて、前記不良箇所の前記新規欠陥に対する割合を前記致命率として採用することを特徴とする請求項３に記載の欠陥解析方法。
【請求項５】
半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップと
を有することを特徴とする工程管理方法。
【請求項１】
半導体ウエハの欠陥を検出して少なくとも該欠陥の位置データを出力する検査装置と、
前記半導体ウエハの上に形成された導電パターンの不良箇所をボルテージコントラスト法により検出する走査型電子顕微鏡と、
前記検査装置の前記位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出し、該新規欠陥の個数を計数し、該新規欠陥と位置が一致する前記不良箇所の個数を計数し、前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて前記一つの工程における前記新規欠陥の致命率を算出する制御部と、
を有することを特徴とする欠陥解析システム。
【請求項２】
検査装置が出力する半導体ウエハの欠陥の位置データに基づいて、前記半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
走査型電子顕微鏡を使用したボルテージコントラスト法により、前記半導体ウエハの上に形成された導電パターンの不良箇所を検出し、前記新規欠陥と位置が一致する該不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
をコンピュータに実行させるプログラムが記録されたことを特徴とする記録媒体。
【請求項３】
半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を計数した後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
を有することを特徴とする欠陥解析方法。
【請求項４】
前記致命率を算出するステップにおいて、前記不良箇所の前記新規欠陥に対する割合を前記致命率として採用することを特徴とする請求項３に記載の欠陥解析方法。
【請求項５】
半導体ウエハに対して行われる複数の工程のうちの一つの工程によって前記半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記新規欠陥の個数を計数するステップと、
前記新規欠陥の個数を求めた後に、前記半導体ウエハの上に導電パターンを形成して、ボルテージコントラスト法により前記新規欠陥と位置が一致する前記導電パターンの不良箇所の個数を計数するステップと、
前記新規欠陥と前記不良箇所のそれぞれの個数の計数値を用いて、前記一つの工程における前記新規欠陥の致命率を算出するステップと、
複数のチップが多面取りされる製品用半導体ウエハに対して前記一つの工程を行った後、前記一つの工程によって前記製品用半導体ウエハに新たに発生した新規欠陥を抽出するステップと、
前記製品用半導体ウエハの前記新規欠陥の個数を前記チップ毎に計数するステップと、
前記製品用半導体ウエハのチップ毎の前記新規欠陥の個数と、前記致命率とに基づいて、前記一つの工程における前記新規欠陥が原因で前記製品用半導体ウエハに発生すると予測される不良チップの総数を算出するステップと
を有することを特徴とする工程管理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００６−１９４２１（Ｐ２００６−１９４２１Ａ）
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願番号】特願２００４−１９４５８１（Ｐ２００４−１９４５８１）
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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