液晶表示装置
【課題】 消費電力を低減する液晶表示装置を提供する。
【解決手段】 第１基板２００と、複数の画素電極２３０のそれぞれに対向した対向電極３３０を備えた第２基板３００と、第１基板２００と第２基板３００との間に保持された液晶層４００と、備え、第１基板２００は、対向電極３３０に供給される電圧を制御する対向電圧生成回路ＣＯＭを備え、対向電圧生成回路ＣＯＭは、対向電極３３０と第１電圧源ＶＤＤとの電気的接続を切替える第１スイッチＳＷＡと、対向電極３３０と第２電圧源ＶＳＳとの電気的接続を切替える第２スイッチＳＷＢと、第１スイッチＳＷＡの開閉を制御する信号を出力する否定論理積回路５３０と、第２スイッチＳＷＢの開閉を制御する信号を出力する否定論理和回路５４０と、遅延回路５２０と、を備え、否定論理積回路５３０および否定論理和回路５４０には遅延回路５２０の入力信号と出力信号とが入力される。
【解決手段】 第１基板２００と、複数の画素電極２３０のそれぞれに対向した対向電極３３０を備えた第２基板３００と、第１基板２００と第２基板３００との間に保持された液晶層４００と、備え、第１基板２００は、対向電極３３０に供給される電圧を制御する対向電圧生成回路ＣＯＭを備え、対向電圧生成回路ＣＯＭは、対向電極３３０と第１電圧源ＶＤＤとの電気的接続を切替える第１スイッチＳＷＡと、対向電極３３０と第２電圧源ＶＳＳとの電気的接続を切替える第２スイッチＳＷＢと、第１スイッチＳＷＡの開閉を制御する信号を出力する否定論理積回路５３０と、第２スイッチＳＷＢの開閉を制御する信号を出力する否定論理和回路５４０と、遅延回路５２０と、を備え、否定論理積回路５３０および否定論理和回路５４０には遅延回路５２０の入力信号と出力信号とが入力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータやテレビなどのＯＡ機器などの表示装置として各種分野で利用されている。近年では、液晶表示装置は、携帯電話などの携帯端末機器や、カーナビゲーション装置、ゲーム機などの様々な電子機器の表示装置としても利用されている。
【０００３】
液晶表示装置は、シール材を介して対向して貼り合わせられたアレイ基板と対向基板との間に液晶層を保持して構成された液晶表示パネルを備えている。この液晶表示パネルは、画像を表示する略矩形状のアクティブエリアを備えている。
【０００４】
アクティブエリアにおいてアレイ基板はマトリクス状に配置された複数の画素電極を備えている。対向基板は、複数の画素電極と対向するように配置された対向電極を備えている。複数の画素電極には、駆動回路からそれぞれ対応する映像信号が印加される。対向電極には対向電圧生成回路から対向電圧が印加される。
【０００５】
例えば、低温ポリシリコン技術を用いて液晶表示パネルに対向電圧生成回路を内蔵する場合、液晶表示パネルサイズやアレイ基板と対向基板との間の基板間ギャップから、液晶負荷容量を算出して対向電圧生成回路の最終段バッファ能力を調整している。対向電圧生成回路の最終段バッファは例えば２つの電圧源と対向電極との電気的接続を切替えている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２０９６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
液晶表示パネルのアクティブエリアの寸法や基板間ギャップが大きくなると液晶負荷容量が大きくなり、対向電圧生成回路の最終段バッファに入力されるゲート信号波形の立ち上がりおよび立下りに遅延が発生する。この場合、対向電極と一方の電圧源との接続を切替える第１スイッチと、対向電極と他方の電圧源との接続を切替える第２スイッチとの両方が閉じて（導通して）、２つの電圧源間に貫通電流が流れることがあった。さらに第１スイッチおよび第２スイッチの種類の特性によっては、両方が閉じる期間が長くなり、貫通電流が大きくなることがあった。貫通電流が流れると消費電力が大きくなるため、低消費電力化を実現することが困難であった。
【０００８】
本発明は上記事情を鑑みて成されたものであって、消費電力を低減する液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態による液晶表示装置は、複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、前記画素のそれぞれに画素電極を備えた第１基板と、前記画素電極のそれぞれに対向した対向電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記第１基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、前記対向電圧生成回路は、前記対向電極と第１電圧源との電気的接続を切替える第１スイッチと、前記対向電極と第２電圧源との電気的接続を切替える第２スイッチと、前記第１スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第２スイッチの開閉を制御する信号を出力する否定論理和回路と、遅延回路と、を備え、前記否定論理積回路および前記否定論理和回路には前記遅延回路の入力信号と出力信号とが入力される、液晶表示装置。
【図面の簡単な説明】
【００１０】
【図１】実施形態の液晶表示装置の一構成例を示す図である。
【図２】図１に示した液晶表示パネルの構成を概略的に示す断面図の一例である。
【図３】図１に示した対向電圧生成回路の最終段のバッファ回路の一構成例を概略的に示す図である。
【図４】図３に示す最終段のバッファ回路の動作の一例を説明するためのタイミングチャートである。
【図５】図１に示した対向電圧生成回路の最終段のバッファ回路の他の構成例を概略的に示す図である。
【図６】図５に示す最終段のバッファ回路の動作の一例を説明するためのタイミングチャートである。
【図７Ａ】図５に示す最終段のバッファ回路に入力される制御信号の立ち上がり時の動作の一例を説明するための図である。
【図７Ｂ】図５に示す最終段のバッファ回路に入力される制御信号の立ち上がり時の動作の一例を説明するための図である。
【図８Ａ】図５に示す最終段のバッファ回路に入力される制御信号の立ち下がり時の動作の一例を説明するための図である。
【図８Ｂ】図５に示す最終段のバッファ回路に入力される制御信号の立ち下がり時の動作の一例を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について、図面を参照して説明する。
図１に、本実施形態に係る液晶表示装置の一構成例を示す。図１に示すように、液晶表示装置は、略矩形平板上の液晶表示パネル１００を備えている。液晶表示パネル１００は、一対の基板すなわちアレイ基板（第１基板）２００及び対向基板（第２基板）３００と、アレイ基板２００と対向基板３００との間に保持された液晶層４００と、を備えている。アレイ基板２００と対向基板３００とは、シール材１１０によって貼り合わせられ、これらの間に液晶層４００を保持するための所定のギャップを形成する。
【００１２】
液晶表示パネル１００は、シール材１１０によって囲まれた内側に、画像を表示する略矩形状のアクティブエリア１２０を備えている。このアクティブエリア１２０は、マトリクス状に配置された複数の画素ＰＸによって構成されている。
【００１３】
アレイ基板２００は、アクティブエリア１２０において、画素ＰＸの行方向に沿って延在する複数のゲート線Ｙ（１、２、３、…、ｍ）と、画素ＰＸの列方向に沿って延在する複数のソース線Ｘ（１、２、３、…、ｎ）と、各画素ＰＸにおけるソース線Ｘとゲート線Ｙとの交差部に配置されたスイッチング素子２２０と、画素ＰＸのそれぞれに配置されスイッチング素子２２０に接続された画素電極２３０と、を備えている。
【００１４】
ゲート線Ｙとソース線Ｘとは、絶縁層を介して互いに交差するように配置されている。スイッチング素子２２０は、例えばポリシリコンによって形成された半導体層を備えた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）によって構成されている。
【００１５】
スイッチング素子２２０のゲート電極２２２は、ゲート線Ｙに接続されている（あるいは、ゲート電極２２２は、ゲート線Ｙと一体的に形成されている）。スイッチング素子２２０のソース電極２２５は、ソース線Ｘに接続されている（あるいは、ソース２２５は、ソース線Ｘと一体的に形成されている）。スイッチング素子２２０のドレイン電極２２７は、画素電極２３０に接続されている。
【００１６】
対向基板３００は、アクティブエリア１２０において、複数の画素電極２３０のそれぞれに対向した対向電極３３０を備えている。
また、液晶表示パネル１００は、アクティブエリア１２０の外側に位置する外周部１３０に配置された接続部１３１を備えている。この接続部１３１は、信号供給源として機能する駆動ＩＣチップやフレキシブル配線基板と接続可能である。図１に示した例では、接続部１３１は、対向基板３００の端部３００Ａより外方に延在したアレイ基板２００の延在部２００Ａ上に形成されている。
【００１７】
アクティブエリア１２０に配置されたゲート線Ｙ（１、２、３、…、ｍ）のそれぞれは、外周部１３０を経由して接続部１３１に接続されている。また、ソース線Ｘ（１、２、３、…、ｎ）のそれぞれも同様に、外周部１３０を経由して接続部１３１に接続されている。
【００１８】
次に、アレイ基板２００及び対向基板３００の構造をより詳細に説明する。
図２に示すように、アレイ基板２００は、ガラスなどの光透過性を有する絶縁基板２１０を用いて形成される。スイッチング素子２２０のゲート電極２２２は、ゲート線Ｙなどとともに絶縁基板２１０の上に配置されている。このゲート電極２２２は、ゲート絶縁膜２４０によって覆われている。このゲート絶縁膜２４０は、例えば、窒化シリコン（Ｓｉ3Ｎ４）などによって形成されている。
【００１９】
スイッチング素子２２０の半導体層２４２は、ゲート絶縁膜２４０の上に配置されている。この半導体層２４２には、スイッチング素子２２０のソース電極２２５及びドレイン電極２２７がコンタクトしている。これらのソース電極２２５及びドレイン電極２２７は、パッシベーション膜２４４によって覆われている。このパッシベーション膜２４４は、例えば、窒化シリコン（Ｓｉ3Ｎ４）などによって形成されている。
【００２０】
画素電極２３０は、パッシベーション膜２４４の上において各画素ＰＸに対応して配置されている。この画素電極２３０は、パッシベーション膜２４４に形成されたコンタクトホールを介してスイッチング素子２２０のドレイン電極２２７と電気的に接続されている。
【００２１】
バックライト光を選択的に透過して画像を表示する透過型液晶表示パネルにおいては、画素電極２３０は、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。また、外光を選択的に反射して画像を表示する反射型液晶表示パネルにおいては、画素電極２３０は、例えば、アルミニウム（Ａｌ）やモリブデン（Ｍｏ）などの光反射性を有する導電材料によって形成されている。
【００２２】
対向基板３００は、ガラスなどの光透過性を有する絶縁基板３１０を用いて形成される。カラー表示タイプの液晶表示装置では、液晶表示パネル１００は、複数種類の画素、例えば赤（Ｒ）を表示する赤色画素ＰＸＲ、緑（Ｇ）を表示する緑色画素ＰＸＧ、青（Ｂ）を表示する青色画素ＰＸＢを有している。
【００２３】
図２に示した実施形態においては、対向基板３００は、アクティブエリア１２０において、絶縁基板３１０の一方の主面（液晶層と対向する面）上に、画素ＰＸ毎に配置されたカラーフィルタ層３２０（Ｒ、Ｇ、Ｂ）を備えている。これらのカラーフィルタ層３２０（Ｒ、Ｇ、Ｂ）は、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）にそれぞれ着色された複数の着色樹脂によって形成されている。
【００２４】
すなわち、対向基板３００は、絶縁基板３１０上に、赤色画素ＰＸＲに対応して赤色の主波長の光を透過するように着色された樹脂からなる赤色カラーフィルタ層３２０Ｒを備え、緑色画素ＰＸＧに対応して緑色の主波長の光を透過するように着色された樹脂からなる緑色カラーフィルタ層３２０Ｇを備え、さらに、青色画素ＰＸＢに対応して青色の主波長の光を透過するように着色された樹脂からなる青色カラーフィルタ層３２０Ｂを備えている。
【００２５】
対向電極３３０は、アクティブエリア１２０において、複数の画素ＰＸに対向するようにカラーフィルタ層３２０上に配置されている。この対向電極３３０は、例えばＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。
【００２６】
これらのアレイ基板２００及び対向基板３００の表面は、液晶層４００に含まれる液晶分子の配向を制御するための配向膜２５０及び３５０によってそれぞれ覆われている。また、アレイ基板２００及び対向基板３００の外面には、それぞれ光学素子２６０及び３６０が設けられている。これらの光学素子２６０及び３６０は、液晶層４００の特性に合わせて偏光方向を設定した偏光板などを含んでいる。
【００２７】
図１に示すように、シール材１１０は、略矩形状のアクティブエリア１２０を囲むようにアレイ基板２００と対向基板３００との間に配置される。シール材１１０は、例えば熱硬化性樹脂や紫外線硬化性樹脂などの樹脂材料によって形成され、液晶表示パネル１００を構成する一方の基板、例えばアレイ基板２００のアクティブエリア１２０を囲むシール部１１５に塗布される。その後、他方の基板、例えば対向基板３００をアレイ基板２００に対向配置した状態で、一対の基板を貼り合わせる方向に加圧しながら加熱するあるいは紫外線を照射する。これにより、シール材１１０が硬化し、アレイ基板２００と対向基板３００とが貼り合わせられる。
【００２８】
次に、アレイ基板側から対向基板側への給電構造についてより詳細に説明する。
アレイ基板２００は、対向電極３３０に対して所定の電位、例えば対向電位を供給するための対向電圧生成回路ＣＯＭと対向電圧生成回路ＣＯＭから出力された対向電位が印加される給電パッド５１０と、をさらに備えている。
【００２９】
給電パッド５１０は、アクティブエリア１２０外の角部、すなわちシール材１１０が配置されるシール部１１５よりも基板端側に位置したアレイ基板２００の角部に配置されている。この給電パッド５１０は、対向基板３００においてシール部１１５よりも基板端側まで延在した対向電極３３０と対向している。このような給電パッド５１０は、パッシベーション膜２４４の上に配置され、画素電極２３０と同一材料によって形成されている。この給電パッド５１０は、配向膜２５０から露出している。
【００３０】
給電パッド５１０の上には、対向電極３３０にコンタクトした導電性部材７００が配置されている。つまり、対向電圧生成回路ＣＯＭから出力された対向電位は、給電パッド５１０を介して導電性部材７００により対向電極３３０へ印加される。
【００３１】
対向電圧生成回路ＣＯＭはアレイ基板２００のアクティブエリア１２０外に形成されている。対向電圧生成回路ＣＯＭは、例えば低温ポリシリコン技術により、スイッチング素子２２０、ゲート線Ｙ、ソース線Ｘ等を形成する工程と同時に、アレイ基板２００の絶縁基板２１０上に形成される。
【００３２】
図３に、対向電圧生成回路ＣＯＭの最終段のバッファ回路の一構成例を示す。対向電圧生成回路ＣＯＭは複数段のバッファ回路Ｂｆを備えている。対向電圧生成回路ＣＯＭの最終段のバッファ回路は、第１電圧源ＶＤＤと対向電極３３０との電気的接続を切替える第１スイッチＳＷＡと、第２電圧源ＶＳＳと対向電極３３０との電気的接続を切替える第２スイッチＳＷＢと、第１スイッチＳＷＡのゲート電圧を制御する論理回路Ｐｇａｔｅと、第２スイッチＳＷＢのゲート電圧を制御する論理回路Ｎｇａｔｅと、遅延回路５２０と、を備えている。
【００３３】
第１スイッチＳＷＡは、Ｐ型の薄膜トランジスタであって、ソース−ドレインパスが第１電圧源ＶＤＤと対向電極３３０との間に電気的に接続されている。第２スイッチＳＷＢは、Ｎ型の薄膜トランジスタであって、ソース−ドレインパスが第２電圧源ＶＳＳと対向電極３３０との間に電気的に接続されている。
【００３４】
論理回路Ｐｇａｔｅは、否定論理積回路５３０と、否定論理積回路５３０の後段に直列に接続された２つのインバート回路ＩＮＶと、を備えている。否定論理積回路５３０の出力信号は、２つのインバート回路ＩＮＶを介して第１スイッチＳＷＡのゲート電極に印加される。したがって論理回路Ｐｇａｔｅの出力信号は、否定論理積回路５３０の出力信号を反転しない信号となる
論理回路Ｎｇａｔｅは、否定論理和回路５４０と、否定論理和回路５４０の後段に直列に接続された２つのインバート回路ＩＮＶと、を備えている。否定論理和回路５４０の出力信号は、２つのインバート回路ＩＮＶを介して第２スイッチＳＷＢのゲート電極に印加される。したがって論理回路Ｎｇａｔｅの出力信号は、否定論理和回路５４０の出力信号を反転しない信号となる。
【００３５】
遅延回路５２０は、直列に接続された複数のインバート回路ＩＮＶを備えている。遅延回路５２０は、遅延回路５２０の入力信号と出力信号との波形が反転しないように、２以上の偶数のインバート回路ＩＮＶを備えている。なお、遅延回路５２０のインバート回路ＩＮＶの数は、液晶容量ＬＣの大きさや配線容量、第１スイッチＳＷＡおよび第２スイッチＳＷＢのゲート容量に応じて調整することが望ましい。
【００３６】
遅延回路５２０には、接続部１３１を介して信号供給源としての駆動ＩＣチップやフレキシブル配線基板から（若しくは複数段のバッファ回路Ｂｆを介して）ＶＣＯＭ信号が入力される。論理回路Ｐｇａｔｅの否定論理積回路５３０にはＶＣＯＭ信号（遅延回路５２０の入力信号）と遅延回路５２０の出力信号（VCOM Delay）とが入力される。論理回路Ｎｇａｔｅの否定論理和回路５４０にはＶＣＯＭ信号（遅延回路５２０の入力信号）と遅延回路５２０の出力信号（VCOM Delay）とが入力される。
【００３７】
図４は、図３に示すバッファ回路の動作を説明するためのタイミングチャートの一例を示す。遅延回路５２０から出力される出力信号（VCOM Delay）は入力されたＶＣＯＭ信号に対して所定期間だけ遅延した波形となる。
【００３８】
ＶＣＯＭ信号がロー（Ｌｏｗ）レベルであって、出力信号（VCOM Delay）がローレベルである期間Ｔ１では、論理回路Ｐｇａｔｅおよび論理回路Ｎｇａｔｅは共にハイ（Ｈｉｇｈ）レベルの信号を出力する。したがってこの期間Ｔ１では、第２スイッチＳＷＢのソース−ドレインパスが導通して対向電極３３０には第２電圧源ＶＳＳから対向電圧が供給されている。
【００３９】
ＶＣＯＭ信号がローレベルからハイレベルへ変化し、出力信号（VCOM Delay）がローレベルのままである期間Ｔｄ１では、論理回路Ｐｇａｔｅはハイレベルの信号出力を維持し、論理回路Ｎｇａｔｅはローレベルの信号を出力する。したがって、この期間Ｔｄ１では、第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が開いた状態となる。
【００４０】
ＶＣＯＭ信号がハイレベルへ変化した後、所定期間が経過すると、出力信号（VCOM Delay）がハイレベルへ変化する。ＶＣＯＭ信号と出力信号（VCOM Delay）との両方がハイレベルである期間Ｔ２では、論理回路Ｐｇａｔｅおよび論理回路Ｎｇａｔｅは共にローレベルの信号を出力する。したがって、この期間Ｔ２では、第１スイッチＳＷＡのソース−ドレインパスが導通して対向電極３３０には第１電圧源ＶＤＤから対向電圧が供給される。
【００４１】
ＶＣＯＭ信号がハイレベルからローレベルへ変化し、出力信号（VCOM Delay）がハイレベルのままである期間Ｔｄ２では、論理回路Ｐｇａｔｅはハイレベルの信号を出力し、論理回路Ｎｇａｔｅはローレベルの出力信号を維持する。したがって、この期間Ｔｄ２では、第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が開いた状態となる。
【００４２】
ＶＣＯＭ信号がローレベルへ変化した後、所定期間が経過すると、出力信号（VCOM Delay）がローレベルへ変化して、再びＶＣＯＭ信号と出力信号（VCOM Delay）とが共にローレベルとなり、第２スイッチＳＷＢのソース−ドレインパスが導通する。
【００４３】
上記のように、図３に示すバッファ回路では、ＶＣＯＭ信号が変化してから出力信号（VCOM Delay）が変化するまでの期間（期間Ｔｄ１、Ｔｄ２）は、第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が閉じた状態となり、第１スイッチＳＷＡと第２スイッチＳＷＢとの両方のソース−ドレインパスが導通する期間が生じない。したがって、遅延回路５２０による遅延期間を負荷容量の大きさに応じて調整することにより、第１電圧源ＶＤＤから第２電圧源ＶＳＳへ貫通電流が流れることを防止し、消費電力が増すことを回避することができる。
【００４４】
すなわち、本実施形態に係る液晶表示装置によれば、消費電力を低減する液晶表示装置を提供することができる。
【００４５】
次に、第２実施形態に係る液晶表示装置について図面を参照して説明する。なお、以下の説明において上述の第１実施形態に係る液晶表示装置と同様の構成については同一の符号を付して説明を省略する。本実施形態に係る液晶表示装置は、アレイ基板２００の対向電圧生成回路ＣＯＭの最終段のバッファ回路の構成が上述の第１実施形態に係る液晶表示装置と異なっている。
【００４６】
図５に、本実施形態に係る液晶表示装置のアレイ基板２００に設けられた対向電圧生成回路ＣＯＭの最終段のバッファ回路の一構成例を示す。対向電圧生成回路ＣＯＭの最終段のバッファ回路は、第１電圧源ＶＤＤと対向電極３３０との電気的接続を切替える第１スイッチＳＷＡと、第２電圧源ＶＳＳと対向電極３３０との電気的接続を切替える第２スイッチＳＷＢと、第１スイッチＳＷＡのゲート電圧を制御する論理回路Ｐｇａｔｅと、第２スイッチＳＷＢのゲート電圧を制御する論理回路Ｎｇａｔｅと、遅延回路５２０Ａ、５２０Ｂと、を備えている。
【００４７】
第１スイッチＳＷＡは、Ｐ型の薄膜トランジスタであって、ソース−ドレインパスが第１電圧源ＶＤＤと対向電極３３０との間に電気的に接続されている。第２スイッチＳＷＢは、Ｎ型の薄膜トランジスタであって、ソース−ドレインパスが第２電圧源ＶＳＳと対向電極３３０との間に電気的に接続されている。
【００４８】
論理回路Ｐｇａｔｅは、否定論理積回路５３０と、否定論理積回路５３０の後段に直列に接続された２つのインバート回路ＩＮＶと、を備えている。論理回路Ｐｇａｔｅの出力信号は、否定論理積回路５３０の出力信号を反転しない信号となる。否定論理積回路５３０には、接続部１３１を介して信号供給源としての駆動ＩＣチップやフレキシブル配線基板から（若しくは複数段のバッファ回路Ｂｆを介して）ＶＣＯＭ信号と後述する遅延回路５２０Ｂの出力信号とが入力される。否定論理積回路５３０の出力信号は、２つのインバート回路ＩＮＶを介して第１スイッチＳＷＡのゲート電極に印加される。
【００４９】
論理回路Ｎｇａｔｅは、否定論理和回路５４０と、否定論理和回路５４０の後段に直列に接続された２つのインバート回路ＩＮＶと、を備えている。論理回路Ｎｇａｔｅの出力信号は、否定論理和回路５４０の出力信号を反転しない信号となる。否定論理和回路５４０には、接続部１３１を介して信号供給源としての駆動ＩＣチップやフレキシブル配線基板から（若しくは複数段のバッファ回路Ｂｆを介して）ＶＣＯＭ信号と後述する遅延回路５２０Ａの出力信号が入力される。否定論理和回路５４０の出力信号は、２つのインバート回路ＩＮＶを介して第２スイッチＳＷＢのゲート電極に印加される。すなわち、否定論理積回路５３０と否定論理和回路５４０とには共通の制御信号としてＶＣＯＭ信号が入力される。
【００５０】
遅延回路５２０Ａはインバート回路ＩＮＶを備えている。遅延回路５２０Ａは、遅延回路５２０Ａの入力信号と出力信号との波形が反転するように、直列に接続された１以上の奇数のインバート回路ＩＮＶを備えている。遅延回路５２０Ａには論理回路Ｎｇａｔｅの出力信号が入力され、遅延回路５２０Ａの出力信号は論理回路Ｐｇａｔｅの否定論理積回路５３０に入力される。
【００５１】
同様に、遅延回路５２０Ｂはインバート回路ＩＮＶを備えている。遅延回路５２０Ｂは、遅延回路５２０Ｂの入力信号と出力信号との波形が反転するように、直列に接続された１以上の奇数のインバート回路ＩＮＶを備えている。遅延回路５２０Ｂには論理回路Ｐｇａｔｅの出力信号が入力され、遅延回路５２０Ｂの出力信号は論理回路Ｎｇａｔｅの否定論理和回路５４０に入力される。
【００５２】
なお、遅延回路５２０Ａ、５２０Ｂのインバート回路ＩＮＶの数は、液晶容量ＬＣの大きさや配線容量、第１スイッチＳＷＡおよび第２スイッチＳＷＢのゲート容量に応じて調整することが望ましい。
【００５３】
図６に、図５に示すバッファ回路の動作を説明するためのタイミングチャートの一例を示す。
ＶＣＯＭ信号がロー（Ｌｏｗ）レベルである期間Ｔ３では、論理回路Ｐｇａｔｅおよび論理回路Ｎｇａｔｅは共にハイレベルの信号を出力する。したがってこの期間Ｔ３では、第２スイッチＳＷＢのソース−ドレインパスが導通して対向電極３３０には第２電圧源ＶＳＳから対向電圧が供給されている。
【００５４】
図７Ａおよび図７Ｂに、ＶＣＯＭ信号がローレベルからハイレベルへ変化するときのバッファ回路の動作を説明するための図を示す。ＶＣＯＭ信号がローレベルからハイレベルへ変化してから所定期間Ｔｄ３では、まず、図６および図７Ａに示すように論理回路Ｎｇａｔｅの出力信号がローレベルとなる。このことによって、第２スイッチＳＷＢが開いた状態となる。したがって期間Ｔｄ３では第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が開いている。
【００５５】
ＶＣＯＭ信号がローレベルからハイレベルへ変化して所定期間Ｔｄ３経過すると、図６および図７Ｂに示すように、遅延回路５２０Ｂを介して論理回路Ｐｇａｔｅに入力される論理回路Ｎｇａｔｅの信号がハイレベルとなり、論理回路Ｐｇａｔｅの出力信号がハイレベルへ変化する。したがって、ＶＣＯＭ信号がローレベルからハイレベルへ変化して所定期間Ｔｄ３経過した後の期間Ｔ４では、第１スイッチＳＷＡのソース−ドレインパスが導通して、対向電極３３０には第１電圧源ＶＤＤから対向電圧が供給される。
【００５６】
図８Ａおよび図８Ｂに、ＶＣＯＭ信号がハイレベルからローレベルへ変化するときのバッファ回路の動作を説明するための図を示す。ＶＣＯＭ信号がハイレベルからローレベルへ変化してから所定期間Ｔｄ４では、まず、図６および図８Ａに示すように、論理回路Ｐｇａｔｅの出力信号がハイレベルとなる。このことによって、第１スイッチＳＷＡが開いた状態となる。したがって期間Ｔｄ４では第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が開いている。
【００５７】
ＶＣＯＭ信号がハイレベルからローレベルへ変化して所定期間Ｔｄ４経過すると、図６および図８Ｂに示すように、遅延回路５２０Ａを介して論理回路Ｎｇａｔｅに入力される論理回路Ｐｇａｔｅの信号がローレベルとなり、論理回路Ｎｇａｔｅの出力信号がハイレベルとなる。したがって、ＶＣＯＭ信号がハイレベルからローレベルへ変化して所定期間Ｔｄ４経過した後の期間Ｔ３では、第２スイッチＳＷＢのソース−ドレインパスが導通して、対向電極３３０には第２電圧源ＶＳＳから対向電圧が供給される。
【００５８】
上記のように、図５に示すバッファ回路では、ＶＣＯＭ信号が変化してから遅延回路５２０Ａ、５２０Ｂの出力信号が変化するまでの期間（期間Ｔｄ３、Ｔｄ４）は、第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が閉じた状態となり、第１スイッチＳＷＡと第２スイッチＳＷＢとの両方のソース−ドレインパスが導通する期間が生じない。したがって、遅延回路５２０Ａ、５２０Ｂによる遅延期間を負荷容量の大きさに応じて調整することにより、第１電圧源ＶＤＤから第２電圧源ＶＳＳへ貫通電流が流れることを防止し、消費電力が増すことを回避することができる。
【００５９】
すなわち、本実施形態に係る液晶表示装置によれば、消費電力を低減する液晶表示装置を提供することができる。
【００６０】
以上で説明したように、上述の第１実施形態および第２実施形態によれば、アレイ基板２００内に対向電圧生成回路ＣＯＭを内蔵し、低消費電電力を実現する表示装置を提供することが可能である。
【００６１】
なお、対向電圧生成回路ＣＯＭは、アレイ基板２００を形成する低温ポリシリコン製造工程において、アクティブエリア１２０に配置されたスイッチング素子２２０、ゲート線Ｙ、ソース線Ｘ等を形成する工程と同時に、アレイ基板２００の絶縁基板２１０上に形成されるため製造工程も増加せず、したがって上記実施形態によれば製造コストを増大させることもなく上記効果を得ることが可能である。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
ＰＸ…画素、ＣＯＭ…対向電圧生成回路、ＶＤＤ…第１電圧源、ＳＷＡ…第１スイッチ、ＶＳＳ…第２電圧源、ＳＷＢ…第２スイッチ、Ｐｇａｔｅ…第１論理回路、Ｎｇａｔｅ…第２論理回路、ＩＮＶ…インバート回路、１００…液晶表示パネル、１２０…アクティブエリア、１３０…外周部、２００…アレイ基板、２３０…画素電極、３００…対向基板、３３０…対向電極、４００…液晶層、５２０…遅延回路、５２０Ａ…第１遅延回路、５２０Ｂ…第２遅延回路、５３０…否定論理積回路、５４０…否定論理和回路、７００…導電性部材。
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータやテレビなどのＯＡ機器などの表示装置として各種分野で利用されている。近年では、液晶表示装置は、携帯電話などの携帯端末機器や、カーナビゲーション装置、ゲーム機などの様々な電子機器の表示装置としても利用されている。
【０００３】
液晶表示装置は、シール材を介して対向して貼り合わせられたアレイ基板と対向基板との間に液晶層を保持して構成された液晶表示パネルを備えている。この液晶表示パネルは、画像を表示する略矩形状のアクティブエリアを備えている。
【０００４】
アクティブエリアにおいてアレイ基板はマトリクス状に配置された複数の画素電極を備えている。対向基板は、複数の画素電極と対向するように配置された対向電極を備えている。複数の画素電極には、駆動回路からそれぞれ対応する映像信号が印加される。対向電極には対向電圧生成回路から対向電圧が印加される。
【０００５】
例えば、低温ポリシリコン技術を用いて液晶表示パネルに対向電圧生成回路を内蔵する場合、液晶表示パネルサイズやアレイ基板と対向基板との間の基板間ギャップから、液晶負荷容量を算出して対向電圧生成回路の最終段バッファ能力を調整している。対向電圧生成回路の最終段バッファは例えば２つの電圧源と対向電極との電気的接続を切替えている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２０９６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
液晶表示パネルのアクティブエリアの寸法や基板間ギャップが大きくなると液晶負荷容量が大きくなり、対向電圧生成回路の最終段バッファに入力されるゲート信号波形の立ち上がりおよび立下りに遅延が発生する。この場合、対向電極と一方の電圧源との接続を切替える第１スイッチと、対向電極と他方の電圧源との接続を切替える第２スイッチとの両方が閉じて（導通して）、２つの電圧源間に貫通電流が流れることがあった。さらに第１スイッチおよび第２スイッチの種類の特性によっては、両方が閉じる期間が長くなり、貫通電流が大きくなることがあった。貫通電流が流れると消費電力が大きくなるため、低消費電力化を実現することが困難であった。
【０００８】
本発明は上記事情を鑑みて成されたものであって、消費電力を低減する液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態による液晶表示装置は、複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、前記画素のそれぞれに画素電極を備えた第１基板と、前記画素電極のそれぞれに対向した対向電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記第１基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、前記対向電圧生成回路は、前記対向電極と第１電圧源との電気的接続を切替える第１スイッチと、前記対向電極と第２電圧源との電気的接続を切替える第２スイッチと、前記第１スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第２スイッチの開閉を制御する信号を出力する否定論理和回路と、遅延回路と、を備え、前記否定論理積回路および前記否定論理和回路には前記遅延回路の入力信号と出力信号とが入力される、液晶表示装置。
【図面の簡単な説明】
【００１０】
【図１】実施形態の液晶表示装置の一構成例を示す図である。
【図２】図１に示した液晶表示パネルの構成を概略的に示す断面図の一例である。
【図３】図１に示した対向電圧生成回路の最終段のバッファ回路の一構成例を概略的に示す図である。
【図４】図３に示す最終段のバッファ回路の動作の一例を説明するためのタイミングチャートである。
【図５】図１に示した対向電圧生成回路の最終段のバッファ回路の他の構成例を概略的に示す図である。
【図６】図５に示す最終段のバッファ回路の動作の一例を説明するためのタイミングチャートである。
【図７Ａ】図５に示す最終段のバッファ回路に入力される制御信号の立ち上がり時の動作の一例を説明するための図である。
【図７Ｂ】図５に示す最終段のバッファ回路に入力される制御信号の立ち上がり時の動作の一例を説明するための図である。
【図８Ａ】図５に示す最終段のバッファ回路に入力される制御信号の立ち下がり時の動作の一例を説明するための図である。
【図８Ｂ】図５に示す最終段のバッファ回路に入力される制御信号の立ち下がり時の動作の一例を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について、図面を参照して説明する。
図１に、本実施形態に係る液晶表示装置の一構成例を示す。図１に示すように、液晶表示装置は、略矩形平板上の液晶表示パネル１００を備えている。液晶表示パネル１００は、一対の基板すなわちアレイ基板（第１基板）２００及び対向基板（第２基板）３００と、アレイ基板２００と対向基板３００との間に保持された液晶層４００と、を備えている。アレイ基板２００と対向基板３００とは、シール材１１０によって貼り合わせられ、これらの間に液晶層４００を保持するための所定のギャップを形成する。
【００１２】
液晶表示パネル１００は、シール材１１０によって囲まれた内側に、画像を表示する略矩形状のアクティブエリア１２０を備えている。このアクティブエリア１２０は、マトリクス状に配置された複数の画素ＰＸによって構成されている。
【００１３】
アレイ基板２００は、アクティブエリア１２０において、画素ＰＸの行方向に沿って延在する複数のゲート線Ｙ（１、２、３、…、ｍ）と、画素ＰＸの列方向に沿って延在する複数のソース線Ｘ（１、２、３、…、ｎ）と、各画素ＰＸにおけるソース線Ｘとゲート線Ｙとの交差部に配置されたスイッチング素子２２０と、画素ＰＸのそれぞれに配置されスイッチング素子２２０に接続された画素電極２３０と、を備えている。
【００１４】
ゲート線Ｙとソース線Ｘとは、絶縁層を介して互いに交差するように配置されている。スイッチング素子２２０は、例えばポリシリコンによって形成された半導体層を備えた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）によって構成されている。
【００１５】
スイッチング素子２２０のゲート電極２２２は、ゲート線Ｙに接続されている（あるいは、ゲート電極２２２は、ゲート線Ｙと一体的に形成されている）。スイッチング素子２２０のソース電極２２５は、ソース線Ｘに接続されている（あるいは、ソース２２５は、ソース線Ｘと一体的に形成されている）。スイッチング素子２２０のドレイン電極２２７は、画素電極２３０に接続されている。
【００１６】
対向基板３００は、アクティブエリア１２０において、複数の画素電極２３０のそれぞれに対向した対向電極３３０を備えている。
また、液晶表示パネル１００は、アクティブエリア１２０の外側に位置する外周部１３０に配置された接続部１３１を備えている。この接続部１３１は、信号供給源として機能する駆動ＩＣチップやフレキシブル配線基板と接続可能である。図１に示した例では、接続部１３１は、対向基板３００の端部３００Ａより外方に延在したアレイ基板２００の延在部２００Ａ上に形成されている。
【００１７】
アクティブエリア１２０に配置されたゲート線Ｙ（１、２、３、…、ｍ）のそれぞれは、外周部１３０を経由して接続部１３１に接続されている。また、ソース線Ｘ（１、２、３、…、ｎ）のそれぞれも同様に、外周部１３０を経由して接続部１３１に接続されている。
【００１８】
次に、アレイ基板２００及び対向基板３００の構造をより詳細に説明する。
図２に示すように、アレイ基板２００は、ガラスなどの光透過性を有する絶縁基板２１０を用いて形成される。スイッチング素子２２０のゲート電極２２２は、ゲート線Ｙなどとともに絶縁基板２１０の上に配置されている。このゲート電極２２２は、ゲート絶縁膜２４０によって覆われている。このゲート絶縁膜２４０は、例えば、窒化シリコン（Ｓｉ3Ｎ４）などによって形成されている。
【００１９】
スイッチング素子２２０の半導体層２４２は、ゲート絶縁膜２４０の上に配置されている。この半導体層２４２には、スイッチング素子２２０のソース電極２２５及びドレイン電極２２７がコンタクトしている。これらのソース電極２２５及びドレイン電極２２７は、パッシベーション膜２４４によって覆われている。このパッシベーション膜２４４は、例えば、窒化シリコン（Ｓｉ3Ｎ４）などによって形成されている。
【００２０】
画素電極２３０は、パッシベーション膜２４４の上において各画素ＰＸに対応して配置されている。この画素電極２３０は、パッシベーション膜２４４に形成されたコンタクトホールを介してスイッチング素子２２０のドレイン電極２２７と電気的に接続されている。
【００２１】
バックライト光を選択的に透過して画像を表示する透過型液晶表示パネルにおいては、画素電極２３０は、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。また、外光を選択的に反射して画像を表示する反射型液晶表示パネルにおいては、画素電極２３０は、例えば、アルミニウム（Ａｌ）やモリブデン（Ｍｏ）などの光反射性を有する導電材料によって形成されている。
【００２２】
対向基板３００は、ガラスなどの光透過性を有する絶縁基板３１０を用いて形成される。カラー表示タイプの液晶表示装置では、液晶表示パネル１００は、複数種類の画素、例えば赤（Ｒ）を表示する赤色画素ＰＸＲ、緑（Ｇ）を表示する緑色画素ＰＸＧ、青（Ｂ）を表示する青色画素ＰＸＢを有している。
【００２３】
図２に示した実施形態においては、対向基板３００は、アクティブエリア１２０において、絶縁基板３１０の一方の主面（液晶層と対向する面）上に、画素ＰＸ毎に配置されたカラーフィルタ層３２０（Ｒ、Ｇ、Ｂ）を備えている。これらのカラーフィルタ層３２０（Ｒ、Ｇ、Ｂ）は、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）にそれぞれ着色された複数の着色樹脂によって形成されている。
【００２４】
すなわち、対向基板３００は、絶縁基板３１０上に、赤色画素ＰＸＲに対応して赤色の主波長の光を透過するように着色された樹脂からなる赤色カラーフィルタ層３２０Ｒを備え、緑色画素ＰＸＧに対応して緑色の主波長の光を透過するように着色された樹脂からなる緑色カラーフィルタ層３２０Ｇを備え、さらに、青色画素ＰＸＢに対応して青色の主波長の光を透過するように着色された樹脂からなる青色カラーフィルタ層３２０Ｂを備えている。
【００２５】
対向電極３３０は、アクティブエリア１２０において、複数の画素ＰＸに対向するようにカラーフィルタ層３２０上に配置されている。この対向電極３３０は、例えばＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。
【００２６】
これらのアレイ基板２００及び対向基板３００の表面は、液晶層４００に含まれる液晶分子の配向を制御するための配向膜２５０及び３５０によってそれぞれ覆われている。また、アレイ基板２００及び対向基板３００の外面には、それぞれ光学素子２６０及び３６０が設けられている。これらの光学素子２６０及び３６０は、液晶層４００の特性に合わせて偏光方向を設定した偏光板などを含んでいる。
【００２７】
図１に示すように、シール材１１０は、略矩形状のアクティブエリア１２０を囲むようにアレイ基板２００と対向基板３００との間に配置される。シール材１１０は、例えば熱硬化性樹脂や紫外線硬化性樹脂などの樹脂材料によって形成され、液晶表示パネル１００を構成する一方の基板、例えばアレイ基板２００のアクティブエリア１２０を囲むシール部１１５に塗布される。その後、他方の基板、例えば対向基板３００をアレイ基板２００に対向配置した状態で、一対の基板を貼り合わせる方向に加圧しながら加熱するあるいは紫外線を照射する。これにより、シール材１１０が硬化し、アレイ基板２００と対向基板３００とが貼り合わせられる。
【００２８】
次に、アレイ基板側から対向基板側への給電構造についてより詳細に説明する。
アレイ基板２００は、対向電極３３０に対して所定の電位、例えば対向電位を供給するための対向電圧生成回路ＣＯＭと対向電圧生成回路ＣＯＭから出力された対向電位が印加される給電パッド５１０と、をさらに備えている。
【００２９】
給電パッド５１０は、アクティブエリア１２０外の角部、すなわちシール材１１０が配置されるシール部１１５よりも基板端側に位置したアレイ基板２００の角部に配置されている。この給電パッド５１０は、対向基板３００においてシール部１１５よりも基板端側まで延在した対向電極３３０と対向している。このような給電パッド５１０は、パッシベーション膜２４４の上に配置され、画素電極２３０と同一材料によって形成されている。この給電パッド５１０は、配向膜２５０から露出している。
【００３０】
給電パッド５１０の上には、対向電極３３０にコンタクトした導電性部材７００が配置されている。つまり、対向電圧生成回路ＣＯＭから出力された対向電位は、給電パッド５１０を介して導電性部材７００により対向電極３３０へ印加される。
【００３１】
対向電圧生成回路ＣＯＭはアレイ基板２００のアクティブエリア１２０外に形成されている。対向電圧生成回路ＣＯＭは、例えば低温ポリシリコン技術により、スイッチング素子２２０、ゲート線Ｙ、ソース線Ｘ等を形成する工程と同時に、アレイ基板２００の絶縁基板２１０上に形成される。
【００３２】
図３に、対向電圧生成回路ＣＯＭの最終段のバッファ回路の一構成例を示す。対向電圧生成回路ＣＯＭは複数段のバッファ回路Ｂｆを備えている。対向電圧生成回路ＣＯＭの最終段のバッファ回路は、第１電圧源ＶＤＤと対向電極３３０との電気的接続を切替える第１スイッチＳＷＡと、第２電圧源ＶＳＳと対向電極３３０との電気的接続を切替える第２スイッチＳＷＢと、第１スイッチＳＷＡのゲート電圧を制御する論理回路Ｐｇａｔｅと、第２スイッチＳＷＢのゲート電圧を制御する論理回路Ｎｇａｔｅと、遅延回路５２０と、を備えている。
【００３３】
第１スイッチＳＷＡは、Ｐ型の薄膜トランジスタであって、ソース−ドレインパスが第１電圧源ＶＤＤと対向電極３３０との間に電気的に接続されている。第２スイッチＳＷＢは、Ｎ型の薄膜トランジスタであって、ソース−ドレインパスが第２電圧源ＶＳＳと対向電極３３０との間に電気的に接続されている。
【００３４】
論理回路Ｐｇａｔｅは、否定論理積回路５３０と、否定論理積回路５３０の後段に直列に接続された２つのインバート回路ＩＮＶと、を備えている。否定論理積回路５３０の出力信号は、２つのインバート回路ＩＮＶを介して第１スイッチＳＷＡのゲート電極に印加される。したがって論理回路Ｐｇａｔｅの出力信号は、否定論理積回路５３０の出力信号を反転しない信号となる
論理回路Ｎｇａｔｅは、否定論理和回路５４０と、否定論理和回路５４０の後段に直列に接続された２つのインバート回路ＩＮＶと、を備えている。否定論理和回路５４０の出力信号は、２つのインバート回路ＩＮＶを介して第２スイッチＳＷＢのゲート電極に印加される。したがって論理回路Ｎｇａｔｅの出力信号は、否定論理和回路５４０の出力信号を反転しない信号となる。
【００３５】
遅延回路５２０は、直列に接続された複数のインバート回路ＩＮＶを備えている。遅延回路５２０は、遅延回路５２０の入力信号と出力信号との波形が反転しないように、２以上の偶数のインバート回路ＩＮＶを備えている。なお、遅延回路５２０のインバート回路ＩＮＶの数は、液晶容量ＬＣの大きさや配線容量、第１スイッチＳＷＡおよび第２スイッチＳＷＢのゲート容量に応じて調整することが望ましい。
【００３６】
遅延回路５２０には、接続部１３１を介して信号供給源としての駆動ＩＣチップやフレキシブル配線基板から（若しくは複数段のバッファ回路Ｂｆを介して）ＶＣＯＭ信号が入力される。論理回路Ｐｇａｔｅの否定論理積回路５３０にはＶＣＯＭ信号（遅延回路５２０の入力信号）と遅延回路５２０の出力信号（VCOM Delay）とが入力される。論理回路Ｎｇａｔｅの否定論理和回路５４０にはＶＣＯＭ信号（遅延回路５２０の入力信号）と遅延回路５２０の出力信号（VCOM Delay）とが入力される。
【００３７】
図４は、図３に示すバッファ回路の動作を説明するためのタイミングチャートの一例を示す。遅延回路５２０から出力される出力信号（VCOM Delay）は入力されたＶＣＯＭ信号に対して所定期間だけ遅延した波形となる。
【００３８】
ＶＣＯＭ信号がロー（Ｌｏｗ）レベルであって、出力信号（VCOM Delay）がローレベルである期間Ｔ１では、論理回路Ｐｇａｔｅおよび論理回路Ｎｇａｔｅは共にハイ（Ｈｉｇｈ）レベルの信号を出力する。したがってこの期間Ｔ１では、第２スイッチＳＷＢのソース−ドレインパスが導通して対向電極３３０には第２電圧源ＶＳＳから対向電圧が供給されている。
【００３９】
ＶＣＯＭ信号がローレベルからハイレベルへ変化し、出力信号（VCOM Delay）がローレベルのままである期間Ｔｄ１では、論理回路Ｐｇａｔｅはハイレベルの信号出力を維持し、論理回路Ｎｇａｔｅはローレベルの信号を出力する。したがって、この期間Ｔｄ１では、第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が開いた状態となる。
【００４０】
ＶＣＯＭ信号がハイレベルへ変化した後、所定期間が経過すると、出力信号（VCOM Delay）がハイレベルへ変化する。ＶＣＯＭ信号と出力信号（VCOM Delay）との両方がハイレベルである期間Ｔ２では、論理回路Ｐｇａｔｅおよび論理回路Ｎｇａｔｅは共にローレベルの信号を出力する。したがって、この期間Ｔ２では、第１スイッチＳＷＡのソース−ドレインパスが導通して対向電極３３０には第１電圧源ＶＤＤから対向電圧が供給される。
【００４１】
ＶＣＯＭ信号がハイレベルからローレベルへ変化し、出力信号（VCOM Delay）がハイレベルのままである期間Ｔｄ２では、論理回路Ｐｇａｔｅはハイレベルの信号を出力し、論理回路Ｎｇａｔｅはローレベルの出力信号を維持する。したがって、この期間Ｔｄ２では、第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が開いた状態となる。
【００４２】
ＶＣＯＭ信号がローレベルへ変化した後、所定期間が経過すると、出力信号（VCOM Delay）がローレベルへ変化して、再びＶＣＯＭ信号と出力信号（VCOM Delay）とが共にローレベルとなり、第２スイッチＳＷＢのソース−ドレインパスが導通する。
【００４３】
上記のように、図３に示すバッファ回路では、ＶＣＯＭ信号が変化してから出力信号（VCOM Delay）が変化するまでの期間（期間Ｔｄ１、Ｔｄ２）は、第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が閉じた状態となり、第１スイッチＳＷＡと第２スイッチＳＷＢとの両方のソース−ドレインパスが導通する期間が生じない。したがって、遅延回路５２０による遅延期間を負荷容量の大きさに応じて調整することにより、第１電圧源ＶＤＤから第２電圧源ＶＳＳへ貫通電流が流れることを防止し、消費電力が増すことを回避することができる。
【００４４】
すなわち、本実施形態に係る液晶表示装置によれば、消費電力を低減する液晶表示装置を提供することができる。
【００４５】
次に、第２実施形態に係る液晶表示装置について図面を参照して説明する。なお、以下の説明において上述の第１実施形態に係る液晶表示装置と同様の構成については同一の符号を付して説明を省略する。本実施形態に係る液晶表示装置は、アレイ基板２００の対向電圧生成回路ＣＯＭの最終段のバッファ回路の構成が上述の第１実施形態に係る液晶表示装置と異なっている。
【００４６】
図５に、本実施形態に係る液晶表示装置のアレイ基板２００に設けられた対向電圧生成回路ＣＯＭの最終段のバッファ回路の一構成例を示す。対向電圧生成回路ＣＯＭの最終段のバッファ回路は、第１電圧源ＶＤＤと対向電極３３０との電気的接続を切替える第１スイッチＳＷＡと、第２電圧源ＶＳＳと対向電極３３０との電気的接続を切替える第２スイッチＳＷＢと、第１スイッチＳＷＡのゲート電圧を制御する論理回路Ｐｇａｔｅと、第２スイッチＳＷＢのゲート電圧を制御する論理回路Ｎｇａｔｅと、遅延回路５２０Ａ、５２０Ｂと、を備えている。
【００４７】
第１スイッチＳＷＡは、Ｐ型の薄膜トランジスタであって、ソース−ドレインパスが第１電圧源ＶＤＤと対向電極３３０との間に電気的に接続されている。第２スイッチＳＷＢは、Ｎ型の薄膜トランジスタであって、ソース−ドレインパスが第２電圧源ＶＳＳと対向電極３３０との間に電気的に接続されている。
【００４８】
論理回路Ｐｇａｔｅは、否定論理積回路５３０と、否定論理積回路５３０の後段に直列に接続された２つのインバート回路ＩＮＶと、を備えている。論理回路Ｐｇａｔｅの出力信号は、否定論理積回路５３０の出力信号を反転しない信号となる。否定論理積回路５３０には、接続部１３１を介して信号供給源としての駆動ＩＣチップやフレキシブル配線基板から（若しくは複数段のバッファ回路Ｂｆを介して）ＶＣＯＭ信号と後述する遅延回路５２０Ｂの出力信号とが入力される。否定論理積回路５３０の出力信号は、２つのインバート回路ＩＮＶを介して第１スイッチＳＷＡのゲート電極に印加される。
【００４９】
論理回路Ｎｇａｔｅは、否定論理和回路５４０と、否定論理和回路５４０の後段に直列に接続された２つのインバート回路ＩＮＶと、を備えている。論理回路Ｎｇａｔｅの出力信号は、否定論理和回路５４０の出力信号を反転しない信号となる。否定論理和回路５４０には、接続部１３１を介して信号供給源としての駆動ＩＣチップやフレキシブル配線基板から（若しくは複数段のバッファ回路Ｂｆを介して）ＶＣＯＭ信号と後述する遅延回路５２０Ａの出力信号が入力される。否定論理和回路５４０の出力信号は、２つのインバート回路ＩＮＶを介して第２スイッチＳＷＢのゲート電極に印加される。すなわち、否定論理積回路５３０と否定論理和回路５４０とには共通の制御信号としてＶＣＯＭ信号が入力される。
【００５０】
遅延回路５２０Ａはインバート回路ＩＮＶを備えている。遅延回路５２０Ａは、遅延回路５２０Ａの入力信号と出力信号との波形が反転するように、直列に接続された１以上の奇数のインバート回路ＩＮＶを備えている。遅延回路５２０Ａには論理回路Ｎｇａｔｅの出力信号が入力され、遅延回路５２０Ａの出力信号は論理回路Ｐｇａｔｅの否定論理積回路５３０に入力される。
【００５１】
同様に、遅延回路５２０Ｂはインバート回路ＩＮＶを備えている。遅延回路５２０Ｂは、遅延回路５２０Ｂの入力信号と出力信号との波形が反転するように、直列に接続された１以上の奇数のインバート回路ＩＮＶを備えている。遅延回路５２０Ｂには論理回路Ｐｇａｔｅの出力信号が入力され、遅延回路５２０Ｂの出力信号は論理回路Ｎｇａｔｅの否定論理和回路５４０に入力される。
【００５２】
なお、遅延回路５２０Ａ、５２０Ｂのインバート回路ＩＮＶの数は、液晶容量ＬＣの大きさや配線容量、第１スイッチＳＷＡおよび第２スイッチＳＷＢのゲート容量に応じて調整することが望ましい。
【００５３】
図６に、図５に示すバッファ回路の動作を説明するためのタイミングチャートの一例を示す。
ＶＣＯＭ信号がロー（Ｌｏｗ）レベルである期間Ｔ３では、論理回路Ｐｇａｔｅおよび論理回路Ｎｇａｔｅは共にハイレベルの信号を出力する。したがってこの期間Ｔ３では、第２スイッチＳＷＢのソース−ドレインパスが導通して対向電極３３０には第２電圧源ＶＳＳから対向電圧が供給されている。
【００５４】
図７Ａおよび図７Ｂに、ＶＣＯＭ信号がローレベルからハイレベルへ変化するときのバッファ回路の動作を説明するための図を示す。ＶＣＯＭ信号がローレベルからハイレベルへ変化してから所定期間Ｔｄ３では、まず、図６および図７Ａに示すように論理回路Ｎｇａｔｅの出力信号がローレベルとなる。このことによって、第２スイッチＳＷＢが開いた状態となる。したがって期間Ｔｄ３では第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が開いている。
【００５５】
ＶＣＯＭ信号がローレベルからハイレベルへ変化して所定期間Ｔｄ３経過すると、図６および図７Ｂに示すように、遅延回路５２０Ｂを介して論理回路Ｐｇａｔｅに入力される論理回路Ｎｇａｔｅの信号がハイレベルとなり、論理回路Ｐｇａｔｅの出力信号がハイレベルへ変化する。したがって、ＶＣＯＭ信号がローレベルからハイレベルへ変化して所定期間Ｔｄ３経過した後の期間Ｔ４では、第１スイッチＳＷＡのソース−ドレインパスが導通して、対向電極３３０には第１電圧源ＶＤＤから対向電圧が供給される。
【００５６】
図８Ａおよび図８Ｂに、ＶＣＯＭ信号がハイレベルからローレベルへ変化するときのバッファ回路の動作を説明するための図を示す。ＶＣＯＭ信号がハイレベルからローレベルへ変化してから所定期間Ｔｄ４では、まず、図６および図８Ａに示すように、論理回路Ｐｇａｔｅの出力信号がハイレベルとなる。このことによって、第１スイッチＳＷＡが開いた状態となる。したがって期間Ｔｄ４では第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が開いている。
【００５７】
ＶＣＯＭ信号がハイレベルからローレベルへ変化して所定期間Ｔｄ４経過すると、図６および図８Ｂに示すように、遅延回路５２０Ａを介して論理回路Ｎｇａｔｅに入力される論理回路Ｐｇａｔｅの信号がローレベルとなり、論理回路Ｎｇａｔｅの出力信号がハイレベルとなる。したがって、ＶＣＯＭ信号がハイレベルからローレベルへ変化して所定期間Ｔｄ４経過した後の期間Ｔ３では、第２スイッチＳＷＢのソース−ドレインパスが導通して、対向電極３３０には第２電圧源ＶＳＳから対向電圧が供給される。
【００５８】
上記のように、図５に示すバッファ回路では、ＶＣＯＭ信号が変化してから遅延回路５２０Ａ、５２０Ｂの出力信号が変化するまでの期間（期間Ｔｄ３、Ｔｄ４）は、第１スイッチＳＷＡおよび第２スイッチＳＷＢの両方が閉じた状態となり、第１スイッチＳＷＡと第２スイッチＳＷＢとの両方のソース−ドレインパスが導通する期間が生じない。したがって、遅延回路５２０Ａ、５２０Ｂによる遅延期間を負荷容量の大きさに応じて調整することにより、第１電圧源ＶＤＤから第２電圧源ＶＳＳへ貫通電流が流れることを防止し、消費電力が増すことを回避することができる。
【００５９】
すなわち、本実施形態に係る液晶表示装置によれば、消費電力を低減する液晶表示装置を提供することができる。
【００６０】
以上で説明したように、上述の第１実施形態および第２実施形態によれば、アレイ基板２００内に対向電圧生成回路ＣＯＭを内蔵し、低消費電電力を実現する表示装置を提供することが可能である。
【００６１】
なお、対向電圧生成回路ＣＯＭは、アレイ基板２００を形成する低温ポリシリコン製造工程において、アクティブエリア１２０に配置されたスイッチング素子２２０、ゲート線Ｙ、ソース線Ｘ等を形成する工程と同時に、アレイ基板２００の絶縁基板２１０上に形成されるため製造工程も増加せず、したがって上記実施形態によれば製造コストを増大させることもなく上記効果を得ることが可能である。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
ＰＸ…画素、ＣＯＭ…対向電圧生成回路、ＶＤＤ…第１電圧源、ＳＷＡ…第１スイッチ、ＶＳＳ…第２電圧源、ＳＷＢ…第２スイッチ、Ｐｇａｔｅ…第１論理回路、Ｎｇａｔｅ…第２論理回路、ＩＮＶ…インバート回路、１００…液晶表示パネル、１２０…アクティブエリア、１３０…外周部、２００…アレイ基板、２３０…画素電極、３００…対向基板、３３０…対向電極、４００…液晶層、５２０…遅延回路、５２０Ａ…第１遅延回路、５２０Ｂ…第２遅延回路、５３０…否定論理積回路、５４０…否定論理和回路、７００…導電性部材。
【特許請求の範囲】
【請求項１】
複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、
前記画素のそれぞれに画素電極を備えた第１基板と、
前記画素電極のそれぞれに対向した対向電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
前記第１基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、
前記対向電圧生成回路は、前記対向電極と第１電圧源との電気的接続を切替える第１スイッチと、前記対向電極と第２電圧源との電気的接続を切替える第２スイッチと、前記第１スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第２スイッチの開閉を制御する信号を出力する否定論理和回路と、遅延回路と、を備え、
前記否定論理積回路および前記否定論理和回路には前記遅延回路の入力信号と出力信号とが入力される、液晶表示装置。
【請求項２】
複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、
前記画素のそれぞれに画素電極を備えた第１基板と、
前記画素電極のそれぞれに対向した対向電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
前記第１基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、
前記対向電圧生成回路は、前記対向電極と第１電圧源との電気的接続を切替える第１スイッチと、前記対向電極と第２電圧源との電気的接続を切替える第２スイッチと、前記第１スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第２スイッチの開閉を制御する信号を出力する否定論理和回路と、前記第１論理回路の出力信号を反転して前記否定論理和回路へ出力する第１遅延回路と、前記第２論理回路の出力信号を反転して前記否定論理積回路へ出力する第２遅延回路と、を備え、
前記否定論理積回路および前記否定論理和回路には共通の制御信号がさらに入力される、液晶表示装置。
【請求項３】
前記第１スイッチはＰ型の薄膜トランジスタであり、前記第２スイッチはＮ型の薄膜トランジスタである請求項１又は請求項２記載の液晶表示装置。
【請求項４】
前記遅延回路は、直列に接続された２以上の偶数のインバート回路を備える請求項１記載の液晶表示装置。
【請求項５】
前記第１遅延回路および第２遅延回路のそれぞれは、直列に接続された１以上の奇数のインバート回路を備える請求項２記載の液晶表示装置。
【請求項６】
前記第１スイッチおよび第２スイッチは、ポリシリコンによって形成された半導体層を備えた薄膜トランジスタである請求項１又は請求項２記載の液晶表示装置。
【請求項１】
複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、
前記画素のそれぞれに画素電極を備えた第１基板と、
前記画素電極のそれぞれに対向した対向電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
前記第１基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、
前記対向電圧生成回路は、前記対向電極と第１電圧源との電気的接続を切替える第１スイッチと、前記対向電極と第２電圧源との電気的接続を切替える第２スイッチと、前記第１スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第２スイッチの開閉を制御する信号を出力する否定論理和回路と、遅延回路と、を備え、
前記否定論理積回路および前記否定論理和回路には前記遅延回路の入力信号と出力信号とが入力される、液晶表示装置。
【請求項２】
複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、
前記画素のそれぞれに画素電極を備えた第１基板と、
前記画素電極のそれぞれに対向した対向電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
前記第１基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、
前記対向電圧生成回路は、前記対向電極と第１電圧源との電気的接続を切替える第１スイッチと、前記対向電極と第２電圧源との電気的接続を切替える第２スイッチと、前記第１スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第２スイッチの開閉を制御する信号を出力する否定論理和回路と、前記第１論理回路の出力信号を反転して前記否定論理和回路へ出力する第１遅延回路と、前記第２論理回路の出力信号を反転して前記否定論理積回路へ出力する第２遅延回路と、を備え、
前記否定論理積回路および前記否定論理和回路には共通の制御信号がさらに入力される、液晶表示装置。
【請求項３】
前記第１スイッチはＰ型の薄膜トランジスタであり、前記第２スイッチはＮ型の薄膜トランジスタである請求項１又は請求項２記載の液晶表示装置。
【請求項４】
前記遅延回路は、直列に接続された２以上の偶数のインバート回路を備える請求項１記載の液晶表示装置。
【請求項５】
前記第１遅延回路および第２遅延回路のそれぞれは、直列に接続された１以上の奇数のインバート回路を備える請求項２記載の液晶表示装置。
【請求項６】
前記第１スイッチおよび第２スイッチは、ポリシリコンによって形成された半導体層を備えた薄膜トランジスタである請求項１又は請求項２記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【公開番号】特開２０１２−１６３６９６（Ｐ２０１２−１６３６９６Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２２９５３（Ｐ２０１１−２２９５３）
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
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