画素回路、表示装置、電子機器、及び、画素回路の駆動方法
【課題】基準電位点との間の抵抗成分に起因する輝度変化を抑制することのできる技術を提供する。
【解決手段】画素回路、表示装置、或いは、電子機器は、表示部と、表示部を駆動する駆動トランジスタと、駆動トランジスタの特性を制御する特性制御部とを備える。好ましくは、特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する。好ましくは、駆動トランジスタとしては、閾値電圧を制御し得る特性制御端を有しているトランジスタを使用するのがよく、特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給するとよい。例えば、駆動トランジスタとしてＭＯＳＦＥＴを使用し、バックゲートを表示部のカソード端に接続するとよい。
【解決手段】画素回路、表示装置、或いは、電子機器は、表示部と、表示部を駆動する駆動トランジスタと、駆動トランジスタの特性を制御する特性制御部とを備える。好ましくは、特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する。好ましくは、駆動トランジスタとしては、閾値電圧を制御し得る特性制御端を有しているトランジスタを使用するのがよく、特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給するとよい。例えば、駆動トランジスタとしてＭＯＳＦＥＴを使用し、バックゲートを表示部のカソード端に接続するとよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、画素回路、表示装置、電子機器、及び、画素回路（表示装置）の駆動方法に関する。
【背景技術】
【０００２】
今日、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器が広く利用されている。画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。例えば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
ところで、表示素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。但し、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しい等の問題がある。
【０００４】
このため、近年、画素内部の表示素子に供給する画素信号を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)等のトランジスタをスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている（例えば、特許第４２４００５９号公報や特許第４２４００６８号公報を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４２４００５９号公報
【特許文献２】特許第４２４００６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、表示素子は、基準電位点との間の抵抗成分に起因する輝度変化（表示装置としては表示むら）が発生する場合があることが分かった。尚、基準電位点との間の抵抗成分に起因する輝度変化は、アクティブマトリクス方式に限らず、パッシブマトリクス方式でも起こり得る。
【０００７】
したがって本開示の目的は、基準電位点との間の抵抗成分に起因する輝度変化を抑制することのできる技術を提供することにある。
【課題を解決するための手段】
【０００８】
本開示の第１の態様に係る画素回路は、表示部と、表示部を駆動する駆動トランジスタと、駆動トランジスタの特性を制御する特性制御部とを備える。本開示の第１の態様に係る画素回路の従属項に記載された各画素回路は、本開示の第１の態様に係る画素回路のさらなる有利な具体例を規定する。
【０００９】
本開示の第２の態様に係る表示装置は、表示部及び表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、駆動トランジスタの特性を制御する特性制御部とを備える。第２の態様に係る表示装置は、第１の態様に係る画素回路の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第２の態様に係る表示装置のさらなる有利な具体例を規定する。
【００１０】
本開示の第３の態様に係る電子機器は、表示部及び表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、画素部に供給される映像信号を生成する信号生成部と、駆動トランジスタの特性を制御する特性制御部とを備える。第３の態様に係る電子機器は、第１の態様に係る画素回路の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第３の態様に係る電子機器のさらなる有利な具体例を規定する。
【００１１】
本開示の第４の態様に係る画素回路の駆動方法は、表示部を駆動する駆動トランジスタを備えた画素回路を駆動する方法であって、駆動トランジスタの特性を制御する。第４の態様に係る画素回路の駆動方法は、第１の態様に係る画素回路の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第４の態様に係る画素回路の駆動方法のさらなる有利な具体例を規定する。
【００１２】
要するに、本明細書で開示する技術では、駆動トランジスタの特性を制御するので、表示部の駆動電流を調整することができる。供給される映像信号レベルが同じであっても、駆動トランジスタの特性を制御することで表示部の駆動電流が調整され、結果として、輝度を調整することができる。そして、この技術を、基準電位点との間の抵抗成分に起因する輝度変化を抑制することに利用することができる。
【発明の効果】
【００１３】
第１の態様に係る画素回路、第２の態様に係る表示装置、第３の態様に係る電子機器、第４の態様に係る画素回路の駆動方法によれば、駆動トランジスタの特性を制御することにより、基準電位点との間の抵抗成分に起因する輝度変化を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、アクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図２】図２は、カラー画像表示対応のアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図３】図３（Ａ）〜図３（Ｂ）は、発光素子（実質的には画素回路）を説明する図である。
【図４】図４は、比較例の画素回路の一形態を示す図である。
【図５】図５は、比較例の画素回路を備えた表示装置の全体概要を示す図である。
【図６】図６は、実施例１の画素回路の一形態を示す図である。
【図７】図７は、実施例１の画素回路を備えた表示装置の全体概要を示す図である。
【図８】図８は、画素回路の駆動方法を説明するタイミングチャートである。
【図９】図９（Ａ）〜図９（Ｂ）は、比較例の表示装置で発生する表示むら現象を説明する図である。
【図１０】図１０（Ａ）〜図１０（Ｃ）は、比較例の表示装置で発生する表示むら現象を説明する図である。
【図１１】図１１は、表示むら現象の対策原理を説明する図であって、トランジスタ特性の基板電位依存性を説明する図である。
【図１２】図１２は、実施例２の画素回路の一形態を示す図である。
【図１３】図１３は、実施例２の画素回路を備えた表示装置の全体概要を示す図である。
【図１４】図１４は、実施例２の効果を説明する図である。
【図１５】図１５は、実施例３の画素回路の一形態を示す図である。
【図１６】図１６は、実施例３の画素回路を備えた表示装置の全体概要を示す図である。
【図１７】図１７は、実施例４の画素回路の一形態を示す図である。
【図１８】図１８は、実施例４の画素回路を備えた表示装置の全体概要を示す図である。
【図１９】図１９（Ａ）〜図１９（Ｅ）は実施例５（電子機器）を説明する図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本明細書で開示する技術の実施形態について詳細に説明する。各機能要素について形態別に区別する際にはアルファベット或いは“_n”（ｎは数字）或いはこれらの組合せの参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００１６】
説明は以下の順序で行なう。
１．全体概要
２．表示装置の概要
３．発光素子
４．駆動方法：基本
５．具体的な適用例
実施例１：走査型
実施例２：バックゲートとカソードを接続
実施例３：実施例２＋電圧補正
実施例４：実施例１＋電圧監視
実施例５：電子機器への適用事例
【００１７】
＜全体概要＞
先ず、基本的な事項について以下に説明する。
【００１８】
本実施形態の構成において、画素回路、表示装置、或いは、電子機器は、表示部と、表示部を駆動する駆動トランジスタと、駆動トランジスタの特性を制御する特性制御部とを備える。
【００１９】
好ましくは、特性制御部は、回路上における、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御するとよい。つまり、駆動トランジスタから供給される駆動電流に基づいて表示部の表示が行なわれるが、この際に、表示部の駆動トランジスタとは反対側の一端の電位が、基準電位点との間の抵抗成分の影響を受けて変動する。「反対側の一端の電位」とは、電気回路図上の反対側の一端の電位であるが、これは、デバイス上の位置関係で見た場合、表示部の駆動トランジスタ側の電位ではなく、駆動トランジスタに対して反対側の電位に該当する。その電位変動分に基づいて特性制御部が駆動トランジスタの特性を制御することにより、基準電位点との間の抵抗成分に起因する輝度変化をより確実に抑制することができる。
【００２０】
好ましくは、駆動トランジスタとしては、閾値電圧を制御し得る特性制御端を有しているトランジスタを使用するのがよい。この場合、特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する。
【００２１】
閾値電圧を制御し得る特性制御端を有しているトランジスタとしては、例えば、ＭＯＳＦＥＴ（金属酸化膜型の電界効果トランジスタ）やバックゲート型の薄膜トランジスタを使用するのが好適であり、特に、ＭＯＳＦＥＴを使用するとよい。バックゲート型の薄膜トランジスタとする場合、特性制御部は、バックゲート電位を制御する端子とすることができる。或いは又、何れの場合も、特性制御部は、バックゲート電位を制御することができる。
【００２２】
閾値電圧を制御し得る特性制御端を有しているトランジスタを駆動トランジスタとして使用する場合、特性制御部は、表示部の一端と駆動トランジスタのバックゲートとを接続した構成をとることができる。
【００２３】
デバイス構成としては、画素回路（表示部）が１つでもよいし、表示部がライン状或いは２次元マトリクス状に配列された画素部を備えるものでもよい。画素部を備える構成の場合、好ましくは、特性制御部は、表示部ごとに、駆動トランジスタの特性を制御するのがよい。
【００２４】
表示部が２次元マトリクス状に配列された画素部を備える構成の場合、特性制御部は、走査処理により、表示素子ごとに、駆動トランジスタの特性を制御するのがよい。因みに表示素子ごとに制御する場合は駆動トランジスタのウエルは、個々に分離しておくのがよい。線順次で発光制御を行なう場合であれば、行（或いは列）ごとにウエル電位（トランジスタ特性制御信号）の分離を行なえばよく、駆動トランジスタのウエルは、表示素子ごとの分離を排除しないが、少なくとも行（或いは列）ごとに分離しておけばよい。
【００２５】
表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子を用いることができ、特に、有機エレクトロルミネッセンス発光部であるとよい。
【００２６】
＜表示装置の概要＞
以下の説明においては、対応関係の理解を容易にするため、回路構成部材の抵抗値や容量値（静電容量、キャパシタンス）等は、その部材に付されている符号と同一符号で示すことがある。
【００２７】
［基本］
先ず、発光素子を備えた表示装置の概要について説明する。以下の回路構成の説明においては、「電気的に接続」を単に「接続」と記載するし、この「電気的に接続」は、直接に接続されることに限らず、他のトランジスタ（スイッチングトランジスタが典型例である）その他の電気素子（能動素子に限らず受動素子でもよい）を介して接続されることも含む。
【００２８】
表示装置は、複数の画素回路（或いは単に画素とも称することもある）を備えている。各画素回路は、発光部と発光部を駆動する駆動回路とを具備する表示素子（電気光学素子）を有する。表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子を用いることができる。尚、表示素子の発光部を駆動する方式としては定電流駆動型を採用するが、原理的には、定電流駆動型に限らず定電圧駆動型でもよい。
【００２９】
以下に説明する例においては、発光素子として、有機エレクトロルミネッセンス発光部を備えている場合で説明する。より詳細には、発光素子は、駆動回路と、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）とが積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。
【００３０】
発光部ＥＬＰを駆動するための駆動回路として各種の回路があるが、画素回路としては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、或いは２Ｔｒ／１Ｃ型等の駆動回路を備えた構成にすることができる。「αＴｒ／１Ｃ型」におけるαはトランジスタの数を意味し、「１Ｃ」は容量部が１つの保持容量Ｃcs（キャパシタ）を具備することを意味する。駆動回路を構成する各トランジスタは、好適には、全てがｎチャネル型のトランジスタから構成されているのが好ましいが、これには限らず、場合によっては、一部のトランジスタをｐチャネル型としてもよい。尚、半導体基板等にトランジスタを形成した構成とすることもできる。駆動回路を構成するトランジスタの構造は、特に限定するものではなく、ＭＯＳ型ＦＥＴを代表例とする絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ（Thin Film Transistor ;ＴＦＴ））を使用できる。更には、駆動回路を構成するトランジスタはエンハンスメント型とデプレッション型の何れでもよいし、又、シングルゲート型とデュアルゲート型の何れでもよい。
【００３１】
何れの構成においても、表示装置は、基本的には、最小の構成要素として２Ｔｒ／１Ｃ型と同様に、発光部ＥＬＰ、駆動トランジスタＴＲD、書込トランジスタＴＲW（サンプリングトランジスタとも称される）、少なくとも書込走査部を具備する垂直走査部、信号出力部の機能を持つ水平駆動部、保持容量Ｃcsを備える。好ましくは、ブートストラップ回路を構成するべく、駆動トランジスタＴＲDの制御入力端（ゲート端）と主電極端（ソース／ドレイン領域）の一方（典型的にはソース端）との間に保持容量Ｃcsが接続される。駆動トランジスタＴＲDは、主電極端の一方が発光部ＥＬＰと接続され、主電極端の他方は電源線ＰＷＬと接続される。電源線ＰＷＬには、電源回路或いは電源電圧用の走査回路等から電源電圧（定常電圧或いはパルス状の電圧）が供給される。
【００３２】
水平駆動部は、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigや閾値補正等に使用される基準電位（１種とは限らない）を表す広義の映像信号ＶＳを映像信号線ＤＴＬ（データ線とも称される）に供給する。書込トランジスタＴＲWは、主電極端の一方が映像信号線ＤＴＬに接続され、主電極端の他方が駆動トランジスタＴＲDの制御入力端に接続される。書込走査部は書込トランジスタＴＲWをオン／オフ制御する制御パルス（書込駆動パルスWS）を書込走査線ＷＳＬを介して書込トランジスタＴＲWの制御入力端に供給する。書込トランジスタＴＲWの主電極端の他端と駆動トランジスタＴＲDの制御入力端と保持容量Ｃcsの一端との接続点を第１ノードＮＤ1と称し、駆動トランジスタＴＲDの主電極端の一方と保持容量Ｃcsの他端との接続点を第２ノードＮＤ2と称する。
【００３３】
［構成例］
図１及び図２は、本開示に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。図１は、一般的なアクティブマトリクス型表示装置の構成の概略を示すブロック図であり、図２は、そのカラー画像表示対応の場合の概略を示すブロック図である。
【００３４】
図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路１０（画素とも称される）が表示アスペクト比である縦横比がＸ：Ｙ（例えば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００（いわゆるタイミングジェネレータ）と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００３５】
尚、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、及び映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、例えば、表示パネル部１００のみで表示装置１として提供すしてもよい。又、表示装置１は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部１０２に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。表示モジュールには、外部から画素アレイ部１０２への映像信号Ｖsigや各種の駆動パルスを入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【００３６】
このような表示装置１は、様々な電子機器、例えば半導体メモリやミニディスク（ＭＤ）やカセットテープ等の記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラ等、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００３７】
表示パネル部１００は、基板１０１の上に、画素回路１０がＭ行×Ｎ列のマトリクス状に配列された画素アレイ部１０２と、画素回路１０を垂直方向に走査する垂直駆動部１０３と、画素回路１０を水平方向に走査する水平駆動部１０６（水平セレクタ或いはデータ線駆動部とも称される）と、各駆動部（垂直駆動部１０３及び水平駆動部１０６）と外部回路とのインタフェースをとるインタフェース部１３０（ＩＦ）と、外部接続用の端子部１０８（パッド部）等が集積形成されている。即ち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０等の周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。第ｍ行目（ｍ＝１、２、３、…、Ｍ）、第ｎ列（ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）を、図では１０_ｎ，ｍで示している。
【００３８】
インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。
【００３９】
垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路１０を駆動制御する駆動制御回路を構成している。
【００４０】
２Ｔｒ／１Ｃ型とする場合であれば、垂直駆動部１０３は、書込走査部（ライトスキャナＷＳ；Write Scan）や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から垂直駆動部１０３で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００４１】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給される。同様に、映像信号処理部２２０から映像信号Ｖsigが供給される。カラー表示対応の場合には、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）の映像信号Ｖsig_R、映像信号Ｖsig_G、映像信号Ｖsig_Bが供給される。
【００４２】
一例としては、垂直駆動用のパルス信号として、垂直方向の走査開始パルスの一例であるシフトスタートパルスSP（図はSPDS、SPWSの２種）や垂直走査クロックCK（図はCKDS、CKWSの２種）、必要に応じて位相反転した垂直走査クロックxCK（図はxCKDS、xCKWSの２種）、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。水平駆動用のパルス信号として、水平方向の走査開始パルスの一例である水平スタートパルスSPHや水平走査クロックCKH、必要に応じて位相反転した水平走査クロックxCKH、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。
【００４３】
端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続される。例えば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００４４】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路１０が行列状に２次元配置され、画素配列に対して行ごとに垂直走査線ＳＣＬが配線されるとともに、列ごとに映像信号線ＤＴＬが配線された構成となっている。つまり、画素回路１０は、垂直走査線ＳＣＬを介して直駆動部１０３と接続され、又、映像信号線ＤＴＬを介して水平駆動部１０６と接続されている。具体的には、マトリクス状に配列された各画素回路１０に対しては、垂直駆動部１０３によって駆動パルスで駆動されるｎ行分の垂直走査線ＳＣＬ_1〜ＳＣＬ_nが画素行ごとに配線される。垂直駆動部１０３は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を行単位で選択する、即ち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、垂直走査線ＳＣＬを介して各画素回路１０を順次選択する。水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を列単位で選択する、即ち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路１０に対し映像信号線ＤＴＬを介して映像信号ＶＳの内の所定電位（例えば映像信号Ｖsigレベル）をサンプリングして保持容量Ｃcsに書き込ませる。
【００４５】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４及び駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、或いは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００４６】
カラー画像表示対応をとるには、画素アレイ部１０２には、例えば図２に示すように、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）のサブピクセルとして画素回路１０_R、画素回路１０_G、画素回路１０_Bを所定の配列順で縦ストライプ状に設ける。１組の色別のサブピクセルによりカラーの１画素が構成される。ここでは、サブピクセルレイアウトの一例として縦ストライプ状に各色のサブピクセルを配置したストライプ構造のものを示しているが、サブピクセルレイアウトはこのような配列例に限定されるものではない。サブピクセルを垂直方向にシフトさせた形態を採用してもよい。
【００４７】
尚、図１及び図２では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３（詳しくはその構成要素）を配置する構成を示しているが、垂直駆動部１０３の各要素を画素アレイ部１０２を挟んで左右両側に配置する構成を採ることもできる。又、垂直駆動部１０３の各要素の一方と他方を左右の各別に配置する構成を採ることもできる。同様に、図１及び図２では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることもできる。本例では、垂直シフトスタートパルス、垂直走査クロック、水平スタートパルス、水平走査クロック等のパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することもできる。
【００４８】
図示した構成は、表示装置の一形態を示したに過ぎず、製品形態としては、その他の形態をとることができる。即ち、表示装置は、画素回路１０を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部を主要部とする制御部と、制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されていればよい。製品形態としては、画素アレイ部と制御部とを同一の基体（例えばガラス基板）上に搭載した表示パネル部と駆動信号生成部や映像信号処理部を別体とする図示のような形態（パネル上配置構成と称する）の他に、表示パネル部には画素アレイ部を搭載し、それとは別基板（例えばフレキシブル基板）上に制御部や駆動信号生成部や映像信号処理部等の周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）を採ることができる。又、画素アレイ部と制御部とを同一の基体上に搭載して表示パネル部を構成するパネル上配置構成の場合、画素アレイ部のＴＦＴを生成する工程にて同時に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の各トランジスタを生成する形態（トランジスタ一体構成と称する）と、ＣＯＧ（Chip On Glass）実装技術により画素アレイ部が搭載された基体上に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の半導体チップを直接実装する形態（ＣＯＧ搭載構成と称する）を採ることもできる。或いは又、表示パネル部（少なくとも画素アレイ部を備える）のみで表示装置として提供することもできる。
【００４９】
＜発光素子＞
図３は、駆動回路を備えた発光素子１１（実質的には画素回路１０）を説明する図である。ここで、図３（Ａ）は、発光素子１１（画素回路１０）の一部分の模式的な一部断面図である。図３（Ｂ）は、ＭＯＳ型のトランジスタ構造例を示す断面図である。図３（Ａ）では、絶縁ゲート型電界効果トランジスタは薄膜トランジスタ（ＴＦＴ）であるとするが、後述の実施例で説明するように、本実施形態においては、少なくとも駆動トランジスタＴＲDに関しては、いわゆるバックゲート型の薄膜トランジスタ或いは図３（Ｂ）に示すようなＭＯＳ型のトランジスタを使用することが好ましく、特に図３（Ｂ）に示すようなＭＯＳ型を使用するのが好適である。薄膜トランジスタをバックゲート型の構造とするには製造工程が複雑になる（或いは製造が困難である）のに対して、図３（Ｂ）に示すようなＭＯＳ型では半導体基板やウエルがそもそもバックゲート（バルクとも称される）として機能するからである。
【００５０】
図３（Ａ）に示すように、発光素子１１の駆動回路を構成する各トランジスタ及び容量部（保持容量Ｃcs）は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路を構成する各トランジスタ及び保持容量Ｃcsの上方に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。図３においては、駆動トランジスタＴＲDのみを図示する。書込トランジスタＴＲWやその他のトランジスタは隠れて見えない。発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。
【００５１】
具体的には、駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３、半導体層３３に設けられたソース／ドレイン領域３５、及び、ソース／ドレイン領域３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。保持容量Ｃcsは、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７（第２ノードＮＤ2に相当する）から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、保持容量Ｃcsを構成する他方の電極３６は、支持体２０上に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８に接続され、一方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び保持容量Ｃcs等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。図３においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６、コンタクトホール５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９に接続されている。
【００５２】
図３（Ａ）に示した構成において、ＴＦＴをＭＯＳ型トランジスタとする場合、図３（Ｂ）に示すように、第１の極性（Ｐ型又はＮ型（図はＮ型））の半導体基板の表面にゲート（狭い領域チャネル）を作り、チャネルを蔽うように酸化膜（特にゲート酸化膜と称する）を介してゲート端子を取り付ける。ゲート端子の材料は例えばポリシリコンを用いることができ、特にポリゲートと称される。更に、ゲート端を含めて全体を蔽うように酸化膜（特にフィールド酸化膜と称する）を成膜した後、ゲート端子の両端に第１の極性と異なる第２の極性（ここではＰ型）のソース領域とドレイン領域の各端子（それぞれソース端子、ドレイン端子）を金属素材で付ける。これにより、第１の極性（Ｎ型）の半導体基板の表面層に、第２の極性（ここではＰ型）のＭＯＳトランジスタ（ＰＭＯＳ）（Ｐ型デバイス）が形成される。この構造のＰ型デバイスでは、バックゲートはＮ型基板であり個別に分離されおらず、個々に又は行（或いは列）ごとに分離しての制御信号の供給はできず、画素アレイ部１０２の全Ｐ型デバイスの共通の制御信号が供給可能である。第１の極性（ここではＮ型）のＭＯＳトランジスタ（ＮＭＯＳ）（Ｎ型デバイス）を第１の極性（Ｎ型）の半導体基板の表面層に形成するには、第１の極性（Ｎ型）の半導体基板の表面に、第２の極性（Ｐ型）のウエルを形成し、このウエル（Ｐウエル）を第２の極性（Ｐ型）の半導体基板として扱って、以下同様にして、ゲート領域、ソース領域、ドレイン領域等を形成すればよい。この構造のＮ型デバイスでは、第２の極性（Ｐ型）のウエルは、個々に又は行（或いは列）ごとに分離可能であるから、個々に又は行（或いは列）ごとにウエル電位（トランジスタ特性制御信号Ｖｂ）の分離が可能である。尚、第２の極性（ここではＰ型）のＭＯＳトランジスタ（ＰＭＯＳ）（Ｐ型デバイス）を第１の極性（Ｎ型）の半導体基板の表面層に形成するに当たり、第１の極性（Ｎ型）の半導体基板の表面に、第１の極性（Ｎ型）のウエルを形成し（図中の破線を参照）、このウエル（Ｎウエル）を第１の極性（Ｎ型）の半導体基板として扱って、以下同様にして、ゲート領域、ソース領域、ドレイン領域等を形成してもよい。こうすることで、この構造のＰ型デバイスでは、第１の極性（Ｎ型）のウエルは、個々に又は行（或いは列）ごとに分離可能であるから、個々に又は行（或いは列）ごとにウエル電位（トランジスタ特性制御信号Ｖｂ）の分離が可能になる。Ｐ型デバイス（ＰＭＯＳ）とＮ型デバイス（ＮＭＯＳ）とは素子分離領域により分離される。
【００５３】
＜駆動方法：基本＞
発光部の駆動方法に関して、以下に説明する。理解を容易にするべく、画素回路１０を構成する各トランジスタは、ｎチャネル型のトランジスタから構成されているとして説明する。又、発光部ＥＬＰは、アノード端が第２ノードＮＤ2に接続され、カソード端はカソード配線cath（その電位をカソード電位Ｖcathとする）に接続されるものとする。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。表示装置は、カラー表示対応のものであり、（Ｎ／３）×Ｍ個の２次元マトリクス状に配列された画素回路１０から構成され、カラー表示の一単位を成す１つの画素回路は、３つの副画素回路（赤色を発光する赤色発光画素回路１０_R、緑色を発光する緑色発光画素回路１０_G、青色を発光する青色発光画素回路１０_B）から構成されているとする。各画素回路１０を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。即ち、第ｍ行目（但し、ｍ＝１、２、３、…、Ｍ）に配列された（Ｎ／３）個の画素回路１０、より具体的には、Ｎ個の画素回路１０のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。尚、１つの行を構成する各画素回路１０について映像信号を書き込む処理は、全ての画素回路１０について同時に映像信号を書き込む処理（同時書込み処理とも称する）でもよいし、画素回路１０毎に順次映像信号を書き込む処理（順次書込み処理とも称する）でもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
【００５４】
ここで、第ｍ行目、第ｎ列（但し、ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）に関する駆動動作を説明する。因みに、第ｍ行目、第ｎ列に位置する発光素子を、第（ｎ、ｍ）番目の発光素子或いは第（ｎ、ｍ）番目の発光素子画素回路と称する。第ｍ行目に配列された各発光素子の水平走査期間（第ｍ番目の水平走査期間）が終了するまでに、各種の処理（閾値補正処理、書込み処理、移動度補正処理、等）が行なわれる。尚、書込み処理や移動度補正処理は、第ｍ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値補正処理やこれに伴う前処理を第ｍ番目の水平走査期間より先行して行なうことができる。
【００５５】
前述の各種の処理が全て終了した後、第ｍ行目に配列された各発光素子を構成する発光部を発光させる。尚、各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（例えば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。「所定の期間」は、表示装置の仕様や画素回路１０（つまり駆動回路）の構成等に応じて、適宜設定すればよい。以下では説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。「ｍ’」は、表示装置の設計仕様によって決定すればよい。即ち、或る表示フレームの第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’−１）番目の水平走査期間まで継続される。一方、第（ｍ＋ｍ’）番目の水平走査期間の始期から、次の表示フレームにおける第ｍ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｍ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間とも称する）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより良好にすることができる。但し、各画素回路１０（発光素子）の発光状態／非発光状態は、以上に説明した状態には限定されない。水平走査期間の時間長は、（１／ＦＲ）×（１／Ｍ）秒未満の時間長である。（ｍ＋ｍ’）の値がＭを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
【００５６】
トランジスタがオン状態（導通状態）にあるとは、主電極端間（ソース／ドレイン領域間）にチャネルが形成されている状態を意味し、一方の主電極端から他方の主電極端に電流が流れているか否かは問わない。トランジスタがオフ状態（非導通状態）にあるとは、主電極端間にチャネルが形成されていない状態を意味する。或るトランジスタの主電極端が他のトランジスタの主電極端に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。更には、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。又、以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。
【００５７】
画素回路１０の駆動方法においては、前処理工程、閾値補正処理工程、映像信号書込み処理工程、移動度補正工程、発光工程を有する。前処理工程、閾値補正処理工程、映像信号書込み処理工程、及び、移動度補正工程を纏めて非発光工程とも称する。画素回路１０の構成によっては映像信号書込み処理工程と移動度補正工程とを同時に行なうこともある。各工程について概説する。
【００５８】
因みに、駆動トランジスタＴＲDは、発光素子の発光状態においては、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。ドレイン電流Ｉdsが発光部ＥＬＰを流れることで発光部ＥＬＰが発光する。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード端側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。説明の便宜のため、以下の説明において、駆動トランジスタＴＲDの一方の主電極端を単にソース端と称し、他方の主電極端を単にドレイン端と呼ぶ場合がある。尚、実効的な移動度μ、チャネル長Ｌ、チャネル幅Ｗ、制御電極端の電位（ゲート電位Ｖg）とソース端の電位（ソース電位Ｖs）との電位差（ゲート・ソース間電圧）Ｖgs、閾値電圧Ｖth、等価容量Ｃox（（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ））、係数ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃoxとする。
【００５９】
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2 （１）
【００６０】
以下の説明では、特段の断りのない限り、発光部ＥＬＰの寄生容量の静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及び駆動トランジスタＴＲDの寄生容量の一例であるゲート・ソース間の静電容量Ｃgsと比較して十分に大きな値であるとし、駆動トランジスタＴＲDのゲート端の電位（ゲート電位Ｖg）の変化に基づく駆動トランジスタＴＲDのソース領域（第２ノードＮＤ2）の電位（ソース電位Ｖs）の変化を考慮しない。
【００６１】
〔前処理工程〕
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が、駆動トランジスタＴＲDの閾値電圧Ｖthを越え、且つ、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差が、発光部ＥＬＰの閾値電圧ＶthELを越えないように、第１ノードＮＤ1に第１ノード初期化電圧（Ｖofs）を印加し、第２ノードＮＤ2に第２ノード初期化電圧（Ｖini）を印加する。例えば、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigを０〜１０ボルト、電源電圧Ｖccを２０ボルト、駆動トランジスタＴＲDの閾値電圧Ｖthを３Ｖ、カソード電位Ｖcathを０ボルト、発光部ＥＬＰの閾値電圧ＶthELを３ボルトとする。この場合、駆動トランジスタＴＲDの制御入力端の電位（ゲート電位Ｖg、つまり第１ノードＮＤ1の電位）を初期化するための電位Ｖofsは０ボルト、駆動トランジスタＴＲDのソース端の電位（ソース電位Ｖsつまり第２ノードＮＤ2の電位）を初期化するための電位Ｖiniは−１０ボルトとする。
【００６２】
〔閾値補正処理工程〕
第１ノードＮＤ1の電位を保った状態で、駆動トランジスタＴＲDにドレイン電流Ｉdsを流して、第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって第２ノードＮＤ2の電位を変化させる。この際には、前処理工程後の第２ノードＮＤ2の電位に駆動トランジスタＴＲDの閾値電圧Ｖthを加えた電圧を超える電圧（例えば発光時の電源電圧）を、駆動トランジスタＴＲDの主電極端の他方（第２ノードＮＤ2とは反対側）に印加する。この閾値補正処理工程において、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差（換言すれば、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs）が駆動トランジスタＴＲDの閾値電圧Ｖthに近づく程度は閾値補正処理の時間により左右される。よって、例えば閾値補正処理の時間を充分長く確保すれば第２ノードＮＤ2の電位は第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に達し、駆動トランジスタＴＲDはオフ状態となる。一方、例えば閾値補正処理の時間を短く設定せざるを得ない場合は、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が駆動トランジスタＴＲDの閾値電圧Ｖthより大きく、駆動トランジスタＴＲDはオフ状態とはならない場合がある。閾値補正処理の結果として、必ずしも駆動トランジスタＴＲDがオフ状態となることを要しない。尚、閾値補正処理工程においては、好ましくは、式（２）を満足するように電位を選択、決定しておくことで、発光部ＥＬＰが発光しないようにする。
【００６３】
（Ｖofs−Ｖth）＜（ＶthEL＋Ｖcath） （２）
【００６４】
〔映像信号書込み処理工程〕
書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して、映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に印加し、第１ノードＮＤ1の電位をＶsigへと上昇させる。この電第１ノードＮＤ1の電位変化分（Ｖin＝Ｖsig−Ｖofs）に基づく電荷が、保持容量Ｃcs、発光部ＥＬＰの寄生容量Ｃel、駆動トランジスタＴＲDの寄生容量（例えばゲート・ソース間容量Ｃgs等）に振り分けられる。静電容量Ｃelが、静電容量Ｃcs及びゲート・ソース間容量Ｃgsの静電容量Ｃgsと比較して十分に大きな値であれば、電位変化分（Ｖsig−Ｖofs）に基づく第２ノードＮＤ2の電位の変化は小さい。一般に、発光部ＥＬＰの寄生容量Ｃelの静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及びゲート・ソース間容量Ｃgsの静電容量Ｃgsよりも大きい。この点を勘案して、特段の必要がある場合を除き、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮しない。この場合、ゲート・ソース間電圧Ｖgsは、式（３）で表すことができる。
【００６５】
Ｖg＝Ｖsig
Ｖs ≒Ｖofs−Ｖth
Ｖgs≒Ｖsig−（Ｖofs−Ｖth） （３）
【００６６】
〔移動度補正処理工程〕
書込トランジスタＴＲWを介して映像信号Ｖsigを保持容量Ｃcsの一端に供給しつつ（つまり映像信号Ｖsigと対応する駆動電圧を保持容量Ｃcsに書き込みつつ）、駆動トランジスタＴＲDを介して保持容量Ｃcsに電流を供給する。例えば、書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に供給した状態で、駆動トランジスタＴＲDに電源を供給しドレイン電流Ｉdsを流して、第２ノードＮＤ2の電位を変化させ、所定期間経過後、書込トランジスタＴＲWをオフ状態にする。このときの第２ノードＮＤ2の電位変化分をΔＶ（＝電位補正値、負帰還量）とする。移動度補正処理を実行するための所定期間は、表示装置の設計の際、設計値として予め決定しておけばよい。尚、この際には、好ましくは、式（２Ａ）を満足するように移動度補正期間を決定する。こうすることで、移動度補正期間に発光部ＥＬＰが発光することはない。
【００６７】
（Ｖofs−Ｖth＋ΔＶ）＜（ＶthEL＋Ｖcath） （２Ａ）
【００６８】
駆動トランジスタＴＲDの移動度μの値が大きい場合は電位補正値ΔＶは大きくなり、移動度μの値が小さい場合は電位補正値ΔＶは小さくなる。このときの駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（つまり第１ノードＮＤ1と第２ノードＮＤ2との電位差）は、式（４）で表すことができる。ゲート・ソース間電圧Ｖgsは発光時の輝度を規定するが、電位補正値ΔＶは駆動トランジスタＴＲDのドレイン電流Ｉdsに比例し、ドレイン電流Ｉdsは移動度μに比例するので、結果的には、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【００６９】
Ｖgs≒Ｖsig−（Ｖofs−Ｖth）−ΔＶ （４）
【００７０】
因みに、移動度補正処理を別な表現で規定すると、書込トランジスタＴＲWを介して映像信号を駆動トランジスタＴＲDの制御入力端及び保持容量の一端に供給しつつ駆動トランジスタＴＲDを介して保持容量に電流を供給する処理と云うこともできる。
【００７１】
〔発光工程〕
書込走査線ＷＳＬからの書込駆動パルスWSにより書込トランジスタＴＲWをオフ状態とすることにより第１ノードＮＤ1を浮遊状態とし、駆動トランジスタＴＲDに電源を供給して駆動トランジスタＴＲDを介して、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（第１ノードＮＤ1と第２ノードＮＤ2との間の電位差）に応じた電流Ｉdsを発光部ＥＬＰに流すことにより発光部ＥＬＰを駆動して発光させる。
【００７２】
〔駆動回路の構成による相違点〕
ここで、それぞれ典型的な、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、２Ｔｒ／１Ｃ型での相違点は以下の通りである。５Ｔｒ／１Ｃ型では、駆動トランジスタＴＲDの電源側の主電極端と電源回路（電源部）との間に接続された第１トランジスタＴＲ1（発光制御トランジスタ）と、第２ノード初期化電圧を印加する第２トランジスタＴＲ2と、第１ノード初期化電圧を印加する第３トランジスタＴＲ3とを設ける。第１トランジスタＴＲ1、第２トランジスタＴＲ2、第３トランジスタＴＲ3は何れもスイッチングトランジスタである。第１トランジスタＴＲ1は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降（次の発光期間も）オン状態とする。第２トランジスタＴＲ2は、第２ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第３トランジスタＴＲ3は、第１ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタＴＲWは、映像信号書込み処理期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７３】
４Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１ノード初期化電圧を印加する第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７４】
３Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧及び第２ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。映像信号線ＤＴＬの電位は、第２ノードの初期化期間に第２ノードを第２ノード初期化電圧に設定し、その後の第１ノードの初期化期間に第１ノードを第１ノード初期化電圧に設定するべく、第２ノード初期化電圧と対応した電圧Ｖofs_Hを供給しその後に第１ノード初期化電圧Ｖofs_L（＝Ｖofs）にする。そして、これと対応して、書込トランジスタＴＲWは第１ノードの初期化期間及び第２ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第２ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７５】
因みに、３Ｔｒ／１Ｃ型では、映像信号線ＤＴＬを利用して第２ノードＮＤ2の電位を変化させる。このため、保持容量Ｃcsの静電容量Ｃcsを、設計上、他の駆動回路よりも大きい値（例えば、静電容量Ｃcsを静電容量Ｃelの約１／４〜１／３程度）に設定する。したがって、他の駆動回路よりも、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化の程度が大きい点を考慮する。
【００７６】
２Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１トランジスタＴＲ1と第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給され、第２ノード初期化電圧は駆動トランジスタＴＲDの電源側の主電極端を、第１電位Ｖcc_H（＝５Ｔｒ／１Ｃ型のＶcc）と第２電位Ｖcc_L（＝５Ｔｒ／１Ｃ型のＶini）でパルス駆動することで与えられる。駆動トランジスタＴＲDの電源側の主電極端は、発光期間に第１電位Ｖcc_Hにされ、第２電位Ｖcc_Lにされることで非発光期間に入り、その後の閾値補正期間以降（次の発光期間も）に第１電位Ｖcc_Hにされる。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７７】
尚、ここでは、駆動トランジスタの特性ばらつきとして、閾値電圧及び移動度の双方について補正処理を行なう場合で説明したが、何れか一方のみについて補正処理を行なうようにしてもよい。
【００７８】
以上、好ましい例に基づき説明したが、これらの例に限定されるものではない。各例において説明した表示装置、表示素子、駆動回路を構成する各種の構成要素の構成、構造、発光部の駆動方法における工程は例示であり、適宜、変更することができる。
【００７９】
又、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、及び、３Ｔｒ／１Ｃ型の動作においては、書込み処理と移動度補正を別個に行なってもよいし、２Ｔｒ／１Ｃ型と同様に、書込み処理において移動度補正処理を併せて行なってもよい。具体的には、第１トランジスタＴＲ1（発光制御トランジスタ）をオン状態とした状態で、書込トランジスタＴＲWを介して、データ線ＤＴＬから映像信号ＶSigを第１ノードに印加すればよい。
【００８０】
＜具体的な適用例＞
以下に、駆動トランジスタＴＲDの閾値電圧Ｖthを制御する技術の具体的な適用例について説明する。尚、アクティブマトリクス型の有機ＥＬパネルを使用する表示装置においては、例えば、パネル両側或いは片側に配置されている垂直走査部によってトランジスタの制御入力端に供給する各種のゲート信号（制御パルス）を作り、画素回路１０へ当該信号を印加する。更にはこのような有機ＥＬパネルを使用する表示装置においては、素子数削減及び高精細化のため、２Ｔｒ／１Ｃ型の画素回路１０を用いることがある。この点を勘案して、以下では、代表的に２Ｔｒ／１Ｃ型の構成への適用例で説明する。
【実施例１】
【００８１】
［画素回路］
図４及び図５は、各実施例に対する比較例の画素回路１０Ｚと、当該画素回路１０Ｚを備えた表示装置の一形態を示す図である。比較例の画素回路１０Ｚを画素アレイ部１０２に備える表示装置を比較例の表示装置１Ｚと称する。図４は基本構成（１画素分）を示し、図５は具体的な構成（表示装置の全体）を示す。図６及び図７は、実施例１の画素回路１０Ａと、当該画素回路１０Ａを備えた表示装置の一形態を示す図である。実施例１の画素回路１０Ａを画素アレイ部１０２に備える表示装置を実施例１の表示装置１Ａと称する。図６は基本構成（１画素分）を示し、図７は具体的な構成（表示装置の全体）を示す。尚、比較例及び実施例１の何れにおいても、表示パネル部１００の基板１０１上において画素回路１０の周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。後述する他の実施例でも同様である。
【００８２】
先ず、参照子Ａ、参照子Ｚを割愛して、比較例と実施例１とで、共通する部分について説明する。表示装置１は、映像信号Ｖsig（詳しくは信号振幅Ｖin）に基づいて画素回路１０内の電気光学素子（本例では発光部ＥＬＰとして有機ＥＬ素子１２７を使用する）を発光させる。このため、表示装置１は、画素アレイ部１０２に行列状に配される画素回路１０内に、少なくとも、駆動電流を生成する駆動トランジスタ１２１（駆動トランジスタＴＲD）、駆動トランジスタ１２１の制御入力端（ゲート端が典型例）と出力端（ソース端が典型例）の間に接続された保持容量１２０（保持容量Ｃcs）、駆動トランジスタ１２１の出力端に接続された電気光学素子の一例である有機ＥＬ素子１２７（発光部ＥＬＰ）、及び、保持容量１２０に信号振幅Ｖinに応じた情報を書き込むサンプリングトランジスタ１２５（書込トランジスタＴＲW）を備える。この画素回路１０においては、保持容量１２０に保持された情報に基づく駆動電流Ｉdsを駆動トランジスタ１２１で生成して電気光学素子の一例である有機ＥＬ素子１２７に流すことで有機ＥＬ素子１２７を発光させる。
【００８３】
サンプリングトランジスタ１２５で保持容量１２０に信号振幅Ｖinに応じた情報を書き込むので、サンプリングトランジスタ１２５は、その入力端（ソース端もしくはドレイン端の一方）に信号電位（Ｖofs＋Ｖin）を取り込み、その出力端（ソース端もしくはドレイン端の他方）に接続された保持容量１２０に信号振幅Ｖinに応じた情報を書き込む。もちろん、サンプリングトランジスタ１２５の出力端は、駆動トランジスタ１２１の制御入力端にも接続されている。
【００８４】
尚、ここで示した画素回路１０の接続構成は、最も基本的な構成を示したもので、画素回路１０は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。又、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。例えば、接続間には、必要に応じて更に、スイッチング用のトランジスタや、ある機能を持った機能部等を介在させる等の変更が加えられることがある。典型的には、表示期間（換言すれば非発光時間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ１２１の出力端と電気光学素子（有機ＥＬ素子１２７）と間に、もしくは駆動トランジスタ１２１の電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線ＰＷＬ（本例では電源供給線１０５DSL）との間に配することがある。このような変形態様の画素回路であっても、実施例１（或いはその他の実施例）で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本開示に係る表示装置の一実施形態を実現する画素回路１０である。
【００８５】
又、画素回路１０を駆動するための周辺部には、例えば、サンプリングトランジスタ１２５を水平周期で順次制御することで画素回路１０を線順次走査して、１行分の各保持容量１２０に映像信号Ｖsigの信号振幅Ｖinに応じた情報を書き込む書込走査部１０４、及び、書込走査部１０４での線順次走査に合わせて１行分の各駆動トランジスタ１２１の電源供給端に印加される電源供給を制御するための走査駆動パルス（電源駆動パルスDSL）を出力する駆動走査部１０５を具備する制御部１０９を設ける。又、制御部１０９には、書込走査部１０４での線順次走査に合わせて各水平周期内で基準電位（Ｖofs）と信号電位（Ｖofs＋Ｖin）で切り替わる映像信号Ｖsigがサンプリングトランジスタ１２５に供給されるように制御する水平駆動部１０６を設ける。
【００８６】
制御部１０９は、好ましくは、保持容量１２０に信号振幅Ｖinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsigの供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。即ち、信号電位（Ｖofs＋Ｖin）がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００８７】
又、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにする。又、好ましくは、制御部１０９は、基準電位（＝第１ノード初期化電圧Ｖofs）がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。
【００８８】
この閾値補正動作は、必要に応じて、信号振幅Ｖinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、１水平周期内の閾値補正期間では駆動トランジスタ１２１の閾値電圧に相当する電圧を十分に保持容量１２０へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させる。
【００８９】
又、更に好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておく。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定する。
【００９０】
尚、２Ｔｒ／１Ｃ駆動構成における閾値補正に当たっては、制御部１０９には、書込走査部１０４での線順次走査に合わせて１行分の各画素回路１０に、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖcc_Hと第１電位Ｖcc_Hとは異なる第２電位Ｖcc_Lとを切り替えて出力する駆動走査部１０５を設け、駆動トランジスタ１２１の電源供給端子に第１電位Ｖcc_Hに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位（Ｖofs＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御するのがよい。又、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖcc_L（＝第２ノード初期化電圧Ｖini）に対応する電圧が供給され、かつサンプリングトランジスタ１２５に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端（つまり第１ノードＮＤ1）の電位を基準電位（Ｖofs）に、又出力端（つまり第２ノードＮＤ2）の電位を第２電位Ｖcc_Lに初期化するのがよい。
【００９１】
更に好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖcc_Hに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位（Ｖofs＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅Ｖinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位（Ｖofs＋Ｖin）が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。以下２Ｔｒ／１Ｃ駆動構成での画素回路１０の一例について具体的に説明する。
【００９２】
画素回路１０は、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている。又、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、即ち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備え、又駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。
【００９３】
駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、２Ｔｒ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ（駆動トランジスタ１２１及びサンプリングトランジスタ１２５）の駆動タイミングを工夫することで対処する。画素回路１０は、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsigの劣化なくサンプリングできるため、良好な画質を得ることができる。
【００９４】
又、画素回路１０は、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有する。
【００９５】
尚、画素回路１０は、書込みゲインやブートストラップゲインや移動度補正期間に関係する補助容量３１０を備える。但し、この補助容量３１０を備えることは必須ではない。画素回路１０を駆動するに当たっての基本的な制御動作は、補助容量３１０を備えていない画素回路１０におけるものと同様である。
【００９６】
駆動トランジスタを始めとする各トランジスタとしてはＦＥＴ（電界効果トランジスタ）を使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端及びドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【００９７】
具体的には図４及び図５に示すように、画素回路１０は、それぞれｎチャネル型の駆動トランジスタ１２１及びサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。尚、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【００９８】
駆動トランジスタ１２１は、ドレイン端Ｄが第１電位Ｖcc_H或いは第２電位Ｖcc_Lを供給する電源供給線１０５DSLに接続され、ソース端Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され（その接続点は第２ノードＮＤ2でありノードＮＤ１２２とする）、有機ＥＬ素子１２７のカソード端Ｋが基準電位を供給する全画素回路１０共通のカソード配線cath（電位はカソード電位Ｖcath、例えばGND）に接続されている。尚、カソード配線cathは、それ用の単一層の配線（上層配線）のみとしてもよいし、例えばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線を設けてカソード配線の抵抗値を低減するようにしてもよい。この補助配線は、画素アレイ部１０２（表示エリア）内に格子状又は列又は行状に配線され、上層配線と同電位で固定電位である。
【００９９】
サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HS（映像信号線ＤＴＬ）に接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇに接続されている（その接続点は第１ノードＮＤ1でありノードＮＤ１２１とする）。サンプリングトランジスタ１２５のゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。
【０１００】
駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSLに接続されている。電源供給線１０５DSLは、この電源供給線１０５DSLそのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと閾値補正に先立つ準備動作に利用される低電圧側の第２電位Ｖcc_L（初期化電圧もしくはイニシャル電圧とも称される）とを切り替えて供給する。
【０１０１】
駆動トランジスタ１２１のドレイン端Ｄ側（電源回路側）を第１電位Ｖcc_Hと第２電位Ｖcc_Lの２値をとる電源駆動パルスDSLで駆動することで、閾値補正に先立つ準備動作を行なうことを可能にしている。第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsigの基準電位（Ｖofs）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖgとソース電位Ｖsの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSLの低電位側の第２電位Ｖcc_Lを設定する。尚、基準電位（Ｖofs）は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【０１０２】
このような画素回路１０では、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄに第１電位Ｖcc_Hが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
【０１０３】
このような画素回路１０を採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL及び書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。
【０１０４】
加えて、実施例１の表示装置１Ａにおいては、画素回路１０Ａごとに、ノードＮＤ１２２（駆動トランジスタ１２１のソース端Ｓ及び保持容量１２０の一方の端子と有機ＥＬ素子１２７のアノード端Ａの接続点）に静電容量Ｃsubの容量素子である補助容量３１０を追加する。補助容量３１０の他方の端子（ノードＮＤ３１０と称する）の接続箇所に関わらず、補助容量３１０は、回路構成上、有機ＥＬ素子１２７（その寄生容量Ｃel）と電気回路的に並列接続される。ノードＮＤ３１０の接続箇所は、一例として、全ての有機ＥＬ素子１２７のカソード端Ｋが接続される全画素回路１０共通のカソード配線cath（上層配線でもよいし補助配線でもよい）とする。ノードＮＤ３１０の接続点は、これ以外にも、例えば自段（行）の電源供給線１０５DSLや、自段（行）以外の電源供給線１０５DSLや、任意の値（接地電位を含む）の固定電位点としてもよい。ノードＮＤ３１０の接続点が何れであるかによって、それぞれ長短（利点と欠点）があるが、ここではその説明を割愛する。
【０１０５】
保持容量１２０の静電容量Ｃcsと有機ＥＬ素子１２７の寄生容量Ｃelの静電容量Ｃelは、書込みゲインＧinとブートストラップゲインＧbstの間で折り合いを付け、各ゲインが適度なものとなるように決定する。補助容量３１０の静電容量Ｃsubを調整することで書込みゲインＧinとブートストラップゲインＧbstを調整できる。このことを利用すると、ＲＧＢ３画素回路１０間で静電容量Ｃsubを相対的に調整することで、ホワイトバランスをとることもできる。即ち、Ｒ、Ｇ、Ｂの各色用の有機ＥＬ素子１２７の発光効率が異なるので、補助容量３１０がない場合には、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにはホワイトバランスが取れないので、色別に信号振幅Ｖinを異ならせることでホワイトバランスをとることになる。これに対して、補助容量３１０の静電容量ＣsubをＲＧＢ３画素回路１０間で相対的に調整することで、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにでもホワイトバランスがとれる。加えて、補助容量３１０を追加することで、閾値補正動作に影響を与えることなく、移動度μの補正に要する時間（移動度補正時間）を調整することができる。補助容量３１０を利用して移動度補正時間を調整可能にすることで、画素回路１０の駆動が高速化しても、十分に移動度の補正を行なうことができる。
【０１０６】
〔実施例１に特有の構成〕
ここで、比較例の画素回路１０Ｚにおいては、各トランジスタはバックゲート端が存在しない一般的な薄膜トランジスタであるのに対して、実施例１の画素回路１０Ａにおいては、少なくとも駆動トランジスタ１２１については（図はサンプリングトランジスタ１２５も）、制御入力端（ゲート端）の他に、トランジスタ特性を制御（ここでは閾値電圧Ｖthを増減）し得る制御端（以下「トランジスタ特性制御端」とも称する）を有するものを使用している。「トランジスタ特性制御端」を有するトランジスタの典型例は、バックゲート型の薄膜トランジスタや図３（Ｂ）に示したようなＭＯＳ型のトランジスタである。トランジスタをｎチャネルとｐチャネルで入れ替え、それに合わせて、電源や信号の極性を逆転させる等した相補型の構成にできることは云うまでもない。
【０１０７】
比較例の画素回路１０のトランジスタをトランジスタ特性制御端を有するトランジスタに置き換えることもできる。但しこの際には、トランジスタ特性制御端は、通常、接地線或いは主電極端の一方（例えばソース端）と接続される（後述の図９（Ｂ）等を参照）。これに対して、実施例１では、トランジスタ特性制御部６００Ａを備えており、トランジスタ特性制御部６００Ａから駆動トランジスタ１２１のトランジスタ特性制御端に「所定の制御電位」を与えるように構成している。「所定の制御電位」については詳しくは後述するが、カソード抵抗分布に起因するグラデーション状の表示むらを抑制するための制御電圧である。カソード抵抗分布に起因するグラデーション状の表示むらは面内分布を持つので、基本的には、トランジスタ特性制御部６００Ａの構成としては、水平分布及び垂直分布の制御電圧（トランジスタ特性制御信号Ｖｂと記す）をトランジスタ特性制御端に供給するべく、垂直走査と水平走査を組み合わせた構成が採用される。具体的には、トランジスタ特性制御部６００Ａは、トランジスタ特性制御信号Ｖｂを供給するトランジスタ特性制御部６００Ｈとスイッチングトランジスタをオンオフ制御するトランジスタ特性制御部６００Ｖと保持容量とを有する。これにより、画素回路１０Ａごとに駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを設定することができる。例えば、画素回路１０Ａごとに、供給される「所定の制御電位」を保持する保持容量６０２をトランジスタ特性制御端と基準電位電点（例えばカソード配線cath）との間に接続し、「所定の制御電位」をスイッチングトランジスタ６０４を介して保持容量に供給する構成にするとよい。保持容量６０２とスイッチングトランジスタ６０４を纏めて補正素子６０６と記す。これは、映像信号Ｖsigに関してのサンプリングトランジスタ１２５と保持容量１２０との関係と似通っている。
【０１０８】
［画素回路の動作］
図８は、画素回路１０（比較例の画素回路１０Ｚ及び実施例１の画素回路１０Ａ）に関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャート（理想状態）である。図８においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSLの電位変化、映像信号線１０６HSの電位変化を表してある。これらの電位変化と並行に、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsの変化も表してある。基本的には、書込走査線１０４WSや電源供給線１０５DSLの１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。
【０１０９】
図８中の信号のように各パルスのタイミングによって有機ＥＬ素子１２７に流れる電流値をコントロールする。図８のタイミング例では、電源駆動パルスDSLを第２電位Ｖcc_Lとすることで消光及びノードＮＤ１２２を初期化した後に、第１ノード初期化電圧Ｖofsを映像信号線１０６HSに印加している際にサンプリングトランジスタ１２５をオン状態としてノードＮＤ１２１を初期化し、その状態で電源駆動パルスDSLを第１電位Ｖcc_Hとすることで閾値補正を行なう。その後、サンプリングトランジスタ１２５をオフ状態とし、映像信号線１０６HSに映像信号Ｖsigを印加する。その状態でサンプリングトランジスタ１２５をオン状態とすることにより信号を書き込むと同時に移動度補正を行なう。信号を書き込んだ後、サンプリングトランジスタ１２５をオフ状態にすると発光を開始する。このように移動度補正や閾値補正等、パルスの位相差によって駆動をコントロールする。実施例１の表示装置１Ａの画素回路１０Ａを駆動する際には、トランジスタ特性制御信号Ｖｂの保持容量６０２への書込みを映像信号Ｖsigの書込みと連動して行なう。
【０１１０】
以下、閾値補正及び移動度補正に着目して動作を説明する。画素回路１０において、駆動タイミングとしては、先ず、サンプリングトランジスタ１２５は、書込走査線１０４WSから供給された書込駆動パルスWSに応じて導通し、映像信号線１０６HSから供給された映像信号Ｖsigをサンプリングして保持容量１２０に保持する。最初に、以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングする等と簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。
【０１１１】
画素回路１０に対する駆動タイミングは、映像信号Ｖsigの信号振幅Ｖinの情報を保持容量１２０に書き込む際に、順次走査の観点からは、１行分の映像信号を同時に各列の映像信号線１０６HSに伝達する線順次駆動を行なう。特に、２Ｔｒ構成の画素回路１０における駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖsigを基準電位（Ｖofs）と信号電位（Ｖofs＋Ｖin）とを１Ｈ期間内において時分割で有するものとする。具体的には、映像信号Ｖsigが非有効期間である基準電位（Ｖofs）にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖsig＝Ｖofs＋Ｖin）にある期間を１水平期間の後半部とする。１水平期間を前半部と後半部に分ける際は、典型的にはほぼ１／２期間ずつ分けるがこのことは必須でなく、前半部よりも後半部の方をより長くしてもよいし、逆に、前半部よりも後半部の方をより短くしてもよい。
【０１１２】
信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることとし、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにしてサンプリングトランジスタ１２５をオンする。そして、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSLから電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsigの有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。尚、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにするのではなく、サンプリングトランジスタ１２５のオン状態を維持したまま、映像信号線１０６HSの電位を、有機ＥＬ素子１２７における輝度を制御するための信号電位（＝Ｖofs＋Ｖin）としてもよい。
【０１１３】
例えば、垂直駆動部１０３は、電源供給線１０５DSLが第１電位にありかつ映像信号線１０６HSが映像信号Ｖsigの非有効期間である基準電位（Ｖofs）にある時間帯でサンプリングトランジスタ１２５を導通させる制御信号として書込駆動パルスWSを出力して、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持しておく。この動作が閾値補正機能を実現する。この閾値補正機能により、画素回路１０ごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。
【０１１４】
垂直駆動部１０３は、信号振幅Ｖinのサンプリングに先行する複数の水平期間で閾値補正動作を繰り返し実行して確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持するようにするのがよい。閾値補正動作を複数回実行することで、十分に長い書込み時間を確保する。こうすることで、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を確実に保持容量１２０に予め保持することができる。
【０１１５】
保持された閾値電圧Ｖthに相当する電圧は駆動トランジスタ１２１の閾値電圧Ｖthのキャンセルに用いられる。したがって、画素回路１０ごとに駆動トランジスタ１２１の閾値電圧Ｖthがばらついていても、画素回路１０ごとに完全にキャンセルされるため、画像のユニフォーミティすなわち表示装置の画面全体に亘る発光輝度の均一性が高まる。特に信号電位が低階調のときに現れがちな輝度むらを防ぐことができる。
【０１１６】
好ましくは、垂直駆動部１０３は、閾値補正動作に先立って、電源供給線１０５DSLが第２電位にありかつ映像信号線１０６HSが映像信号Ｖsigの非有効期間である基準電位（Ｖofs）にある時間帯で、書込駆動パルスWSをアクティブ（本例ではＨレベル）にしてサンプリングトランジスタ１２５を導通させ、その後に書込駆動パルスWSをアクティブＨにしたままで電源供給線１０５DSLを第１電位に設定する。
【０１１７】
こうすることで、ソース端Ｓを基準電位（Ｖofs）より十分低い第２電位Ｖcc_Lにセットし（放電期間Ｃ＝第２ノード初期化期間）、且つ、駆動トランジスタ１２１のゲート端Ｇを基準電位（Ｖofs）にセットしてから（初期化期間Ｄ＝第１ノード初期化期間）、閾値補正動作を開始する（閾値補正期間Ｅ）。このようなゲート電位及びソース電位のリセット動作（初期化動作）により、後続する閾値補正動作を確実に実行することができる。放電期間Ｃと初期化期間Ｄとを合わせて、駆動トランジスタ１２１のゲート電位Ｖgとソース電位Ｖsを初期化する閾値補正準備期間（＝前処理期間）とも称する。
【０１１８】
閾値補正期間Ｅでは、電源供給線１０５DSLの電位が低電位側の第２電位Ｖcc_Lから高電位側の第１電位Ｖcc_Hに遷移することで、駆動トランジスタ１２１のソース電位Ｖsが上昇を開始する。即ち、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsigの基準電位（Ｖofs）に保持されており、駆動トランジスタ１２１のソース端Ｓの電位Ｖsが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖsは“Ｖofs−Ｖth”となる。閾値補正期間Ｅでは、ドレイン電流が専ら保持容量１２０側（Ｃcs＜＜Ｃel時）に流れ、有機ＥＬ素子１２７側には流れないようにするため、有機ＥＬ素子１２７がカットオフとなるように全画素共通の接地配線cathの電位Ｖcathを設定しておく。
【０１１９】
有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋ＶthEL”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１のドレイン電流Ｉdsは保持容量１２０と寄生容量Ｃelを充電するために使われる。この結果、有機ＥＬ素子１２７のアノード端Ａの電圧ＶelつまりノードＮＤ１２２の電位は、時間とともに上昇してゆく。そして、ノードＮＤ１２２の電位（ソース電位Ｖs）とノードＮＤ１２１の電圧（ゲート電位Ｖg）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり、ドレイン電流Ｉdsは流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。
【０１２０】
ここで、閾値補正動作は１回のみ実行するものとすることもできるが、このことは必須ではない。１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返えしてもよい。例えば、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミングからインアクティブＬに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまう。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。そのタイミングについては図示を割愛する。
【０１２１】
閾値補正動作を複数回実行する場合に、１水平期間が閾値補正動作の処理サイクルとなるのは、閾値補正動作に先立って、１水平期間の前半部で映像信号線１０６HSを介して基準電位（Ｖofs）を供給しソース電位を第２電位Ｖcc_Lにセットする初期化動作を経るからである。必然的に、閾値補正期間は、１水平期間よりも短くなってしまう。したがって、保持容量１２０の静電容量Ｃcsや第２電位Ｖcc_Lの大きさ関係やその他の要因で、この短い１回分の閾値補正動作期間では、閾値電圧Ｖthに対応する正確な電圧を保持容量１２０に保持仕切れないケースも起こり得る。閾値補正動作を複数回実行するのが好ましいのは、この対処のためである。即ち、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのが好ましい。
【０１２２】
画素回路１０においては、閾値補正機能に加えて、移動度補正機能を備えている。即ち、垂直駆動部１０３は、映像信号線１０６HSが映像信号Ｖsigの有効期間である信号電位（Ｖofs＋Ｖin）にある時間帯にサンプリングトランジスタ１２５を導通状態にするため、書込走査線１０４WSに供給する書込駆動パルスWSを、上述の時間帯より短い期間だけアクティブ（本例ではＨレベル）にする。この期間では、駆動トランジスタ１２１の制御入力端に信号電位（Ｖofs＋Ｖin）を供給した状態で駆動トランジスタ１２１を介して有機ＥＬ素子１２７の寄生容量Ｃel及び保持容量１２０を充電する。この書込駆動パルスWSのアクティブ期間（サンプリング期間でもあり移動度補正期間でもある）を適切に設定することで、保持容量１２０に信号振幅Ｖinに応じた情報を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を加えることができる。水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの書込み期間（サンプリング期間とも称する）とする。
【０１２３】
特に、画素回路１０における駆動タイミングでは、電源供給線１０５DSLが高電位側である第１電位Ｖcc_Hにあり、かつ、映像信号Ｖsigが有効期間にある時間帯内（信号振幅Ｖinの期間）で書込駆動パルスWSをアクティブにしている。つまり、その結果、移動度補正時間（サンプリング期間も）は、映像信号線１０６HSの電位が、映像信号Ｖsigの有効期間の信号電位（Ｖofs＋Ｖin）にある時間幅と書込駆動パルスWSのアクティブ期間の両者が重なった範囲で決まる。特に、映像信号線１０６HSが信号電位にある時間幅の中に入るように書込駆動パルスWSのアクティブ期間幅を細めに決めているため、結果的に移動度補正時間は書込駆動パルスWSで決まる。正確には、移動度補正時間（サンプリング期間も）は、書込駆動パルスWS立ち上がってサンプリングトランジスタ１２５がオンしてから、同じく書込駆動パルスWSが立ち下がってサンプリングトランジスタ１２５がオフするまでの時間となる。
【０１２４】
具体的には、サンプリング期間においては、駆動トランジスタ１２１のゲート電位Ｖgが信号電位（Ｖofs＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となる。したがって、書込み＆移動度補正期間Ｈでは、駆動トランジスタ１２１のゲート端Ｇが信号電位（Ｖofs＋Ｖin）に固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。信号振幅Ｖinの情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは、“Ｖsig＋Ｖth”＝“Ｖin＋Ｖth”となる。又、同時に、このサンプリング期間で移動度補正を実行するので、サンプリング期間は移動度補正期間を兼ねることとなる（書込み＆移動度補正期間Ｈ）。
【０１２５】
ここで、有機ＥＬ素子１２７の閾値電圧をＶthELとしたとき、“Ｖofs−Ｖth＜ＶthEL”と設定しておくことで、有機ＥＬ素子１２７は、逆バイアス状態におかれ、カットオフ状態（ハイインピーダンス状態）にあるため、発光することはなく、又、ダイオード特性ではなく単純な容量特性を示す。よって駆動トランジスタ１２１に流れるドレイン電流（駆動電流Ｉds）は保持容量１２０の静電容量Ｃcsと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの静電容量Ｃelの両者を結合した容量“Ｃ＝Ｃcs＋Ｃel”に書き込まれていく。これにより、駆動トランジスタ１２１のドレイン電流は有機ＥＬ素子１２７の寄生容量Ｃelに流れ込み充電を開始する。その結果、駆動トランジスタ１２１のソース電位Ｖsは上昇していく。
【０１２６】
図８のタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、即ち移動度補正パラメータである電位補正値ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ１２１のソース電位Ｖsは、ゲート電位Ｖg（＝Ｖin）から保持容量に保持される電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を差し引いた値“−Ｖth＋ΔＶ”となる。
【０１２７】
このようにして、画素回路１０における駆動タイミングでは、書込み＆移動度補正期間Ｈにおいて、信号振幅Ｖinのサンプリングと移動度μを補正するΔＶ（負帰還量、移動度補正パラメータ）の調整が行なわれる。書込走査部１０４は、書込み＆移動度補正期間Ｈの時間幅を調整可能であり、これにより保持容量１２０に対する駆動電流Ｉdsの負帰還量を最適化することができる。
【０１２８】
電位補正値ΔＶはΔＶ≒Ｉds・ｔ／Ｃelである。この式から明らかなように、駆動トランジスタ１２１のドレイン・ソース間電流である駆動電流Ｉdsが大きい程、電位補正値ΔＶは大きくなる。逆に、駆動トランジスタ１２１の駆動電流Ｉdsが小さいとき、電位補正値ΔＶは小さくなる。このように、電位補正値ΔＶは駆動電流Ｉdsに応じて決まる。信号振幅Ｖinが大きいほど駆動電流Ｉdsは大きくなり、電位補正値ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正を実現できる。その際、書込み＆移動度補正期間Ｈは必ずしも一定である必要はなく、逆に駆動電流Ｉdsに応じて調整することが好ましい場合がある。例えば、駆動電流Ｉdsが大きい場合、移動度補正期間ｔは短めにし、逆に駆動電流Ｉdsが小さくなると、書込み＆移動度補正期間Ｈは長めに設定するのがよい。
【０１２９】
又、電位補正値ΔＶは、Ｉds・ｔ／Ｃelであり、画素回路１０ごとに移動度μのばらつきに起因して駆動電流Ｉdsがばらつく場合でも、それぞれに応じた電位補正値ΔＶとなるので、画素回路１０ごとの移動度μのばらつきを補正することができる。つまり、信号振幅Ｖinを一定とした場合、駆動トランジスタ１２１の移動度μが大きいほど電位補正値ΔＶの絶対値が大きくなる。換言すると、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【０１３０】
画素回路１０はブートストラップ機能も備えている。即ち、書込走査部１０４は、保持容量１２０に信号振幅Ｖinの情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（即ちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端Ｇを映像信号線１０６HSから電気的に切り離す（発光期間Ｉ）。発光期間Ｉに進むと、水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位を基準電位（Ｖofs）に戻す。
【０１３１】
有機ＥＬ素子１２７の発光状態を第（ｍ＋ｍ’−１）番目の水平走査期間まで継続する。以上によって、第（ｎ，ｍ）番目の副画素を構成する有機ＥＬ素子１２７の発光の動作が完了する。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、及び発光動作が繰り返される。
【０１３２】
ここで、発光期間Ｉでは、駆動トランジスタ１２１のゲート端Ｇは映像信号線１０６HSから切り離される。駆動トランジスタ１２１のゲート端Ｇへの信号電位（Ｖofs＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖgは上昇可能となる。駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果によって、ブートストラップ動作が行なわれる。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のソース電位Ｖsの変動にゲート電位Ｖgが連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖsの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。
【０１３３】
ここで、駆動電流Ｉds対ゲート電圧Ｖgsの関係は、先のトランジスタ特性を表した式（１）に“Ｖsig＋Ｖth−ΔＶ”或いは“Ｖin＋Ｖth−ΔＶ”を代入することで、式（５Ａ）或いは式（５Ｂ）（両式を纏めて式（５）と記す）のように表すことができる。
【０１３４】
Ｉds＝ｋ・μ・（Ｖsig−Ｖofs−ΔＶ）2 （５Ａ）
Ｉds＝ｋ・μ・（Ｖin−Ｖofs−ΔＶ）2 （５Ｂ）
【０１３５】
この式（５）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。即ち、有機ＥＬ素子１２７を流れる電流Ｉdsは、例えば、Ｖofsを０ボルトに設定したとした場合、有機ＥＬ素子１２７における輝度を制御するための映像信号Ｖsigの値から、駆動トランジスタ１２１の移動度μに起因した第２ノードＮＤ2（駆動トランジスタ１２１のソース端）における電位補正値ΔＶの値を減じた値の２乗に比例する。換言すると、有機ＥＬ素子１２７を流れる電流Ｉdsは、有機ＥＬ素子１２７の閾値電圧ＶthEL及び駆動トランジスタ１２１の閾値電圧Ｖthには依存しない。即ち、有機ＥＬ素子１２７の発光量（輝度）は、有機ＥＬ素子１２７の閾値電圧ＶthELの影響及び駆動トランジスタ１２１の閾値電圧Ｖthの影響を受けない。そして、第（ｎ，ｍ）番目の有機ＥＬ素子１２７の輝度は、電流Ｉdsに対応した値である。
【０１３６】
しかも、移動度μの大きな駆動トランジスタ１２１ほど、電位補正値ΔＶが大きくなるので、ゲート・ソース間電圧Ｖgsの値が小さくなる。したがって、式（５）において、移動度μの値が大きくとも、（Ｖsig−Ｖofs−ΔＶ）2の値が小さくなる結果、ドレイン電流Ｉdsを補正することができる。即ち、移動度μの異なる駆動トランジスタ１２１においても、映像信号Ｖsigの値が同じであれば、ドレイン電流Ｉdsが略同じとなる結果、有機ＥＬ素子１２７を流れ、有機ＥＬ素子１２７の輝度を制御する電流Ｉdsが均一化される。即ち、移動度μのばらつき（更には、ｋのばらつき）に起因する有機ＥＬ素子１２７の輝度のばらつきを補正することができる。
【０１３７】
又、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsが上昇する。駆動トランジスタ１２１のソース電位Ｖsが“−Ｖth＋ΔＶ＋Ｖel”となることで、ゲート電位Ｖgは“Ｖin＋Ｖel”となる。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、有機ＥＬ素子１２７のアノード端Ａの電位（＝ノードＮＤ１２２の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。
【０１３８】
ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、時間の経過とともに、ノードＮＤ１２２の電位も変化する。しかしながら、このような有機ＥＬ素子１２７の経時劣化によりそのアノード電位が変動しても、保持容量１２０に保持されたゲート・ソース間電圧Ｖgsは常に“Ｖin＋Ｖth−ΔＶ”で一定に維持される。駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖsが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖin＋Ｖth−ΔＶ）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。実際にはブートストラップゲインは「１」よりも小さいので、ゲート・ソース間電位Ｖgsは「Ｖin＋Ｖth−ΔＶ」よりも小さくなるが、そのブートストラップゲインに応じたゲート・ソース間電位Ｖgsに保たれることには変わりがない。
【０１３９】
以上のように、比較例及び実施例１の画素回路１０は、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成され、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖth及びキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖth及びキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっている。ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電位補正値ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。入力される映像信号Ｖsig（信号振幅Ｖin）に対応する安定した階調で表示でき、高画質の画像を得ることができる。
【０１４０】
又、画素回路１０は、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。又、駆動トランジスタ１２１及びその周辺部のサンプリングトランジスタ１２５等も含めてｎチャネル型のみのトランジスタを用いて画素回路１０を構成することができ、トランジスタ作製においても低コスト化が図れる。
【０１４１】
［表示むら現象の発生原因］
図９〜図１０は、比較例の表示装置１Ｚで発生する表示むら現象を説明する図である。ここで、図９（Ａ）は、比較例の画素回路１０Ｚの１つを示す図であり、各トランジスタは薄膜トランジスタ（ＴＦＴ）である。図９（Ｂ）は、比較例の画素回路１０ＺのトランジスタをＭＯＳＦＥＴに置き換えた場合の構成例であり、トランジスタ特性制御端として機能するバックゲートは、接地線GNDと接続されている。
【０１４２】
図１０は、比較例におけるカソード配線cathの配線抵抗（カソード抵抗Ｒcath）に起因する表示むらを説明する図である。ここで、図１０（Ａ）は、全面均一画像を表示したときの表示むらの一例を示す図であり、図１０（Ｂ）及び図１０（Ｃ）は、表示むらの発生原理を説明する図である。
【０１４３】
各画素回路１０の各駆動電流Ｉdsは、基準電位を供給する全画素共通のカソード配線cath（一例として接地）に流れ込む。ここで、パネル中心部は周辺部に比べて例えば数十〜数百オームほどカソード抵抗Ｒcathが高くなる（図１０（Ｂ）を参照）。したがって、全面均一画像を表示したときであっても、カソード配線cathの配線抵抗（カソード抵抗Ｒcath）の関係で、有機ＥＬ素子１２７のカソード電位自体の上昇度合いが面内分布を持ってしまい、カソード電位（詳しくは画素位置による相違）に応じて発光輝度が変化し、パネル内でのカソード抵抗分布に起因するグラデーション状のむらが発生する。一例として、パネル中心部のカソード抵抗が周辺よりも２５０オーム高く、結果として、５０ミリボルトの電圧上昇が起こった場合に、輝度が２パーセント低下する。画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずであるが、閾値補正や移動度補正を行なっていても、カソード抵抗に起因した表示むらが発生してしまうため、画面のユニフォーミティを損なう。詳しくは、周辺よりも中央部のカソード抵抗Ｒcathが高いので、周辺部のカソード電位の上昇は少なく輝度が高いのに対して、中央部のカソード電位の上昇は多く輝度が低くなる。一般的には、輝度差の視認レベルは１パーセント以内であるので、これを満たすように対策を採ることが求められる。又、カソード電位の浮きは、駆動電流Ｉdsつまり階調によって異なることになるので、階調ごとにγ特性が異なることになってしまいカラー表示の場合は色相ずれが懸念される。
【０１４４】
カソード電位が高くなると輝度が低下する原因について、図９及び図１０（Ｃ）を参照してより詳しく説明する。最初に、図９を参照して書込みゲインＧinとブートストラップゲインＧbstの関係について説明する。図９には、駆動トランジスタ１２１のゲート端Ｇに生じる寄生容量が示されている。ここでは、一例として、駆動トランジスタ１２１のゲート端Ｇには、寄生容量として、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間に形成される寄生容量Ｃ１２１gs（静電容量をＣgsとする）と、駆動トランジスタ１２１のゲート端Ｇとドレイン端Ｄとの間に形成される寄生容量Ｃ１２１gd（静電容量をＣgdとする）と、サンプリングトランジスタ１２５の拡散容量としてのゲート端Ｇとソース端Ｓ（ソース端Ｓを映像信号線１０６HS側とする場合はドレイン端Ｄ）との間に形成される寄生容量Ｃ１２５gs（静電容量をＣwsとする）とが存在するものとして示している。
【０１４５】
サンプリング期間＆移動度補正期間における信号書込み動作時には、信号電位Ｖinに対応する情報を如何に大きく保持容量１２０に書き込むかが肝要となる。信号電位Ｖinに対応する保持容量１２０に書き込まれる情報の大きさの割合を、書込みゲインＧinと称する。サンプリング期間＆移動度補正期間にて、電源駆動パルスDSLが第１電位Ｖcc_Hの状態で信号書込み（サンプリング）が行なわれるために、書込み動作が開始し、駆動トランジスタ１２１のゲート電位Ｖgが上昇した瞬間、ドレイン・ソース間に駆動電流Ｉdsが流れ、駆動電流Ｉdsが有機ＥＬ素子１２７の寄生容量Ｃelを充電することでソース電位Ｖsが上昇する。映像信号Ｖsigの信号電位Ｖinに対して効率よく輝度をとるためには、書込み時に駆動トランジスタ１２１のゲート電位Ｖgの上昇とともに駆動電流Ｉdsが流れてソース電位Ｖsが上昇しない条件下、即ち書込み時に駆動トランジスタ１２１のソース電位Ｖsが低い状況での、映像信号Ｖsig （信号電位Ｖin）に対する静電容量Ｃcsの保持容量１２０に保持される電圧割合（書込みゲインＧin）をなるべく高くするのがよい。このような条件下における書込みゲインＧinは、保持容量１２０の静電容量Ｃcs、駆動トランジスタ１２１のゲート端Ｇに形成される寄生容量Ｃ１２１gsの静電容量Ｃgs、有機ＥＬ素子１２７の寄生容量Ｃelの静電容量Ｃelを用いて、
Ｇin＝Ｃ２／（Ｃ１＋Ｃ２）＝（Ｃcs＋Ｃgs）／｛（Ｃcs＋Ｃgs）＋Ｃel｝
と表すことができる。補助容量３１０を考慮する場合には、Ｃelを「Ｃel＋Ｃsub」とすればよい。
【０１４６】
寄生容量Ｃ１２１gsの静電容量Ｃgsは、保持容量１２０の静電容量Ｃcsや有機ＥＬ素子１２７の寄生容量Ｃelに比べると小さいと考えてよく、したがって、書込みゲインＧinは、保持容量１２０の静電容量Ｃcsに対して有機ＥＬ素子１２７の寄生容量Ｃelが十分に大きければ、換言すれば、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓの間に付加される容量値（ここでは保持容量１２０の静電容量Ｃcs）を小さくするか、もしくは、駆動トランジスタ１２１のソース端Ｓ（つまり有機ＥＬ素子１２７のアノード端Ａ）とカソード配線cath（つまり有機ＥＬ素子１２７のカソード端Ｋ）の間に付加される容量値（ここでは有機ＥＬ素子１２７の寄生容量Ｃel）を大きくすると、限りなく“１”に近いことになり、より信号電位Ｖinの大きさに近い電圧情報を保持容量１２０に書き込むことができる。
【０１４７】
一方、ブートストラップ動作が機能する発光期間では、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間に保持容量１２０が接続されているので、ソース電位Ｖsの上昇時に、カップリング電圧がゲート端Ｇに加わる。ソース電位Ｖsの上昇に対するゲート電位Ｖgへのカップリング上昇が１００パーセントに近いほど、有機ＥＬ素子１２７の特性変化（劣化を含む）に伴う駆動電圧上昇時の輝度落ちが抑制される。このソース電位Ｖsの上昇に対するゲート電位Ｖgの上昇率をブートストラップゲインＧbst（ブートストラップ動作能力）と称する。ブートストラップゲインＧbstは、保持容量１２０の静電容量Ｃcs、駆動トランジスタ１２１のゲート端Ｇに形成される寄生容量Ｃ１２１gsの静電容量Ｃgs、ゲートに付く寄生容量の静電容量Ｃ３（例えば、寄生容量Ｃ１２１gdの静電容量Ｃgdと寄生容量Ｃ１２５gsの静電容量Ｃws）を用いて、
Ｇbst＝Ｃ２／（Ｃ２＋Ｃ３）＝（Ｃcs＋Ｃgs）／｛（Ｃcs＋Ｃgs）＋（Ｃgd＋Ｃws）｝
と表すことができる。
【０１４８】
したがって、ブートストラップゲインＧbstは、寄生容量Ｃ１２１gdの静電容量Ｃgdや寄生容量Ｃ１２５gsの静電容量Ｃwsが保持容量１２０の静電容量Ｃcsに対して十分に小さければ、換言すれば、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓの間に付加される容量値（ここでは静電容量Ｃcs）が大きいほど限りなく“１”に近いことになり、有機ＥＬ素子１２７の電流電圧特性の経時変動に対する駆動電流Ｉdsの補正能力が高い。つまり、画素回路の簡素化を図りつつ、素子の特性ばらつきによる輝度変化を抑制する閾値補正動作や移動度補正動作を実現する方式の開発に当たり、駆動トランジスタ１２１のゲート端Ｇに接続される保持容量１２０以外の素子数を最小限のサンプリングトランジスタ１２５のみに留めた画素回路１０とすることで、駆動トランジスタ１２１のゲート端Ｇに寄生する容量を限りなく小さくでき、このことはブートストラップ動作の補助となり、有機ＥＬ素子１２７の電流電圧特性の経時変動に対する駆動電流Ｉdsの補正能力を向上させることができる。
【０１４９】
ここで、ブートストラップゲインＧbstを大きくとることを考え、保持容量１２０の静電容量Ｃcsをレイアウト上大きくとると、有機ＥＬ素子１２７の寄生容量Ｃelに対して保持容量１２０の静電容量Ｃcsが大きくなり、書込みゲインＧinが小さくなってしまう。書込みゲインＧinが小さくなると、保持容量１２０に大きな情報を書き込むには信号電位Ｖinのダイナミックレンジを大きくとらなければならなく、消費電力増大に繋がる。逆に、書込みゲインＧinを大きくとるために保持容量１２０の静電容量Ｃcsを小さくすると、寄生容量Ｃ１２１gdの静電容量Ｃgdや寄生容量Ｃ１２５gsの静電容量Ｃwsに対して保持容量１２０の静電容量Ｃcsが小さくなり、ブートストラップゲインＧbstが小さくなってしまい、有機ＥＬ素子１２７の特性変動に対する補正効果が低下し、特性劣化時の輝度落ちが顕著になる。このように、書込みゲインＧinとブートストラップゲインＧbstとはトレードオフの関係にあり、何れか一方を大きくしようとすると他方が小さくなってしまい、他方に対して悪影響を与えることなく（他方を小さくせずに）、一方を大きくするということができない。片方のゲインを重視すれば、その分だけもう片方のゲインが疎かにならざるを得ないことはもちろんのこととして、どちらも高いゲインを得ることは不可能である。このため、実際の所は、競合関係となる書込みゲインＧinとブートストラップゲインＧbstの間で折り合いを付け、各ゲインが適度なものとなるように、保持容量１２０の静電容量Ｃcsと有機ＥＬ素子１２７の寄生容量Ｃelの静電容量Ｃelを決定する。
【０１５０】
このような状況下において、更に、カソード抵抗に起因して実際のカソード電位Ｖkが変動した場合について考える。図１０（Ｃ）中にも示しているが、信号電圧をＶsig（＝Ｖofs＋Ｖin）、移動度補正後のソース電位ＶsをＶs0、発光時のゲート電位ＶgをＶg1、発光時のソース電位ＶsをＶs1、カソード電位Ｖkがカソード抵抗に起因してΔＶk変動したときの発光時のゲート電位ＶgをＶg2、カソード電位ＶkがΔＶk変動したときの発光時のソース電位ＶsをＶs2、発光時の有機ＥＬ素子１２７の両端電圧をＶoledとする。
【０１５１】
カソード電位がΔＶk変動しない（つまりカソード抵抗を無視する）通常状態では、発光時のゲート電位Ｖg1は「Ｖsig＋ (Ｖs1−Ｖs0）×Ｇbst」であり、 発光時のソース電位Ｖs1は「Ｖcath＋Ｖoled」であるので、発光時のゲート・ソース間電圧Ｖgs1は、
Ｖgs1＝Ｖg1−Ｖs1＝Ｖsig＋ (Ｖs1−Ｖs0）×Ｇbst−Ｖs1
＝Ｖsig−Ｖs0×Ｇbst＋Ｖs1×Ｇbst−Ｖs1
＝Ｖsig−Ｖs0×Ｇbst＋（Ｇbst−１）×Ｖs1
＝Ｖsig−Ｖs0×Ｇbst＋（Ｇbst−１）×（Ｖcath＋Ｖoled）
＝Ｖsig−Ｖs0×Ｇbst−（１−Ｇbst）×（Ｖcath＋Ｖoled）
と表すことができる。
【０１５２】
これに対して、カソード電位ＶkがΔＶk変動（上昇）した状態では、発光時のゲート電位Ｖg2は「Ｖsig＋ (Ｖs2−Ｖs0）×Ｇbst」であり、 発光時のソース電位Ｖs2は「Ｖs1＋ΔＶk＝Ｖcath＋Ｖoled＋ΔＶk」であるので、発光時のゲート・ソース間電圧Ｖgs2は、
Ｖgs2＝Ｖg2−Ｖs2＝Ｖsig＋ (Ｖs2−Ｖs0）×Ｇbst−Ｖs2
＝Ｖsig＋ (Ｖs2−Ｖs0）×Ｇbst−Ｖs2
＝Ｖsig−Ｖs0×Ｇbst＋Ｖs2×Ｇbst−Ｖs2
＝Ｖsig−Ｖs0×Ｇbst＋（Ｇbst−１）×Ｖs2
＝Ｖsig−Ｖs0×Ｇbst−（１−Ｇbst）×Ｖs2
＝Ｖsig−Ｖs0×Ｇbst−（１−Ｇbst）×（Ｖcath＋Ｖoled＋ΔＶk）
＝Ｖsig−Ｖs0×Ｇbst−（１−Ｇbst）×（Ｖcath＋Ｖoled）
−（１−Ｇbst）×ΔＶk
＝Ｖgs1−（１−Ｇbst）×ΔＶk
と表すことができる。
【０１５３】
これより、カソード電位がΔＶk上昇した場合には、（１−Ｇbst）×ΔＶkの分、発光時のゲート・ソース間電圧Ｖgsが小さくなり、結果として輝度が低下することが分かる。
【０１５４】
［表示むら現象の対策手法］
本実施形態では、駆動トランジスタ１２１のトランジスタ特性制御端にトランジスタ特性制御信号Ｖｂを供給して閾値電圧Ｖthを増減することで、カソード抵抗分布に起因するグラデーション状の表示むらを抑制する。
【０１５５】
図１１は、カソード抵抗分布に起因する表示むら現象の対策原理を説明する図であって、トランジスタ特性（Ｖgs−Ｉds特性）の基板電位依存性を説明する図である。周知のように、バックゲート型の薄膜トランジスタやＭＯＳ型のトランジスタでは、バックゲート効果により、トランジスタ特性が変動する。例えば、ＭＯＳ型のトランジスタは、通常はバイポーラトランジスタと同様に３端子デバイスとして取り扱うことが多いが、ソース領域やドレイン領域が形成される基板やウエルも制御端子（トランジスタ特性制御端）として考えるべきであるので、正確には４端子として取り扱うべきである。そして、ソースとトランジスタ特性制御端（例えば基板（ボディーとも云う））との間にトランジスタ特性制御信号Ｖｂ（バックゲート電圧或いは基板電位或いはベース電位とも称する）を印加すれば、トランジスタ特性を制御することができる。通常は、バックゲート電圧はダイオードが遮断状態になるように負の電圧で印加される。例えば、バックゲート電圧を印加すると、ダイオードと同様にソース及びドレインチャネル直下の空乏層が変化し、半導体表面のポテンシャルが変化する。そのため、空乏層中の電荷はバックゲート電圧印加がないときとあるときとでは異なり、トランジスタ特性（Ｖgs−Ｉds特性）は図１１に示すように変化し、そのため閾値電圧Ｖthが変化する。バックゲート効果を考慮したとき、閾値電圧Ｖthはバックゲート電圧に対し、約１／２乗で増加する特性となることが知られている。因みに、単純理論では、閾値電圧Ｖthはバックゲート電圧に対して１／２乗で増加するが、実際には直線増加と見なしても問題がないことが多い。
【０１５６】
図１１に示すように、基板電位（つまりトランジスタ特性制御信号Ｖｂ）が上昇するほど、閾値が低くなり、ドレイン電流Ｉdsをより多く流すように変化する。よって、トランジスタ特性制御部６００Ａを画素回路１０Ａごとに駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを設定する構成とし、パネル中心部に向かってカソード電位が高くなるほど、駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを上昇させれば、より多くのドレイン電流Ｉdsが流れ、カソード抵抗起因の輝度低下を相殺することができる。有機ＥＬ素子１２７のカソードの電位上昇によって輝度低下が生じるが、駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを同様に上昇させて閾値電圧Ｖthをシフトさせることにより、カソード抵抗分布に起因するグラデーション状の表示むらを抑制・解消することができる。先の例では輝度差を１パーセント未満とすることができるため、むら・グラデーションは視認外となる。以上のように構成することで、高輝度が出難い、或いは、より信号電圧を高く設定しなければならないという問題を解消することができる。
【実施例２】
【０１５７】
図１２〜図１４は、実施例２の画素回路１０Ｂと、当該画素回路１０Ｂを備えた表示装置の一形態を示す図である。実施例２の画素回路１０Ｂを画素アレイ部１０２に備える表示装置を実施例２の表示装置１Ｂと称する。図１２は基本構成（１画素分）を示し、図１３は具体的な構成（表示装置の全体）を示す。図１４は、実施例２の効果を説明する図である。
【０１５８】
図１２及び図１３に示すように、実施例２では、画素回路１０Ｂごとに、駆動トランジスタ１２１のトランジスタ特性制御端を有機ＥＬ素子１２７のカソード端Ｋに直接に接続して、トランジスタ特性制御部６００Ｂを構成している。実施例１のトランジスタ特性制御部６００Ａとは異なり、トランジスタ特性制御部６００Ｖとトランジスタ特性制御部６００Ｈとが不要である。これは、カソード端の電位変動そのものをトランジスタ特性制御信号Ｖｂとして利用することができるからである。即ち、有機ＥＬ素子１２７のカソードの電位上昇によって輝度低下が生じるが、カソード電位そのものをトランジスタ特性制御信号Ｖｂとして使用すれば、駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを同様に上昇させて閾値電圧Ｖthをシフトさせることができ、カソード抵抗分布に起因するグラデーション状の表示むらを抑制・解消することができる。つまり、図１４に示すようにパネル周辺部よりも中心部の方がカソード抵抗が大きく、パネル中心部に向かってカソード電位が高くなるほど、駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを上昇させることができるので、中心部の方がより多くのドレイン電流Ｉdsが流れ、カソード抵抗起因の輝度低下を相殺することができる。カソード電位変動はドレイン電流Ｉds即ち映像信号Ｖsigに応じて異なるが、その分も反映させてトランジスタ特性制御端を画素回路１０Ｂごとに制御することができる。
【実施例３】
【０１５９】
図１５〜図１６は、実施例３の画素回路１０Ｃと、当該画素回路１０Ｃを備えた表示装置の一形態を示す図である。実施例３の画素回路１０Ｃを画素アレイ部１０２に備える表示装置を実施例３の表示装置１Ｃと称する。図１５は基本構成（１画素分）を示し、図１６は具体的な構成（表示装置の全体）を示す。
【０１６０】
図１５及び図１６に示すように、実施例３では、画素回路１０Ｃごとに、駆動トランジスタ１２１のトランジスタ特性制御端と有機ＥＬ素子１２７のカソード端Ｋとの間に電圧補正部６１０を設けてトランジスタ特性制御部６００Ｃを構成している。電圧補正部６１０としては、適当な非反転型の増幅回路（ゲインは１よりも大きいことに限らず１未満でもよい）を用いればよい。実施例２では、駆動トランジスタ１２１のトランジスタ特性制御端と有機ＥＬ素子１２７のカソード端Ｋとを直接に接続していたが、実施例３では、電圧補正部６１０を設けて電圧を調整することで、より適正なトランジスタ特性制御信号Ｖｂを駆動トランジスタ１２１のトランジスタ特性制御端に供給することができる。
【実施例４】
【０１６１】
図１７〜図１８は、実施例４の画素回路１０Ｄと、当該画素回路１０Ｄを備えた表示装置の一形態を示す図である。実施例４の画素回路１０Ｄを画素アレイ部１０２に備える表示装置を実施例４の表示装置１Ｄと称する。図１７は基本構成（１画素分）を示し、図１８は具体的な構成（表示装置の全体）を示す。
【０１６２】
図１７及び図１８に示すように、実施例４のトランジスタ特性制御部６００Ｄは、実施例１と同様に、トランジスタ特性制御部６００Ｖとトランジスタ特性制御部６００Ｈと保持容量６０２とスイッチングトランジスタ６０４とを有している。実施例４では、実施例１のトランジスタ特性制御部６００Ａをベースに、画素回路１０Ｄごとに、有機ＥＬ素子１２７のカソード端Ｋの電位をトランジスタ特性制御部６００Ｈに通知する構成としている。トランジスタ特性制御部６００Ｈは、各有機ＥＬ素子１２７のカソード端Ｋの電位を参照（監視）してトランジスタ特性制御信号Ｖｂを設定することにより、より適正なトランジスタ特性制御信号Ｖｂを駆動トランジスタ１２１のトランジスタ特性制御端に供給することができる。実施例２と同様に、カソード電位変動はドレイン電流Ｉds即ち映像信号Ｖsigに応じて異なるが、その分も反映させてトランジスタ特性制御端を画素回路１０Ｂごとに制御することができる。
【０１６３】
但し、カソード端Ｋの電位をトランジスタ特性制御部６００Ｈに通知するための配線を設ける必要があるので、画素アレイ部１０２に構成が複雑になる難点はある。この難点を解消するには、全ての画素回路１０Ｄについて有機ＥＬ素子１２７のカソード端Ｋの電位をトランジスタ特性制御部６００Ｈに通知するのではなく、適度に間引いて（例えば、周辺部（例えば辺縁近傍や頂角近傍）と中央部のみ）通知する構成にすればよい。又、カラー表示の場合であれば、カラー表示の一単位（例えば赤色を発光する赤色発光画素回路１０_R、緑色を発光する緑色発光画素回路１０_G、青色を発光する青色発光画素回路１０_B）ごとに通知する構成にしてもよい。
【０１６４】
［実施例１〜実施例４の対比］
ここで、実施例１〜実施例４を対比した場合、実施例２が最も簡易な構成であり、実施例４が最も適正なトランジスタ特性制御信号Ｖｂを供給できる構成である。
【実施例５】
【０１６５】
図１９は実施例５を説明する図である。実施例５は、前述のカソード抵抗分布に起因するグラデーション状の表示むらを抑制・解消する技術が適用された表示装置を搭載した電子機器についての事例である。本実施形態の表示むら抑制処理は、ゲーム機、電子ブック、電子辞書、携帯電話機等の各種の電子機器に使用される電流駆動型の表示素子を具備した表示装置に適用することができる。
【０１６６】
例えば、図１９（Ａ）は、電子機器７００が、画像表示装置の一例である表示モジュール７０４を利用したテレビジョン受像機７０２の場合の外観例を示す斜視図である。テレビジョン受像機７０２は、台座７０６に支持されたフロントパネル７０３の正面に表示モジュール７０４を配置した構造となっており、表示面にはフィルターガラス７０５が設けられている。図１９（Ｂ）は、電子機器７００がデジタルカメラ７１２の場合の外観例を示す図である。デジタルカメラ７１２は、表示モジュール７１４、コントロールスイッチ７１６、シャッターボタン７１７、その他を含んでいる。図１９（Ｃ）は、電子機器７００がビデオカメラ７２２の場合の外観例を示す図である。ビデオカメラ７２２は、本体７２３の前方に被写体を撮像する撮像レンズ７２５が設けられ、更に、表示モジュール７２４や撮影のスタート／ストップスイッチ７２６等が配置されている。図１９（Ｄ）は、電子機器７００がコンピュータ７３２の場合の外観例を示す図である。コンピュータ７３２は、下型筐体７３３ａ、上側筐体７３３ｂ、表示モジュール７３４、Ｗｅｂカメラ７３５、キーボード７３６等を含んでいる。図１９（Ｅ）は、電子機器７００が携帯電話機７４２の場合の外観例を示す図である。携帯電話機７４２は、折り畳み式であり、上側筐体７４３ａ、下側筐体７４３ｂ、表示モジュール７４４ａ、サブディスプレイ７４４ｂ、カメラ７４５、連結部７４６（ヒンジ部）、ピクチャーライト７４７等を含んでいる。
【０１６７】
ここで、表示モジュール７０４、表示モジュール７１４、表示モジュール７２４、表示モジュール７３４、表示モジュール７４４ａ、サブディスプレイ７４４ｂは、本実施形態による表示装置を用いることにより作製される。これにより、各電子機器７００は、駆動トランジスタの閾値電圧や移動度のばらつき（更には、ｋのばらつき）に起因する輝度ばらつきを補正することができるだけでなく、カソード抵抗分布に起因するグラデーション状の表示むらを抑制・解消することができ、高画質の表示を行なうことができる。
【０１６８】
以上、本明細書で開示する技術について実施形態を用いて説明したが、請求項の記載内容の技術的範囲は前記実施形態に記載の範囲には限定されない。本明細書で開示する技術の要旨を逸脱しない範囲で前記実施形態に多様な変更又は改良を加えることができ、そのような変更又は改良を加えた形態も本明細書で開示する技術の技術的範囲に含まれる。前記の実施形態は、請求項に係る技術を限定するものではなく、実施形態の中で説明されている特徴の組合せの全てが、本明細書で開示する技術が対象とする課題の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の技術が含まれており、開示される複数の構成要件における適宜の組合せにより種々の技術を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、本明細書で開示する技術が対象とする課題と対応した効果が得られる限りにおいて、この幾つかの構成要件が削除された構成も、本明細書で開示する技術として抽出され得る。
【０１６９】
例えば、トランジスタをｎチャネルとｐチャネルで入れ替え、それに合わせて、電源や信号の極性を逆転させる等した相補型の構成にできることは云うまでもない。
【０１７０】
前記実施形態の記載を踏まえれば、特許請求の範囲に記載の請求項に係る技術は一例であり、例えば、以下の技術が抽出される。以下列記する。
［付記１］
表示部と、
表示部を駆動する駆動トランジスタと、
駆動トランジスタの特性を制御する特性制御部、
とを備えた画素回路。
［付記２］
特性制御部は、回路上における、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する付記１に記載の画素回路。
［付記３］
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記１又は付記２に記載の画素回路。
［付記４］
駆動トランジスタは、金属酸化膜型の電界効果トランジスタである付記１乃至付記３の何れか１項に記載の画素回路。
［付記５］
駆動トランジスタは、バックゲート型の薄膜トランジスタであり、
特性制御部は、バックゲート電位を制御する端子である付記１乃至付記３の何れか１項に記載の画素回路。
［付記６］
特性制御部は、表示部の一端と駆動トランジスタのバックゲートとが接続されて構成されている付記４又は付記５に記載の画素回路。
［付記７］
表示部が配列された画素部を備え、
特性制御部は、表示部ごとに、駆動トランジスタの特性を制御する付記１乃至付記６の何れか１項に記載の画素回路。
［付記８］
画素部は、表示部が２次元マトリクス状に配列されている付記７に記載の画素回路。
［付記９］
表示部及び駆動部とを具備した表示部が２次元マトリクス状に配列された画素部を備え、
特性制御部は、走査処理により、表示部ごとに、駆動トランジスタの特性を制御する付記１乃至付記６の何れか１項に記載の画素回路。
［付記１０］
表示部は自発光型である付記１乃至付記９の何れか１項に記載の画素回路。
［付記１１］
表示部は有機エレクトロルミネッセンス発光部を有する付記１０に記載の画素回路。
［付記１２］
表示部及び表示部を駆動する駆動トランジスタを具備した表示部が配列された画素部と、
駆動トランジスタの特性を制御する特性制御部、
とを備えた表示装置。
［付記１３］
特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する付記１２に記載の表示装置。
［付記１４］
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記１２又は付記１３に記載の表示装置。
［付記１５］
表示部及び表示部を駆動する駆動トランジスタを具備した表示部が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部と、
駆動トランジスタの特性を制御する特性制御部、
とを備えた電子機器。
［付記１６］
特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する付記１５に記載の電子機器。
［付記１７］
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記１５又は付記１６に記載の電子機器。
［付記１８］
表示部を駆動する駆動トランジスタを備えた画素回路を駆動する方法であって、
駆動トランジスタの特性を制御する画素回路の駆動方法。
［付記１９］
表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する付記１８に記載の画素回路の駆動方法。
［付記２０］
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
閾値電圧を制御するための制御信号を特性制御端に供給する付記１８又は付記１９に記載の画素回路の駆動方法。
【符号の説明】
【０１７１】
１…表示装置、１０…画素回路、１１…発光素子、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０５…駆動走査部、１０６…水平駆動部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ（書込トランジスタ）、１２７…有機ＥＬ素子、１３０…インタフェース部、２００…駆動信号生成部、２２０…映像信号処理部、３１０…補助容量、６００…トランジスタ特性制御部、６１０…電圧補正部、７００…電子機器
【技術分野】
【０００１】
本明細書で開示する技術は、画素回路、表示装置、電子機器、及び、画素回路（表示装置）の駆動方法に関する。
【背景技術】
【０００２】
今日、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器が広く利用されている。画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。例えば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
ところで、表示素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。但し、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しい等の問題がある。
【０００４】
このため、近年、画素内部の表示素子に供給する画素信号を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)等のトランジスタをスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている（例えば、特許第４２４００５９号公報や特許第４２４００６８号公報を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４２４００５９号公報
【特許文献２】特許第４２４００６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、表示素子は、基準電位点との間の抵抗成分に起因する輝度変化（表示装置としては表示むら）が発生する場合があることが分かった。尚、基準電位点との間の抵抗成分に起因する輝度変化は、アクティブマトリクス方式に限らず、パッシブマトリクス方式でも起こり得る。
【０００７】
したがって本開示の目的は、基準電位点との間の抵抗成分に起因する輝度変化を抑制することのできる技術を提供することにある。
【課題を解決するための手段】
【０００８】
本開示の第１の態様に係る画素回路は、表示部と、表示部を駆動する駆動トランジスタと、駆動トランジスタの特性を制御する特性制御部とを備える。本開示の第１の態様に係る画素回路の従属項に記載された各画素回路は、本開示の第１の態様に係る画素回路のさらなる有利な具体例を規定する。
【０００９】
本開示の第２の態様に係る表示装置は、表示部及び表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、駆動トランジスタの特性を制御する特性制御部とを備える。第２の態様に係る表示装置は、第１の態様に係る画素回路の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第２の態様に係る表示装置のさらなる有利な具体例を規定する。
【００１０】
本開示の第３の態様に係る電子機器は、表示部及び表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、画素部に供給される映像信号を生成する信号生成部と、駆動トランジスタの特性を制御する特性制御部とを備える。第３の態様に係る電子機器は、第１の態様に係る画素回路の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第３の態様に係る電子機器のさらなる有利な具体例を規定する。
【００１１】
本開示の第４の態様に係る画素回路の駆動方法は、表示部を駆動する駆動トランジスタを備えた画素回路を駆動する方法であって、駆動トランジスタの特性を制御する。第４の態様に係る画素回路の駆動方法は、第１の態様に係る画素回路の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第４の態様に係る画素回路の駆動方法のさらなる有利な具体例を規定する。
【００１２】
要するに、本明細書で開示する技術では、駆動トランジスタの特性を制御するので、表示部の駆動電流を調整することができる。供給される映像信号レベルが同じであっても、駆動トランジスタの特性を制御することで表示部の駆動電流が調整され、結果として、輝度を調整することができる。そして、この技術を、基準電位点との間の抵抗成分に起因する輝度変化を抑制することに利用することができる。
【発明の効果】
【００１３】
第１の態様に係る画素回路、第２の態様に係る表示装置、第３の態様に係る電子機器、第４の態様に係る画素回路の駆動方法によれば、駆動トランジスタの特性を制御することにより、基準電位点との間の抵抗成分に起因する輝度変化を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、アクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図２】図２は、カラー画像表示対応のアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図３】図３（Ａ）〜図３（Ｂ）は、発光素子（実質的には画素回路）を説明する図である。
【図４】図４は、比較例の画素回路の一形態を示す図である。
【図５】図５は、比較例の画素回路を備えた表示装置の全体概要を示す図である。
【図６】図６は、実施例１の画素回路の一形態を示す図である。
【図７】図７は、実施例１の画素回路を備えた表示装置の全体概要を示す図である。
【図８】図８は、画素回路の駆動方法を説明するタイミングチャートである。
【図９】図９（Ａ）〜図９（Ｂ）は、比較例の表示装置で発生する表示むら現象を説明する図である。
【図１０】図１０（Ａ）〜図１０（Ｃ）は、比較例の表示装置で発生する表示むら現象を説明する図である。
【図１１】図１１は、表示むら現象の対策原理を説明する図であって、トランジスタ特性の基板電位依存性を説明する図である。
【図１２】図１２は、実施例２の画素回路の一形態を示す図である。
【図１３】図１３は、実施例２の画素回路を備えた表示装置の全体概要を示す図である。
【図１４】図１４は、実施例２の効果を説明する図である。
【図１５】図１５は、実施例３の画素回路の一形態を示す図である。
【図１６】図１６は、実施例３の画素回路を備えた表示装置の全体概要を示す図である。
【図１７】図１７は、実施例４の画素回路の一形態を示す図である。
【図１８】図１８は、実施例４の画素回路を備えた表示装置の全体概要を示す図である。
【図１９】図１９（Ａ）〜図１９（Ｅ）は実施例５（電子機器）を説明する図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本明細書で開示する技術の実施形態について詳細に説明する。各機能要素について形態別に区別する際にはアルファベット或いは“_n”（ｎは数字）或いはこれらの組合せの参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００１６】
説明は以下の順序で行なう。
１．全体概要
２．表示装置の概要
３．発光素子
４．駆動方法：基本
５．具体的な適用例
実施例１：走査型
実施例２：バックゲートとカソードを接続
実施例３：実施例２＋電圧補正
実施例４：実施例１＋電圧監視
実施例５：電子機器への適用事例
【００１７】
＜全体概要＞
先ず、基本的な事項について以下に説明する。
【００１８】
本実施形態の構成において、画素回路、表示装置、或いは、電子機器は、表示部と、表示部を駆動する駆動トランジスタと、駆動トランジスタの特性を制御する特性制御部とを備える。
【００１９】
好ましくは、特性制御部は、回路上における、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御するとよい。つまり、駆動トランジスタから供給される駆動電流に基づいて表示部の表示が行なわれるが、この際に、表示部の駆動トランジスタとは反対側の一端の電位が、基準電位点との間の抵抗成分の影響を受けて変動する。「反対側の一端の電位」とは、電気回路図上の反対側の一端の電位であるが、これは、デバイス上の位置関係で見た場合、表示部の駆動トランジスタ側の電位ではなく、駆動トランジスタに対して反対側の電位に該当する。その電位変動分に基づいて特性制御部が駆動トランジスタの特性を制御することにより、基準電位点との間の抵抗成分に起因する輝度変化をより確実に抑制することができる。
【００２０】
好ましくは、駆動トランジスタとしては、閾値電圧を制御し得る特性制御端を有しているトランジスタを使用するのがよい。この場合、特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する。
【００２１】
閾値電圧を制御し得る特性制御端を有しているトランジスタとしては、例えば、ＭＯＳＦＥＴ（金属酸化膜型の電界効果トランジスタ）やバックゲート型の薄膜トランジスタを使用するのが好適であり、特に、ＭＯＳＦＥＴを使用するとよい。バックゲート型の薄膜トランジスタとする場合、特性制御部は、バックゲート電位を制御する端子とすることができる。或いは又、何れの場合も、特性制御部は、バックゲート電位を制御することができる。
【００２２】
閾値電圧を制御し得る特性制御端を有しているトランジスタを駆動トランジスタとして使用する場合、特性制御部は、表示部の一端と駆動トランジスタのバックゲートとを接続した構成をとることができる。
【００２３】
デバイス構成としては、画素回路（表示部）が１つでもよいし、表示部がライン状或いは２次元マトリクス状に配列された画素部を備えるものでもよい。画素部を備える構成の場合、好ましくは、特性制御部は、表示部ごとに、駆動トランジスタの特性を制御するのがよい。
【００２４】
表示部が２次元マトリクス状に配列された画素部を備える構成の場合、特性制御部は、走査処理により、表示素子ごとに、駆動トランジスタの特性を制御するのがよい。因みに表示素子ごとに制御する場合は駆動トランジスタのウエルは、個々に分離しておくのがよい。線順次で発光制御を行なう場合であれば、行（或いは列）ごとにウエル電位（トランジスタ特性制御信号）の分離を行なえばよく、駆動トランジスタのウエルは、表示素子ごとの分離を排除しないが、少なくとも行（或いは列）ごとに分離しておけばよい。
【００２５】
表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子を用いることができ、特に、有機エレクトロルミネッセンス発光部であるとよい。
【００２６】
＜表示装置の概要＞
以下の説明においては、対応関係の理解を容易にするため、回路構成部材の抵抗値や容量値（静電容量、キャパシタンス）等は、その部材に付されている符号と同一符号で示すことがある。
【００２７】
［基本］
先ず、発光素子を備えた表示装置の概要について説明する。以下の回路構成の説明においては、「電気的に接続」を単に「接続」と記載するし、この「電気的に接続」は、直接に接続されることに限らず、他のトランジスタ（スイッチングトランジスタが典型例である）その他の電気素子（能動素子に限らず受動素子でもよい）を介して接続されることも含む。
【００２８】
表示装置は、複数の画素回路（或いは単に画素とも称することもある）を備えている。各画素回路は、発光部と発光部を駆動する駆動回路とを具備する表示素子（電気光学素子）を有する。表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子を用いることができる。尚、表示素子の発光部を駆動する方式としては定電流駆動型を採用するが、原理的には、定電流駆動型に限らず定電圧駆動型でもよい。
【００２９】
以下に説明する例においては、発光素子として、有機エレクトロルミネッセンス発光部を備えている場合で説明する。より詳細には、発光素子は、駆動回路と、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）とが積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。
【００３０】
発光部ＥＬＰを駆動するための駆動回路として各種の回路があるが、画素回路としては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、或いは２Ｔｒ／１Ｃ型等の駆動回路を備えた構成にすることができる。「αＴｒ／１Ｃ型」におけるαはトランジスタの数を意味し、「１Ｃ」は容量部が１つの保持容量Ｃcs（キャパシタ）を具備することを意味する。駆動回路を構成する各トランジスタは、好適には、全てがｎチャネル型のトランジスタから構成されているのが好ましいが、これには限らず、場合によっては、一部のトランジスタをｐチャネル型としてもよい。尚、半導体基板等にトランジスタを形成した構成とすることもできる。駆動回路を構成するトランジスタの構造は、特に限定するものではなく、ＭＯＳ型ＦＥＴを代表例とする絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ（Thin Film Transistor ;ＴＦＴ））を使用できる。更には、駆動回路を構成するトランジスタはエンハンスメント型とデプレッション型の何れでもよいし、又、シングルゲート型とデュアルゲート型の何れでもよい。
【００３１】
何れの構成においても、表示装置は、基本的には、最小の構成要素として２Ｔｒ／１Ｃ型と同様に、発光部ＥＬＰ、駆動トランジスタＴＲD、書込トランジスタＴＲW（サンプリングトランジスタとも称される）、少なくとも書込走査部を具備する垂直走査部、信号出力部の機能を持つ水平駆動部、保持容量Ｃcsを備える。好ましくは、ブートストラップ回路を構成するべく、駆動トランジスタＴＲDの制御入力端（ゲート端）と主電極端（ソース／ドレイン領域）の一方（典型的にはソース端）との間に保持容量Ｃcsが接続される。駆動トランジスタＴＲDは、主電極端の一方が発光部ＥＬＰと接続され、主電極端の他方は電源線ＰＷＬと接続される。電源線ＰＷＬには、電源回路或いは電源電圧用の走査回路等から電源電圧（定常電圧或いはパルス状の電圧）が供給される。
【００３２】
水平駆動部は、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigや閾値補正等に使用される基準電位（１種とは限らない）を表す広義の映像信号ＶＳを映像信号線ＤＴＬ（データ線とも称される）に供給する。書込トランジスタＴＲWは、主電極端の一方が映像信号線ＤＴＬに接続され、主電極端の他方が駆動トランジスタＴＲDの制御入力端に接続される。書込走査部は書込トランジスタＴＲWをオン／オフ制御する制御パルス（書込駆動パルスWS）を書込走査線ＷＳＬを介して書込トランジスタＴＲWの制御入力端に供給する。書込トランジスタＴＲWの主電極端の他端と駆動トランジスタＴＲDの制御入力端と保持容量Ｃcsの一端との接続点を第１ノードＮＤ1と称し、駆動トランジスタＴＲDの主電極端の一方と保持容量Ｃcsの他端との接続点を第２ノードＮＤ2と称する。
【００３３】
［構成例］
図１及び図２は、本開示に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。図１は、一般的なアクティブマトリクス型表示装置の構成の概略を示すブロック図であり、図２は、そのカラー画像表示対応の場合の概略を示すブロック図である。
【００３４】
図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路１０（画素とも称される）が表示アスペクト比である縦横比がＸ：Ｙ（例えば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００（いわゆるタイミングジェネレータ）と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００３５】
尚、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、及び映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、例えば、表示パネル部１００のみで表示装置１として提供すしてもよい。又、表示装置１は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部１０２に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。表示モジュールには、外部から画素アレイ部１０２への映像信号Ｖsigや各種の駆動パルスを入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【００３６】
このような表示装置１は、様々な電子機器、例えば半導体メモリやミニディスク（ＭＤ）やカセットテープ等の記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラ等、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００３７】
表示パネル部１００は、基板１０１の上に、画素回路１０がＭ行×Ｎ列のマトリクス状に配列された画素アレイ部１０２と、画素回路１０を垂直方向に走査する垂直駆動部１０３と、画素回路１０を水平方向に走査する水平駆動部１０６（水平セレクタ或いはデータ線駆動部とも称される）と、各駆動部（垂直駆動部１０３及び水平駆動部１０６）と外部回路とのインタフェースをとるインタフェース部１３０（ＩＦ）と、外部接続用の端子部１０８（パッド部）等が集積形成されている。即ち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０等の周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。第ｍ行目（ｍ＝１、２、３、…、Ｍ）、第ｎ列（ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）を、図では１０_ｎ，ｍで示している。
【００３８】
インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。
【００３９】
垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路１０を駆動制御する駆動制御回路を構成している。
【００４０】
２Ｔｒ／１Ｃ型とする場合であれば、垂直駆動部１０３は、書込走査部（ライトスキャナＷＳ；Write Scan）や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から垂直駆動部１０３で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００４１】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給される。同様に、映像信号処理部２２０から映像信号Ｖsigが供給される。カラー表示対応の場合には、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）の映像信号Ｖsig_R、映像信号Ｖsig_G、映像信号Ｖsig_Bが供給される。
【００４２】
一例としては、垂直駆動用のパルス信号として、垂直方向の走査開始パルスの一例であるシフトスタートパルスSP（図はSPDS、SPWSの２種）や垂直走査クロックCK（図はCKDS、CKWSの２種）、必要に応じて位相反転した垂直走査クロックxCK（図はxCKDS、xCKWSの２種）、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。水平駆動用のパルス信号として、水平方向の走査開始パルスの一例である水平スタートパルスSPHや水平走査クロックCKH、必要に応じて位相反転した水平走査クロックxCKH、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。
【００４３】
端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続される。例えば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００４４】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路１０が行列状に２次元配置され、画素配列に対して行ごとに垂直走査線ＳＣＬが配線されるとともに、列ごとに映像信号線ＤＴＬが配線された構成となっている。つまり、画素回路１０は、垂直走査線ＳＣＬを介して直駆動部１０３と接続され、又、映像信号線ＤＴＬを介して水平駆動部１０６と接続されている。具体的には、マトリクス状に配列された各画素回路１０に対しては、垂直駆動部１０３によって駆動パルスで駆動されるｎ行分の垂直走査線ＳＣＬ_1〜ＳＣＬ_nが画素行ごとに配線される。垂直駆動部１０３は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を行単位で選択する、即ち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、垂直走査線ＳＣＬを介して各画素回路１０を順次選択する。水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を列単位で選択する、即ち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路１０に対し映像信号線ＤＴＬを介して映像信号ＶＳの内の所定電位（例えば映像信号Ｖsigレベル）をサンプリングして保持容量Ｃcsに書き込ませる。
【００４５】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４及び駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、或いは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００４６】
カラー画像表示対応をとるには、画素アレイ部１０２には、例えば図２に示すように、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）のサブピクセルとして画素回路１０_R、画素回路１０_G、画素回路１０_Bを所定の配列順で縦ストライプ状に設ける。１組の色別のサブピクセルによりカラーの１画素が構成される。ここでは、サブピクセルレイアウトの一例として縦ストライプ状に各色のサブピクセルを配置したストライプ構造のものを示しているが、サブピクセルレイアウトはこのような配列例に限定されるものではない。サブピクセルを垂直方向にシフトさせた形態を採用してもよい。
【００４７】
尚、図１及び図２では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３（詳しくはその構成要素）を配置する構成を示しているが、垂直駆動部１０３の各要素を画素アレイ部１０２を挟んで左右両側に配置する構成を採ることもできる。又、垂直駆動部１０３の各要素の一方と他方を左右の各別に配置する構成を採ることもできる。同様に、図１及び図２では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることもできる。本例では、垂直シフトスタートパルス、垂直走査クロック、水平スタートパルス、水平走査クロック等のパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することもできる。
【００４８】
図示した構成は、表示装置の一形態を示したに過ぎず、製品形態としては、その他の形態をとることができる。即ち、表示装置は、画素回路１０を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部を主要部とする制御部と、制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されていればよい。製品形態としては、画素アレイ部と制御部とを同一の基体（例えばガラス基板）上に搭載した表示パネル部と駆動信号生成部や映像信号処理部を別体とする図示のような形態（パネル上配置構成と称する）の他に、表示パネル部には画素アレイ部を搭載し、それとは別基板（例えばフレキシブル基板）上に制御部や駆動信号生成部や映像信号処理部等の周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）を採ることができる。又、画素アレイ部と制御部とを同一の基体上に搭載して表示パネル部を構成するパネル上配置構成の場合、画素アレイ部のＴＦＴを生成する工程にて同時に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の各トランジスタを生成する形態（トランジスタ一体構成と称する）と、ＣＯＧ（Chip On Glass）実装技術により画素アレイ部が搭載された基体上に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の半導体チップを直接実装する形態（ＣＯＧ搭載構成と称する）を採ることもできる。或いは又、表示パネル部（少なくとも画素アレイ部を備える）のみで表示装置として提供することもできる。
【００４９】
＜発光素子＞
図３は、駆動回路を備えた発光素子１１（実質的には画素回路１０）を説明する図である。ここで、図３（Ａ）は、発光素子１１（画素回路１０）の一部分の模式的な一部断面図である。図３（Ｂ）は、ＭＯＳ型のトランジスタ構造例を示す断面図である。図３（Ａ）では、絶縁ゲート型電界効果トランジスタは薄膜トランジスタ（ＴＦＴ）であるとするが、後述の実施例で説明するように、本実施形態においては、少なくとも駆動トランジスタＴＲDに関しては、いわゆるバックゲート型の薄膜トランジスタ或いは図３（Ｂ）に示すようなＭＯＳ型のトランジスタを使用することが好ましく、特に図３（Ｂ）に示すようなＭＯＳ型を使用するのが好適である。薄膜トランジスタをバックゲート型の構造とするには製造工程が複雑になる（或いは製造が困難である）のに対して、図３（Ｂ）に示すようなＭＯＳ型では半導体基板やウエルがそもそもバックゲート（バルクとも称される）として機能するからである。
【００５０】
図３（Ａ）に示すように、発光素子１１の駆動回路を構成する各トランジスタ及び容量部（保持容量Ｃcs）は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路を構成する各トランジスタ及び保持容量Ｃcsの上方に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。図３においては、駆動トランジスタＴＲDのみを図示する。書込トランジスタＴＲWやその他のトランジスタは隠れて見えない。発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。
【００５１】
具体的には、駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３、半導体層３３に設けられたソース／ドレイン領域３５、及び、ソース／ドレイン領域３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。保持容量Ｃcsは、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７（第２ノードＮＤ2に相当する）から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、保持容量Ｃcsを構成する他方の電極３６は、支持体２０上に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８に接続され、一方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び保持容量Ｃcs等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。図３においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６、コンタクトホール５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９に接続されている。
【００５２】
図３（Ａ）に示した構成において、ＴＦＴをＭＯＳ型トランジスタとする場合、図３（Ｂ）に示すように、第１の極性（Ｐ型又はＮ型（図はＮ型））の半導体基板の表面にゲート（狭い領域チャネル）を作り、チャネルを蔽うように酸化膜（特にゲート酸化膜と称する）を介してゲート端子を取り付ける。ゲート端子の材料は例えばポリシリコンを用いることができ、特にポリゲートと称される。更に、ゲート端を含めて全体を蔽うように酸化膜（特にフィールド酸化膜と称する）を成膜した後、ゲート端子の両端に第１の極性と異なる第２の極性（ここではＰ型）のソース領域とドレイン領域の各端子（それぞれソース端子、ドレイン端子）を金属素材で付ける。これにより、第１の極性（Ｎ型）の半導体基板の表面層に、第２の極性（ここではＰ型）のＭＯＳトランジスタ（ＰＭＯＳ）（Ｐ型デバイス）が形成される。この構造のＰ型デバイスでは、バックゲートはＮ型基板であり個別に分離されおらず、個々に又は行（或いは列）ごとに分離しての制御信号の供給はできず、画素アレイ部１０２の全Ｐ型デバイスの共通の制御信号が供給可能である。第１の極性（ここではＮ型）のＭＯＳトランジスタ（ＮＭＯＳ）（Ｎ型デバイス）を第１の極性（Ｎ型）の半導体基板の表面層に形成するには、第１の極性（Ｎ型）の半導体基板の表面に、第２の極性（Ｐ型）のウエルを形成し、このウエル（Ｐウエル）を第２の極性（Ｐ型）の半導体基板として扱って、以下同様にして、ゲート領域、ソース領域、ドレイン領域等を形成すればよい。この構造のＮ型デバイスでは、第２の極性（Ｐ型）のウエルは、個々に又は行（或いは列）ごとに分離可能であるから、個々に又は行（或いは列）ごとにウエル電位（トランジスタ特性制御信号Ｖｂ）の分離が可能である。尚、第２の極性（ここではＰ型）のＭＯＳトランジスタ（ＰＭＯＳ）（Ｐ型デバイス）を第１の極性（Ｎ型）の半導体基板の表面層に形成するに当たり、第１の極性（Ｎ型）の半導体基板の表面に、第１の極性（Ｎ型）のウエルを形成し（図中の破線を参照）、このウエル（Ｎウエル）を第１の極性（Ｎ型）の半導体基板として扱って、以下同様にして、ゲート領域、ソース領域、ドレイン領域等を形成してもよい。こうすることで、この構造のＰ型デバイスでは、第１の極性（Ｎ型）のウエルは、個々に又は行（或いは列）ごとに分離可能であるから、個々に又は行（或いは列）ごとにウエル電位（トランジスタ特性制御信号Ｖｂ）の分離が可能になる。Ｐ型デバイス（ＰＭＯＳ）とＮ型デバイス（ＮＭＯＳ）とは素子分離領域により分離される。
【００５３】
＜駆動方法：基本＞
発光部の駆動方法に関して、以下に説明する。理解を容易にするべく、画素回路１０を構成する各トランジスタは、ｎチャネル型のトランジスタから構成されているとして説明する。又、発光部ＥＬＰは、アノード端が第２ノードＮＤ2に接続され、カソード端はカソード配線cath（その電位をカソード電位Ｖcathとする）に接続されるものとする。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。表示装置は、カラー表示対応のものであり、（Ｎ／３）×Ｍ個の２次元マトリクス状に配列された画素回路１０から構成され、カラー表示の一単位を成す１つの画素回路は、３つの副画素回路（赤色を発光する赤色発光画素回路１０_R、緑色を発光する緑色発光画素回路１０_G、青色を発光する青色発光画素回路１０_B）から構成されているとする。各画素回路１０を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。即ち、第ｍ行目（但し、ｍ＝１、２、３、…、Ｍ）に配列された（Ｎ／３）個の画素回路１０、より具体的には、Ｎ個の画素回路１０のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。尚、１つの行を構成する各画素回路１０について映像信号を書き込む処理は、全ての画素回路１０について同時に映像信号を書き込む処理（同時書込み処理とも称する）でもよいし、画素回路１０毎に順次映像信号を書き込む処理（順次書込み処理とも称する）でもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
【００５４】
ここで、第ｍ行目、第ｎ列（但し、ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）に関する駆動動作を説明する。因みに、第ｍ行目、第ｎ列に位置する発光素子を、第（ｎ、ｍ）番目の発光素子或いは第（ｎ、ｍ）番目の発光素子画素回路と称する。第ｍ行目に配列された各発光素子の水平走査期間（第ｍ番目の水平走査期間）が終了するまでに、各種の処理（閾値補正処理、書込み処理、移動度補正処理、等）が行なわれる。尚、書込み処理や移動度補正処理は、第ｍ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値補正処理やこれに伴う前処理を第ｍ番目の水平走査期間より先行して行なうことができる。
【００５５】
前述の各種の処理が全て終了した後、第ｍ行目に配列された各発光素子を構成する発光部を発光させる。尚、各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（例えば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。「所定の期間」は、表示装置の仕様や画素回路１０（つまり駆動回路）の構成等に応じて、適宜設定すればよい。以下では説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。「ｍ’」は、表示装置の設計仕様によって決定すればよい。即ち、或る表示フレームの第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’−１）番目の水平走査期間まで継続される。一方、第（ｍ＋ｍ’）番目の水平走査期間の始期から、次の表示フレームにおける第ｍ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｍ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間とも称する）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより良好にすることができる。但し、各画素回路１０（発光素子）の発光状態／非発光状態は、以上に説明した状態には限定されない。水平走査期間の時間長は、（１／ＦＲ）×（１／Ｍ）秒未満の時間長である。（ｍ＋ｍ’）の値がＭを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
【００５６】
トランジスタがオン状態（導通状態）にあるとは、主電極端間（ソース／ドレイン領域間）にチャネルが形成されている状態を意味し、一方の主電極端から他方の主電極端に電流が流れているか否かは問わない。トランジスタがオフ状態（非導通状態）にあるとは、主電極端間にチャネルが形成されていない状態を意味する。或るトランジスタの主電極端が他のトランジスタの主電極端に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。更には、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。又、以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。
【００５７】
画素回路１０の駆動方法においては、前処理工程、閾値補正処理工程、映像信号書込み処理工程、移動度補正工程、発光工程を有する。前処理工程、閾値補正処理工程、映像信号書込み処理工程、及び、移動度補正工程を纏めて非発光工程とも称する。画素回路１０の構成によっては映像信号書込み処理工程と移動度補正工程とを同時に行なうこともある。各工程について概説する。
【００５８】
因みに、駆動トランジスタＴＲDは、発光素子の発光状態においては、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。ドレイン電流Ｉdsが発光部ＥＬＰを流れることで発光部ＥＬＰが発光する。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード端側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。説明の便宜のため、以下の説明において、駆動トランジスタＴＲDの一方の主電極端を単にソース端と称し、他方の主電極端を単にドレイン端と呼ぶ場合がある。尚、実効的な移動度μ、チャネル長Ｌ、チャネル幅Ｗ、制御電極端の電位（ゲート電位Ｖg）とソース端の電位（ソース電位Ｖs）との電位差（ゲート・ソース間電圧）Ｖgs、閾値電圧Ｖth、等価容量Ｃox（（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ））、係数ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃoxとする。
【００５９】
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2 （１）
【００６０】
以下の説明では、特段の断りのない限り、発光部ＥＬＰの寄生容量の静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及び駆動トランジスタＴＲDの寄生容量の一例であるゲート・ソース間の静電容量Ｃgsと比較して十分に大きな値であるとし、駆動トランジスタＴＲDのゲート端の電位（ゲート電位Ｖg）の変化に基づく駆動トランジスタＴＲDのソース領域（第２ノードＮＤ2）の電位（ソース電位Ｖs）の変化を考慮しない。
【００６１】
〔前処理工程〕
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が、駆動トランジスタＴＲDの閾値電圧Ｖthを越え、且つ、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差が、発光部ＥＬＰの閾値電圧ＶthELを越えないように、第１ノードＮＤ1に第１ノード初期化電圧（Ｖofs）を印加し、第２ノードＮＤ2に第２ノード初期化電圧（Ｖini）を印加する。例えば、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigを０〜１０ボルト、電源電圧Ｖccを２０ボルト、駆動トランジスタＴＲDの閾値電圧Ｖthを３Ｖ、カソード電位Ｖcathを０ボルト、発光部ＥＬＰの閾値電圧ＶthELを３ボルトとする。この場合、駆動トランジスタＴＲDの制御入力端の電位（ゲート電位Ｖg、つまり第１ノードＮＤ1の電位）を初期化するための電位Ｖofsは０ボルト、駆動トランジスタＴＲDのソース端の電位（ソース電位Ｖsつまり第２ノードＮＤ2の電位）を初期化するための電位Ｖiniは−１０ボルトとする。
【００６２】
〔閾値補正処理工程〕
第１ノードＮＤ1の電位を保った状態で、駆動トランジスタＴＲDにドレイン電流Ｉdsを流して、第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって第２ノードＮＤ2の電位を変化させる。この際には、前処理工程後の第２ノードＮＤ2の電位に駆動トランジスタＴＲDの閾値電圧Ｖthを加えた電圧を超える電圧（例えば発光時の電源電圧）を、駆動トランジスタＴＲDの主電極端の他方（第２ノードＮＤ2とは反対側）に印加する。この閾値補正処理工程において、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差（換言すれば、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs）が駆動トランジスタＴＲDの閾値電圧Ｖthに近づく程度は閾値補正処理の時間により左右される。よって、例えば閾値補正処理の時間を充分長く確保すれば第２ノードＮＤ2の電位は第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に達し、駆動トランジスタＴＲDはオフ状態となる。一方、例えば閾値補正処理の時間を短く設定せざるを得ない場合は、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が駆動トランジスタＴＲDの閾値電圧Ｖthより大きく、駆動トランジスタＴＲDはオフ状態とはならない場合がある。閾値補正処理の結果として、必ずしも駆動トランジスタＴＲDがオフ状態となることを要しない。尚、閾値補正処理工程においては、好ましくは、式（２）を満足するように電位を選択、決定しておくことで、発光部ＥＬＰが発光しないようにする。
【００６３】
（Ｖofs−Ｖth）＜（ＶthEL＋Ｖcath） （２）
【００６４】
〔映像信号書込み処理工程〕
書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して、映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に印加し、第１ノードＮＤ1の電位をＶsigへと上昇させる。この電第１ノードＮＤ1の電位変化分（Ｖin＝Ｖsig−Ｖofs）に基づく電荷が、保持容量Ｃcs、発光部ＥＬＰの寄生容量Ｃel、駆動トランジスタＴＲDの寄生容量（例えばゲート・ソース間容量Ｃgs等）に振り分けられる。静電容量Ｃelが、静電容量Ｃcs及びゲート・ソース間容量Ｃgsの静電容量Ｃgsと比較して十分に大きな値であれば、電位変化分（Ｖsig−Ｖofs）に基づく第２ノードＮＤ2の電位の変化は小さい。一般に、発光部ＥＬＰの寄生容量Ｃelの静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及びゲート・ソース間容量Ｃgsの静電容量Ｃgsよりも大きい。この点を勘案して、特段の必要がある場合を除き、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮しない。この場合、ゲート・ソース間電圧Ｖgsは、式（３）で表すことができる。
【００６５】
Ｖg＝Ｖsig
Ｖs ≒Ｖofs−Ｖth
Ｖgs≒Ｖsig−（Ｖofs−Ｖth） （３）
【００６６】
〔移動度補正処理工程〕
書込トランジスタＴＲWを介して映像信号Ｖsigを保持容量Ｃcsの一端に供給しつつ（つまり映像信号Ｖsigと対応する駆動電圧を保持容量Ｃcsに書き込みつつ）、駆動トランジスタＴＲDを介して保持容量Ｃcsに電流を供給する。例えば、書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に供給した状態で、駆動トランジスタＴＲDに電源を供給しドレイン電流Ｉdsを流して、第２ノードＮＤ2の電位を変化させ、所定期間経過後、書込トランジスタＴＲWをオフ状態にする。このときの第２ノードＮＤ2の電位変化分をΔＶ（＝電位補正値、負帰還量）とする。移動度補正処理を実行するための所定期間は、表示装置の設計の際、設計値として予め決定しておけばよい。尚、この際には、好ましくは、式（２Ａ）を満足するように移動度補正期間を決定する。こうすることで、移動度補正期間に発光部ＥＬＰが発光することはない。
【００６７】
（Ｖofs−Ｖth＋ΔＶ）＜（ＶthEL＋Ｖcath） （２Ａ）
【００６８】
駆動トランジスタＴＲDの移動度μの値が大きい場合は電位補正値ΔＶは大きくなり、移動度μの値が小さい場合は電位補正値ΔＶは小さくなる。このときの駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（つまり第１ノードＮＤ1と第２ノードＮＤ2との電位差）は、式（４）で表すことができる。ゲート・ソース間電圧Ｖgsは発光時の輝度を規定するが、電位補正値ΔＶは駆動トランジスタＴＲDのドレイン電流Ｉdsに比例し、ドレイン電流Ｉdsは移動度μに比例するので、結果的には、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【００６９】
Ｖgs≒Ｖsig−（Ｖofs−Ｖth）−ΔＶ （４）
【００７０】
因みに、移動度補正処理を別な表現で規定すると、書込トランジスタＴＲWを介して映像信号を駆動トランジスタＴＲDの制御入力端及び保持容量の一端に供給しつつ駆動トランジスタＴＲDを介して保持容量に電流を供給する処理と云うこともできる。
【００７１】
〔発光工程〕
書込走査線ＷＳＬからの書込駆動パルスWSにより書込トランジスタＴＲWをオフ状態とすることにより第１ノードＮＤ1を浮遊状態とし、駆動トランジスタＴＲDに電源を供給して駆動トランジスタＴＲDを介して、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（第１ノードＮＤ1と第２ノードＮＤ2との間の電位差）に応じた電流Ｉdsを発光部ＥＬＰに流すことにより発光部ＥＬＰを駆動して発光させる。
【００７２】
〔駆動回路の構成による相違点〕
ここで、それぞれ典型的な、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、２Ｔｒ／１Ｃ型での相違点は以下の通りである。５Ｔｒ／１Ｃ型では、駆動トランジスタＴＲDの電源側の主電極端と電源回路（電源部）との間に接続された第１トランジスタＴＲ1（発光制御トランジスタ）と、第２ノード初期化電圧を印加する第２トランジスタＴＲ2と、第１ノード初期化電圧を印加する第３トランジスタＴＲ3とを設ける。第１トランジスタＴＲ1、第２トランジスタＴＲ2、第３トランジスタＴＲ3は何れもスイッチングトランジスタである。第１トランジスタＴＲ1は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降（次の発光期間も）オン状態とする。第２トランジスタＴＲ2は、第２ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第３トランジスタＴＲ3は、第１ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタＴＲWは、映像信号書込み処理期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７３】
４Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１ノード初期化電圧を印加する第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７４】
３Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧及び第２ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。映像信号線ＤＴＬの電位は、第２ノードの初期化期間に第２ノードを第２ノード初期化電圧に設定し、その後の第１ノードの初期化期間に第１ノードを第１ノード初期化電圧に設定するべく、第２ノード初期化電圧と対応した電圧Ｖofs_Hを供給しその後に第１ノード初期化電圧Ｖofs_L（＝Ｖofs）にする。そして、これと対応して、書込トランジスタＴＲWは第１ノードの初期化期間及び第２ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第２ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７５】
因みに、３Ｔｒ／１Ｃ型では、映像信号線ＤＴＬを利用して第２ノードＮＤ2の電位を変化させる。このため、保持容量Ｃcsの静電容量Ｃcsを、設計上、他の駆動回路よりも大きい値（例えば、静電容量Ｃcsを静電容量Ｃelの約１／４〜１／３程度）に設定する。したがって、他の駆動回路よりも、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化の程度が大きい点を考慮する。
【００７６】
２Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１トランジスタＴＲ1と第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給され、第２ノード初期化電圧は駆動トランジスタＴＲDの電源側の主電極端を、第１電位Ｖcc_H（＝５Ｔｒ／１Ｃ型のＶcc）と第２電位Ｖcc_L（＝５Ｔｒ／１Ｃ型のＶini）でパルス駆動することで与えられる。駆動トランジスタＴＲDの電源側の主電極端は、発光期間に第１電位Ｖcc_Hにされ、第２電位Ｖcc_Lにされることで非発光期間に入り、その後の閾値補正期間以降（次の発光期間も）に第１電位Ｖcc_Hにされる。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７７】
尚、ここでは、駆動トランジスタの特性ばらつきとして、閾値電圧及び移動度の双方について補正処理を行なう場合で説明したが、何れか一方のみについて補正処理を行なうようにしてもよい。
【００７８】
以上、好ましい例に基づき説明したが、これらの例に限定されるものではない。各例において説明した表示装置、表示素子、駆動回路を構成する各種の構成要素の構成、構造、発光部の駆動方法における工程は例示であり、適宜、変更することができる。
【００７９】
又、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、及び、３Ｔｒ／１Ｃ型の動作においては、書込み処理と移動度補正を別個に行なってもよいし、２Ｔｒ／１Ｃ型と同様に、書込み処理において移動度補正処理を併せて行なってもよい。具体的には、第１トランジスタＴＲ1（発光制御トランジスタ）をオン状態とした状態で、書込トランジスタＴＲWを介して、データ線ＤＴＬから映像信号ＶSigを第１ノードに印加すればよい。
【００８０】
＜具体的な適用例＞
以下に、駆動トランジスタＴＲDの閾値電圧Ｖthを制御する技術の具体的な適用例について説明する。尚、アクティブマトリクス型の有機ＥＬパネルを使用する表示装置においては、例えば、パネル両側或いは片側に配置されている垂直走査部によってトランジスタの制御入力端に供給する各種のゲート信号（制御パルス）を作り、画素回路１０へ当該信号を印加する。更にはこのような有機ＥＬパネルを使用する表示装置においては、素子数削減及び高精細化のため、２Ｔｒ／１Ｃ型の画素回路１０を用いることがある。この点を勘案して、以下では、代表的に２Ｔｒ／１Ｃ型の構成への適用例で説明する。
【実施例１】
【００８１】
［画素回路］
図４及び図５は、各実施例に対する比較例の画素回路１０Ｚと、当該画素回路１０Ｚを備えた表示装置の一形態を示す図である。比較例の画素回路１０Ｚを画素アレイ部１０２に備える表示装置を比較例の表示装置１Ｚと称する。図４は基本構成（１画素分）を示し、図５は具体的な構成（表示装置の全体）を示す。図６及び図７は、実施例１の画素回路１０Ａと、当該画素回路１０Ａを備えた表示装置の一形態を示す図である。実施例１の画素回路１０Ａを画素アレイ部１０２に備える表示装置を実施例１の表示装置１Ａと称する。図６は基本構成（１画素分）を示し、図７は具体的な構成（表示装置の全体）を示す。尚、比較例及び実施例１の何れにおいても、表示パネル部１００の基板１０１上において画素回路１０の周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。後述する他の実施例でも同様である。
【００８２】
先ず、参照子Ａ、参照子Ｚを割愛して、比較例と実施例１とで、共通する部分について説明する。表示装置１は、映像信号Ｖsig（詳しくは信号振幅Ｖin）に基づいて画素回路１０内の電気光学素子（本例では発光部ＥＬＰとして有機ＥＬ素子１２７を使用する）を発光させる。このため、表示装置１は、画素アレイ部１０２に行列状に配される画素回路１０内に、少なくとも、駆動電流を生成する駆動トランジスタ１２１（駆動トランジスタＴＲD）、駆動トランジスタ１２１の制御入力端（ゲート端が典型例）と出力端（ソース端が典型例）の間に接続された保持容量１２０（保持容量Ｃcs）、駆動トランジスタ１２１の出力端に接続された電気光学素子の一例である有機ＥＬ素子１２７（発光部ＥＬＰ）、及び、保持容量１２０に信号振幅Ｖinに応じた情報を書き込むサンプリングトランジスタ１２５（書込トランジスタＴＲW）を備える。この画素回路１０においては、保持容量１２０に保持された情報に基づく駆動電流Ｉdsを駆動トランジスタ１２１で生成して電気光学素子の一例である有機ＥＬ素子１２７に流すことで有機ＥＬ素子１２７を発光させる。
【００８３】
サンプリングトランジスタ１２５で保持容量１２０に信号振幅Ｖinに応じた情報を書き込むので、サンプリングトランジスタ１２５は、その入力端（ソース端もしくはドレイン端の一方）に信号電位（Ｖofs＋Ｖin）を取り込み、その出力端（ソース端もしくはドレイン端の他方）に接続された保持容量１２０に信号振幅Ｖinに応じた情報を書き込む。もちろん、サンプリングトランジスタ１２５の出力端は、駆動トランジスタ１２１の制御入力端にも接続されている。
【００８４】
尚、ここで示した画素回路１０の接続構成は、最も基本的な構成を示したもので、画素回路１０は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。又、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。例えば、接続間には、必要に応じて更に、スイッチング用のトランジスタや、ある機能を持った機能部等を介在させる等の変更が加えられることがある。典型的には、表示期間（換言すれば非発光時間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ１２１の出力端と電気光学素子（有機ＥＬ素子１２７）と間に、もしくは駆動トランジスタ１２１の電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線ＰＷＬ（本例では電源供給線１０５DSL）との間に配することがある。このような変形態様の画素回路であっても、実施例１（或いはその他の実施例）で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本開示に係る表示装置の一実施形態を実現する画素回路１０である。
【００８５】
又、画素回路１０を駆動するための周辺部には、例えば、サンプリングトランジスタ１２５を水平周期で順次制御することで画素回路１０を線順次走査して、１行分の各保持容量１２０に映像信号Ｖsigの信号振幅Ｖinに応じた情報を書き込む書込走査部１０４、及び、書込走査部１０４での線順次走査に合わせて１行分の各駆動トランジスタ１２１の電源供給端に印加される電源供給を制御するための走査駆動パルス（電源駆動パルスDSL）を出力する駆動走査部１０５を具備する制御部１０９を設ける。又、制御部１０９には、書込走査部１０４での線順次走査に合わせて各水平周期内で基準電位（Ｖofs）と信号電位（Ｖofs＋Ｖin）で切り替わる映像信号Ｖsigがサンプリングトランジスタ１２５に供給されるように制御する水平駆動部１０６を設ける。
【００８６】
制御部１０９は、好ましくは、保持容量１２０に信号振幅Ｖinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsigの供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。即ち、信号電位（Ｖofs＋Ｖin）がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００８７】
又、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにする。又、好ましくは、制御部１０９は、基準電位（＝第１ノード初期化電圧Ｖofs）がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。
【００８８】
この閾値補正動作は、必要に応じて、信号振幅Ｖinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、１水平周期内の閾値補正期間では駆動トランジスタ１２１の閾値電圧に相当する電圧を十分に保持容量１２０へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させる。
【００８９】
又、更に好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておく。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定する。
【００９０】
尚、２Ｔｒ／１Ｃ駆動構成における閾値補正に当たっては、制御部１０９には、書込走査部１０４での線順次走査に合わせて１行分の各画素回路１０に、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖcc_Hと第１電位Ｖcc_Hとは異なる第２電位Ｖcc_Lとを切り替えて出力する駆動走査部１０５を設け、駆動トランジスタ１２１の電源供給端子に第１電位Ｖcc_Hに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位（Ｖofs＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御するのがよい。又、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖcc_L（＝第２ノード初期化電圧Ｖini）に対応する電圧が供給され、かつサンプリングトランジスタ１２５に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端（つまり第１ノードＮＤ1）の電位を基準電位（Ｖofs）に、又出力端（つまり第２ノードＮＤ2）の電位を第２電位Ｖcc_Lに初期化するのがよい。
【００９１】
更に好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖcc_Hに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位（Ｖofs＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅Ｖinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位（Ｖofs＋Ｖin）が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。以下２Ｔｒ／１Ｃ駆動構成での画素回路１０の一例について具体的に説明する。
【００９２】
画素回路１０は、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている。又、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、即ち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備え、又駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。
【００９３】
駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、２Ｔｒ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ（駆動トランジスタ１２１及びサンプリングトランジスタ１２５）の駆動タイミングを工夫することで対処する。画素回路１０は、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsigの劣化なくサンプリングできるため、良好な画質を得ることができる。
【００９４】
又、画素回路１０は、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有する。
【００９５】
尚、画素回路１０は、書込みゲインやブートストラップゲインや移動度補正期間に関係する補助容量３１０を備える。但し、この補助容量３１０を備えることは必須ではない。画素回路１０を駆動するに当たっての基本的な制御動作は、補助容量３１０を備えていない画素回路１０におけるものと同様である。
【００９６】
駆動トランジスタを始めとする各トランジスタとしてはＦＥＴ（電界効果トランジスタ）を使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端及びドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【００９７】
具体的には図４及び図５に示すように、画素回路１０は、それぞれｎチャネル型の駆動トランジスタ１２１及びサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。尚、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【００９８】
駆動トランジスタ１２１は、ドレイン端Ｄが第１電位Ｖcc_H或いは第２電位Ｖcc_Lを供給する電源供給線１０５DSLに接続され、ソース端Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され（その接続点は第２ノードＮＤ2でありノードＮＤ１２２とする）、有機ＥＬ素子１２７のカソード端Ｋが基準電位を供給する全画素回路１０共通のカソード配線cath（電位はカソード電位Ｖcath、例えばGND）に接続されている。尚、カソード配線cathは、それ用の単一層の配線（上層配線）のみとしてもよいし、例えばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線を設けてカソード配線の抵抗値を低減するようにしてもよい。この補助配線は、画素アレイ部１０２（表示エリア）内に格子状又は列又は行状に配線され、上層配線と同電位で固定電位である。
【００９９】
サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HS（映像信号線ＤＴＬ）に接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇに接続されている（その接続点は第１ノードＮＤ1でありノードＮＤ１２１とする）。サンプリングトランジスタ１２５のゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。
【０１００】
駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSLに接続されている。電源供給線１０５DSLは、この電源供給線１０５DSLそのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと閾値補正に先立つ準備動作に利用される低電圧側の第２電位Ｖcc_L（初期化電圧もしくはイニシャル電圧とも称される）とを切り替えて供給する。
【０１０１】
駆動トランジスタ１２１のドレイン端Ｄ側（電源回路側）を第１電位Ｖcc_Hと第２電位Ｖcc_Lの２値をとる電源駆動パルスDSLで駆動することで、閾値補正に先立つ準備動作を行なうことを可能にしている。第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsigの基準電位（Ｖofs）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖgとソース電位Ｖsの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSLの低電位側の第２電位Ｖcc_Lを設定する。尚、基準電位（Ｖofs）は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【０１０２】
このような画素回路１０では、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄに第１電位Ｖcc_Hが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
【０１０３】
このような画素回路１０を採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL及び書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。
【０１０４】
加えて、実施例１の表示装置１Ａにおいては、画素回路１０Ａごとに、ノードＮＤ１２２（駆動トランジスタ１２１のソース端Ｓ及び保持容量１２０の一方の端子と有機ＥＬ素子１２７のアノード端Ａの接続点）に静電容量Ｃsubの容量素子である補助容量３１０を追加する。補助容量３１０の他方の端子（ノードＮＤ３１０と称する）の接続箇所に関わらず、補助容量３１０は、回路構成上、有機ＥＬ素子１２７（その寄生容量Ｃel）と電気回路的に並列接続される。ノードＮＤ３１０の接続箇所は、一例として、全ての有機ＥＬ素子１２７のカソード端Ｋが接続される全画素回路１０共通のカソード配線cath（上層配線でもよいし補助配線でもよい）とする。ノードＮＤ３１０の接続点は、これ以外にも、例えば自段（行）の電源供給線１０５DSLや、自段（行）以外の電源供給線１０５DSLや、任意の値（接地電位を含む）の固定電位点としてもよい。ノードＮＤ３１０の接続点が何れであるかによって、それぞれ長短（利点と欠点）があるが、ここではその説明を割愛する。
【０１０５】
保持容量１２０の静電容量Ｃcsと有機ＥＬ素子１２７の寄生容量Ｃelの静電容量Ｃelは、書込みゲインＧinとブートストラップゲインＧbstの間で折り合いを付け、各ゲインが適度なものとなるように決定する。補助容量３１０の静電容量Ｃsubを調整することで書込みゲインＧinとブートストラップゲインＧbstを調整できる。このことを利用すると、ＲＧＢ３画素回路１０間で静電容量Ｃsubを相対的に調整することで、ホワイトバランスをとることもできる。即ち、Ｒ、Ｇ、Ｂの各色用の有機ＥＬ素子１２７の発光効率が異なるので、補助容量３１０がない場合には、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにはホワイトバランスが取れないので、色別に信号振幅Ｖinを異ならせることでホワイトバランスをとることになる。これに対して、補助容量３１０の静電容量ＣsubをＲＧＢ３画素回路１０間で相対的に調整することで、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにでもホワイトバランスがとれる。加えて、補助容量３１０を追加することで、閾値補正動作に影響を与えることなく、移動度μの補正に要する時間（移動度補正時間）を調整することができる。補助容量３１０を利用して移動度補正時間を調整可能にすることで、画素回路１０の駆動が高速化しても、十分に移動度の補正を行なうことができる。
【０１０６】
〔実施例１に特有の構成〕
ここで、比較例の画素回路１０Ｚにおいては、各トランジスタはバックゲート端が存在しない一般的な薄膜トランジスタであるのに対して、実施例１の画素回路１０Ａにおいては、少なくとも駆動トランジスタ１２１については（図はサンプリングトランジスタ１２５も）、制御入力端（ゲート端）の他に、トランジスタ特性を制御（ここでは閾値電圧Ｖthを増減）し得る制御端（以下「トランジスタ特性制御端」とも称する）を有するものを使用している。「トランジスタ特性制御端」を有するトランジスタの典型例は、バックゲート型の薄膜トランジスタや図３（Ｂ）に示したようなＭＯＳ型のトランジスタである。トランジスタをｎチャネルとｐチャネルで入れ替え、それに合わせて、電源や信号の極性を逆転させる等した相補型の構成にできることは云うまでもない。
【０１０７】
比較例の画素回路１０のトランジスタをトランジスタ特性制御端を有するトランジスタに置き換えることもできる。但しこの際には、トランジスタ特性制御端は、通常、接地線或いは主電極端の一方（例えばソース端）と接続される（後述の図９（Ｂ）等を参照）。これに対して、実施例１では、トランジスタ特性制御部６００Ａを備えており、トランジスタ特性制御部６００Ａから駆動トランジスタ１２１のトランジスタ特性制御端に「所定の制御電位」を与えるように構成している。「所定の制御電位」については詳しくは後述するが、カソード抵抗分布に起因するグラデーション状の表示むらを抑制するための制御電圧である。カソード抵抗分布に起因するグラデーション状の表示むらは面内分布を持つので、基本的には、トランジスタ特性制御部６００Ａの構成としては、水平分布及び垂直分布の制御電圧（トランジスタ特性制御信号Ｖｂと記す）をトランジスタ特性制御端に供給するべく、垂直走査と水平走査を組み合わせた構成が採用される。具体的には、トランジスタ特性制御部６００Ａは、トランジスタ特性制御信号Ｖｂを供給するトランジスタ特性制御部６００Ｈとスイッチングトランジスタをオンオフ制御するトランジスタ特性制御部６００Ｖと保持容量とを有する。これにより、画素回路１０Ａごとに駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを設定することができる。例えば、画素回路１０Ａごとに、供給される「所定の制御電位」を保持する保持容量６０２をトランジスタ特性制御端と基準電位電点（例えばカソード配線cath）との間に接続し、「所定の制御電位」をスイッチングトランジスタ６０４を介して保持容量に供給する構成にするとよい。保持容量６０２とスイッチングトランジスタ６０４を纏めて補正素子６０６と記す。これは、映像信号Ｖsigに関してのサンプリングトランジスタ１２５と保持容量１２０との関係と似通っている。
【０１０８】
［画素回路の動作］
図８は、画素回路１０（比較例の画素回路１０Ｚ及び実施例１の画素回路１０Ａ）に関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャート（理想状態）である。図８においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSLの電位変化、映像信号線１０６HSの電位変化を表してある。これらの電位変化と並行に、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsの変化も表してある。基本的には、書込走査線１０４WSや電源供給線１０５DSLの１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。
【０１０９】
図８中の信号のように各パルスのタイミングによって有機ＥＬ素子１２７に流れる電流値をコントロールする。図８のタイミング例では、電源駆動パルスDSLを第２電位Ｖcc_Lとすることで消光及びノードＮＤ１２２を初期化した後に、第１ノード初期化電圧Ｖofsを映像信号線１０６HSに印加している際にサンプリングトランジスタ１２５をオン状態としてノードＮＤ１２１を初期化し、その状態で電源駆動パルスDSLを第１電位Ｖcc_Hとすることで閾値補正を行なう。その後、サンプリングトランジスタ１２５をオフ状態とし、映像信号線１０６HSに映像信号Ｖsigを印加する。その状態でサンプリングトランジスタ１２５をオン状態とすることにより信号を書き込むと同時に移動度補正を行なう。信号を書き込んだ後、サンプリングトランジスタ１２５をオフ状態にすると発光を開始する。このように移動度補正や閾値補正等、パルスの位相差によって駆動をコントロールする。実施例１の表示装置１Ａの画素回路１０Ａを駆動する際には、トランジスタ特性制御信号Ｖｂの保持容量６０２への書込みを映像信号Ｖsigの書込みと連動して行なう。
【０１１０】
以下、閾値補正及び移動度補正に着目して動作を説明する。画素回路１０において、駆動タイミングとしては、先ず、サンプリングトランジスタ１２５は、書込走査線１０４WSから供給された書込駆動パルスWSに応じて導通し、映像信号線１０６HSから供給された映像信号Ｖsigをサンプリングして保持容量１２０に保持する。最初に、以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングする等と簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。
【０１１１】
画素回路１０に対する駆動タイミングは、映像信号Ｖsigの信号振幅Ｖinの情報を保持容量１２０に書き込む際に、順次走査の観点からは、１行分の映像信号を同時に各列の映像信号線１０６HSに伝達する線順次駆動を行なう。特に、２Ｔｒ構成の画素回路１０における駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖsigを基準電位（Ｖofs）と信号電位（Ｖofs＋Ｖin）とを１Ｈ期間内において時分割で有するものとする。具体的には、映像信号Ｖsigが非有効期間である基準電位（Ｖofs）にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖsig＝Ｖofs＋Ｖin）にある期間を１水平期間の後半部とする。１水平期間を前半部と後半部に分ける際は、典型的にはほぼ１／２期間ずつ分けるがこのことは必須でなく、前半部よりも後半部の方をより長くしてもよいし、逆に、前半部よりも後半部の方をより短くしてもよい。
【０１１２】
信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることとし、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにしてサンプリングトランジスタ１２５をオンする。そして、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSLから電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsigの有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。尚、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにするのではなく、サンプリングトランジスタ１２５のオン状態を維持したまま、映像信号線１０６HSの電位を、有機ＥＬ素子１２７における輝度を制御するための信号電位（＝Ｖofs＋Ｖin）としてもよい。
【０１１３】
例えば、垂直駆動部１０３は、電源供給線１０５DSLが第１電位にありかつ映像信号線１０６HSが映像信号Ｖsigの非有効期間である基準電位（Ｖofs）にある時間帯でサンプリングトランジスタ１２５を導通させる制御信号として書込駆動パルスWSを出力して、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持しておく。この動作が閾値補正機能を実現する。この閾値補正機能により、画素回路１０ごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。
【０１１４】
垂直駆動部１０３は、信号振幅Ｖinのサンプリングに先行する複数の水平期間で閾値補正動作を繰り返し実行して確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持するようにするのがよい。閾値補正動作を複数回実行することで、十分に長い書込み時間を確保する。こうすることで、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を確実に保持容量１２０に予め保持することができる。
【０１１５】
保持された閾値電圧Ｖthに相当する電圧は駆動トランジスタ１２１の閾値電圧Ｖthのキャンセルに用いられる。したがって、画素回路１０ごとに駆動トランジスタ１２１の閾値電圧Ｖthがばらついていても、画素回路１０ごとに完全にキャンセルされるため、画像のユニフォーミティすなわち表示装置の画面全体に亘る発光輝度の均一性が高まる。特に信号電位が低階調のときに現れがちな輝度むらを防ぐことができる。
【０１１６】
好ましくは、垂直駆動部１０３は、閾値補正動作に先立って、電源供給線１０５DSLが第２電位にありかつ映像信号線１０６HSが映像信号Ｖsigの非有効期間である基準電位（Ｖofs）にある時間帯で、書込駆動パルスWSをアクティブ（本例ではＨレベル）にしてサンプリングトランジスタ１２５を導通させ、その後に書込駆動パルスWSをアクティブＨにしたままで電源供給線１０５DSLを第１電位に設定する。
【０１１７】
こうすることで、ソース端Ｓを基準電位（Ｖofs）より十分低い第２電位Ｖcc_Lにセットし（放電期間Ｃ＝第２ノード初期化期間）、且つ、駆動トランジスタ１２１のゲート端Ｇを基準電位（Ｖofs）にセットしてから（初期化期間Ｄ＝第１ノード初期化期間）、閾値補正動作を開始する（閾値補正期間Ｅ）。このようなゲート電位及びソース電位のリセット動作（初期化動作）により、後続する閾値補正動作を確実に実行することができる。放電期間Ｃと初期化期間Ｄとを合わせて、駆動トランジスタ１２１のゲート電位Ｖgとソース電位Ｖsを初期化する閾値補正準備期間（＝前処理期間）とも称する。
【０１１８】
閾値補正期間Ｅでは、電源供給線１０５DSLの電位が低電位側の第２電位Ｖcc_Lから高電位側の第１電位Ｖcc_Hに遷移することで、駆動トランジスタ１２１のソース電位Ｖsが上昇を開始する。即ち、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsigの基準電位（Ｖofs）に保持されており、駆動トランジスタ１２１のソース端Ｓの電位Ｖsが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖsは“Ｖofs−Ｖth”となる。閾値補正期間Ｅでは、ドレイン電流が専ら保持容量１２０側（Ｃcs＜＜Ｃel時）に流れ、有機ＥＬ素子１２７側には流れないようにするため、有機ＥＬ素子１２７がカットオフとなるように全画素共通の接地配線cathの電位Ｖcathを設定しておく。
【０１１９】
有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋ＶthEL”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１のドレイン電流Ｉdsは保持容量１２０と寄生容量Ｃelを充電するために使われる。この結果、有機ＥＬ素子１２７のアノード端Ａの電圧ＶelつまりノードＮＤ１２２の電位は、時間とともに上昇してゆく。そして、ノードＮＤ１２２の電位（ソース電位Ｖs）とノードＮＤ１２１の電圧（ゲート電位Ｖg）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり、ドレイン電流Ｉdsは流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。
【０１２０】
ここで、閾値補正動作は１回のみ実行するものとすることもできるが、このことは必須ではない。１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返えしてもよい。例えば、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミングからインアクティブＬに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまう。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。そのタイミングについては図示を割愛する。
【０１２１】
閾値補正動作を複数回実行する場合に、１水平期間が閾値補正動作の処理サイクルとなるのは、閾値補正動作に先立って、１水平期間の前半部で映像信号線１０６HSを介して基準電位（Ｖofs）を供給しソース電位を第２電位Ｖcc_Lにセットする初期化動作を経るからである。必然的に、閾値補正期間は、１水平期間よりも短くなってしまう。したがって、保持容量１２０の静電容量Ｃcsや第２電位Ｖcc_Lの大きさ関係やその他の要因で、この短い１回分の閾値補正動作期間では、閾値電圧Ｖthに対応する正確な電圧を保持容量１２０に保持仕切れないケースも起こり得る。閾値補正動作を複数回実行するのが好ましいのは、この対処のためである。即ち、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのが好ましい。
【０１２２】
画素回路１０においては、閾値補正機能に加えて、移動度補正機能を備えている。即ち、垂直駆動部１０３は、映像信号線１０６HSが映像信号Ｖsigの有効期間である信号電位（Ｖofs＋Ｖin）にある時間帯にサンプリングトランジスタ１２５を導通状態にするため、書込走査線１０４WSに供給する書込駆動パルスWSを、上述の時間帯より短い期間だけアクティブ（本例ではＨレベル）にする。この期間では、駆動トランジスタ１２１の制御入力端に信号電位（Ｖofs＋Ｖin）を供給した状態で駆動トランジスタ１２１を介して有機ＥＬ素子１２７の寄生容量Ｃel及び保持容量１２０を充電する。この書込駆動パルスWSのアクティブ期間（サンプリング期間でもあり移動度補正期間でもある）を適切に設定することで、保持容量１２０に信号振幅Ｖinに応じた情報を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を加えることができる。水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの書込み期間（サンプリング期間とも称する）とする。
【０１２３】
特に、画素回路１０における駆動タイミングでは、電源供給線１０５DSLが高電位側である第１電位Ｖcc_Hにあり、かつ、映像信号Ｖsigが有効期間にある時間帯内（信号振幅Ｖinの期間）で書込駆動パルスWSをアクティブにしている。つまり、その結果、移動度補正時間（サンプリング期間も）は、映像信号線１０６HSの電位が、映像信号Ｖsigの有効期間の信号電位（Ｖofs＋Ｖin）にある時間幅と書込駆動パルスWSのアクティブ期間の両者が重なった範囲で決まる。特に、映像信号線１０６HSが信号電位にある時間幅の中に入るように書込駆動パルスWSのアクティブ期間幅を細めに決めているため、結果的に移動度補正時間は書込駆動パルスWSで決まる。正確には、移動度補正時間（サンプリング期間も）は、書込駆動パルスWS立ち上がってサンプリングトランジスタ１２５がオンしてから、同じく書込駆動パルスWSが立ち下がってサンプリングトランジスタ１２５がオフするまでの時間となる。
【０１２４】
具体的には、サンプリング期間においては、駆動トランジスタ１２１のゲート電位Ｖgが信号電位（Ｖofs＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となる。したがって、書込み＆移動度補正期間Ｈでは、駆動トランジスタ１２１のゲート端Ｇが信号電位（Ｖofs＋Ｖin）に固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。信号振幅Ｖinの情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは、“Ｖsig＋Ｖth”＝“Ｖin＋Ｖth”となる。又、同時に、このサンプリング期間で移動度補正を実行するので、サンプリング期間は移動度補正期間を兼ねることとなる（書込み＆移動度補正期間Ｈ）。
【０１２５】
ここで、有機ＥＬ素子１２７の閾値電圧をＶthELとしたとき、“Ｖofs−Ｖth＜ＶthEL”と設定しておくことで、有機ＥＬ素子１２７は、逆バイアス状態におかれ、カットオフ状態（ハイインピーダンス状態）にあるため、発光することはなく、又、ダイオード特性ではなく単純な容量特性を示す。よって駆動トランジスタ１２１に流れるドレイン電流（駆動電流Ｉds）は保持容量１２０の静電容量Ｃcsと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの静電容量Ｃelの両者を結合した容量“Ｃ＝Ｃcs＋Ｃel”に書き込まれていく。これにより、駆動トランジスタ１２１のドレイン電流は有機ＥＬ素子１２７の寄生容量Ｃelに流れ込み充電を開始する。その結果、駆動トランジスタ１２１のソース電位Ｖsは上昇していく。
【０１２６】
図８のタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、即ち移動度補正パラメータである電位補正値ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ１２１のソース電位Ｖsは、ゲート電位Ｖg（＝Ｖin）から保持容量に保持される電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を差し引いた値“−Ｖth＋ΔＶ”となる。
【０１２７】
このようにして、画素回路１０における駆動タイミングでは、書込み＆移動度補正期間Ｈにおいて、信号振幅Ｖinのサンプリングと移動度μを補正するΔＶ（負帰還量、移動度補正パラメータ）の調整が行なわれる。書込走査部１０４は、書込み＆移動度補正期間Ｈの時間幅を調整可能であり、これにより保持容量１２０に対する駆動電流Ｉdsの負帰還量を最適化することができる。
【０１２８】
電位補正値ΔＶはΔＶ≒Ｉds・ｔ／Ｃelである。この式から明らかなように、駆動トランジスタ１２１のドレイン・ソース間電流である駆動電流Ｉdsが大きい程、電位補正値ΔＶは大きくなる。逆に、駆動トランジスタ１２１の駆動電流Ｉdsが小さいとき、電位補正値ΔＶは小さくなる。このように、電位補正値ΔＶは駆動電流Ｉdsに応じて決まる。信号振幅Ｖinが大きいほど駆動電流Ｉdsは大きくなり、電位補正値ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正を実現できる。その際、書込み＆移動度補正期間Ｈは必ずしも一定である必要はなく、逆に駆動電流Ｉdsに応じて調整することが好ましい場合がある。例えば、駆動電流Ｉdsが大きい場合、移動度補正期間ｔは短めにし、逆に駆動電流Ｉdsが小さくなると、書込み＆移動度補正期間Ｈは長めに設定するのがよい。
【０１２９】
又、電位補正値ΔＶは、Ｉds・ｔ／Ｃelであり、画素回路１０ごとに移動度μのばらつきに起因して駆動電流Ｉdsがばらつく場合でも、それぞれに応じた電位補正値ΔＶとなるので、画素回路１０ごとの移動度μのばらつきを補正することができる。つまり、信号振幅Ｖinを一定とした場合、駆動トランジスタ１２１の移動度μが大きいほど電位補正値ΔＶの絶対値が大きくなる。換言すると、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【０１３０】
画素回路１０はブートストラップ機能も備えている。即ち、書込走査部１０４は、保持容量１２０に信号振幅Ｖinの情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（即ちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端Ｇを映像信号線１０６HSから電気的に切り離す（発光期間Ｉ）。発光期間Ｉに進むと、水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位を基準電位（Ｖofs）に戻す。
【０１３１】
有機ＥＬ素子１２７の発光状態を第（ｍ＋ｍ’−１）番目の水平走査期間まで継続する。以上によって、第（ｎ，ｍ）番目の副画素を構成する有機ＥＬ素子１２７の発光の動作が完了する。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、及び発光動作が繰り返される。
【０１３２】
ここで、発光期間Ｉでは、駆動トランジスタ１２１のゲート端Ｇは映像信号線１０６HSから切り離される。駆動トランジスタ１２１のゲート端Ｇへの信号電位（Ｖofs＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖgは上昇可能となる。駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果によって、ブートストラップ動作が行なわれる。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のソース電位Ｖsの変動にゲート電位Ｖgが連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖsの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。
【０１３３】
ここで、駆動電流Ｉds対ゲート電圧Ｖgsの関係は、先のトランジスタ特性を表した式（１）に“Ｖsig＋Ｖth−ΔＶ”或いは“Ｖin＋Ｖth−ΔＶ”を代入することで、式（５Ａ）或いは式（５Ｂ）（両式を纏めて式（５）と記す）のように表すことができる。
【０１３４】
Ｉds＝ｋ・μ・（Ｖsig−Ｖofs−ΔＶ）2 （５Ａ）
Ｉds＝ｋ・μ・（Ｖin−Ｖofs−ΔＶ）2 （５Ｂ）
【０１３５】
この式（５）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。即ち、有機ＥＬ素子１２７を流れる電流Ｉdsは、例えば、Ｖofsを０ボルトに設定したとした場合、有機ＥＬ素子１２７における輝度を制御するための映像信号Ｖsigの値から、駆動トランジスタ１２１の移動度μに起因した第２ノードＮＤ2（駆動トランジスタ１２１のソース端）における電位補正値ΔＶの値を減じた値の２乗に比例する。換言すると、有機ＥＬ素子１２７を流れる電流Ｉdsは、有機ＥＬ素子１２７の閾値電圧ＶthEL及び駆動トランジスタ１２１の閾値電圧Ｖthには依存しない。即ち、有機ＥＬ素子１２７の発光量（輝度）は、有機ＥＬ素子１２７の閾値電圧ＶthELの影響及び駆動トランジスタ１２１の閾値電圧Ｖthの影響を受けない。そして、第（ｎ，ｍ）番目の有機ＥＬ素子１２７の輝度は、電流Ｉdsに対応した値である。
【０１３６】
しかも、移動度μの大きな駆動トランジスタ１２１ほど、電位補正値ΔＶが大きくなるので、ゲート・ソース間電圧Ｖgsの値が小さくなる。したがって、式（５）において、移動度μの値が大きくとも、（Ｖsig−Ｖofs−ΔＶ）2の値が小さくなる結果、ドレイン電流Ｉdsを補正することができる。即ち、移動度μの異なる駆動トランジスタ１２１においても、映像信号Ｖsigの値が同じであれば、ドレイン電流Ｉdsが略同じとなる結果、有機ＥＬ素子１２７を流れ、有機ＥＬ素子１２７の輝度を制御する電流Ｉdsが均一化される。即ち、移動度μのばらつき（更には、ｋのばらつき）に起因する有機ＥＬ素子１２７の輝度のばらつきを補正することができる。
【０１３７】
又、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsが上昇する。駆動トランジスタ１２１のソース電位Ｖsが“−Ｖth＋ΔＶ＋Ｖel”となることで、ゲート電位Ｖgは“Ｖin＋Ｖel”となる。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、有機ＥＬ素子１２７のアノード端Ａの電位（＝ノードＮＤ１２２の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。
【０１３８】
ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、時間の経過とともに、ノードＮＤ１２２の電位も変化する。しかしながら、このような有機ＥＬ素子１２７の経時劣化によりそのアノード電位が変動しても、保持容量１２０に保持されたゲート・ソース間電圧Ｖgsは常に“Ｖin＋Ｖth−ΔＶ”で一定に維持される。駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖsが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖin＋Ｖth−ΔＶ）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。実際にはブートストラップゲインは「１」よりも小さいので、ゲート・ソース間電位Ｖgsは「Ｖin＋Ｖth−ΔＶ」よりも小さくなるが、そのブートストラップゲインに応じたゲート・ソース間電位Ｖgsに保たれることには変わりがない。
【０１３９】
以上のように、比較例及び実施例１の画素回路１０は、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成され、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖth及びキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖth及びキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっている。ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電位補正値ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。入力される映像信号Ｖsig（信号振幅Ｖin）に対応する安定した階調で表示でき、高画質の画像を得ることができる。
【０１４０】
又、画素回路１０は、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。又、駆動トランジスタ１２１及びその周辺部のサンプリングトランジスタ１２５等も含めてｎチャネル型のみのトランジスタを用いて画素回路１０を構成することができ、トランジスタ作製においても低コスト化が図れる。
【０１４１】
［表示むら現象の発生原因］
図９〜図１０は、比較例の表示装置１Ｚで発生する表示むら現象を説明する図である。ここで、図９（Ａ）は、比較例の画素回路１０Ｚの１つを示す図であり、各トランジスタは薄膜トランジスタ（ＴＦＴ）である。図９（Ｂ）は、比較例の画素回路１０ＺのトランジスタをＭＯＳＦＥＴに置き換えた場合の構成例であり、トランジスタ特性制御端として機能するバックゲートは、接地線GNDと接続されている。
【０１４２】
図１０は、比較例におけるカソード配線cathの配線抵抗（カソード抵抗Ｒcath）に起因する表示むらを説明する図である。ここで、図１０（Ａ）は、全面均一画像を表示したときの表示むらの一例を示す図であり、図１０（Ｂ）及び図１０（Ｃ）は、表示むらの発生原理を説明する図である。
【０１４３】
各画素回路１０の各駆動電流Ｉdsは、基準電位を供給する全画素共通のカソード配線cath（一例として接地）に流れ込む。ここで、パネル中心部は周辺部に比べて例えば数十〜数百オームほどカソード抵抗Ｒcathが高くなる（図１０（Ｂ）を参照）。したがって、全面均一画像を表示したときであっても、カソード配線cathの配線抵抗（カソード抵抗Ｒcath）の関係で、有機ＥＬ素子１２７のカソード電位自体の上昇度合いが面内分布を持ってしまい、カソード電位（詳しくは画素位置による相違）に応じて発光輝度が変化し、パネル内でのカソード抵抗分布に起因するグラデーション状のむらが発生する。一例として、パネル中心部のカソード抵抗が周辺よりも２５０オーム高く、結果として、５０ミリボルトの電圧上昇が起こった場合に、輝度が２パーセント低下する。画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずであるが、閾値補正や移動度補正を行なっていても、カソード抵抗に起因した表示むらが発生してしまうため、画面のユニフォーミティを損なう。詳しくは、周辺よりも中央部のカソード抵抗Ｒcathが高いので、周辺部のカソード電位の上昇は少なく輝度が高いのに対して、中央部のカソード電位の上昇は多く輝度が低くなる。一般的には、輝度差の視認レベルは１パーセント以内であるので、これを満たすように対策を採ることが求められる。又、カソード電位の浮きは、駆動電流Ｉdsつまり階調によって異なることになるので、階調ごとにγ特性が異なることになってしまいカラー表示の場合は色相ずれが懸念される。
【０１４４】
カソード電位が高くなると輝度が低下する原因について、図９及び図１０（Ｃ）を参照してより詳しく説明する。最初に、図９を参照して書込みゲインＧinとブートストラップゲインＧbstの関係について説明する。図９には、駆動トランジスタ１２１のゲート端Ｇに生じる寄生容量が示されている。ここでは、一例として、駆動トランジスタ１２１のゲート端Ｇには、寄生容量として、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間に形成される寄生容量Ｃ１２１gs（静電容量をＣgsとする）と、駆動トランジスタ１２１のゲート端Ｇとドレイン端Ｄとの間に形成される寄生容量Ｃ１２１gd（静電容量をＣgdとする）と、サンプリングトランジスタ１２５の拡散容量としてのゲート端Ｇとソース端Ｓ（ソース端Ｓを映像信号線１０６HS側とする場合はドレイン端Ｄ）との間に形成される寄生容量Ｃ１２５gs（静電容量をＣwsとする）とが存在するものとして示している。
【０１４５】
サンプリング期間＆移動度補正期間における信号書込み動作時には、信号電位Ｖinに対応する情報を如何に大きく保持容量１２０に書き込むかが肝要となる。信号電位Ｖinに対応する保持容量１２０に書き込まれる情報の大きさの割合を、書込みゲインＧinと称する。サンプリング期間＆移動度補正期間にて、電源駆動パルスDSLが第１電位Ｖcc_Hの状態で信号書込み（サンプリング）が行なわれるために、書込み動作が開始し、駆動トランジスタ１２１のゲート電位Ｖgが上昇した瞬間、ドレイン・ソース間に駆動電流Ｉdsが流れ、駆動電流Ｉdsが有機ＥＬ素子１２７の寄生容量Ｃelを充電することでソース電位Ｖsが上昇する。映像信号Ｖsigの信号電位Ｖinに対して効率よく輝度をとるためには、書込み時に駆動トランジスタ１２１のゲート電位Ｖgの上昇とともに駆動電流Ｉdsが流れてソース電位Ｖsが上昇しない条件下、即ち書込み時に駆動トランジスタ１２１のソース電位Ｖsが低い状況での、映像信号Ｖsig （信号電位Ｖin）に対する静電容量Ｃcsの保持容量１２０に保持される電圧割合（書込みゲインＧin）をなるべく高くするのがよい。このような条件下における書込みゲインＧinは、保持容量１２０の静電容量Ｃcs、駆動トランジスタ１２１のゲート端Ｇに形成される寄生容量Ｃ１２１gsの静電容量Ｃgs、有機ＥＬ素子１２７の寄生容量Ｃelの静電容量Ｃelを用いて、
Ｇin＝Ｃ２／（Ｃ１＋Ｃ２）＝（Ｃcs＋Ｃgs）／｛（Ｃcs＋Ｃgs）＋Ｃel｝
と表すことができる。補助容量３１０を考慮する場合には、Ｃelを「Ｃel＋Ｃsub」とすればよい。
【０１４６】
寄生容量Ｃ１２１gsの静電容量Ｃgsは、保持容量１２０の静電容量Ｃcsや有機ＥＬ素子１２７の寄生容量Ｃelに比べると小さいと考えてよく、したがって、書込みゲインＧinは、保持容量１２０の静電容量Ｃcsに対して有機ＥＬ素子１２７の寄生容量Ｃelが十分に大きければ、換言すれば、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓの間に付加される容量値（ここでは保持容量１２０の静電容量Ｃcs）を小さくするか、もしくは、駆動トランジスタ１２１のソース端Ｓ（つまり有機ＥＬ素子１２７のアノード端Ａ）とカソード配線cath（つまり有機ＥＬ素子１２７のカソード端Ｋ）の間に付加される容量値（ここでは有機ＥＬ素子１２７の寄生容量Ｃel）を大きくすると、限りなく“１”に近いことになり、より信号電位Ｖinの大きさに近い電圧情報を保持容量１２０に書き込むことができる。
【０１４７】
一方、ブートストラップ動作が機能する発光期間では、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間に保持容量１２０が接続されているので、ソース電位Ｖsの上昇時に、カップリング電圧がゲート端Ｇに加わる。ソース電位Ｖsの上昇に対するゲート電位Ｖgへのカップリング上昇が１００パーセントに近いほど、有機ＥＬ素子１２７の特性変化（劣化を含む）に伴う駆動電圧上昇時の輝度落ちが抑制される。このソース電位Ｖsの上昇に対するゲート電位Ｖgの上昇率をブートストラップゲインＧbst（ブートストラップ動作能力）と称する。ブートストラップゲインＧbstは、保持容量１２０の静電容量Ｃcs、駆動トランジスタ１２１のゲート端Ｇに形成される寄生容量Ｃ１２１gsの静電容量Ｃgs、ゲートに付く寄生容量の静電容量Ｃ３（例えば、寄生容量Ｃ１２１gdの静電容量Ｃgdと寄生容量Ｃ１２５gsの静電容量Ｃws）を用いて、
Ｇbst＝Ｃ２／（Ｃ２＋Ｃ３）＝（Ｃcs＋Ｃgs）／｛（Ｃcs＋Ｃgs）＋（Ｃgd＋Ｃws）｝
と表すことができる。
【０１４８】
したがって、ブートストラップゲインＧbstは、寄生容量Ｃ１２１gdの静電容量Ｃgdや寄生容量Ｃ１２５gsの静電容量Ｃwsが保持容量１２０の静電容量Ｃcsに対して十分に小さければ、換言すれば、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓの間に付加される容量値（ここでは静電容量Ｃcs）が大きいほど限りなく“１”に近いことになり、有機ＥＬ素子１２７の電流電圧特性の経時変動に対する駆動電流Ｉdsの補正能力が高い。つまり、画素回路の簡素化を図りつつ、素子の特性ばらつきによる輝度変化を抑制する閾値補正動作や移動度補正動作を実現する方式の開発に当たり、駆動トランジスタ１２１のゲート端Ｇに接続される保持容量１２０以外の素子数を最小限のサンプリングトランジスタ１２５のみに留めた画素回路１０とすることで、駆動トランジスタ１２１のゲート端Ｇに寄生する容量を限りなく小さくでき、このことはブートストラップ動作の補助となり、有機ＥＬ素子１２７の電流電圧特性の経時変動に対する駆動電流Ｉdsの補正能力を向上させることができる。
【０１４９】
ここで、ブートストラップゲインＧbstを大きくとることを考え、保持容量１２０の静電容量Ｃcsをレイアウト上大きくとると、有機ＥＬ素子１２７の寄生容量Ｃelに対して保持容量１２０の静電容量Ｃcsが大きくなり、書込みゲインＧinが小さくなってしまう。書込みゲインＧinが小さくなると、保持容量１２０に大きな情報を書き込むには信号電位Ｖinのダイナミックレンジを大きくとらなければならなく、消費電力増大に繋がる。逆に、書込みゲインＧinを大きくとるために保持容量１２０の静電容量Ｃcsを小さくすると、寄生容量Ｃ１２１gdの静電容量Ｃgdや寄生容量Ｃ１２５gsの静電容量Ｃwsに対して保持容量１２０の静電容量Ｃcsが小さくなり、ブートストラップゲインＧbstが小さくなってしまい、有機ＥＬ素子１２７の特性変動に対する補正効果が低下し、特性劣化時の輝度落ちが顕著になる。このように、書込みゲインＧinとブートストラップゲインＧbstとはトレードオフの関係にあり、何れか一方を大きくしようとすると他方が小さくなってしまい、他方に対して悪影響を与えることなく（他方を小さくせずに）、一方を大きくするということができない。片方のゲインを重視すれば、その分だけもう片方のゲインが疎かにならざるを得ないことはもちろんのこととして、どちらも高いゲインを得ることは不可能である。このため、実際の所は、競合関係となる書込みゲインＧinとブートストラップゲインＧbstの間で折り合いを付け、各ゲインが適度なものとなるように、保持容量１２０の静電容量Ｃcsと有機ＥＬ素子１２７の寄生容量Ｃelの静電容量Ｃelを決定する。
【０１５０】
このような状況下において、更に、カソード抵抗に起因して実際のカソード電位Ｖkが変動した場合について考える。図１０（Ｃ）中にも示しているが、信号電圧をＶsig（＝Ｖofs＋Ｖin）、移動度補正後のソース電位ＶsをＶs0、発光時のゲート電位ＶgをＶg1、発光時のソース電位ＶsをＶs1、カソード電位Ｖkがカソード抵抗に起因してΔＶk変動したときの発光時のゲート電位ＶgをＶg2、カソード電位ＶkがΔＶk変動したときの発光時のソース電位ＶsをＶs2、発光時の有機ＥＬ素子１２７の両端電圧をＶoledとする。
【０１５１】
カソード電位がΔＶk変動しない（つまりカソード抵抗を無視する）通常状態では、発光時のゲート電位Ｖg1は「Ｖsig＋ (Ｖs1−Ｖs0）×Ｇbst」であり、 発光時のソース電位Ｖs1は「Ｖcath＋Ｖoled」であるので、発光時のゲート・ソース間電圧Ｖgs1は、
Ｖgs1＝Ｖg1−Ｖs1＝Ｖsig＋ (Ｖs1−Ｖs0）×Ｇbst−Ｖs1
＝Ｖsig−Ｖs0×Ｇbst＋Ｖs1×Ｇbst−Ｖs1
＝Ｖsig−Ｖs0×Ｇbst＋（Ｇbst−１）×Ｖs1
＝Ｖsig−Ｖs0×Ｇbst＋（Ｇbst−１）×（Ｖcath＋Ｖoled）
＝Ｖsig−Ｖs0×Ｇbst−（１−Ｇbst）×（Ｖcath＋Ｖoled）
と表すことができる。
【０１５２】
これに対して、カソード電位ＶkがΔＶk変動（上昇）した状態では、発光時のゲート電位Ｖg2は「Ｖsig＋ (Ｖs2−Ｖs0）×Ｇbst」であり、 発光時のソース電位Ｖs2は「Ｖs1＋ΔＶk＝Ｖcath＋Ｖoled＋ΔＶk」であるので、発光時のゲート・ソース間電圧Ｖgs2は、
Ｖgs2＝Ｖg2−Ｖs2＝Ｖsig＋ (Ｖs2−Ｖs0）×Ｇbst−Ｖs2
＝Ｖsig＋ (Ｖs2−Ｖs0）×Ｇbst−Ｖs2
＝Ｖsig−Ｖs0×Ｇbst＋Ｖs2×Ｇbst−Ｖs2
＝Ｖsig−Ｖs0×Ｇbst＋（Ｇbst−１）×Ｖs2
＝Ｖsig−Ｖs0×Ｇbst−（１−Ｇbst）×Ｖs2
＝Ｖsig−Ｖs0×Ｇbst−（１−Ｇbst）×（Ｖcath＋Ｖoled＋ΔＶk）
＝Ｖsig−Ｖs0×Ｇbst−（１−Ｇbst）×（Ｖcath＋Ｖoled）
−（１−Ｇbst）×ΔＶk
＝Ｖgs1−（１−Ｇbst）×ΔＶk
と表すことができる。
【０１５３】
これより、カソード電位がΔＶk上昇した場合には、（１−Ｇbst）×ΔＶkの分、発光時のゲート・ソース間電圧Ｖgsが小さくなり、結果として輝度が低下することが分かる。
【０１５４】
［表示むら現象の対策手法］
本実施形態では、駆動トランジスタ１２１のトランジスタ特性制御端にトランジスタ特性制御信号Ｖｂを供給して閾値電圧Ｖthを増減することで、カソード抵抗分布に起因するグラデーション状の表示むらを抑制する。
【０１５５】
図１１は、カソード抵抗分布に起因する表示むら現象の対策原理を説明する図であって、トランジスタ特性（Ｖgs−Ｉds特性）の基板電位依存性を説明する図である。周知のように、バックゲート型の薄膜トランジスタやＭＯＳ型のトランジスタでは、バックゲート効果により、トランジスタ特性が変動する。例えば、ＭＯＳ型のトランジスタは、通常はバイポーラトランジスタと同様に３端子デバイスとして取り扱うことが多いが、ソース領域やドレイン領域が形成される基板やウエルも制御端子（トランジスタ特性制御端）として考えるべきであるので、正確には４端子として取り扱うべきである。そして、ソースとトランジスタ特性制御端（例えば基板（ボディーとも云う））との間にトランジスタ特性制御信号Ｖｂ（バックゲート電圧或いは基板電位或いはベース電位とも称する）を印加すれば、トランジスタ特性を制御することができる。通常は、バックゲート電圧はダイオードが遮断状態になるように負の電圧で印加される。例えば、バックゲート電圧を印加すると、ダイオードと同様にソース及びドレインチャネル直下の空乏層が変化し、半導体表面のポテンシャルが変化する。そのため、空乏層中の電荷はバックゲート電圧印加がないときとあるときとでは異なり、トランジスタ特性（Ｖgs−Ｉds特性）は図１１に示すように変化し、そのため閾値電圧Ｖthが変化する。バックゲート効果を考慮したとき、閾値電圧Ｖthはバックゲート電圧に対し、約１／２乗で増加する特性となることが知られている。因みに、単純理論では、閾値電圧Ｖthはバックゲート電圧に対して１／２乗で増加するが、実際には直線増加と見なしても問題がないことが多い。
【０１５６】
図１１に示すように、基板電位（つまりトランジスタ特性制御信号Ｖｂ）が上昇するほど、閾値が低くなり、ドレイン電流Ｉdsをより多く流すように変化する。よって、トランジスタ特性制御部６００Ａを画素回路１０Ａごとに駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを設定する構成とし、パネル中心部に向かってカソード電位が高くなるほど、駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを上昇させれば、より多くのドレイン電流Ｉdsが流れ、カソード抵抗起因の輝度低下を相殺することができる。有機ＥＬ素子１２７のカソードの電位上昇によって輝度低下が生じるが、駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを同様に上昇させて閾値電圧Ｖthをシフトさせることにより、カソード抵抗分布に起因するグラデーション状の表示むらを抑制・解消することができる。先の例では輝度差を１パーセント未満とすることができるため、むら・グラデーションは視認外となる。以上のように構成することで、高輝度が出難い、或いは、より信号電圧を高く設定しなければならないという問題を解消することができる。
【実施例２】
【０１５７】
図１２〜図１４は、実施例２の画素回路１０Ｂと、当該画素回路１０Ｂを備えた表示装置の一形態を示す図である。実施例２の画素回路１０Ｂを画素アレイ部１０２に備える表示装置を実施例２の表示装置１Ｂと称する。図１２は基本構成（１画素分）を示し、図１３は具体的な構成（表示装置の全体）を示す。図１４は、実施例２の効果を説明する図である。
【０１５８】
図１２及び図１３に示すように、実施例２では、画素回路１０Ｂごとに、駆動トランジスタ１２１のトランジスタ特性制御端を有機ＥＬ素子１２７のカソード端Ｋに直接に接続して、トランジスタ特性制御部６００Ｂを構成している。実施例１のトランジスタ特性制御部６００Ａとは異なり、トランジスタ特性制御部６００Ｖとトランジスタ特性制御部６００Ｈとが不要である。これは、カソード端の電位変動そのものをトランジスタ特性制御信号Ｖｂとして利用することができるからである。即ち、有機ＥＬ素子１２７のカソードの電位上昇によって輝度低下が生じるが、カソード電位そのものをトランジスタ特性制御信号Ｖｂとして使用すれば、駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを同様に上昇させて閾値電圧Ｖthをシフトさせることができ、カソード抵抗分布に起因するグラデーション状の表示むらを抑制・解消することができる。つまり、図１４に示すようにパネル周辺部よりも中心部の方がカソード抵抗が大きく、パネル中心部に向かってカソード電位が高くなるほど、駆動トランジスタ１２１のトランジスタ特性制御信号Ｖｂを上昇させることができるので、中心部の方がより多くのドレイン電流Ｉdsが流れ、カソード抵抗起因の輝度低下を相殺することができる。カソード電位変動はドレイン電流Ｉds即ち映像信号Ｖsigに応じて異なるが、その分も反映させてトランジスタ特性制御端を画素回路１０Ｂごとに制御することができる。
【実施例３】
【０１５９】
図１５〜図１６は、実施例３の画素回路１０Ｃと、当該画素回路１０Ｃを備えた表示装置の一形態を示す図である。実施例３の画素回路１０Ｃを画素アレイ部１０２に備える表示装置を実施例３の表示装置１Ｃと称する。図１５は基本構成（１画素分）を示し、図１６は具体的な構成（表示装置の全体）を示す。
【０１６０】
図１５及び図１６に示すように、実施例３では、画素回路１０Ｃごとに、駆動トランジスタ１２１のトランジスタ特性制御端と有機ＥＬ素子１２７のカソード端Ｋとの間に電圧補正部６１０を設けてトランジスタ特性制御部６００Ｃを構成している。電圧補正部６１０としては、適当な非反転型の増幅回路（ゲインは１よりも大きいことに限らず１未満でもよい）を用いればよい。実施例２では、駆動トランジスタ１２１のトランジスタ特性制御端と有機ＥＬ素子１２７のカソード端Ｋとを直接に接続していたが、実施例３では、電圧補正部６１０を設けて電圧を調整することで、より適正なトランジスタ特性制御信号Ｖｂを駆動トランジスタ１２１のトランジスタ特性制御端に供給することができる。
【実施例４】
【０１６１】
図１７〜図１８は、実施例４の画素回路１０Ｄと、当該画素回路１０Ｄを備えた表示装置の一形態を示す図である。実施例４の画素回路１０Ｄを画素アレイ部１０２に備える表示装置を実施例４の表示装置１Ｄと称する。図１７は基本構成（１画素分）を示し、図１８は具体的な構成（表示装置の全体）を示す。
【０１６２】
図１７及び図１８に示すように、実施例４のトランジスタ特性制御部６００Ｄは、実施例１と同様に、トランジスタ特性制御部６００Ｖとトランジスタ特性制御部６００Ｈと保持容量６０２とスイッチングトランジスタ６０４とを有している。実施例４では、実施例１のトランジスタ特性制御部６００Ａをベースに、画素回路１０Ｄごとに、有機ＥＬ素子１２７のカソード端Ｋの電位をトランジスタ特性制御部６００Ｈに通知する構成としている。トランジスタ特性制御部６００Ｈは、各有機ＥＬ素子１２７のカソード端Ｋの電位を参照（監視）してトランジスタ特性制御信号Ｖｂを設定することにより、より適正なトランジスタ特性制御信号Ｖｂを駆動トランジスタ１２１のトランジスタ特性制御端に供給することができる。実施例２と同様に、カソード電位変動はドレイン電流Ｉds即ち映像信号Ｖsigに応じて異なるが、その分も反映させてトランジスタ特性制御端を画素回路１０Ｂごとに制御することができる。
【０１６３】
但し、カソード端Ｋの電位をトランジスタ特性制御部６００Ｈに通知するための配線を設ける必要があるので、画素アレイ部１０２に構成が複雑になる難点はある。この難点を解消するには、全ての画素回路１０Ｄについて有機ＥＬ素子１２７のカソード端Ｋの電位をトランジスタ特性制御部６００Ｈに通知するのではなく、適度に間引いて（例えば、周辺部（例えば辺縁近傍や頂角近傍）と中央部のみ）通知する構成にすればよい。又、カラー表示の場合であれば、カラー表示の一単位（例えば赤色を発光する赤色発光画素回路１０_R、緑色を発光する緑色発光画素回路１０_G、青色を発光する青色発光画素回路１０_B）ごとに通知する構成にしてもよい。
【０１６４】
［実施例１〜実施例４の対比］
ここで、実施例１〜実施例４を対比した場合、実施例２が最も簡易な構成であり、実施例４が最も適正なトランジスタ特性制御信号Ｖｂを供給できる構成である。
【実施例５】
【０１６５】
図１９は実施例５を説明する図である。実施例５は、前述のカソード抵抗分布に起因するグラデーション状の表示むらを抑制・解消する技術が適用された表示装置を搭載した電子機器についての事例である。本実施形態の表示むら抑制処理は、ゲーム機、電子ブック、電子辞書、携帯電話機等の各種の電子機器に使用される電流駆動型の表示素子を具備した表示装置に適用することができる。
【０１６６】
例えば、図１９（Ａ）は、電子機器７００が、画像表示装置の一例である表示モジュール７０４を利用したテレビジョン受像機７０２の場合の外観例を示す斜視図である。テレビジョン受像機７０２は、台座７０６に支持されたフロントパネル７０３の正面に表示モジュール７０４を配置した構造となっており、表示面にはフィルターガラス７０５が設けられている。図１９（Ｂ）は、電子機器７００がデジタルカメラ７１２の場合の外観例を示す図である。デジタルカメラ７１２は、表示モジュール７１４、コントロールスイッチ７１６、シャッターボタン７１７、その他を含んでいる。図１９（Ｃ）は、電子機器７００がビデオカメラ７２２の場合の外観例を示す図である。ビデオカメラ７２２は、本体７２３の前方に被写体を撮像する撮像レンズ７２５が設けられ、更に、表示モジュール７２４や撮影のスタート／ストップスイッチ７２６等が配置されている。図１９（Ｄ）は、電子機器７００がコンピュータ７３２の場合の外観例を示す図である。コンピュータ７３２は、下型筐体７３３ａ、上側筐体７３３ｂ、表示モジュール７３４、Ｗｅｂカメラ７３５、キーボード７３６等を含んでいる。図１９（Ｅ）は、電子機器７００が携帯電話機７４２の場合の外観例を示す図である。携帯電話機７４２は、折り畳み式であり、上側筐体７４３ａ、下側筐体７４３ｂ、表示モジュール７４４ａ、サブディスプレイ７４４ｂ、カメラ７４５、連結部７４６（ヒンジ部）、ピクチャーライト７４７等を含んでいる。
【０１６７】
ここで、表示モジュール７０４、表示モジュール７１４、表示モジュール７２４、表示モジュール７３４、表示モジュール７４４ａ、サブディスプレイ７４４ｂは、本実施形態による表示装置を用いることにより作製される。これにより、各電子機器７００は、駆動トランジスタの閾値電圧や移動度のばらつき（更には、ｋのばらつき）に起因する輝度ばらつきを補正することができるだけでなく、カソード抵抗分布に起因するグラデーション状の表示むらを抑制・解消することができ、高画質の表示を行なうことができる。
【０１６８】
以上、本明細書で開示する技術について実施形態を用いて説明したが、請求項の記載内容の技術的範囲は前記実施形態に記載の範囲には限定されない。本明細書で開示する技術の要旨を逸脱しない範囲で前記実施形態に多様な変更又は改良を加えることができ、そのような変更又は改良を加えた形態も本明細書で開示する技術の技術的範囲に含まれる。前記の実施形態は、請求項に係る技術を限定するものではなく、実施形態の中で説明されている特徴の組合せの全てが、本明細書で開示する技術が対象とする課題の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の技術が含まれており、開示される複数の構成要件における適宜の組合せにより種々の技術を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、本明細書で開示する技術が対象とする課題と対応した効果が得られる限りにおいて、この幾つかの構成要件が削除された構成も、本明細書で開示する技術として抽出され得る。
【０１６９】
例えば、トランジスタをｎチャネルとｐチャネルで入れ替え、それに合わせて、電源や信号の極性を逆転させる等した相補型の構成にできることは云うまでもない。
【０１７０】
前記実施形態の記載を踏まえれば、特許請求の範囲に記載の請求項に係る技術は一例であり、例えば、以下の技術が抽出される。以下列記する。
［付記１］
表示部と、
表示部を駆動する駆動トランジスタと、
駆動トランジスタの特性を制御する特性制御部、
とを備えた画素回路。
［付記２］
特性制御部は、回路上における、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する付記１に記載の画素回路。
［付記３］
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記１又は付記２に記載の画素回路。
［付記４］
駆動トランジスタは、金属酸化膜型の電界効果トランジスタである付記１乃至付記３の何れか１項に記載の画素回路。
［付記５］
駆動トランジスタは、バックゲート型の薄膜トランジスタであり、
特性制御部は、バックゲート電位を制御する端子である付記１乃至付記３の何れか１項に記載の画素回路。
［付記６］
特性制御部は、表示部の一端と駆動トランジスタのバックゲートとが接続されて構成されている付記４又は付記５に記載の画素回路。
［付記７］
表示部が配列された画素部を備え、
特性制御部は、表示部ごとに、駆動トランジスタの特性を制御する付記１乃至付記６の何れか１項に記載の画素回路。
［付記８］
画素部は、表示部が２次元マトリクス状に配列されている付記７に記載の画素回路。
［付記９］
表示部及び駆動部とを具備した表示部が２次元マトリクス状に配列された画素部を備え、
特性制御部は、走査処理により、表示部ごとに、駆動トランジスタの特性を制御する付記１乃至付記６の何れか１項に記載の画素回路。
［付記１０］
表示部は自発光型である付記１乃至付記９の何れか１項に記載の画素回路。
［付記１１］
表示部は有機エレクトロルミネッセンス発光部を有する付記１０に記載の画素回路。
［付記１２］
表示部及び表示部を駆動する駆動トランジスタを具備した表示部が配列された画素部と、
駆動トランジスタの特性を制御する特性制御部、
とを備えた表示装置。
［付記１３］
特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する付記１２に記載の表示装置。
［付記１４］
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記１２又は付記１３に記載の表示装置。
［付記１５］
表示部及び表示部を駆動する駆動トランジスタを具備した表示部が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部と、
駆動トランジスタの特性を制御する特性制御部、
とを備えた電子機器。
［付記１６］
特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する付記１５に記載の電子機器。
［付記１７］
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記１５又は付記１６に記載の電子機器。
［付記１８］
表示部を駆動する駆動トランジスタを備えた画素回路を駆動する方法であって、
駆動トランジスタの特性を制御する画素回路の駆動方法。
［付記１９］
表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する付記１８に記載の画素回路の駆動方法。
［付記２０］
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
閾値電圧を制御するための制御信号を特性制御端に供給する付記１８又は付記１９に記載の画素回路の駆動方法。
【符号の説明】
【０１７１】
１…表示装置、１０…画素回路、１１…発光素子、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０５…駆動走査部、１０６…水平駆動部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ（書込トランジスタ）、１２７…有機ＥＬ素子、１３０…インタフェース部、２００…駆動信号生成部、２２０…映像信号処理部、３１０…補助容量、６００…トランジスタ特性制御部、６１０…電圧補正部、７００…電子機器
【特許請求の範囲】
【請求項１】
表示部と、
表示部を駆動する駆動トランジスタと、
駆動トランジスタの特性を制御する特性制御部、
とを備えた画素回路。
【請求項２】
特性制御部は、回路上における、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する請求項１に記載の画素回路。
【請求項３】
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する請求項１に記載の画素回路。
【請求項４】
駆動トランジスタは、金属酸化膜型の電界効果トランジスタである請求項１に記載の画素回路。
【請求項５】
駆動トランジスタは、バックゲート型の薄膜トランジスタであり、
特性制御部は、バックゲート電位を制御する端子である請求項１に記載の画素回路。
【請求項６】
特性制御部は、表示部の一端と駆動トランジスタのバックゲートとが接続されて構成されている請求項４に記載の画素回路。
【請求項７】
表示部が配列された画素部を備え、
特性制御部は、表示部ごとに、駆動トランジスタの特性を制御する請求項１に記載の画素回路。
【請求項８】
画素部は、表示部が２次元マトリクス状に配列されている請求項７に記載の画素回路。
【請求項９】
表示部及び駆動部とを具備した表示素子が２次元マトリクス状に配列された画素部を備え、
特性制御部は、走査処理により、表示素子ごとに、駆動トランジスタの特性を制御する請求項１に記載の画素回路
【請求項１０】
表示部は自発光型である請求項１に記載の画素回路。
【請求項１１】
表示部は有機エレクトロルミネッセンス発光部を有する請求項１０に記載の画素回路。
【請求項１２】
表示部及び表示部を駆動する駆動トランジスタを具備した表示部が配列された画素部と、
駆動トランジスタの特性を制御する特性制御部、
とを備えた表示装置。
【請求項１３】
特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する請求項１２に記載の表示装置。
【請求項１４】
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する請求項１２に記載の表示装置。
【請求項１５】
表示部及び表示部を駆動する駆動トランジスタを具備した表示部が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部と、
駆動トランジスタの特性を制御する特性制御部、
とを備えた電子機器。
【請求項１６】
特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する請求項１５に記載の電子機器。
【請求項１７】
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する請求項１５に記載の電子機器。
【請求項１８】
表示部を駆動する駆動トランジスタを備えた画素回路を駆動する方法であって、
駆動トランジスタの特性を制御する画素回路の駆動方法。
【請求項１９】
表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する請求項１８に記載の画素回路の駆動方法。
【請求項２０】
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
閾値電圧を制御するための制御信号を特性制御端に供給する請求項１８に記載の画素回路の駆動方法。
【請求項１】
表示部と、
表示部を駆動する駆動トランジスタと、
駆動トランジスタの特性を制御する特性制御部、
とを備えた画素回路。
【請求項２】
特性制御部は、回路上における、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する請求項１に記載の画素回路。
【請求項３】
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する請求項１に記載の画素回路。
【請求項４】
駆動トランジスタは、金属酸化膜型の電界効果トランジスタである請求項１に記載の画素回路。
【請求項５】
駆動トランジスタは、バックゲート型の薄膜トランジスタであり、
特性制御部は、バックゲート電位を制御する端子である請求項１に記載の画素回路。
【請求項６】
特性制御部は、表示部の一端と駆動トランジスタのバックゲートとが接続されて構成されている請求項４に記載の画素回路。
【請求項７】
表示部が配列された画素部を備え、
特性制御部は、表示部ごとに、駆動トランジスタの特性を制御する請求項１に記載の画素回路。
【請求項８】
画素部は、表示部が２次元マトリクス状に配列されている請求項７に記載の画素回路。
【請求項９】
表示部及び駆動部とを具備した表示素子が２次元マトリクス状に配列された画素部を備え、
特性制御部は、走査処理により、表示素子ごとに、駆動トランジスタの特性を制御する請求項１に記載の画素回路
【請求項１０】
表示部は自発光型である請求項１に記載の画素回路。
【請求項１１】
表示部は有機エレクトロルミネッセンス発光部を有する請求項１０に記載の画素回路。
【請求項１２】
表示部及び表示部を駆動する駆動トランジスタを具備した表示部が配列された画素部と、
駆動トランジスタの特性を制御する特性制御部、
とを備えた表示装置。
【請求項１３】
特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する請求項１２に記載の表示装置。
【請求項１４】
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する請求項１２に記載の表示装置。
【請求項１５】
表示部及び表示部を駆動する駆動トランジスタを具備した表示部が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部と、
駆動トランジスタの特性を制御する特性制御部、
とを備えた電子機器。
【請求項１６】
特性制御部は、表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する請求項１５に記載の電子機器。
【請求項１７】
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する請求項１５に記載の電子機器。
【請求項１８】
表示部を駆動する駆動トランジスタを備えた画素回路を駆動する方法であって、
駆動トランジスタの特性を制御する画素回路の駆動方法。
【請求項１９】
表示部の駆動トランジスタとは反対側の一端の電位に基づいて駆動トランジスタの特性を制御する請求項１８に記載の画素回路の駆動方法。
【請求項２０】
駆動トランジスタは、閾値電圧を制御し得る特性制御端を有し、
閾値電圧を制御するための制御信号を特性制御端に供給する請求項１８に記載の画素回路の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図１０】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図１０】
【図１４】
【公開番号】特開２０１３−３５６８（Ｐ２０１３−３５６８Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３８２５５（Ｐ２０１１−１３８２５５）
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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