短時間信号検出回路
【課題】回路技術による対策が困難であるようなノイズが入力された場合に備えて、そのようなノイズの存在を検知する。
【解決手段】信号のレベルが第１レベルと第２レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、前記第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、前記第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマ３と、前記第１レベルの信号の継続期間が所定時間未満か否かを判定する判定手段１３と、前記第１レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第１生成手段４と、を備える。
【解決手段】信号のレベルが第１レベルと第２レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、前記第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、前記第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマ３と、前記第１レベルの信号の継続期間が所定時間未満か否かを判定する判定手段１３と、前記第１レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第１生成手段４と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅が所定の期間より短い短時間信号の検出技術に関する。
【背景技術】
【０００２】
電子回路で制御される機器の中には、強いノイズにさらされるものが少なくない。例えば、自動車に搭載される車載機器は、エンジンから発生する強いノイズを受ける。また、車載機器は、車外のノイズ、例えば、自然現象である雷によるノイズ、あるいは、静電気によるノイズを受ける。
【０００３】
しかし、車載機器に含まれる電子回路がノイズで誤動作することは許されない。従来、様々な原因で発生するノイズを遮断するため、車載機器あるいは車載機器に含まれる電子回路を搭載した基板には、各種のノイズ対策が施されてきた。しかしながら、ノイズの遮断は、半永久的な課題であり、常に耐ノイズ性の向上が要求されている。
【０００４】
図１に、従来のノイズ対策が施された回路例を示す。この回路では、入力端子にノイズが混入した場合、ノイズフィルタによって、パルス幅の短いパルスを除去し、ノイズを内部回路へ伝達しないようにしていた。この例では、増幅器の出力とアースに接続されたコンデンサとで構成した一般的なローパスフィルタによって高周波ノイズを除去する。
【０００５】
図２に、図１の回路に信号が入力されたときのタイミングチャートを示す。図２では、信号は、ＨＩレベル（電源電位）とＬＯレベル（アース電位）の２つを含む２値化された信号を想定している。また、２つの信号のうち、上段は、入力端子に入力された信号を示し、下段の内部信号は、ノイズフィルタを通過して内部回路に伝達される信号を示す。
【０００６】
図２において、入力信号中のノイズＡは、比較的パルス幅の短いＨＩレベルのパルスである。また、ノイズＢは、比較的パルス幅の短いＬＯレベルのパルスである。ここで、「比較的パルス幅の短い」とは、図１のローパスフィルタで遮断可能な範囲のパルス幅という意味である。内部信号に示されているように、このようなローパスフィルタを組み合わせたノイズフィルタであっても、単一の比較的パルス幅の短いノイズＡおよびＢを遮断することができる。
【０００７】
しかし、ノイズＣで示されるように、比較的パルス幅の短いノイズであっても、それらが多数個繰り返して断続的に入力された場合には、ノイズフィルタによるノイズ除去後の内部信号が確定しない不定値となる場合があった。このように、ノイズを含まない本来の信号がＨＩレベルなのか、ＬＯレベルなのか確定できない場合には、回路技術による対策は困難となっていた。
【特許文献１】特開平９−１３０６４２号公報
【特許文献２】特開平１０−１６１８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように、単にフィルタ回路を用いただけでは、完全にノイズを遮断できない場合が存在する。しかし、そのようなノイズの存在を検知できれば、さらに有効な対策を施すことが可能となる。
【０００９】
本発明の目的は、回路技術による対策が困難であるようなノイズが入力された場合に備えて、そのようなノイズの存在を検知することができる技術を提供することである。
【課題を解決するための手段】
【００１０】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、信号のレベルが第１レベルと第２レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、前記第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、前記第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマと、前記第１レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、前記第１レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第１生成手段と、を備える。
【００１１】
本発明によれば、第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマによって第１レベルの信号の継続期間を測定する。そして、その継続期間が所定時間未満のときに、その旨が報知される。したがって、継続期間が所定時間未満の信号が入力されたことを認識することができる。
【００１２】
ここで、前記タイマは、容量素子と、前記第１レベルの信号が入力されたときに、第１の時定数にて前記キャパシタに所定量の電荷を充電する充電回路と、前記継続期間中に、第１の時定数よりも長い第２の時定数にて前記キャパシタの電荷を放電する放電回路と、を有するようにすればよい。第２の時定数を調整することによって、所定時間を調整し、どの程度の継続期間の信号を検出すべきか制御できる。
【００１３】
その場合、前記判定手段は、前記容量素子に残存する電荷量が所定値を超えるか否かに応じて、前記第１レベルの信号の継続期間が所定時間未満であるか否かを判定することになる。
【００１４】
前記第１生成手段は、前記入力された信号を第１レベルと第２レベルとの間で反転した信号と、前記入力された信号を所定時間遅延させた信号とがともに第１レベルの信号であり、かつ、前記入力された信号のレベルが第１レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときに、前記報知信号を生成するようにすればよい。
【００１５】
この構成によれば、入力された信号の第１レベルの継続期間が短いと、継続期間後に反転された信号は第１レベルとなる。また、入力された信号を所定時間遅延させた信号は、その遅延時間の間だけ第１レベルとなる。そして、この条件が成立した状態で、入力された信号のレベルが第１レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときは、第１レベルの継続期間が所定より短いことになる。すなわち、この構成によれば、精度よく短時間信号を検出できる。
【００１６】
さらに、前記入力された信号のレベルを第１レベルと第２レベルとの間で反転する反転手段と、前記第２レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第２生成手段と、をさらに備えてもよい。この構成によれば、第１レベルの短時間信号を検出するとともに、第２レベルの短時間信号を検出できる。
【発明の効果】
【００１７】
本発明によれば、電子回路に入力された信号中のノイズの存在を検知することができる。その結果、完全にノイズを遮断できない場合に対応した処理を実行することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る電子回路について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００１９】
《第１実施形態》
図３に、本発明の第１実施形態に係る電子回路を示す。この電子回路は、入力信号の通過を制御するＮＡＮＤゲート１と、立ち下がりエッジ検出部２と、立ち下がりエッジ検出部２によって検出された立ち下がりエッジに続くＬＯレベル信号の継続時間を計測するアナログタイマ３と、アナログタイマ３によって計測されたＬＯレベル信号の継続時間が所定値より短いときにリセットされるセットリセットラッチ（以下ＳＲラッチ４という）とを含む。
【００２０】
ここで、ＬＯレベル（本発明の第１レベルに相当）とは、論理回路の偽（０）の値に相当し、例えば、アース電位をいう。なお、ＨＩレベル（本発明の第２レベルに相当）とは、論理回路の真（１）の値に相当し、例えば、電源電位をいう。
【００２１】
立ち下がりエッジ検出部２は、３個のインバータ７を縦続接続した遅延回路７Ａと、この遅延回路７Ａを通した遅延信号と、遅延回路７Ａを通さない信号との積信号を反転して出力するＮＡＮＤゲート８と、遅延信号を出力する４段目のインバータ９とを有している。ここで、反転とは、ＨＩレベルとＬＯレベルの間で、信号値を逆にすることをいう。あるいは、反転とは、２値の論理回路で論理値を逆にすることをいう。
【００２２】
アナログタイマ３（本発明のタイマに相当）は、電源電位とアース電位と間で、電源電位にドレインを接続されたＰＭＯＳトランジスタ１０（本発明の充電回路に相当）と、ＰＭＯＳトランジスタ１０のソースにドレイン（またはソース）が接続され、アース電位にソース（またはドレイン）が接続されたＮＭＯＳトランジスタ１１（本発明の放電回路に相当）と、ＰＭＯＳトランジスタ１０のソースとＮＭＯＳトランジスタのドレインとに一方の端子（非接地側端子という）を接続され、他方の端子（接地側端子という）をアース電位に接続されたコンデンサ１２（本発明の容量素子に相当）とを有している。らに、コンデンサ１２の非接地側端子には、シュミット回路１３（本発明の判定手段に相当）が接続され、その信号レベルが判定される。
【００２３】
このように、アナログタイマ３は、ＰＭＯＳトランジスタ１０がオンになり、ＮＭＯＳトランジスタ１１がオフになると、電源電位から電荷が供給され、充電される。また、ＰＭＯＳトランジスタ１０がオフになり、ＮＭＯＳトランジスタ１１がオンになると、コンデンサ１２に充電されていた電荷がＮＭＯＳトランジスタ１１を通じて放電される。
【００２４】
ＰＭＯＳトランジスタ１０は、立ち下がりエッジ検出部２のＮＡＮＤゲート８がＬＯレベルの間オンとなり、コンデンサ１２を充電する。また、ＮＭＯＳトランジスタ１１は、遅延回路７Ａに接続されるインバータ９の出力がＨＩレベルの場合に、オンとなり、コンデンサ１２を放電する。
【００２５】
シュミット回路１３は、コンデンサ１２の非接地側端子の電位を所定のスレショールド電位とヒステリシスとで識別し、その検出したレベルを反転した信号を出力する。
【００２６】
立ち下がりエッジ検出部２には、入力側のＮＡＮＤゲート１によって、反転された入力信号が入力される。ＮＡＮＤゲート８には、反転された入力信号と、反転を元に戻され所定の遅延時間だけ遅延された入力信号が入力される。したがって、入力で示される入力端子の信号がＬＯレベルの信号であった場合に、ＮＡＮＤゲート８の出力は遅延回路７Ａの遅延時間の間だけＬＯ出力となり、ＰＭＯＳトランジスタ１０がオンとなる。その遅延時
間後、遅延回路７Ａ側に接続されているＮＡＮＤゲート８の入力がＬＯとなるので、ＮＡＮＤゲート８がＨＩレベルとなり、ＰＭＯＳトランジスタ１０がオフとなる。
【００２７】
そして、その後、入力信号がＬＯレベルの間、遅延回路７Ａを通じて、遅延された入力信号が、インバータ９で反転されてＮＭＯＳトランジスタ１１のゲートに供給され、ＮＭＯＳトランジスタ１１がオンとなる。したがって、入力信号の立ち下がりエッジで、遅延回路７Ａの遅延時間の間ＰＭＯＳトランジスタ１０によって充電された電荷が、入力信号がＬＯレベルの期間、放電されることになる。さらに、シュミット回路１３が、その放電の程度に応じて定まるコンデンサ１２の非接地側端子の電位を判定する。
【００２８】
図４に、この電子回路の動作を記述したタイミングチャートを示す。図４のそれぞれの信号には、左側端に、図３の回路上の位置との対応関係が示されている。ここで、ＥＮは、イネーブル信号であり、図３の端子ＥＮへの入力信号である。端子ＥＮに入力された信号は、インバータ６で反転され、ＮＡＮＤゲート１の一方の端子に入力される。また、図４で「入力」と示されている信号（以下、入力信号という）は、図３で入力と示されているＮＡＮＤゲート１の他方の端子へ入力される入力信号である。このようにして、端子ＥＮに入力された信号がＬＯレベルの間、入力信号は、ＮＡＮＤゲート１を通過し、立ち上がりエッジ検出回路２に入力される。
【００２９】
図４で、Ｎ９〜Ｎ１５で示される信号は、図３の回路中のそれぞれの位置（以下、ノードと呼ぶ）での信号レベルを示している。図３のノードＮ９の信号は、ＮＡＮＤゲート１によって反転された入力信号である。また、図３のノードＮ１０の信号は、３個のインバータ７が構成する遅延回路７ＡによってノードＮ９の信号を反転され、遅延した信号である。したがって、ノードＮ１０の信号は、反転のない入力信号そのものを３個のインバータ７によって遅延させた信号となる。
【００３０】
このため、入力信号として立ち下がりエッジから始まるＬＯ方向のパルスが入力されると（図４のＰ０）、Ｎ９には、立ち上がりエッジから始まるＨＩ方向のパルスが発生する。一方、Ｎ１０には、所定の遅延時間遅れて立ち下がりエッジから始まるＬＯ方向のパルスが発生する。その結果、Ｎ９およびＮ１０のそれぞれに入力端子が接続されてＮＡＮＤゲート８の出力であるノードＮ１１の信号は、その遅延時間の間だけ継続する短いＬＯレベル方向のパルスＰ１となる。
【００３１】
このように、立ち下がりエッジ検出回路２の出力Ｎ１１には、入力信号の立ち下がりごとに負パルスが発生する。そして、その負パルスによってＰＭＯＳトランジスタ１０がオンとなり、ノードＮ１３とアースとの間に設けたコンデンサ１２が充電されて、Ｎ１３はＨＩとなる。これをアナログタイマ３のセットと呼ぶ。ここでは、ＰＭＯＳトランジスタ１０の駆動力が充分に大きく、比較的短い時定数でコンデンサ１２が充電されるものとする。例えば、図４に示した信号では、コンデンサ１２の充電時には、ノードＮ１３は、ほぼ垂直に立ち上がっている。
【００３２】
その後、入力信号が”Ｌ”側パルス幅の期間、遅延回路７Ａで遅延された入力信号がＮＡＮＤゲート８の一方に入力されるので、ＮＡＮＤゲート８の出力は、ＨＩレベルとなり、ＰＭＯＳトランジスタ１０がオフする。このとき、ＮＮＯＳトランジスタ１１のゲートは、インバータ９によって反転された入力信号により、ＨＩレベルとなり、ＮＮＯＳトランジスタ１１は、オンになる。その結果、Ｎ１３に設けたコンデンサ１２の放電が行われる。これをアナログタイマ３の解除と呼ぶ。
【００３３】
図４に示すように、コンデンサ１２が放電されるときの時定数は、比較的長く設定されている。例えば、ＮＮＯＳトランジスタ１１のオン電流を小さくすればよい。このように
して、図４では、入力信号がＬＯ側パルスの間、コンデンサ１２の電荷が放電され、Ｎ１３の電位は、徐々に低下する。
【００３４】
このとき、入力のＬＯ側パルス幅が長ければ、Ｎ１３の電位はＬＯレベルの範囲まで低下する。さらに、Ｎ１３の電位を入力とするシュミット回路１３によって、シュミット回路１３の出力端子であるＮ１４はＨＩレベルに変わり、アナログタイマ３の解除は成功となる。
【００３５】
しかし、入力のＬＯパルス幅が短いとＮ１３はＬＯレベルに到達せず、Ｎ１４はＬＯレベルのままとなる。すなわち、図３のように、ノードＮ１５は、ノードＮ１４の信号、ノードＮ１２をインバータ１４で反転した信号、およびノードＮ９の信号のＯＲ信号が出力される。このうち、ノードＮ９の信号は、入力信号を反転した信号であり、入力信号がＬＯレベルからＨＩレベルに変化すると、ＨＩレベルからＬＯレベルに変化する。
【００３６】
また、インバータ１４の出力信号は、入力信号を遅延回路７Ａによって遅延させた信号であるので、入力信号がＬＯレベルからＨＩレベルに変化しても、所定の遅延の時間ＬＯレベルを維持する。したがって、この遅延時間の間、ＯＲゲート１５の３つの入力端子は、すべてＬＯレベルとなり、その遅延時間後、インバータ１４の出力がＨＩレベルとなる。したがって、ＯＲゲート１５は、この遅延時間の間だけＬＯレベルとなるパルスＰ２を出力する。
【００３７】
このようにしてＮ１５がパルスＰ２の間ＬＯレベルとなって、ＳＲラッチ４（本発明の第１生成手段に相当）をリセットする。すなわち、アナログタイマ３の解除に失敗したことになり、ＳＲラッチ１４の出力が反転し、短いＬＯ側のパルスが入力されたことが検出される。
【００３８】
どの程度のＬＯ側パルス幅以下をノイズとするかは、アナログタイマ３の時間設定で決まる。Ｎ１３に設けられたコンデンサ１２の容量値とディスチャージ用ＮＭＯＳトランジスタ１１のオン電流によって自由に設定可能である。例えばタイマ時間を５ｎＳに設定すれば、５ｎＳ以下のＬＯパルス幅以下の入力が入るとノイズとして検出されることになる。
【００３９】
以上述べたように、本実施形態の電子回路は、立ち下がりエッジ検出回路２が検出したＬＯレベル方向のパルスの立ち下がりエッジによって、アナログタイマ３のコンデンサ１２が充電され、そのＬＯレベル方向の信号が継続することによるコンデンサ１２の放電状態に応じて、入力されたＬＯレベル方向のパルスが所定の基準値より短いか否かを判定する。この場合の基準値は、コンデンサ１２の容量と、コンデンサ１２を放電するＮＭＯＳトランジスタのオン電流の電流値とで制御可能である。したがって、本電子回路は、所定の基準値よりパルス幅が短いパルスの検出回路、言い換えれば、そのようなノイズ検出回路として機能する。したがって、所定の基準値よりパルス幅が短いノイズが検出されたときに、電子回路と連係するシステムに対して、そのようなノイズ入力に応じた動作をさせることが可能となる。
【００４０】
《第２実施形態》
図５に本発明の実施例２として、Ｌ側の短パルスノイズ検出回路と、Ｈ側の短パルスノイズ検出回路の両方を備えた、両側ノイズ検出回路を示す。図５の回路で、下側の経路に構成されているＮＡＮＤゲート１，立ち下がりエッジ検出回路２，アナログタイマ３、ＳＲラッチ４、およびインバータ５を含む電子回路は、図３に示した電子回路と同一であり、ＬＯ側のノイズ検出回路として機能する。一方、図５において、上側の経路に構成されているＮＯＲゲート１１、立ち上がりエッジ検出回路２Ａ、アナログタイマ３Ａ、ＳＲ
ラッチ４Ａおよびインバータ５Ａは、図３で説明した場合とは逆方向のＨＩレベル方向のパルスで、パルスが所定の基準値より短いパルスを検出する（以下、この回路をＨＩ側のノイズ検出回路と呼ぶ）。
【００４１】
すなわち、立ち上がりエッジ検出回路２Ａは、回路への入力端にインバータ１２（本発明の反転手段に相当）を有している点以外は、立ち下がりエッジ検出回路２と同一の構成である。また、アナログタイマ３Ａは、アナログタイマ３と同一の構成である。さらに、ＳＲラッチ４Ａ（本発明の第２生成手段に相当）は、ＳＲラッチ４と同一の構成である。
【００４２】
この回路では、ＮＯＲゲート１１は、入力信号の通過を制御するイネーブル回路として機能する。すなわち、ＥＮがＨＩレベルの場合に、入力信号のＨＩレベル方向のパルスが、ＮＯＲゲート１１を通過し、立ち上がりエッジ検出回路２Ａのインバータ１２に入力され、反転されることになる。
【００４３】
インバータ１２を除く立ち上がりエッジ検出回路２Ａは、立ち下がりエッジ検出回路２と全く同様に機能するので、第１実施形態で述べた場合と同様にして、パルス幅が所定の基準値より短いか否かによって、ＳＲラッチ４Ａがリセットされることになる。
【００４４】
さらに、図５の電子回路では、ＯＲゲート１６により、それぞれの検出回路のラッチ出力をＯＲ演算して、両側ノイズ検出回路の出力としている。
【００４５】
図６に、実施例２でのタイミングチャートを示した。短いＨＩレベル方向のパルスが入力された時点で、ＨＩ側のノイズ検出回路の出力端子であるノードＮ８がＨＩレベルとなり、短いＬＯ方向のパルスが入力された時点で、ＬＯ側のノイズ検出の出力Ｎ１６がＨＩレベルとなる。ＯＲ出力は、どちらかが検出された時点でＨＩレベルとなるので、ＨＩ側パルス、ＬＯ側のパルスに関わらず短いパルスが検出されることになる。
【００４６】
以上述べたように、本実施形態の電子回路によれば、ＨＩ側パルス、ＬＯ側のパルスに関わらず短いパルスの入力を検出できる。その場合、どの程度のパルス幅までを短いパルスとするかは、第１実施形態と同様、コンデンサの容量とＮＭＯＳトランジスタのオン電流量とで簡易、自在に制御できる。
【００４７】
《第３実施形態》
図７に本発明の第３実施形態として、ノイズ検出結果にしたがってリセット信号を発生するとともに、ノイズ検出結果を記憶装置に格納する回路システムの例を示す。この回路システムは、２つの入力端子Ａ，Ｂと、それぞれの入力端子に入力された信号を増幅するアンプ１９，１９と、増幅された信号がから短いパルスのノイズを検出するノイズ検出回路２０，２０と、ノイズ検出回路２０，２０のそれぞれを入力してＯＲ演算するＯＲゲート２１と、ＯＲゲート２１の出力に応じて内部リセット信号を出力するリセット回路３１と、リセット信号を増幅する増幅器３２と、増幅されたリセット信号から警告を表示する表示装置３３と、ノイズ検出回路２０，２０の検出結果を記憶する記憶装置３０とを有している。
【００４８】
図７で、「内部へ」として示されているのは、本回路システムの本体部分である内部回路への接続インターフェースを示している。この接続インターフェースへの信号と分岐した信号がノイズ検出回路２０，２０に入力されることになる。
【００４９】
ノイズ検出回路２０は、第２実施形態に示した電子回路（図５に示したもの）と同様の構成である。したがって、入力端子ＡまたはＢへの入力信号において、ＨＩ側パルス、ＬＯ側のパルスに関わらず所定のパルス幅より短いパルスをノイズとして検出する。
【００５０】
内部リセット回路３１は、短いパルスが検出されると、回路システムの本体部分をリセットする信号を生成する。これによって、回路システムの本体部分の動作が強制的にリセットされ、誤動作が抑止される。
【００５１】
記憶装置３０は、短いパルスが検出されるごとにその履歴を記録する。このおような履歴は、回路システムのメンテナンス、あるいは、入力端子Ａ，Ｂに接続される信号線路のノイズ特性の改善等に利用される。
【００５２】
第３実施形態では、それぞれのノイズ検出は独自にイネーブルできる様にイネーブル信号ＡとＢとで分けているが、同時にイネーブル状態にするのであれば、必ずしも信号を分ける必要はない。
【００５３】
また第３実施形態では、２つ入力にノイズ検出回路を設置してあるが、１つの入力だけに設けてもよいし、逆に３つ以上の複数の入力に設けてもよい。さらに、リセット回路を通して、内部リセット信号とリセット出力の両方を出力する構成としているが、どちらか一方でも構わない。またさらに、記憶装置とリセット回路の両方が設置されているが、必要に応じて、どちらか片方だけの設置でも構わない。
【００５４】
本発明のノイズ検出回路を使用することにより、高度の信頼性が必要な装置に組み込まれる電子回路の入力端子へのノイズ混入による誤動作を未然に防ぐことが可能となり、高信頼性化に寄与する。
【００５５】
また、ノイズ検出したことを記憶させることによって、所定の期間、例えば一日に何回ノイズが混入したかの統計調査や、あるいは装置の誤動作が発生したときの原因調査の究明にも役立つ。
【図面の簡単な説明】
【００５６】
【図１】従来技術に係る電子回路の構成図である。
【図２】従来技術に係る電子回路のタイミングチャートである。
【図３】本発明の第１実施形態に係る電子回路の構成図である。
【図４】第１実施形態でのタイミングチャートである。
【図５】本発明の第２実施形態に係る電子回路の構成図である。
【図６】第２実施形態でのタイミングチャートである。
【図７】本発明の第３実施形態に係る電子回路の構成図である。
【符号の説明】
【００５７】
１、８ ＮＡＮＤゲート
２ 立ち下がりエッジ検出回路
２Ａ 立ち上がりエッジ検出回路
３、３Ａ アナログタイマ
４、４Ａ ＳＲラッチ
５、６、７、９、１４ インバータ
１０ ＰＭＯＳトランジスタ
１１ ＮＭＯＳトランジスタ
１２ コンデンサ
１３ シュミット回路
１５、１６ ＯＲゲート
【技術分野】
【０００１】
本発明は、パルス幅が所定の期間より短い短時間信号の検出技術に関する。
【背景技術】
【０００２】
電子回路で制御される機器の中には、強いノイズにさらされるものが少なくない。例えば、自動車に搭載される車載機器は、エンジンから発生する強いノイズを受ける。また、車載機器は、車外のノイズ、例えば、自然現象である雷によるノイズ、あるいは、静電気によるノイズを受ける。
【０００３】
しかし、車載機器に含まれる電子回路がノイズで誤動作することは許されない。従来、様々な原因で発生するノイズを遮断するため、車載機器あるいは車載機器に含まれる電子回路を搭載した基板には、各種のノイズ対策が施されてきた。しかしながら、ノイズの遮断は、半永久的な課題であり、常に耐ノイズ性の向上が要求されている。
【０００４】
図１に、従来のノイズ対策が施された回路例を示す。この回路では、入力端子にノイズが混入した場合、ノイズフィルタによって、パルス幅の短いパルスを除去し、ノイズを内部回路へ伝達しないようにしていた。この例では、増幅器の出力とアースに接続されたコンデンサとで構成した一般的なローパスフィルタによって高周波ノイズを除去する。
【０００５】
図２に、図１の回路に信号が入力されたときのタイミングチャートを示す。図２では、信号は、ＨＩレベル（電源電位）とＬＯレベル（アース電位）の２つを含む２値化された信号を想定している。また、２つの信号のうち、上段は、入力端子に入力された信号を示し、下段の内部信号は、ノイズフィルタを通過して内部回路に伝達される信号を示す。
【０００６】
図２において、入力信号中のノイズＡは、比較的パルス幅の短いＨＩレベルのパルスである。また、ノイズＢは、比較的パルス幅の短いＬＯレベルのパルスである。ここで、「比較的パルス幅の短い」とは、図１のローパスフィルタで遮断可能な範囲のパルス幅という意味である。内部信号に示されているように、このようなローパスフィルタを組み合わせたノイズフィルタであっても、単一の比較的パルス幅の短いノイズＡおよびＢを遮断することができる。
【０００７】
しかし、ノイズＣで示されるように、比較的パルス幅の短いノイズであっても、それらが多数個繰り返して断続的に入力された場合には、ノイズフィルタによるノイズ除去後の内部信号が確定しない不定値となる場合があった。このように、ノイズを含まない本来の信号がＨＩレベルなのか、ＬＯレベルなのか確定できない場合には、回路技術による対策は困難となっていた。
【特許文献１】特開平９−１３０６４２号公報
【特許文献２】特開平１０−１６１８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように、単にフィルタ回路を用いただけでは、完全にノイズを遮断できない場合が存在する。しかし、そのようなノイズの存在を検知できれば、さらに有効な対策を施すことが可能となる。
【０００９】
本発明の目的は、回路技術による対策が困難であるようなノイズが入力された場合に備えて、そのようなノイズの存在を検知することができる技術を提供することである。
【課題を解決するための手段】
【００１０】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、信号のレベルが第１レベルと第２レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、前記第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、前記第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマと、前記第１レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、前記第１レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第１生成手段と、を備える。
【００１１】
本発明によれば、第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマによって第１レベルの信号の継続期間を測定する。そして、その継続期間が所定時間未満のときに、その旨が報知される。したがって、継続期間が所定時間未満の信号が入力されたことを認識することができる。
【００１２】
ここで、前記タイマは、容量素子と、前記第１レベルの信号が入力されたときに、第１の時定数にて前記キャパシタに所定量の電荷を充電する充電回路と、前記継続期間中に、第１の時定数よりも長い第２の時定数にて前記キャパシタの電荷を放電する放電回路と、を有するようにすればよい。第２の時定数を調整することによって、所定時間を調整し、どの程度の継続期間の信号を検出すべきか制御できる。
【００１３】
その場合、前記判定手段は、前記容量素子に残存する電荷量が所定値を超えるか否かに応じて、前記第１レベルの信号の継続期間が所定時間未満であるか否かを判定することになる。
【００１４】
前記第１生成手段は、前記入力された信号を第１レベルと第２レベルとの間で反転した信号と、前記入力された信号を所定時間遅延させた信号とがともに第１レベルの信号であり、かつ、前記入力された信号のレベルが第１レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときに、前記報知信号を生成するようにすればよい。
【００１５】
この構成によれば、入力された信号の第１レベルの継続期間が短いと、継続期間後に反転された信号は第１レベルとなる。また、入力された信号を所定時間遅延させた信号は、その遅延時間の間だけ第１レベルとなる。そして、この条件が成立した状態で、入力された信号のレベルが第１レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときは、第１レベルの継続期間が所定より短いことになる。すなわち、この構成によれば、精度よく短時間信号を検出できる。
【００１６】
さらに、前記入力された信号のレベルを第１レベルと第２レベルとの間で反転する反転手段と、前記第２レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第２生成手段と、をさらに備えてもよい。この構成によれば、第１レベルの短時間信号を検出するとともに、第２レベルの短時間信号を検出できる。
【発明の効果】
【００１７】
本発明によれば、電子回路に入力された信号中のノイズの存在を検知することができる。その結果、完全にノイズを遮断できない場合に対応した処理を実行することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る電子回路について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００１９】
《第１実施形態》
図３に、本発明の第１実施形態に係る電子回路を示す。この電子回路は、入力信号の通過を制御するＮＡＮＤゲート１と、立ち下がりエッジ検出部２と、立ち下がりエッジ検出部２によって検出された立ち下がりエッジに続くＬＯレベル信号の継続時間を計測するアナログタイマ３と、アナログタイマ３によって計測されたＬＯレベル信号の継続時間が所定値より短いときにリセットされるセットリセットラッチ（以下ＳＲラッチ４という）とを含む。
【００２０】
ここで、ＬＯレベル（本発明の第１レベルに相当）とは、論理回路の偽（０）の値に相当し、例えば、アース電位をいう。なお、ＨＩレベル（本発明の第２レベルに相当）とは、論理回路の真（１）の値に相当し、例えば、電源電位をいう。
【００２１】
立ち下がりエッジ検出部２は、３個のインバータ７を縦続接続した遅延回路７Ａと、この遅延回路７Ａを通した遅延信号と、遅延回路７Ａを通さない信号との積信号を反転して出力するＮＡＮＤゲート８と、遅延信号を出力する４段目のインバータ９とを有している。ここで、反転とは、ＨＩレベルとＬＯレベルの間で、信号値を逆にすることをいう。あるいは、反転とは、２値の論理回路で論理値を逆にすることをいう。
【００２２】
アナログタイマ３（本発明のタイマに相当）は、電源電位とアース電位と間で、電源電位にドレインを接続されたＰＭＯＳトランジスタ１０（本発明の充電回路に相当）と、ＰＭＯＳトランジスタ１０のソースにドレイン（またはソース）が接続され、アース電位にソース（またはドレイン）が接続されたＮＭＯＳトランジスタ１１（本発明の放電回路に相当）と、ＰＭＯＳトランジスタ１０のソースとＮＭＯＳトランジスタのドレインとに一方の端子（非接地側端子という）を接続され、他方の端子（接地側端子という）をアース電位に接続されたコンデンサ１２（本発明の容量素子に相当）とを有している。らに、コンデンサ１２の非接地側端子には、シュミット回路１３（本発明の判定手段に相当）が接続され、その信号レベルが判定される。
【００２３】
このように、アナログタイマ３は、ＰＭＯＳトランジスタ１０がオンになり、ＮＭＯＳトランジスタ１１がオフになると、電源電位から電荷が供給され、充電される。また、ＰＭＯＳトランジスタ１０がオフになり、ＮＭＯＳトランジスタ１１がオンになると、コンデンサ１２に充電されていた電荷がＮＭＯＳトランジスタ１１を通じて放電される。
【００２４】
ＰＭＯＳトランジスタ１０は、立ち下がりエッジ検出部２のＮＡＮＤゲート８がＬＯレベルの間オンとなり、コンデンサ１２を充電する。また、ＮＭＯＳトランジスタ１１は、遅延回路７Ａに接続されるインバータ９の出力がＨＩレベルの場合に、オンとなり、コンデンサ１２を放電する。
【００２５】
シュミット回路１３は、コンデンサ１２の非接地側端子の電位を所定のスレショールド電位とヒステリシスとで識別し、その検出したレベルを反転した信号を出力する。
【００２６】
立ち下がりエッジ検出部２には、入力側のＮＡＮＤゲート１によって、反転された入力信号が入力される。ＮＡＮＤゲート８には、反転された入力信号と、反転を元に戻され所定の遅延時間だけ遅延された入力信号が入力される。したがって、入力で示される入力端子の信号がＬＯレベルの信号であった場合に、ＮＡＮＤゲート８の出力は遅延回路７Ａの遅延時間の間だけＬＯ出力となり、ＰＭＯＳトランジスタ１０がオンとなる。その遅延時
間後、遅延回路７Ａ側に接続されているＮＡＮＤゲート８の入力がＬＯとなるので、ＮＡＮＤゲート８がＨＩレベルとなり、ＰＭＯＳトランジスタ１０がオフとなる。
【００２７】
そして、その後、入力信号がＬＯレベルの間、遅延回路７Ａを通じて、遅延された入力信号が、インバータ９で反転されてＮＭＯＳトランジスタ１１のゲートに供給され、ＮＭＯＳトランジスタ１１がオンとなる。したがって、入力信号の立ち下がりエッジで、遅延回路７Ａの遅延時間の間ＰＭＯＳトランジスタ１０によって充電された電荷が、入力信号がＬＯレベルの期間、放電されることになる。さらに、シュミット回路１３が、その放電の程度に応じて定まるコンデンサ１２の非接地側端子の電位を判定する。
【００２８】
図４に、この電子回路の動作を記述したタイミングチャートを示す。図４のそれぞれの信号には、左側端に、図３の回路上の位置との対応関係が示されている。ここで、ＥＮは、イネーブル信号であり、図３の端子ＥＮへの入力信号である。端子ＥＮに入力された信号は、インバータ６で反転され、ＮＡＮＤゲート１の一方の端子に入力される。また、図４で「入力」と示されている信号（以下、入力信号という）は、図３で入力と示されているＮＡＮＤゲート１の他方の端子へ入力される入力信号である。このようにして、端子ＥＮに入力された信号がＬＯレベルの間、入力信号は、ＮＡＮＤゲート１を通過し、立ち上がりエッジ検出回路２に入力される。
【００２９】
図４で、Ｎ９〜Ｎ１５で示される信号は、図３の回路中のそれぞれの位置（以下、ノードと呼ぶ）での信号レベルを示している。図３のノードＮ９の信号は、ＮＡＮＤゲート１によって反転された入力信号である。また、図３のノードＮ１０の信号は、３個のインバータ７が構成する遅延回路７ＡによってノードＮ９の信号を反転され、遅延した信号である。したがって、ノードＮ１０の信号は、反転のない入力信号そのものを３個のインバータ７によって遅延させた信号となる。
【００３０】
このため、入力信号として立ち下がりエッジから始まるＬＯ方向のパルスが入力されると（図４のＰ０）、Ｎ９には、立ち上がりエッジから始まるＨＩ方向のパルスが発生する。一方、Ｎ１０には、所定の遅延時間遅れて立ち下がりエッジから始まるＬＯ方向のパルスが発生する。その結果、Ｎ９およびＮ１０のそれぞれに入力端子が接続されてＮＡＮＤゲート８の出力であるノードＮ１１の信号は、その遅延時間の間だけ継続する短いＬＯレベル方向のパルスＰ１となる。
【００３１】
このように、立ち下がりエッジ検出回路２の出力Ｎ１１には、入力信号の立ち下がりごとに負パルスが発生する。そして、その負パルスによってＰＭＯＳトランジスタ１０がオンとなり、ノードＮ１３とアースとの間に設けたコンデンサ１２が充電されて、Ｎ１３はＨＩとなる。これをアナログタイマ３のセットと呼ぶ。ここでは、ＰＭＯＳトランジスタ１０の駆動力が充分に大きく、比較的短い時定数でコンデンサ１２が充電されるものとする。例えば、図４に示した信号では、コンデンサ１２の充電時には、ノードＮ１３は、ほぼ垂直に立ち上がっている。
【００３２】
その後、入力信号が”Ｌ”側パルス幅の期間、遅延回路７Ａで遅延された入力信号がＮＡＮＤゲート８の一方に入力されるので、ＮＡＮＤゲート８の出力は、ＨＩレベルとなり、ＰＭＯＳトランジスタ１０がオフする。このとき、ＮＮＯＳトランジスタ１１のゲートは、インバータ９によって反転された入力信号により、ＨＩレベルとなり、ＮＮＯＳトランジスタ１１は、オンになる。その結果、Ｎ１３に設けたコンデンサ１２の放電が行われる。これをアナログタイマ３の解除と呼ぶ。
【００３３】
図４に示すように、コンデンサ１２が放電されるときの時定数は、比較的長く設定されている。例えば、ＮＮＯＳトランジスタ１１のオン電流を小さくすればよい。このように
して、図４では、入力信号がＬＯ側パルスの間、コンデンサ１２の電荷が放電され、Ｎ１３の電位は、徐々に低下する。
【００３４】
このとき、入力のＬＯ側パルス幅が長ければ、Ｎ１３の電位はＬＯレベルの範囲まで低下する。さらに、Ｎ１３の電位を入力とするシュミット回路１３によって、シュミット回路１３の出力端子であるＮ１４はＨＩレベルに変わり、アナログタイマ３の解除は成功となる。
【００３５】
しかし、入力のＬＯパルス幅が短いとＮ１３はＬＯレベルに到達せず、Ｎ１４はＬＯレベルのままとなる。すなわち、図３のように、ノードＮ１５は、ノードＮ１４の信号、ノードＮ１２をインバータ１４で反転した信号、およびノードＮ９の信号のＯＲ信号が出力される。このうち、ノードＮ９の信号は、入力信号を反転した信号であり、入力信号がＬＯレベルからＨＩレベルに変化すると、ＨＩレベルからＬＯレベルに変化する。
【００３６】
また、インバータ１４の出力信号は、入力信号を遅延回路７Ａによって遅延させた信号であるので、入力信号がＬＯレベルからＨＩレベルに変化しても、所定の遅延の時間ＬＯレベルを維持する。したがって、この遅延時間の間、ＯＲゲート１５の３つの入力端子は、すべてＬＯレベルとなり、その遅延時間後、インバータ１４の出力がＨＩレベルとなる。したがって、ＯＲゲート１５は、この遅延時間の間だけＬＯレベルとなるパルスＰ２を出力する。
【００３７】
このようにしてＮ１５がパルスＰ２の間ＬＯレベルとなって、ＳＲラッチ４（本発明の第１生成手段に相当）をリセットする。すなわち、アナログタイマ３の解除に失敗したことになり、ＳＲラッチ１４の出力が反転し、短いＬＯ側のパルスが入力されたことが検出される。
【００３８】
どの程度のＬＯ側パルス幅以下をノイズとするかは、アナログタイマ３の時間設定で決まる。Ｎ１３に設けられたコンデンサ１２の容量値とディスチャージ用ＮＭＯＳトランジスタ１１のオン電流によって自由に設定可能である。例えばタイマ時間を５ｎＳに設定すれば、５ｎＳ以下のＬＯパルス幅以下の入力が入るとノイズとして検出されることになる。
【００３９】
以上述べたように、本実施形態の電子回路は、立ち下がりエッジ検出回路２が検出したＬＯレベル方向のパルスの立ち下がりエッジによって、アナログタイマ３のコンデンサ１２が充電され、そのＬＯレベル方向の信号が継続することによるコンデンサ１２の放電状態に応じて、入力されたＬＯレベル方向のパルスが所定の基準値より短いか否かを判定する。この場合の基準値は、コンデンサ１２の容量と、コンデンサ１２を放電するＮＭＯＳトランジスタのオン電流の電流値とで制御可能である。したがって、本電子回路は、所定の基準値よりパルス幅が短いパルスの検出回路、言い換えれば、そのようなノイズ検出回路として機能する。したがって、所定の基準値よりパルス幅が短いノイズが検出されたときに、電子回路と連係するシステムに対して、そのようなノイズ入力に応じた動作をさせることが可能となる。
【００４０】
《第２実施形態》
図５に本発明の実施例２として、Ｌ側の短パルスノイズ検出回路と、Ｈ側の短パルスノイズ検出回路の両方を備えた、両側ノイズ検出回路を示す。図５の回路で、下側の経路に構成されているＮＡＮＤゲート１，立ち下がりエッジ検出回路２，アナログタイマ３、ＳＲラッチ４、およびインバータ５を含む電子回路は、図３に示した電子回路と同一であり、ＬＯ側のノイズ検出回路として機能する。一方、図５において、上側の経路に構成されているＮＯＲゲート１１、立ち上がりエッジ検出回路２Ａ、アナログタイマ３Ａ、ＳＲ
ラッチ４Ａおよびインバータ５Ａは、図３で説明した場合とは逆方向のＨＩレベル方向のパルスで、パルスが所定の基準値より短いパルスを検出する（以下、この回路をＨＩ側のノイズ検出回路と呼ぶ）。
【００４１】
すなわち、立ち上がりエッジ検出回路２Ａは、回路への入力端にインバータ１２（本発明の反転手段に相当）を有している点以外は、立ち下がりエッジ検出回路２と同一の構成である。また、アナログタイマ３Ａは、アナログタイマ３と同一の構成である。さらに、ＳＲラッチ４Ａ（本発明の第２生成手段に相当）は、ＳＲラッチ４と同一の構成である。
【００４２】
この回路では、ＮＯＲゲート１１は、入力信号の通過を制御するイネーブル回路として機能する。すなわち、ＥＮがＨＩレベルの場合に、入力信号のＨＩレベル方向のパルスが、ＮＯＲゲート１１を通過し、立ち上がりエッジ検出回路２Ａのインバータ１２に入力され、反転されることになる。
【００４３】
インバータ１２を除く立ち上がりエッジ検出回路２Ａは、立ち下がりエッジ検出回路２と全く同様に機能するので、第１実施形態で述べた場合と同様にして、パルス幅が所定の基準値より短いか否かによって、ＳＲラッチ４Ａがリセットされることになる。
【００４４】
さらに、図５の電子回路では、ＯＲゲート１６により、それぞれの検出回路のラッチ出力をＯＲ演算して、両側ノイズ検出回路の出力としている。
【００４５】
図６に、実施例２でのタイミングチャートを示した。短いＨＩレベル方向のパルスが入力された時点で、ＨＩ側のノイズ検出回路の出力端子であるノードＮ８がＨＩレベルとなり、短いＬＯ方向のパルスが入力された時点で、ＬＯ側のノイズ検出の出力Ｎ１６がＨＩレベルとなる。ＯＲ出力は、どちらかが検出された時点でＨＩレベルとなるので、ＨＩ側パルス、ＬＯ側のパルスに関わらず短いパルスが検出されることになる。
【００４６】
以上述べたように、本実施形態の電子回路によれば、ＨＩ側パルス、ＬＯ側のパルスに関わらず短いパルスの入力を検出できる。その場合、どの程度のパルス幅までを短いパルスとするかは、第１実施形態と同様、コンデンサの容量とＮＭＯＳトランジスタのオン電流量とで簡易、自在に制御できる。
【００４７】
《第３実施形態》
図７に本発明の第３実施形態として、ノイズ検出結果にしたがってリセット信号を発生するとともに、ノイズ検出結果を記憶装置に格納する回路システムの例を示す。この回路システムは、２つの入力端子Ａ，Ｂと、それぞれの入力端子に入力された信号を増幅するアンプ１９，１９と、増幅された信号がから短いパルスのノイズを検出するノイズ検出回路２０，２０と、ノイズ検出回路２０，２０のそれぞれを入力してＯＲ演算するＯＲゲート２１と、ＯＲゲート２１の出力に応じて内部リセット信号を出力するリセット回路３１と、リセット信号を増幅する増幅器３２と、増幅されたリセット信号から警告を表示する表示装置３３と、ノイズ検出回路２０，２０の検出結果を記憶する記憶装置３０とを有している。
【００４８】
図７で、「内部へ」として示されているのは、本回路システムの本体部分である内部回路への接続インターフェースを示している。この接続インターフェースへの信号と分岐した信号がノイズ検出回路２０，２０に入力されることになる。
【００４９】
ノイズ検出回路２０は、第２実施形態に示した電子回路（図５に示したもの）と同様の構成である。したがって、入力端子ＡまたはＢへの入力信号において、ＨＩ側パルス、ＬＯ側のパルスに関わらず所定のパルス幅より短いパルスをノイズとして検出する。
【００５０】
内部リセット回路３１は、短いパルスが検出されると、回路システムの本体部分をリセットする信号を生成する。これによって、回路システムの本体部分の動作が強制的にリセットされ、誤動作が抑止される。
【００５１】
記憶装置３０は、短いパルスが検出されるごとにその履歴を記録する。このおような履歴は、回路システムのメンテナンス、あるいは、入力端子Ａ，Ｂに接続される信号線路のノイズ特性の改善等に利用される。
【００５２】
第３実施形態では、それぞれのノイズ検出は独自にイネーブルできる様にイネーブル信号ＡとＢとで分けているが、同時にイネーブル状態にするのであれば、必ずしも信号を分ける必要はない。
【００５３】
また第３実施形態では、２つ入力にノイズ検出回路を設置してあるが、１つの入力だけに設けてもよいし、逆に３つ以上の複数の入力に設けてもよい。さらに、リセット回路を通して、内部リセット信号とリセット出力の両方を出力する構成としているが、どちらか一方でも構わない。またさらに、記憶装置とリセット回路の両方が設置されているが、必要に応じて、どちらか片方だけの設置でも構わない。
【００５４】
本発明のノイズ検出回路を使用することにより、高度の信頼性が必要な装置に組み込まれる電子回路の入力端子へのノイズ混入による誤動作を未然に防ぐことが可能となり、高信頼性化に寄与する。
【００５５】
また、ノイズ検出したことを記憶させることによって、所定の期間、例えば一日に何回ノイズが混入したかの統計調査や、あるいは装置の誤動作が発生したときの原因調査の究明にも役立つ。
【図面の簡単な説明】
【００５６】
【図１】従来技術に係る電子回路の構成図である。
【図２】従来技術に係る電子回路のタイミングチャートである。
【図３】本発明の第１実施形態に係る電子回路の構成図である。
【図４】第１実施形態でのタイミングチャートである。
【図５】本発明の第２実施形態に係る電子回路の構成図である。
【図６】第２実施形態でのタイミングチャートである。
【図７】本発明の第３実施形態に係る電子回路の構成図である。
【符号の説明】
【００５７】
１、８ ＮＡＮＤゲート
２ 立ち下がりエッジ検出回路
２Ａ 立ち上がりエッジ検出回路
３、３Ａ アナログタイマ
４、４Ａ ＳＲラッチ
５、６、７、９、１４ インバータ
１０ ＰＭＯＳトランジスタ
１１ ＮＭＯＳトランジスタ
１２ コンデンサ
１３ シュミット回路
１５、１６ ＯＲゲート
【特許請求の範囲】
【請求項１】
信号のレベルが第１レベルと第２レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、
前記第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、前記第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマと、
前記第１レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第１レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第１生成手段と、を備える短時間信号検出回路。
【請求項２】
前記タイマは、
容量素子と、
前記第１レベルの信号が入力されたときに、第１の時定数にて前記キャパシタに所定量の電荷を充電する充電回路と、
前記継続期間中に、第１の時定数よりも長い第２の時定数にて前記キャパシタの電荷を放電する放電回路と、
を有する請求項１に記載の短時間信号検出回路。
【請求項３】
前記第１生成手段は、前記入力された信号を第１レベルと第２レベルとの間で反転した信号と、前記入力された信号を所定時間遅延させた信号とがともに第１レベルの信号であり、かつ、前記入力された信号のレベルが第１レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときに、前記報知信号を生成する請求項２に記載の短時間信号検出回路。
【請求項４】
前記入力された信号のレベルを第１レベルと第２レベルとの間で反転する反転手段と、
前記第２レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第２生成手段と、をさらに備える請求項１から３のいずれかに記載の短時間信号検出回路。
【請求項５】
信号のレベルが第１レベルと第２レベルとの間で変動する信号に対して、第１レベルで所定時間以上信号のレベルが継続しない短時間信号を検出する第１検出回路と、第２レベルで所定時間以上信号のレベルが継続しない短時間信号を検出する第２検出回路とを備える短時間信号検出回路であり、
前記第１検出回路は、
前記第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、前記第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマと、
前記第１レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第１レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第１生成手段と、を有し、
前記第２検出回路は、
第１レベルから前記第２レベルの方向に遷移する信号が入力されたときに起動され、前記第２レベルの信号が第１レベルの方向に遷移を開始するまでの第２レベルの信号の継続期間に計時を続行するタイマと、
前記第２レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第２レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第２生成手段と、を有する短時間信号検出回路。
【請求項１】
信号のレベルが第１レベルと第２レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、
前記第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、前記第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマと、
前記第１レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第１レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第１生成手段と、を備える短時間信号検出回路。
【請求項２】
前記タイマは、
容量素子と、
前記第１レベルの信号が入力されたときに、第１の時定数にて前記キャパシタに所定量の電荷を充電する充電回路と、
前記継続期間中に、第１の時定数よりも長い第２の時定数にて前記キャパシタの電荷を放電する放電回路と、
を有する請求項１に記載の短時間信号検出回路。
【請求項３】
前記第１生成手段は、前記入力された信号を第１レベルと第２レベルとの間で反転した信号と、前記入力された信号を所定時間遅延させた信号とがともに第１レベルの信号であり、かつ、前記入力された信号のレベルが第１レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときに、前記報知信号を生成する請求項２に記載の短時間信号検出回路。
【請求項４】
前記入力された信号のレベルを第１レベルと第２レベルとの間で反転する反転手段と、
前記第２レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第２生成手段と、をさらに備える請求項１から３のいずれかに記載の短時間信号検出回路。
【請求項５】
信号のレベルが第１レベルと第２レベルとの間で変動する信号に対して、第１レベルで所定時間以上信号のレベルが継続しない短時間信号を検出する第１検出回路と、第２レベルで所定時間以上信号のレベルが継続しない短時間信号を検出する第２検出回路とを備える短時間信号検出回路であり、
前記第１検出回路は、
前記第２レベルから第１レベルの方向に遷移する信号が入力されたときに起動され、前記第１レベルの信号が第２レベルの方向に遷移を開始するまでの第１レベルの信号の継続期間に計時を続行するタイマと、
前記第１レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第１レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第１生成手段と、を有し、
前記第２検出回路は、
第１レベルから前記第２レベルの方向に遷移する信号が入力されたときに起動され、前記第２レベルの信号が第１レベルの方向に遷移を開始するまでの第２レベルの信号の継続期間に計時を続行するタイマと、
前記第２レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第２レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第２生成手段と、を有する短時間信号検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−４７９９０（Ｐ２００８−４７９９０Ａ）
【公開日】平成２０年２月２８日（２００８．２．２８）
【国際特許分類】
【出願番号】特願２００６−２１９１２３（Ｐ２００６−２１９１２３）
【出願日】平成１８年８月１１日（２００６．８．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年２月２８日（２００８．２．２８）
【国際特許分類】
【出願日】平成１８年８月１１日（２００６．８．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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