素子基板及び該素子基板を使用した記録ヘッド、ヘッドカートリッジ、記録装置
【課題】高密度に電気熱変換素子が配列された長尺ヘッドにおいて、各電気熱変換素子の配列方向に対して垂直方向の素子基板の長さを増大させることがない記録ヘッド用素子基板の提供。
【解決手段】複数の電気熱変換素子と、前記複数の電気熱変換素子を駆動する複数のスイッチング素子とを有する記録ヘッド用の素子基板であって、隣接する前記電気熱変換素子に対して共用され、入力した駆動信号を昇圧する昇圧回路116と、昇圧回路116から出力された前記駆動信号を前記隣接する電気熱変換素子のいずれかに供給する選択回路とを有し、前記選択回路は、外部から入力される選択信号に従って前記駆動信号の供給先を切り替える。
【解決手段】複数の電気熱変換素子と、前記複数の電気熱変換素子を駆動する複数のスイッチング素子とを有する記録ヘッド用の素子基板であって、隣接する前記電気熱変換素子に対して共用され、入力した駆動信号を昇圧する昇圧回路116と、昇圧回路116から出力された前記駆動信号を前記隣接する電気熱変換素子のいずれかに供給する選択回路とを有し、前記選択回路は、外部から入力される選択信号に従って前記駆動信号の供給先を切り替える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、特に、インクジェット用の記録ヘッドに適した記録ヘッド用の素子基板及び該素子基板を使用した記録ヘッド、ヘッドカートリッジ、記録装置に関する。
【背景技術】
【0002】
一般に、インクジェット方式に従う記録装置に搭載される記録ヘッドの電気熱変換素子(ヒータ)とその駆動回路は、例えば、特許文献1に示されているように半導体プロセス技術を用いて同一基板上に形成されている。
【0003】
図3は、この種のインクジェット記録ヘッド用の半導体素子基板を模式的に示す図である。
【0004】
図3において、100はヒータ及び駆動回路を半導体プロセス技術により一体形成した素子基板である。101はドライバとヒータのアレイ(Driver&Heater Array)であり、ヒータ及びヒータに対応して設けられヒータに電流を流すか否かのスイッチングを行うスイッチング素子としてのドライバトランジスタを複数個配列する。102は、素子基板裏面よりインクを供給するためのインク供給口である。
【0005】
また、103はシフトレジスタ(S/R)であり、記録データを一時的に保持する。107はデコーダ(Decoder)であり、ドライバトランジスタとヒータのアレイ101中のヒータをブロック毎に駆動するための、ブロック選択信号を出力する。104は入力回路であり、シフトレジスタ103及びデコーダ107にデジタル信号を入力するためのバッファ回路を含む。110は入力端子であり、論理素子用電圧Vddを入力するVdd端子、クロック(CLK)信号を入力するためのCLK端子、記録データ(DATA)を入力するDATA端子等を含む。
【0006】
シフトレジスタやデコーダ等のデジタル回路はデジタル電源電圧(VDD電圧)で駆動されている。116は、VDD電圧の駆動信号等のデジタル信号を、VHT電圧のドライバトランジスタのゲートに与えるVHT電圧の信号に変換する昇圧回路である。VHT電圧はVDD電圧よりも高い電圧であり、130は、昇圧回路116に供給するVHT電圧をヒータ駆動電源電圧(VH)を降圧することで発生するVHT電圧発生回路である。また、119はブロック選択信号と記録データ信号の論理積を演算するヒータ選択回路としてのAND回路であり、場合によりバッファ等も含む。
【0007】
図5は、シフトレジスタ103に記録データ信号を送り、ヒータに電流を供給して駆動するまでの一連の動作を説明するためのタイミングチャートである。
【0008】
CLK端子に入力されたクロック信号のパルスに同期して記録データがDATA_A及びDATA_B端子に入力される。シフトレジスタ103は、入力された記録データを一時的に格納し、LT端子に入力されるラッチ信号によりラッチ回路が記録データを保持する。その後、所望のブロックに分割されたヒータ群を選択するためのブロック選択(Block Enable)信号と、ラッチ信号により保持された記録データによる信号(記録データ信号)との論理積が演算される。そして、この論理積が演算された信号が、電流駆動時間を直接決定するHE信号に同期して所望のヒータに電流が流れる。この一連の動作をブロック毎に繰り返して記録が行なわれる。
【0009】
図4(a)は、従来の記録素子における1つのヒータとこれに対応したドライバ部を持つ1セグメント分の等価回路図である。また、図4(b)は、記録データを一時的に格納するシフトレジスタとラッチ回路の1ビット分に相当する等価回路図である。
【0010】
ここで、AND回路201に入力されるブロック選択信号は、デコーダ107から供給され、ブロックに分割されたヒータ群をこのブロック単位で選択するための信号である。また、AND回路201に入力される記録データ信号は、シフトレジスタ103に入力された後に、ラッチ信号で保持された信号である。選択的に各ヒータを駆動させるため、これらブロック選択信号と記録データ信号とは、ヒータ選択回路としてのAND回路201によって論理積が演算される。
【0011】
205はヒータ駆動用電源となるVH電源ライン、206はヒータ、207はヒータ206に電流を流すためのスイッチング素子としてのドライバトランジスタである。202は、AND回路201からの出力を受けてバッファするためのインバータ回路である。203はインバータ回路202の電源となるVDD電源ラインである。204はドライバトランジスタ207のゲートに電圧を印加するための電源となるVHT電源ラインである。208は、VHT電源ラインから電圧が印加されるインバータ回路である。インバータ回路208は、インバータ回路202のバッファ出力を受けるバッファとなる。
【0012】
一般的にインバータ回路202、シフトレジスタ103等はデジタル回路であり、LowまたはHighのパルスにより動作が行なわれる。また、ヒータが駆動する期間を指定するヒート許可信号(HE)も同じくデジタル信号であり、外部との信号のやり取りはすべてLowまたはHighのロジックパルスにより行なわれる。これらのデジタル信号の電圧振幅は0V/5Vや0V/3.3Vのものが一般的であり、デジタル回路の電源電圧はVDDのみである。したがってAND回路201には前述したブロック選択信号と記録データ信号が電圧VDDのパルスとして入力され、さらに2段のインバータ回路202によって構成されたバッファを通って次段のインバータ回路208に入力される。
【0013】
一方、ドライバトランジスタ207としては、オンした状態での抵抗値、いわゆるオン抵抗が小さい程好ましい。これはヒータ以外で消費される電力を極力少なくすることで基板温度の上昇を防ぎ、安定した記録ヘッドの駆動を可能にするためである。ドライバトランジスタ207のオン抵抗が大きいと、この部分に電流が流れ電圧降下が大きくなる。このため、より高い電圧をヒータに印加しなければならず、無駄な電力が消費されることになる。
【0014】
ドライバトランジスタ207のオン抵抗を小さくするためには、このドライバトランジスタのゲートに印加する電圧を高くすることが必要である。このため、図4(a)に示す回路では、電圧VDDより高い電圧のパルスに変換する必要がある。そこで図4(a)に示す回路では、電圧VDDよりも高い電圧VHTの電源ライン204を備え、電圧VDDのパルスで入力されたブロック選択信号を、インバータ回路208を含むバッファ回路によって電圧VHTのパルスに変換する。そして、電圧VHTのパルスに変換した後、ドライバトランジスタ207のゲートに印加する。すなわち、外部との信号のやり取り及び内部デジタル回路での信号処理は、すべて電圧VDD(論理回路駆動用電圧)のパルスにより行う。そして、図4(a)に示す回路では、ドライバトランジスタ207のゲートを駆動する直前で電圧VHT(スイッチング素子駆動用電圧)のパルスに変換する振幅変換回路(昇圧回路)を各セグメントに付加する構成をとる。図3では、116が複数のセグメントの昇圧回路を表している。
【0015】
一般的に、記録ヘッドは高密度にセグメントを複数個配列する。例えば、600dpiの密度に各セグメントを配置する場合、1セグメントあたりの配列方向の幅は約42.3μmに限定される。このピッチの中に、図4(a)の各セグメントを駆動するための回路全てを収めようとした場合、各セグメントの配列方向とは垂直の方向の長さは、増大することになる。
【0016】
図9は、図4(a)の昇圧回路部分を具体的に構成した等価回路図である。これをみてもわかるように、昇圧回路部分(特にレベル変換部901)は、多くのトランジスタによって構成されるため、必要とする素子基板の面積は大きくなる。
【0017】
しかしながら、セグメント毎に付加される昇圧回路により各セグメントの長さが増大するため記録ヘッド用の素子基板のサイズの増大を招き、コストアップの要因となる。すなわち、上述のような基板の構成では、セグメント配列方向と直交する方向に素子基板が拡大し、素子基板の増大が顕著となる。また、セグメント毎に昇圧回路を付加する場合、例えば、セグメント数が256個の記録ヘッドでは、最低でも256個のインバータが必要となり、コストアップの要因となる。
【0018】
これを解決するために、特許文献2では各セグメントの配列方向に対して垂直方向の長さを増大させることなく、論理回路駆動用電圧から記録素子駆動用電圧に変換する回路構成を開示している。
【0019】
図10は特許文献2の構成を説明する図である。図3と同一符号のものは、同一のものを表すため、図3と特に異なるところがない限り説明を省略する。
【0020】
図10では、昇圧回路116は、デコーダ107の出力段、シフトレジスタ103の出力段にそれぞれ設けられる。
【0021】
図2(a)は、図4(a)とは別の、従来の記録素子におけるドライバと1つのヒータとこれに対応したドライバ部を持つ1セグメント分の等価回路図である。また、図2(b)は、図4(b)とは別の、記録データを一時的に格納するシフトレジスタとラッチ回路の1ビット分に相当する等価回路図である。
【0022】
図10の素子基板100は、図3及び図4(a)の素子基板100においてセグメント毎に付加されていた昇圧回路を、シフトレジスタ103及びデコーダ107の出力部に付加している。すなわち、デコーダ107からの出力信号(ブロック選択信号)とシフトレジスタ103からの出力信号(記録データ信号)との論理積をAND回路201で演算する前に、電圧を高くする構成をとる。このため、図2(a)に示すように、各セグメントには、VHT電圧まで昇圧されたパルスの信号が入力され、セグメント毎の昇圧回路が不要となるので、素子基板の面積を小さくすることができる。
【0023】
ここで、セグメント毎に論理積を演算するAND回路201には高い電圧がかかる構成になるため、このAND回路201を構成するトランジスタには高耐圧の素子が必要となる。従来、この部分には論理回路の駆動電圧に相当する低い電圧しかかからなかったため、低耐圧の素子で構成されていた。特許文献2に開示されている技術では、この部分を他の論理回路を構成するトランジスタよりも高耐圧化すること、具体的にはAND回路を構成するトランジスタを高耐圧素子とすることにより達成している。
【0024】
このような高耐圧のトランジスタ(MOSトランジスタ)を用いた場合、個々のトランジスタは低耐圧のトランジスタに比べ大型化してしまう。しかし、前述のように昇圧回路の数を減らすことができると共に、昇圧回路の配置場所についても、各セグメントから離れた位置に配置することができるので、素子基板100の大きさを小型化することができる。
【0025】
図2(b)は、シフトレジスタ103と昇圧回路116の構成を示す図である。図4(b)に示したシフトレジスタ103の回路構成に対して、出力段に昇圧回路(振幅変換回路)が付加されており、ここでパルスの電圧を電圧VDDから電圧VHTへと変換する。
【0026】
シフトレジスタ103およびデコーダ107の出力段数は全セグメントを時分割して駆動する際の分割数によって決定されるが、おおむね8〜32分割程度である。例えば、256個のセグメントを16分割する場合(各ブロックは16個のセグメントを有することになる)、必要な昇圧回路116の数は16個×2(シフトレジスタ側とデコーダ側)=32個となる。これはすべてのセグメントに昇圧回路116を付加した場合の256個に対して大幅な削減となる。このため、セグメント配列方向に対して垂直方向の素子基板100の長さを低減させることができる。また、シフトレジスタ103とデコーダ107に付加される昇圧回路116により、素子基板100は配列方向の長さが増加することになるが、これは垂直方向の長さ低減に対して微少な増加であり、トータルの素子基板100の面積は減少する。
【先行技術文献】
【特許文献】
【0027】
【特許文献1】米国特許6290334号公報
【特許文献2】特開2005−022408号公報
【発明の概要】
【発明が解決しようとする課題】
【0028】
インクジェット記録装置は、更に高速な印刷を要求されているため、記録ヘッドの吐出口数は増大し、吐出口の密度は高くなってきている。また、インクの色数も増えてインク供給口及び吐出口列も増大し、素子基板の面積が大きくなってきている。
【0029】
図12は、セグメントの密度が1200dpiの素子基板において、隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。素子基板には、インク供給口102に近い側から中吐出量(2.5pl)用のヒータ206a、小吐出量(1pl)用のヒータ206bが1200dpiピッチで配置されている。ヒータ上には吐出口を模式的に示してある。これらのヒータは、不図示の配線によってドライバトランジスタ207a、207bに夫々接続されている。
【0030】
ドライバトランジスタ207a、207bよりインク供給口から遠い位置には、夫々対応する昇圧回路116a、116bが配置されている。1200dpiピッチでは、1セグメントあたりの配列方向の幅は、約21μmしかないため、昇圧回路をセグメントの配列方向に2個並べることができず、セグメントの配列方向と垂直方向に2個並べている。昇圧回路は、面積が大きいため素子基板の幅が増大している。
【0031】
一方、上記特許文献2の構成によれば、一般的には、素子基板の面積を小さくすることができるが、近年要求されているような長尺高精細ヘッドではいくつかの問題が発生するようになった。特許文献2を説明する図10では、昇圧回路116から出力された高電圧のパルス信号の配線は、素子基板の一方長手方向の端部から他方の端部まで長い距離を配線されている。このため、放射ノイズの発生に対する設計的な配慮が必要である。具体的には、配線間のスペースを大きく取ったり、配線間にGNDを通したりする必要がある。
【0032】
近年は、1200dpiで512の吐出口を配置したり、あるいは2400dpiで1024の吐出口を配置するなど、高密度に多数セグメントを配置することが要求される。このようにセグメント数が多くなるとデータ信号の配線やブロック選択信号の配線の数が多くなるため、上記放射ノイズ対策によるチップ幅増大の割合も大きくなって、昇圧回路を減らしたシュリンク効果を低減してしまう可能性が出てきた。その状態を図13に示す。
【0033】
図13は、隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。素子基板には、インク供給口102に近い側から中吐出量(2.5pl)用のヒータ206a、小吐出量(1pl)用のヒータ206bが1200dpiのピッチで配置されている。ヒータ上には吐出口を模式的に示してある。これらヒータは、不図示の配線によってドライバトランジスタ207a、207bに接続されている。その後ろには高電圧信号で動作するAND回路119があり、118は記録データ信号とブロック選択信号の配線である。配線118は、上述のように高電圧のパルス信号が入るため、高電圧信号の配線の間隔を離すと共に点線で表すような位置にGND配線を間に通している。これによって配線118の占める領域は増大して、昇圧回路をトランジスタの近傍からなくして幅を小さくした効果を相殺している。
【0034】
本発明は上記の課題に鑑みてなされたものであり、長尺高密度ヘッドにおいても各セグメントの配列方向に対して垂直方向の長さを増大させることのない、低コストの記録ヘッド用の素子基板を提供することを目的としている。
【課題を解決するための手段】
【0035】
上記の目的を達成させるための本発明は、記録ヘッド用の素子基板であって、インクを吐出するための熱エネルギーを発生する複数の電気熱変換素子と、当該複数の電気熱変換素子のそれぞれに対応して設けられ通電するタイミングを制御する複数のスイッチ素子と、からなる素子組と、
前記素子組に対応して設けられ、スイッチ素子を駆動するための駆動信号を出力する駆動回路と、
前記駆動回路から出力された前記駆動信号を昇圧する昇圧回路と、
選択信号に基づいて、前記素子組の前記複数のスイッチ素子のうち、前記昇圧回路で昇圧された駆動信号を入力するスイッチ素子を選択する選択回路と、
を有することを特徴とする。
【0036】
また、上記の目的を達成させるための別の本発明は、前記素子基板を有することを特徴とする記録ヘッド、ヘッドカートリッジ、記録装置である。
【発明の効果】
【0037】
本発明の構成を取ることによって、長尺高密度ヘッドにおいても各セグメントの配列方向に対して垂直方向の長さを増大させることのない、低コストの記録ヘッド用の素子基板を提供することができる。
【図面の簡単な説明】
【0038】
【図1】実施例1におけるインクジェット記録ヘッド用の素子基板である。
【図2】従来の記録素子におけるドライバとヒータ部分の1セグメント分の等価回路図とシフトレジスタとラッチ回路の1ビット分に相当する等価回路図である。
【図3】従来のインクジェット記録ヘッド用の素子基板を模式的に示す図である。
【図4】従来の記録素子におけるドライバとヒータ部分の1セグメント分の等価回路図とシフトレジスタとラッチ回路の1ビット分に相当する等価回路図である。
【図5】シフトレジスタに記録情報を送りヒータに電流を供給して駆動するまでの一連の動作を説明するためのタイミングチャートである。
【図6】本発明の代表的な実施例であるインクジェット記録装置の構成の概要を示す外観斜視図である。
【図7】本発明の代表的な実施例であるインクジェット記録装置の制御回路の構成を示すブロック図である。
【図8】本発明の代表的な実施例であるインクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジの構成を示す外観斜視図である。
【図9】従来の昇圧回路部分を具体的に構成した等価回路図である。
【図10】従来のインクジェット記録ヘッド用の素子基板である。
【図11】図1における隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図12】従来の素子基板における隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図13】従来の素子基板における隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図14】図1における隣り合う2のセグメントについての回路を表す図である。
【図15】実施例2におけるインクジェット記録ヘッド用の素子基板である。
【発明を実施するための形態】
【0039】
次に、本発明の実施例について図面を参照して説明する。
【0040】
なお、この明細書において、「記録」とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。
【0041】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【0042】
さらに、「インク」とは、上記「記録」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固または不溶化させることが挙げられる。
【0043】
なお、説明に用いる「素子基板」とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた基体を示すものである。
【0044】
「素子基板上」とは、単に素子基板の表面上を指し示すだけでなく、素子基板の表面上、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子基板上に一体的に形成、製造することを示すものである。
【0045】
〔インクジェット記録装置〕
図6は、本発明の代表的な実施例であるインクジェット記録装置(IJRA)の構成の概要を示す外観斜視図である。
【0046】
図6において、キャリッジHCは、駆動モータ5013の正回転及び逆回転に連動して駆動力伝達ギア5009、5010、5011を介して回転するリードスクリュー5005の螺旋溝5004に対して係合する。また、キャリッジHCは、ピン(不図示)を有し、ガイドレール5003に支持されて矢印a、矢印b方向を往復移動する。キャリッジHCには、記録ヘッドIJHとインクを内包したインクタンクITとを内蔵した一体型インクジェットカートリッジIJCが搭載されている。5002は紙押え板であり、キャリッジHCの移動方向に亙って記録媒体Pをプラテン5000に対して押圧する。5007、5008はフォトカプラであり、モータ5013の回転方向切り換え等を行うために、キャリッジのレバー5006の存在を確認して、キャリッジHCがホームポジションにあるかどうかを検知する。5016は記録ヘッドIJHの前面をキャップするキャップ部材5022を支持する部材であり、5015はこのキャップ内を吸引する吸引器でありキャップ内開口5023を介して記録ヘッドの吸引回復を行う。
【0047】
5017はクリーニングブレードであり、5019はこのブレードを前後方向に移動可能にする部材であり、本体支持板5018にこれらが支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることは言うまでもない。又、5021は、吸引回復の吸引を開始するためのレバーであり、キャリッジと係合するカム5020の移動に伴って移動し、駆動モータからの駆動力がクラッチ切り換え等の公知の伝達機構で移動制御される。
【0048】
これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側の領域に来た時にリードスクリュー5005の作用によってそれらの対応位置で所望の処理が行えるように構成されている。しかし、周知のタイミングで所望の動作を行うようにすれば、本例にはいずれも適用できる。
【0049】
〔インクジェット記録装置の制御構成〕
次に、上述した装置の記録制御を実行するための制御構成について説明する。
【0050】
図7はプリンタIJRAの制御回路の構成を示すブロック図である。
【0051】
図7において、1700は記録信号をホストコンピュータなどから入力するインタフェース、1701はMPU、1702はMPU1701が実行する制御プログラムを格納するROMである。また、1703は各種データ(上記記録信号や記録ヘッドIJHに供給される記録データ等)を保存しておくDRAMである。1704は記録ヘッドIJHに対する記録データの供給制御を行うゲートアレイ(G.A.)であり、インタフェース1700、MPU1701、RAM1703間のデータ転送制御も行う。1710は記録ヘッドを搬送するためのキャリアモータ、1709は記録媒体搬送のための搬送モータである。1706は、搬送モータ1709を駆動するためのモータドライバ、1707は、キャリアモータ1710を駆動するためのモータドライバである。また、IJHは記録ヘッド、100は記録ヘッド用の素子基板である。
【0052】
上記制御構成の動作を説明すると、インタフェース1700に記録信号が入力されるとゲートアレイ1704とMPU1701との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ1706、モータドライバ1707が駆動されると共に、記録データに従って、記録ヘッドIJH及びその素子基板100が駆動され、記録が行われる。
【0053】
〔ヘッドカートリッジ〕
図8は、インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジIJCの構成を示す外観斜視図である。図8において、点線KはインクタンクITと記録ヘッドIJHの境界線である。ヘッドカートリッジIJCにはこれがキャリッジ2に搭載されたときには、キャリッジ2側から供給される電気信号を受け取るための電極(不図示)が設けられている。そして、この電気信号によって、前述のように記録ヘッドIJHが駆動されてインクが吐出される。
【0054】
なお、図8において、500は吐出口列である。
【0055】
〔実施例1〕
以下に、実施例1を説明することにより、本発明に至る検討結果と発明の効果を詳しく解説する。
【0056】
インクジェット用の記録ヘッドにおいては、インク滴を吐出して空気中を飛翔させて着弾させる流体的な挙動を考慮した上で、素子基板の駆動方法の決定や回路の設計が行われる。発明者らはまず、適切な素子基板の面積と高速記録と高精細な画像の記録を両立させるための基礎検討として、1200dpiの密度でセグメントが配置された記録ヘッドを用いて、素子基板の駆動方法とインク滴の着弾精度との関係について検討を行った。
【0057】
検討に用いたヘッドはインク供給口を挟んで片側に1200dpiピッチで吐出量1plの吐出口が配置されており、もう片側も同様の吐出口が2400dpiピッチ分ずらして配置されている。すなわち両側合わせて2400dpiピッチで吐出量1plの吐出口が並んでいる。
【0058】
高密度に配置された吐出口を有する記録ヘッドから吐出されるインク滴は、単位時間あたりの吐出発数が一定の値を超えると、インク滴自らが引起す気流によって、特に吐出口列端部で記録媒体への着弾位置がずれてしまうことが分かっている。
【0059】
これは吐出口の密度が600dpi程度の記録ヘッドを用いて記録した場合から目立ち始めて、1200dpiを超える記録ヘッドを用いて記録した場合、更に顕著に表れるようになる。特に写真画像をシリアルプリンタで記録する場合、数μmの着弾位置ずれであっても画像品位に与える影響が大きいため、同時に吐出する吐出口数を一定以上に増やすことができないことが分かった。すなわち、同じ吐出量の吐出口を高密度に配列しても、吐出発数を低減させるために間引いて記録しなければならず、記録パス数を増やさなければならない。このため、高密度に吐出口を配置しても高速記録ができない。
【0060】
そこで、気流による着弾位置ずれを起こさないようにトータルの吐出発数を低減させ、高速記録を可能にするためには、吐出口の配列密度は同じにして、小吐出量(例えば1pl)と中吐出量(例えば2.5pl)の吐出口を交互に配置すればよい。高い濃度の記録画像を形成する場合は、中吐出量の吐出口を用いることで小吐出量の吐出口のみを用いるよりもトータルの吐出発数を減らすことができるため、パス数を減らして高速で記録することができる。
【0061】
上記のようにインク滴の流体的挙動を考慮して、吐出口を配置し、間引いて記録を行うことで、長尺で高密度に吐出口が配置された記録ヘッドでも、特許文献2に示される回路構成による課題を回避しつつ、素子基板の面積削減効果を最大限発揮できる。
【0062】
ここでは気流対策の目的を前提として説明したが、これに限らず隣接した複数のヒータが異なったタイミングで駆動される構成の場合に本発明は適用可能である。
【0063】
以下、本実施例におけるインクジェット記録ヘッド用の素子基板を図1(a)及び図1(b)に示す。
【0064】
なお、図3または図10と同一符号のものは、同一のものを表すため、図3または図10と特に異なるところがない限り説明を省略する。
【0065】
図1(a)において、115は、後述する選択信号(SEL)をドライバトランジスタ駆動電圧(VHT)まで昇圧させる選択信号昇圧回路である。これは、駆動信号を供給するスイッチング素子を選択することで駆動すべきヒータを選択する選択回路117へ接続されている。
【0066】
図1(b)は図1(a)のA−A断面を示す図である。インク供給口102が素子基板を貫通して開けられている。図1(b)では感光性樹脂140を用いて素子基板上に吐出口141を形成している様子を表している。
【0067】
図11は、図1(a)において隣接する2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。図14は、図1(a)において、インク供給口の長さ方向に隣り合う2のセグメントについての回路を表す図である。
【0068】
図11及び対応する図14を参照しながら説明する。素子基板にはインク供給口102に近い側から中吐出量(2.5pl)用のヒータ206a、小吐出量(1pl)用のヒータ206bが1200dpiピッチで配置されている。図11のヒータ上には吐出口を模式的に示してある。これらヒータは、スイッチング素子であるドライバトランジスタ207a、207bに対して不図示の配線によって接続されている。ドライバトランジスタ207a、207bと昇圧回路116の間にはドライバトランジスタ207aと207bのいずれを駆動するかを選択するための選択回路117が設けられている。
【0069】
118は、デジタル回路の電源電圧の信号であるブロック選択信号及び記録データ信号の配線であり、図1(a)に示すようにインク供給口102の長さ方向に沿う方向に配されている。なお、ブロック選択信号は、複数の電気熱変換素子を複数のブロックに分割し、該ブロックそれぞれを選択して時分割駆動するための信号であり、時分割選択回路であるデコーダ107において発生し、ここから出力される。119はブロック選択信号と記録データ信号の論理積を演算するヒータ選択回路(電気熱変換素子選択回路)としてのAND回路である。なおヒータ選択回路としては、ブロック選択信号と記録データとによってヒータを選択駆動できる回路であればよくAND回路以外の構成で駆動できるように構成しても良い。116は、119から出力された駆動信号をドライバトランジスタ駆動電圧(VHT)まで昇圧させる昇圧回路であり、同時に駆動されないヒータを組とした単位に1つずつ設けられている(本実施例では2つのヒータを1組としている)。
【0070】
小吐出量を達成するヒータ206bと中吐出量を達成するヒータ206aのいずれを選択するかの選択信号SELは、素子基板外部から入力される。その後、吐出口列から離れた接続パッド近傍の選択信号昇圧回路115によってデジタル回路の電源電圧レベルからドライバトランジスタ駆動電圧レベルに変換される。選択信号昇圧回路115からは、SELとこれを論理反転したSELBの2本の配線によって各吐出口近傍にある昇圧回路116に接続されている選択回路117に選択信号が配線される。
【0071】
ヒータ206aを駆動する場合について説明する。
【0072】
まず206a、206bに対応する記録データ信号とブロック選択信号に1(High)が入力される。そして素子基板外部から選択信号SELに1(High)が入力されると、選択信号昇圧回路115によってドライバトランジスタ駆動電圧(VHT)まで昇圧される。その後、SEL=1と論理反転したSELB=0がインク供給口102の長さ方向に沿う方向に配された1列全ての選択回路117へ共通して入力される。選択信号昇圧回路115からの信号は複数列に対応した選択回路に共通に入力されるように構成しても良い。
【0073】
図14に示す選択回路117はNOR回路で構成されている。206a−207aに対応するNOR回路の一方の入力端子120にはブロック選択信号及び記録データ信号が1(High)の場合は0(Low)が入力される。もう一方の入力端子121にはSEL信号が1(High)の場合はSELB=0(Low)が入力される。NOR回路は全ての入力端子に0が入力された時のみ1を出力するのでこの場合ドライバトランジスタ207aは駆動されてヒータ206aに電流が流れる。
【0074】
一方206b−207bに対応するNOR回路にはSEL=1が入力されるのでNOR回路の出力は0となり、ドライバトランジスタ207bは駆動されない。
【0075】
ヒータ206bを駆動する場合は、素子基板外部からのSEL信号に0が入力される。この場合は206b−207bに対応するNOR回路の入力端子123にはSEL=0が入力されるため、NOR回路の出力は1となりドライバトランジスタ207bが駆動されてヒータ206bに電流が流れる。
【0076】
一方206a−207aに対応するNOR回路にはSELB=1が入力されるのでNOR回路の出力は0となり、ドライバトランジスタ207aは駆動されない。
【0077】
つまり、本実施例ではドライバトランジスタ207aと207bは同時に駆動されることはなく排他的に駆動される構成となっている。このため、隣接するドライバトランジスタ207aと207bで昇圧回路116を共用できるようにしている。
【0078】
これによって各ヒータ206a、206bに対応してそれぞれ必要だった昇圧回路116を本実施例においては半分の数に減らすことができるため、素子基板の面積を小さくすることができる。
【0079】
また、高電圧信号で長い距離配線が這いまわされる選択信号の配線に関しては配線間のスペースを大きく取ったり、配線間にGNDを通したりする必要がある。しかし、高電圧のまま這いまわされるのは選択信号SELとSELBの配線のみである。このため、本数の多いブロック選択信号や記録データ信号の配線118は、従来通り低電圧(デジタル回路の電源電圧)なので、配線ルールも従来通り最小配線ルールを用いることができ、素子基板面積を無駄に増大させることがない。
【0080】
〔実施例2〕
本実施例におけるインクジェット記録ヘッド用の素子基板を図15に示す。
【0081】
実施例1は、素子基板にインク供給口を設けてインク供給し、ヒータ面に対して垂直方向(ヒータ面に対向する側)にインク滴を吐出するタイプの記録ヘッドに適用した例であった。図15に示す本実施例は、素子基板の両側エッジからインクを供給してヒータ面に対して垂直方向にインク滴を吐出するタイプの記録ヘッドに適用した例である。
【0082】
図15Bは図15AのA−A断面を示す図である。インク供給口102が素子基板を貫通して開けられている。図15Bでは感光性樹脂140を用いて素子基板上に吐出口141を形成している様子を表している。
【0083】
本実施例も実施例1と同様に、昇圧回路116を共有する小吐出量用のヒータと中吐出量用のヒータとが交互に配置されており、これらが排他的に駆動される。
【0084】
この例においても実施例1と同様に昇圧回路の数を減らすことができるため、素子基板の面積の減少に効果的であることは明白である。
【0085】
なお、実施例1及び実施例2では、異なる吐出量の吐出口を排他的に駆動する例を挙げたが、同一の吐出量の吐出口を排他的に駆動する場合に本発明の構成を適用しても素子基板の面積を小さくするのに有効である。
【符号の説明】
【0086】
116 昇圧回路
117 ヒータ選択回路
206 ヒータ
207 ドライバトランジスタ
【技術分野】
【0001】
本発明は、特に、インクジェット用の記録ヘッドに適した記録ヘッド用の素子基板及び該素子基板を使用した記録ヘッド、ヘッドカートリッジ、記録装置に関する。
【背景技術】
【0002】
一般に、インクジェット方式に従う記録装置に搭載される記録ヘッドの電気熱変換素子(ヒータ)とその駆動回路は、例えば、特許文献1に示されているように半導体プロセス技術を用いて同一基板上に形成されている。
【0003】
図3は、この種のインクジェット記録ヘッド用の半導体素子基板を模式的に示す図である。
【0004】
図3において、100はヒータ及び駆動回路を半導体プロセス技術により一体形成した素子基板である。101はドライバとヒータのアレイ(Driver&Heater Array)であり、ヒータ及びヒータに対応して設けられヒータに電流を流すか否かのスイッチングを行うスイッチング素子としてのドライバトランジスタを複数個配列する。102は、素子基板裏面よりインクを供給するためのインク供給口である。
【0005】
また、103はシフトレジスタ(S/R)であり、記録データを一時的に保持する。107はデコーダ(Decoder)であり、ドライバトランジスタとヒータのアレイ101中のヒータをブロック毎に駆動するための、ブロック選択信号を出力する。104は入力回路であり、シフトレジスタ103及びデコーダ107にデジタル信号を入力するためのバッファ回路を含む。110は入力端子であり、論理素子用電圧Vddを入力するVdd端子、クロック(CLK)信号を入力するためのCLK端子、記録データ(DATA)を入力するDATA端子等を含む。
【0006】
シフトレジスタやデコーダ等のデジタル回路はデジタル電源電圧(VDD電圧)で駆動されている。116は、VDD電圧の駆動信号等のデジタル信号を、VHT電圧のドライバトランジスタのゲートに与えるVHT電圧の信号に変換する昇圧回路である。VHT電圧はVDD電圧よりも高い電圧であり、130は、昇圧回路116に供給するVHT電圧をヒータ駆動電源電圧(VH)を降圧することで発生するVHT電圧発生回路である。また、119はブロック選択信号と記録データ信号の論理積を演算するヒータ選択回路としてのAND回路であり、場合によりバッファ等も含む。
【0007】
図5は、シフトレジスタ103に記録データ信号を送り、ヒータに電流を供給して駆動するまでの一連の動作を説明するためのタイミングチャートである。
【0008】
CLK端子に入力されたクロック信号のパルスに同期して記録データがDATA_A及びDATA_B端子に入力される。シフトレジスタ103は、入力された記録データを一時的に格納し、LT端子に入力されるラッチ信号によりラッチ回路が記録データを保持する。その後、所望のブロックに分割されたヒータ群を選択するためのブロック選択(Block Enable)信号と、ラッチ信号により保持された記録データによる信号(記録データ信号)との論理積が演算される。そして、この論理積が演算された信号が、電流駆動時間を直接決定するHE信号に同期して所望のヒータに電流が流れる。この一連の動作をブロック毎に繰り返して記録が行なわれる。
【0009】
図4(a)は、従来の記録素子における1つのヒータとこれに対応したドライバ部を持つ1セグメント分の等価回路図である。また、図4(b)は、記録データを一時的に格納するシフトレジスタとラッチ回路の1ビット分に相当する等価回路図である。
【0010】
ここで、AND回路201に入力されるブロック選択信号は、デコーダ107から供給され、ブロックに分割されたヒータ群をこのブロック単位で選択するための信号である。また、AND回路201に入力される記録データ信号は、シフトレジスタ103に入力された後に、ラッチ信号で保持された信号である。選択的に各ヒータを駆動させるため、これらブロック選択信号と記録データ信号とは、ヒータ選択回路としてのAND回路201によって論理積が演算される。
【0011】
205はヒータ駆動用電源となるVH電源ライン、206はヒータ、207はヒータ206に電流を流すためのスイッチング素子としてのドライバトランジスタである。202は、AND回路201からの出力を受けてバッファするためのインバータ回路である。203はインバータ回路202の電源となるVDD電源ラインである。204はドライバトランジスタ207のゲートに電圧を印加するための電源となるVHT電源ラインである。208は、VHT電源ラインから電圧が印加されるインバータ回路である。インバータ回路208は、インバータ回路202のバッファ出力を受けるバッファとなる。
【0012】
一般的にインバータ回路202、シフトレジスタ103等はデジタル回路であり、LowまたはHighのパルスにより動作が行なわれる。また、ヒータが駆動する期間を指定するヒート許可信号(HE)も同じくデジタル信号であり、外部との信号のやり取りはすべてLowまたはHighのロジックパルスにより行なわれる。これらのデジタル信号の電圧振幅は0V/5Vや0V/3.3Vのものが一般的であり、デジタル回路の電源電圧はVDDのみである。したがってAND回路201には前述したブロック選択信号と記録データ信号が電圧VDDのパルスとして入力され、さらに2段のインバータ回路202によって構成されたバッファを通って次段のインバータ回路208に入力される。
【0013】
一方、ドライバトランジスタ207としては、オンした状態での抵抗値、いわゆるオン抵抗が小さい程好ましい。これはヒータ以外で消費される電力を極力少なくすることで基板温度の上昇を防ぎ、安定した記録ヘッドの駆動を可能にするためである。ドライバトランジスタ207のオン抵抗が大きいと、この部分に電流が流れ電圧降下が大きくなる。このため、より高い電圧をヒータに印加しなければならず、無駄な電力が消費されることになる。
【0014】
ドライバトランジスタ207のオン抵抗を小さくするためには、このドライバトランジスタのゲートに印加する電圧を高くすることが必要である。このため、図4(a)に示す回路では、電圧VDDより高い電圧のパルスに変換する必要がある。そこで図4(a)に示す回路では、電圧VDDよりも高い電圧VHTの電源ライン204を備え、電圧VDDのパルスで入力されたブロック選択信号を、インバータ回路208を含むバッファ回路によって電圧VHTのパルスに変換する。そして、電圧VHTのパルスに変換した後、ドライバトランジスタ207のゲートに印加する。すなわち、外部との信号のやり取り及び内部デジタル回路での信号処理は、すべて電圧VDD(論理回路駆動用電圧)のパルスにより行う。そして、図4(a)に示す回路では、ドライバトランジスタ207のゲートを駆動する直前で電圧VHT(スイッチング素子駆動用電圧)のパルスに変換する振幅変換回路(昇圧回路)を各セグメントに付加する構成をとる。図3では、116が複数のセグメントの昇圧回路を表している。
【0015】
一般的に、記録ヘッドは高密度にセグメントを複数個配列する。例えば、600dpiの密度に各セグメントを配置する場合、1セグメントあたりの配列方向の幅は約42.3μmに限定される。このピッチの中に、図4(a)の各セグメントを駆動するための回路全てを収めようとした場合、各セグメントの配列方向とは垂直の方向の長さは、増大することになる。
【0016】
図9は、図4(a)の昇圧回路部分を具体的に構成した等価回路図である。これをみてもわかるように、昇圧回路部分(特にレベル変換部901)は、多くのトランジスタによって構成されるため、必要とする素子基板の面積は大きくなる。
【0017】
しかしながら、セグメント毎に付加される昇圧回路により各セグメントの長さが増大するため記録ヘッド用の素子基板のサイズの増大を招き、コストアップの要因となる。すなわち、上述のような基板の構成では、セグメント配列方向と直交する方向に素子基板が拡大し、素子基板の増大が顕著となる。また、セグメント毎に昇圧回路を付加する場合、例えば、セグメント数が256個の記録ヘッドでは、最低でも256個のインバータが必要となり、コストアップの要因となる。
【0018】
これを解決するために、特許文献2では各セグメントの配列方向に対して垂直方向の長さを増大させることなく、論理回路駆動用電圧から記録素子駆動用電圧に変換する回路構成を開示している。
【0019】
図10は特許文献2の構成を説明する図である。図3と同一符号のものは、同一のものを表すため、図3と特に異なるところがない限り説明を省略する。
【0020】
図10では、昇圧回路116は、デコーダ107の出力段、シフトレジスタ103の出力段にそれぞれ設けられる。
【0021】
図2(a)は、図4(a)とは別の、従来の記録素子におけるドライバと1つのヒータとこれに対応したドライバ部を持つ1セグメント分の等価回路図である。また、図2(b)は、図4(b)とは別の、記録データを一時的に格納するシフトレジスタとラッチ回路の1ビット分に相当する等価回路図である。
【0022】
図10の素子基板100は、図3及び図4(a)の素子基板100においてセグメント毎に付加されていた昇圧回路を、シフトレジスタ103及びデコーダ107の出力部に付加している。すなわち、デコーダ107からの出力信号(ブロック選択信号)とシフトレジスタ103からの出力信号(記録データ信号)との論理積をAND回路201で演算する前に、電圧を高くする構成をとる。このため、図2(a)に示すように、各セグメントには、VHT電圧まで昇圧されたパルスの信号が入力され、セグメント毎の昇圧回路が不要となるので、素子基板の面積を小さくすることができる。
【0023】
ここで、セグメント毎に論理積を演算するAND回路201には高い電圧がかかる構成になるため、このAND回路201を構成するトランジスタには高耐圧の素子が必要となる。従来、この部分には論理回路の駆動電圧に相当する低い電圧しかかからなかったため、低耐圧の素子で構成されていた。特許文献2に開示されている技術では、この部分を他の論理回路を構成するトランジスタよりも高耐圧化すること、具体的にはAND回路を構成するトランジスタを高耐圧素子とすることにより達成している。
【0024】
このような高耐圧のトランジスタ(MOSトランジスタ)を用いた場合、個々のトランジスタは低耐圧のトランジスタに比べ大型化してしまう。しかし、前述のように昇圧回路の数を減らすことができると共に、昇圧回路の配置場所についても、各セグメントから離れた位置に配置することができるので、素子基板100の大きさを小型化することができる。
【0025】
図2(b)は、シフトレジスタ103と昇圧回路116の構成を示す図である。図4(b)に示したシフトレジスタ103の回路構成に対して、出力段に昇圧回路(振幅変換回路)が付加されており、ここでパルスの電圧を電圧VDDから電圧VHTへと変換する。
【0026】
シフトレジスタ103およびデコーダ107の出力段数は全セグメントを時分割して駆動する際の分割数によって決定されるが、おおむね8〜32分割程度である。例えば、256個のセグメントを16分割する場合(各ブロックは16個のセグメントを有することになる)、必要な昇圧回路116の数は16個×2(シフトレジスタ側とデコーダ側)=32個となる。これはすべてのセグメントに昇圧回路116を付加した場合の256個に対して大幅な削減となる。このため、セグメント配列方向に対して垂直方向の素子基板100の長さを低減させることができる。また、シフトレジスタ103とデコーダ107に付加される昇圧回路116により、素子基板100は配列方向の長さが増加することになるが、これは垂直方向の長さ低減に対して微少な増加であり、トータルの素子基板100の面積は減少する。
【先行技術文献】
【特許文献】
【0027】
【特許文献1】米国特許6290334号公報
【特許文献2】特開2005−022408号公報
【発明の概要】
【発明が解決しようとする課題】
【0028】
インクジェット記録装置は、更に高速な印刷を要求されているため、記録ヘッドの吐出口数は増大し、吐出口の密度は高くなってきている。また、インクの色数も増えてインク供給口及び吐出口列も増大し、素子基板の面積が大きくなってきている。
【0029】
図12は、セグメントの密度が1200dpiの素子基板において、隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。素子基板には、インク供給口102に近い側から中吐出量(2.5pl)用のヒータ206a、小吐出量(1pl)用のヒータ206bが1200dpiピッチで配置されている。ヒータ上には吐出口を模式的に示してある。これらのヒータは、不図示の配線によってドライバトランジスタ207a、207bに夫々接続されている。
【0030】
ドライバトランジスタ207a、207bよりインク供給口から遠い位置には、夫々対応する昇圧回路116a、116bが配置されている。1200dpiピッチでは、1セグメントあたりの配列方向の幅は、約21μmしかないため、昇圧回路をセグメントの配列方向に2個並べることができず、セグメントの配列方向と垂直方向に2個並べている。昇圧回路は、面積が大きいため素子基板の幅が増大している。
【0031】
一方、上記特許文献2の構成によれば、一般的には、素子基板の面積を小さくすることができるが、近年要求されているような長尺高精細ヘッドではいくつかの問題が発生するようになった。特許文献2を説明する図10では、昇圧回路116から出力された高電圧のパルス信号の配線は、素子基板の一方長手方向の端部から他方の端部まで長い距離を配線されている。このため、放射ノイズの発生に対する設計的な配慮が必要である。具体的には、配線間のスペースを大きく取ったり、配線間にGNDを通したりする必要がある。
【0032】
近年は、1200dpiで512の吐出口を配置したり、あるいは2400dpiで1024の吐出口を配置するなど、高密度に多数セグメントを配置することが要求される。このようにセグメント数が多くなるとデータ信号の配線やブロック選択信号の配線の数が多くなるため、上記放射ノイズ対策によるチップ幅増大の割合も大きくなって、昇圧回路を減らしたシュリンク効果を低減してしまう可能性が出てきた。その状態を図13に示す。
【0033】
図13は、隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。素子基板には、インク供給口102に近い側から中吐出量(2.5pl)用のヒータ206a、小吐出量(1pl)用のヒータ206bが1200dpiのピッチで配置されている。ヒータ上には吐出口を模式的に示してある。これらヒータは、不図示の配線によってドライバトランジスタ207a、207bに接続されている。その後ろには高電圧信号で動作するAND回路119があり、118は記録データ信号とブロック選択信号の配線である。配線118は、上述のように高電圧のパルス信号が入るため、高電圧信号の配線の間隔を離すと共に点線で表すような位置にGND配線を間に通している。これによって配線118の占める領域は増大して、昇圧回路をトランジスタの近傍からなくして幅を小さくした効果を相殺している。
【0034】
本発明は上記の課題に鑑みてなされたものであり、長尺高密度ヘッドにおいても各セグメントの配列方向に対して垂直方向の長さを増大させることのない、低コストの記録ヘッド用の素子基板を提供することを目的としている。
【課題を解決するための手段】
【0035】
上記の目的を達成させるための本発明は、記録ヘッド用の素子基板であって、インクを吐出するための熱エネルギーを発生する複数の電気熱変換素子と、当該複数の電気熱変換素子のそれぞれに対応して設けられ通電するタイミングを制御する複数のスイッチ素子と、からなる素子組と、
前記素子組に対応して設けられ、スイッチ素子を駆動するための駆動信号を出力する駆動回路と、
前記駆動回路から出力された前記駆動信号を昇圧する昇圧回路と、
選択信号に基づいて、前記素子組の前記複数のスイッチ素子のうち、前記昇圧回路で昇圧された駆動信号を入力するスイッチ素子を選択する選択回路と、
を有することを特徴とする。
【0036】
また、上記の目的を達成させるための別の本発明は、前記素子基板を有することを特徴とする記録ヘッド、ヘッドカートリッジ、記録装置である。
【発明の効果】
【0037】
本発明の構成を取ることによって、長尺高密度ヘッドにおいても各セグメントの配列方向に対して垂直方向の長さを増大させることのない、低コストの記録ヘッド用の素子基板を提供することができる。
【図面の簡単な説明】
【0038】
【図1】実施例1におけるインクジェット記録ヘッド用の素子基板である。
【図2】従来の記録素子におけるドライバとヒータ部分の1セグメント分の等価回路図とシフトレジスタとラッチ回路の1ビット分に相当する等価回路図である。
【図3】従来のインクジェット記録ヘッド用の素子基板を模式的に示す図である。
【図4】従来の記録素子におけるドライバとヒータ部分の1セグメント分の等価回路図とシフトレジスタとラッチ回路の1ビット分に相当する等価回路図である。
【図5】シフトレジスタに記録情報を送りヒータに電流を供給して駆動するまでの一連の動作を説明するためのタイミングチャートである。
【図6】本発明の代表的な実施例であるインクジェット記録装置の構成の概要を示す外観斜視図である。
【図7】本発明の代表的な実施例であるインクジェット記録装置の制御回路の構成を示すブロック図である。
【図8】本発明の代表的な実施例であるインクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジの構成を示す外観斜視図である。
【図9】従来の昇圧回路部分を具体的に構成した等価回路図である。
【図10】従来のインクジェット記録ヘッド用の素子基板である。
【図11】図1における隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図12】従来の素子基板における隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図13】従来の素子基板における隣り合う2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図14】図1における隣り合う2のセグメントについての回路を表す図である。
【図15】実施例2におけるインクジェット記録ヘッド用の素子基板である。
【発明を実施するための形態】
【0039】
次に、本発明の実施例について図面を参照して説明する。
【0040】
なお、この明細書において、「記録」とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。
【0041】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【0042】
さらに、「インク」とは、上記「記録」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固または不溶化させることが挙げられる。
【0043】
なお、説明に用いる「素子基板」とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた基体を示すものである。
【0044】
「素子基板上」とは、単に素子基板の表面上を指し示すだけでなく、素子基板の表面上、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子基板上に一体的に形成、製造することを示すものである。
【0045】
〔インクジェット記録装置〕
図6は、本発明の代表的な実施例であるインクジェット記録装置(IJRA)の構成の概要を示す外観斜視図である。
【0046】
図6において、キャリッジHCは、駆動モータ5013の正回転及び逆回転に連動して駆動力伝達ギア5009、5010、5011を介して回転するリードスクリュー5005の螺旋溝5004に対して係合する。また、キャリッジHCは、ピン(不図示)を有し、ガイドレール5003に支持されて矢印a、矢印b方向を往復移動する。キャリッジHCには、記録ヘッドIJHとインクを内包したインクタンクITとを内蔵した一体型インクジェットカートリッジIJCが搭載されている。5002は紙押え板であり、キャリッジHCの移動方向に亙って記録媒体Pをプラテン5000に対して押圧する。5007、5008はフォトカプラであり、モータ5013の回転方向切り換え等を行うために、キャリッジのレバー5006の存在を確認して、キャリッジHCがホームポジションにあるかどうかを検知する。5016は記録ヘッドIJHの前面をキャップするキャップ部材5022を支持する部材であり、5015はこのキャップ内を吸引する吸引器でありキャップ内開口5023を介して記録ヘッドの吸引回復を行う。
【0047】
5017はクリーニングブレードであり、5019はこのブレードを前後方向に移動可能にする部材であり、本体支持板5018にこれらが支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることは言うまでもない。又、5021は、吸引回復の吸引を開始するためのレバーであり、キャリッジと係合するカム5020の移動に伴って移動し、駆動モータからの駆動力がクラッチ切り換え等の公知の伝達機構で移動制御される。
【0048】
これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側の領域に来た時にリードスクリュー5005の作用によってそれらの対応位置で所望の処理が行えるように構成されている。しかし、周知のタイミングで所望の動作を行うようにすれば、本例にはいずれも適用できる。
【0049】
〔インクジェット記録装置の制御構成〕
次に、上述した装置の記録制御を実行するための制御構成について説明する。
【0050】
図7はプリンタIJRAの制御回路の構成を示すブロック図である。
【0051】
図7において、1700は記録信号をホストコンピュータなどから入力するインタフェース、1701はMPU、1702はMPU1701が実行する制御プログラムを格納するROMである。また、1703は各種データ(上記記録信号や記録ヘッドIJHに供給される記録データ等)を保存しておくDRAMである。1704は記録ヘッドIJHに対する記録データの供給制御を行うゲートアレイ(G.A.)であり、インタフェース1700、MPU1701、RAM1703間のデータ転送制御も行う。1710は記録ヘッドを搬送するためのキャリアモータ、1709は記録媒体搬送のための搬送モータである。1706は、搬送モータ1709を駆動するためのモータドライバ、1707は、キャリアモータ1710を駆動するためのモータドライバである。また、IJHは記録ヘッド、100は記録ヘッド用の素子基板である。
【0052】
上記制御構成の動作を説明すると、インタフェース1700に記録信号が入力されるとゲートアレイ1704とMPU1701との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ1706、モータドライバ1707が駆動されると共に、記録データに従って、記録ヘッドIJH及びその素子基板100が駆動され、記録が行われる。
【0053】
〔ヘッドカートリッジ〕
図8は、インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジIJCの構成を示す外観斜視図である。図8において、点線KはインクタンクITと記録ヘッドIJHの境界線である。ヘッドカートリッジIJCにはこれがキャリッジ2に搭載されたときには、キャリッジ2側から供給される電気信号を受け取るための電極(不図示)が設けられている。そして、この電気信号によって、前述のように記録ヘッドIJHが駆動されてインクが吐出される。
【0054】
なお、図8において、500は吐出口列である。
【0055】
〔実施例1〕
以下に、実施例1を説明することにより、本発明に至る検討結果と発明の効果を詳しく解説する。
【0056】
インクジェット用の記録ヘッドにおいては、インク滴を吐出して空気中を飛翔させて着弾させる流体的な挙動を考慮した上で、素子基板の駆動方法の決定や回路の設計が行われる。発明者らはまず、適切な素子基板の面積と高速記録と高精細な画像の記録を両立させるための基礎検討として、1200dpiの密度でセグメントが配置された記録ヘッドを用いて、素子基板の駆動方法とインク滴の着弾精度との関係について検討を行った。
【0057】
検討に用いたヘッドはインク供給口を挟んで片側に1200dpiピッチで吐出量1plの吐出口が配置されており、もう片側も同様の吐出口が2400dpiピッチ分ずらして配置されている。すなわち両側合わせて2400dpiピッチで吐出量1plの吐出口が並んでいる。
【0058】
高密度に配置された吐出口を有する記録ヘッドから吐出されるインク滴は、単位時間あたりの吐出発数が一定の値を超えると、インク滴自らが引起す気流によって、特に吐出口列端部で記録媒体への着弾位置がずれてしまうことが分かっている。
【0059】
これは吐出口の密度が600dpi程度の記録ヘッドを用いて記録した場合から目立ち始めて、1200dpiを超える記録ヘッドを用いて記録した場合、更に顕著に表れるようになる。特に写真画像をシリアルプリンタで記録する場合、数μmの着弾位置ずれであっても画像品位に与える影響が大きいため、同時に吐出する吐出口数を一定以上に増やすことができないことが分かった。すなわち、同じ吐出量の吐出口を高密度に配列しても、吐出発数を低減させるために間引いて記録しなければならず、記録パス数を増やさなければならない。このため、高密度に吐出口を配置しても高速記録ができない。
【0060】
そこで、気流による着弾位置ずれを起こさないようにトータルの吐出発数を低減させ、高速記録を可能にするためには、吐出口の配列密度は同じにして、小吐出量(例えば1pl)と中吐出量(例えば2.5pl)の吐出口を交互に配置すればよい。高い濃度の記録画像を形成する場合は、中吐出量の吐出口を用いることで小吐出量の吐出口のみを用いるよりもトータルの吐出発数を減らすことができるため、パス数を減らして高速で記録することができる。
【0061】
上記のようにインク滴の流体的挙動を考慮して、吐出口を配置し、間引いて記録を行うことで、長尺で高密度に吐出口が配置された記録ヘッドでも、特許文献2に示される回路構成による課題を回避しつつ、素子基板の面積削減効果を最大限発揮できる。
【0062】
ここでは気流対策の目的を前提として説明したが、これに限らず隣接した複数のヒータが異なったタイミングで駆動される構成の場合に本発明は適用可能である。
【0063】
以下、本実施例におけるインクジェット記録ヘッド用の素子基板を図1(a)及び図1(b)に示す。
【0064】
なお、図3または図10と同一符号のものは、同一のものを表すため、図3または図10と特に異なるところがない限り説明を省略する。
【0065】
図1(a)において、115は、後述する選択信号(SEL)をドライバトランジスタ駆動電圧(VHT)まで昇圧させる選択信号昇圧回路である。これは、駆動信号を供給するスイッチング素子を選択することで駆動すべきヒータを選択する選択回路117へ接続されている。
【0066】
図1(b)は図1(a)のA−A断面を示す図である。インク供給口102が素子基板を貫通して開けられている。図1(b)では感光性樹脂140を用いて素子基板上に吐出口141を形成している様子を表している。
【0067】
図11は、図1(a)において隣接する2のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。図14は、図1(a)において、インク供給口の長さ方向に隣り合う2のセグメントについての回路を表す図である。
【0068】
図11及び対応する図14を参照しながら説明する。素子基板にはインク供給口102に近い側から中吐出量(2.5pl)用のヒータ206a、小吐出量(1pl)用のヒータ206bが1200dpiピッチで配置されている。図11のヒータ上には吐出口を模式的に示してある。これらヒータは、スイッチング素子であるドライバトランジスタ207a、207bに対して不図示の配線によって接続されている。ドライバトランジスタ207a、207bと昇圧回路116の間にはドライバトランジスタ207aと207bのいずれを駆動するかを選択するための選択回路117が設けられている。
【0069】
118は、デジタル回路の電源電圧の信号であるブロック選択信号及び記録データ信号の配線であり、図1(a)に示すようにインク供給口102の長さ方向に沿う方向に配されている。なお、ブロック選択信号は、複数の電気熱変換素子を複数のブロックに分割し、該ブロックそれぞれを選択して時分割駆動するための信号であり、時分割選択回路であるデコーダ107において発生し、ここから出力される。119はブロック選択信号と記録データ信号の論理積を演算するヒータ選択回路(電気熱変換素子選択回路)としてのAND回路である。なおヒータ選択回路としては、ブロック選択信号と記録データとによってヒータを選択駆動できる回路であればよくAND回路以外の構成で駆動できるように構成しても良い。116は、119から出力された駆動信号をドライバトランジスタ駆動電圧(VHT)まで昇圧させる昇圧回路であり、同時に駆動されないヒータを組とした単位に1つずつ設けられている(本実施例では2つのヒータを1組としている)。
【0070】
小吐出量を達成するヒータ206bと中吐出量を達成するヒータ206aのいずれを選択するかの選択信号SELは、素子基板外部から入力される。その後、吐出口列から離れた接続パッド近傍の選択信号昇圧回路115によってデジタル回路の電源電圧レベルからドライバトランジスタ駆動電圧レベルに変換される。選択信号昇圧回路115からは、SELとこれを論理反転したSELBの2本の配線によって各吐出口近傍にある昇圧回路116に接続されている選択回路117に選択信号が配線される。
【0071】
ヒータ206aを駆動する場合について説明する。
【0072】
まず206a、206bに対応する記録データ信号とブロック選択信号に1(High)が入力される。そして素子基板外部から選択信号SELに1(High)が入力されると、選択信号昇圧回路115によってドライバトランジスタ駆動電圧(VHT)まで昇圧される。その後、SEL=1と論理反転したSELB=0がインク供給口102の長さ方向に沿う方向に配された1列全ての選択回路117へ共通して入力される。選択信号昇圧回路115からの信号は複数列に対応した選択回路に共通に入力されるように構成しても良い。
【0073】
図14に示す選択回路117はNOR回路で構成されている。206a−207aに対応するNOR回路の一方の入力端子120にはブロック選択信号及び記録データ信号が1(High)の場合は0(Low)が入力される。もう一方の入力端子121にはSEL信号が1(High)の場合はSELB=0(Low)が入力される。NOR回路は全ての入力端子に0が入力された時のみ1を出力するのでこの場合ドライバトランジスタ207aは駆動されてヒータ206aに電流が流れる。
【0074】
一方206b−207bに対応するNOR回路にはSEL=1が入力されるのでNOR回路の出力は0となり、ドライバトランジスタ207bは駆動されない。
【0075】
ヒータ206bを駆動する場合は、素子基板外部からのSEL信号に0が入力される。この場合は206b−207bに対応するNOR回路の入力端子123にはSEL=0が入力されるため、NOR回路の出力は1となりドライバトランジスタ207bが駆動されてヒータ206bに電流が流れる。
【0076】
一方206a−207aに対応するNOR回路にはSELB=1が入力されるのでNOR回路の出力は0となり、ドライバトランジスタ207aは駆動されない。
【0077】
つまり、本実施例ではドライバトランジスタ207aと207bは同時に駆動されることはなく排他的に駆動される構成となっている。このため、隣接するドライバトランジスタ207aと207bで昇圧回路116を共用できるようにしている。
【0078】
これによって各ヒータ206a、206bに対応してそれぞれ必要だった昇圧回路116を本実施例においては半分の数に減らすことができるため、素子基板の面積を小さくすることができる。
【0079】
また、高電圧信号で長い距離配線が這いまわされる選択信号の配線に関しては配線間のスペースを大きく取ったり、配線間にGNDを通したりする必要がある。しかし、高電圧のまま這いまわされるのは選択信号SELとSELBの配線のみである。このため、本数の多いブロック選択信号や記録データ信号の配線118は、従来通り低電圧(デジタル回路の電源電圧)なので、配線ルールも従来通り最小配線ルールを用いることができ、素子基板面積を無駄に増大させることがない。
【0080】
〔実施例2〕
本実施例におけるインクジェット記録ヘッド用の素子基板を図15に示す。
【0081】
実施例1は、素子基板にインク供給口を設けてインク供給し、ヒータ面に対して垂直方向(ヒータ面に対向する側)にインク滴を吐出するタイプの記録ヘッドに適用した例であった。図15に示す本実施例は、素子基板の両側エッジからインクを供給してヒータ面に対して垂直方向にインク滴を吐出するタイプの記録ヘッドに適用した例である。
【0082】
図15Bは図15AのA−A断面を示す図である。インク供給口102が素子基板を貫通して開けられている。図15Bでは感光性樹脂140を用いて素子基板上に吐出口141を形成している様子を表している。
【0083】
本実施例も実施例1と同様に、昇圧回路116を共有する小吐出量用のヒータと中吐出量用のヒータとが交互に配置されており、これらが排他的に駆動される。
【0084】
この例においても実施例1と同様に昇圧回路の数を減らすことができるため、素子基板の面積の減少に効果的であることは明白である。
【0085】
なお、実施例1及び実施例2では、異なる吐出量の吐出口を排他的に駆動する例を挙げたが、同一の吐出量の吐出口を排他的に駆動する場合に本発明の構成を適用しても素子基板の面積を小さくするのに有効である。
【符号の説明】
【0086】
116 昇圧回路
117 ヒータ選択回路
206 ヒータ
207 ドライバトランジスタ
【特許請求の範囲】
【請求項1】
インクを吐出するための熱エネルギーを発生する複数の電気熱変換素子と、当該複数の電気熱変換素子のそれぞれに対応して設けられ通電するタイミングを制御する複数のスイッチ素子と、からなる素子組と、
前記素子組に対応して設けられ、スイッチ素子を駆動するための駆動信号を出力する駆動回路と、
前記駆動回路から出力された前記駆動信号を昇圧する昇圧回路と、
選択信号に基づいて、前記素子組の前記複数のスイッチ素子のうち、前記昇圧回路で昇圧された駆動信号を入力するスイッチ素子を選択する選択回路と、
を有することを特徴とする記録ヘッド用の素子基板。
【請求項2】
前記選択信号を昇圧するための選択信号昇圧回路、をさらに有し、
前記選択回路は、前記選択信号昇圧回路で昇圧された選択信号に基づいて選択することを特徴とする請求項1に記載の記録ヘッド用の素子基板。
【請求項3】
前記選択信号昇圧回路は、前記選択信号を前記昇圧回路で昇圧された駆動信号と同電位になるように昇圧することを特徴とする請求項2に記載の記録ヘッド用の素子基板。
【請求項4】
前記素子組の前記複数の電気熱変換素子は、互いに異なるタイミングで駆動されることを特徴とする請求項1乃至3のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項5】
前記素子組の前記複数の電気熱変換素子は、互いに異なる量のインク滴を吐出するために用いられることを特徴とする請求項1乃至4のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項6】
前記素子組と前記昇圧回路との間に前記選択回路が設けられていることを特徴とする請求項1乃至5のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項7】
前記駆動回路は、記録データ信号とブロック選択信号とを論理積して前記駆動信号を出力するAND回路であることを特徴とする請求項1乃至6のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項8】
前記素子組、前記駆動回路、前記昇圧回路、および前記選択回路はそれぞれ複数設けられていることを特徴とする請求項1乃至7のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項9】
請求項1乃至8のいずれか1項に記載の記録ヘッド用の素子基板を有することを特徴とする記録ヘッド。
【請求項10】
請求項9の記録ヘッドと、インクを内包したインクタンクとを有することを特徴とするヘッドカートリッジ。
【請求項11】
請求項9に記載の記録ヘッドまたは請求項10に記載のヘッドカートリッジを有することを特徴とする記録装置。
【請求項1】
インクを吐出するための熱エネルギーを発生する複数の電気熱変換素子と、当該複数の電気熱変換素子のそれぞれに対応して設けられ通電するタイミングを制御する複数のスイッチ素子と、からなる素子組と、
前記素子組に対応して設けられ、スイッチ素子を駆動するための駆動信号を出力する駆動回路と、
前記駆動回路から出力された前記駆動信号を昇圧する昇圧回路と、
選択信号に基づいて、前記素子組の前記複数のスイッチ素子のうち、前記昇圧回路で昇圧された駆動信号を入力するスイッチ素子を選択する選択回路と、
を有することを特徴とする記録ヘッド用の素子基板。
【請求項2】
前記選択信号を昇圧するための選択信号昇圧回路、をさらに有し、
前記選択回路は、前記選択信号昇圧回路で昇圧された選択信号に基づいて選択することを特徴とする請求項1に記載の記録ヘッド用の素子基板。
【請求項3】
前記選択信号昇圧回路は、前記選択信号を前記昇圧回路で昇圧された駆動信号と同電位になるように昇圧することを特徴とする請求項2に記載の記録ヘッド用の素子基板。
【請求項4】
前記素子組の前記複数の電気熱変換素子は、互いに異なるタイミングで駆動されることを特徴とする請求項1乃至3のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項5】
前記素子組の前記複数の電気熱変換素子は、互いに異なる量のインク滴を吐出するために用いられることを特徴とする請求項1乃至4のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項6】
前記素子組と前記昇圧回路との間に前記選択回路が設けられていることを特徴とする請求項1乃至5のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項7】
前記駆動回路は、記録データ信号とブロック選択信号とを論理積して前記駆動信号を出力するAND回路であることを特徴とする請求項1乃至6のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項8】
前記素子組、前記駆動回路、前記昇圧回路、および前記選択回路はそれぞれ複数設けられていることを特徴とする請求項1乃至7のいずれか1項に記載の記録ヘッド用の素子基板。
【請求項9】
請求項1乃至8のいずれか1項に記載の記録ヘッド用の素子基板を有することを特徴とする記録ヘッド。
【請求項10】
請求項9の記録ヘッドと、インクを内包したインクタンクとを有することを特徴とするヘッドカートリッジ。
【請求項11】
請求項9に記載の記録ヘッドまたは請求項10に記載のヘッドカートリッジを有することを特徴とする記録装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−210814(P2012−210814A)
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願番号】特願2012−126502(P2012−126502)
【出願日】平成24年6月1日(2012.6.1)
【分割の表示】特願2007−258041(P2007−258041)の分割
【原出願日】平成19年10月1日(2007.10.1)
【出願人】(000001007)キヤノン株式会社 (59,756)
【Fターム(参考)】
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願日】平成24年6月1日(2012.6.1)
【分割の表示】特願2007−258041(P2007−258041)の分割
【原出願日】平成19年10月1日(2007.10.1)
【出願人】(000001007)キヤノン株式会社 (59,756)
【Fターム(参考)】
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