表示装置およびその駆動方法ならびに電子機器
【課題】逆バイアスの印加時間を短縮することにより、滅点化の可能性を低減することの可能な駆動方法、駆動装置および表示装置を提供する。
【解決手段】Vth補正準備期間(T1〜T4)において、ドレイン線DSLの電圧が、Vccから、Vini2よりも高いVini1に一旦下げられ、Vth補正を開始する前にVini1からVini2に下げられる。これにより、ドレイン線DSLの電圧をいきなりVini2に下げた場合と比べて、ソース電圧VsがVini2となっている期間を短くすることができる。
【解決手段】Vth補正準備期間(T1〜T4)において、ドレイン線DSLの電圧が、Vccから、Vini2よりも高いVini1に一旦下げられ、Vth補正を開始する前にVini1からVini2に下げられる。これにより、ドレイン線DSLの電圧をいきなりVini2に下げた場合と比べて、ソース電圧VsがVini2となっている期間を短くすることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えた表示装置およびその駆動方法に関する。また、本発明は、上記表示装置を備えた電子機器に関する。
【背景技術】
【0002】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機EL(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。
【0003】
有機EL素子は、液晶素子などと異なり自発光素子である。そのため、有機EL素子を用いた表示装置(有機EL表示装置)では、光源(バックライト)が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【0004】
有機EL表示装置では、液晶表示装置と同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子(一般にはTFT(Thin Film Transistor;薄膜トランジスタ))によって制御するものである。
【0005】
ところで、一般的に、有機EL素子の電流−電圧(I−V)特性は、時間の経過に従って劣化(経時劣化)する。有機EL素子を電流駆動する画素回路では、有機EL素子のI−V特性が経時変化すると、有機EL素子と、有機EL素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧Vgsも変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機EL素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。
【0006】
また、駆動トランジスタの閾値電圧Vthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Vthや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Vthや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機EL素子の発光輝度がばらつき、画面の一様性(ユニフォーミティ)が損なわれる。
【0007】
そこで、有機EL素子のI−V特性が経時変化したり、駆動トランジスタの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子の発光輝度を一定に保つようにするために、有機EL素子のI−V特性の変動に対する補償機能および駆動トランジスタの閾値電圧Vthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている(例えば、特許文献1参照)。
【0008】
図10は、特許文献1に記載の表示装置の概略構成を表したものである。図10に記載の表示装置100は、複数の画素120がマトリクス状に配置された表示部110と、各画素120を駆動する駆動部(水平駆動回路130、書き込み走査回路140および電源走査回路150)とを備えている。
【0009】
各画素120は、赤色用の画素120R、緑色用の画素120Gおよび青色用の画素120Bからなる。各画素120R,120G,120Bは、図11に示したように、有機EL素子121(有機EL素子121R,121G,121B)およびそれに接続された画素回路122により構成されている。画素回路122は、サンプリング用のトランジスタTWS、保持容量Cs、駆動用のトランジスタTDrによって構成されたものであり、2Tr1Cの回路構成となっている。書き込み走査回路140から引き出されたゲート線WSLが行方向に延在して形成されており、トランジスタTWSのゲートに接続されている。電源走査回路150から引き出されたドレイン線DSLも行方向に延在して形成されており、トランジスタTDrのドレインに接続されている。また、水平駆動回路130から引き出された信号線DTLは列方向に延在して形成されており、トランジスタTWSのドレインに接続されている。トランジスタTWSのソースは駆動用のトランジスタTDrのゲートと、保持容量Csの一端に接続されており、トランジスタTDrのソースと保持容量Csの他端とが有機EL素子121R,121G,121B(以下、有機EL素子121R等と略する。)のアノードに接続されている。有機EL素子121R等のカソードは、グラウンド線GNDに接続されている。
【0010】
図12は、図10に記載の表示装置100における各種波形の一例を表したものである。図12には、ゲート線WSLに2種類の電圧(Von、Voff(<Von))が、ドレイン線DSLに2種類の電圧(Vcc、Vini(<Vcc))が、信号線DTLに2種類の電圧(Vsig、Vofs(<Vsig))が印加されている様子が示されている。さらに、図12には、ゲート線WSL、ドレイン線DSLおよび信号線DTLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。
【0011】
(Vth補正準備期間)
まず、Vth補正の準備を行う。具体的には、電源走査回路150がドレイン線DSLの電圧をVccからViniに下げる(T1)。すると、ソース電圧VsがViniまで下がり、有機EL素子121等が消光する。このとき、保持容量Csを介したカップリングによりゲート電圧Vgも下がる。次に、信号線DTLの電圧がVofsとなっている間に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げる(T2)。すると、ゲート電圧VgがVofsまで下がる。
【0012】
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源走査回路150がドレイン線DSLの電圧をViniからVccに上げる(T3)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T4)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
【0013】
(最初のVth補正休止期間)
Vth補正が休止している期間中は、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、Vth補正が不十分である場合、すなわち、トランジスタTDrのゲート−ソース間の電位差VgsがトランジスタTDrの閾値電圧Vthよりも大きい場合には、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
【0014】
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げ(T5)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。その結果、保持容量CsがVthに充電され、電位差VgsがVthとなる。その後、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T6)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、トランジスタTDrの閾値電圧Vthが画素回路122ごとにばらついた場合であっても、有機EL素子121等の発光輝度がばらつくのをなくすることができる。
【0015】
(2回目のVth補正休止期間)
その後、Vth補正の休止期間中に、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える。
【0016】
(書き込み・μ補正期間)
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げ(T7)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧がVsigとなる。このとき、有機EL素子121R等のアノードの電圧はこの段階ではまだ有機EL素子121R等の閾値電圧Velよりも小さく、有機EL素子121R等はカットオフしている。そのため、電流Idsは有機EL素子121R等の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔVだけ上昇し、やがて電位差VgsがVsig+Vth−ΔVとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタTDrの移動度μが大きい程、ΔVも大きくなるので、電位差Vgsを発光前にΔVだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【0017】
(発光)
最後に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T8)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子121R等が所望の輝度で発光する。
【0018】
【特許文献1】特開2008−083272号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
ところで、上述したVth補正準備期間では、トランジスタTDrの電位差VgsがVthを超えるようにするために、ソース電圧Vsをマイナスの電位にしている。そのため、有機EL素子121R等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比(発光期間/消光期間×100)によって異なるが、例えば、デューティ比が25%の場合には、一周期中の75%もの間、有機EL素子121R等に逆バイアスがかかり続けていることになる。
【0020】
一般に、有機EL素子に逆バイアスをかけたときに絶縁破壊(滅点化)が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機EL素子121R等に逆バイアスをかけ続けた場合には、有機EL素子121R等が滅点化する可能性が高く、歩留りの低下を招きかねないという問題があった。
【0021】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、逆バイアスの印加時間を短縮することにより、滅点化の可能性を低減することの可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。
【課題を解決するための手段】
【0022】
本発明の表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第1トランジスタと、第2トランジスタと、保持容量とが設けられている。駆動部には、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とが設けられている。第1トランジスタのゲートが第1配線を介して第1駆動部に接続されている。第1トランジスタのドレインまたはソースが第3配線を介して第3駆動部に接続されている。第1トランジスタのドレインおよびソースのうち第3駆動部に未接続の方が第2トランジスタのゲートおよび保持容量の一端に接続されている。第2トランジスタのドレインまたはソースが第2配線を介して第2駆動部に接続されている。第2トランジスタのドレインおよびソースのうち第2駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第4配線に接続されている。ここで、第1駆動部は、第1トランジスタのオン電圧よりも低い第1電圧と、第1トランジスタのオン電圧以上の第2電圧とを第1配線に出力可能となっている。第2駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、発光素子の閾値電圧と参照電圧との和以上の第5電圧とを第2配線に出力可能となっている。第3駆動部は、発光素子の閾値電圧よりも低い第6電圧と、映像信号に応じた大きさの第7電圧とを第3配線に出力可能となっている。そして、制御部は、第1駆動部、第2駆動部および第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力するようになっている。
【0023】
(A)第2駆動部が第2配線の電圧を第5電圧から第3電圧に下げる消光ステップ
(B)第1配線の電圧が第2電圧となっており、かつ第3配線の電圧が第6電圧となっている時に、第2駆動部が第2配線の電圧を第3電圧から第4電圧に下げるVth補正準備ステップ
(C)第3配線の電圧が第6電圧となっている時に、第2駆動部が第2配線の電圧を第4電圧から第5電圧に上げたのち、第1駆動部が第1配線の電圧を第2電圧から第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、第1駆動部が第1配線の電圧を第1電圧にし続けると共に、第2駆動部が第2配線の電圧を第5電圧にし続ける最初のVth補正休止ステップ
(E)第2配線の電圧が第5電圧となっており、かつ第3配線の電圧が第6電圧となっている時に、第1駆動部が第1配線の電圧を第1電圧から第2電圧に上げたのち、第2電圧から第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、第1駆動部が第1配線の電圧を第1電圧にし続けると共に、第2駆動部が第2配線の電圧を第5電圧にし続ける2回目のVth補正休止ステップ
(G)第2配線の電圧が第5電圧となっており、かつ第3配線の電圧が第7電圧となっている時に、第1駆動部が第1配線の電圧を第1電圧から第2電圧に上げたのち、第2電圧から第1電圧に下げる書き込み・μ補正・発光ステップ
【0024】
本発明の電子機器は、上記表示装置を備えたものである。
【0025】
本発明の表示装置の駆動方法は、以下の構成を備えた表示装置の第1駆動部、第2駆動部および第3駆動部において上記の(A)〜(G)の各ステップを順次実行するものである。
【0026】
上記駆動方法が用いられる表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第1トランジスタと、第2トランジスタと、保持容量とが設けられている。駆動部には、第1駆動部と、第2駆動部と、第3駆動部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とが設けられている。第1トランジスタのゲートが第1配線を介して第1駆動部に接続されている。第1トランジスタのドレインまたはソースが第3配線を介して第3駆動部に接続されている。第1トランジスタのドレインおよびソースのうち第3駆動部に未接続の方が第2トランジスタのゲートおよび保持容量の一端に接続されている。第2トランジスタのドレインまたはソースが第2配線を介して第2駆動部に接続されている。第2トランジスタのドレインおよびソースのうち第2駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第4配線に接続されている。ここで、第1駆動部は、第1トランジスタのオン電圧よりも低い第1電圧と、第1トランジスタのオン電圧以上の第2電圧とを第1配線に出力可能となっている。第2駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、発光素子の閾値電圧と参照電圧との和以上の第5電圧とを第2配線に出力可能となっている。第3駆動部は、発光素子の閾値電圧よりも低い第6電圧と、第6電圧よりも高く、かつ映像信号に応じた大きさの第7電圧とを第3配線に出力可能となっている。
【0027】
本発明の表示装置およびその駆動方法ならびに電子機器では、消光ステップにおいて、第2配線の電圧が、第5電圧から、第4電圧よりも高い第3電圧に一旦下げられ、Vth補正準備ステップにおいて、Vth補正を開始する前に第3電圧から第4電圧に下げられる。
【発明の効果】
【0028】
本発明の表示装置およびその駆動方法ならびに電子機器によれば、消光ステップにおいて、第2配線の電圧を、第5電圧から、第4電圧よりも高い第3電圧に一旦下げ、Vth補正準備ステップにおいて、Vth補正を開始する前に第3電圧から第4電圧に下げるようにしたので、Vth補正準備期間において、発光素子に逆バイアスが印加される時間を短縮することができる。これにより、滅点化の可能性を低減することができる。
【発明を実施するための最良の形態】
【0029】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【0030】
図1は、本発明の一実施の形態に係る表示装置1の全体構成の一例を表したものである。この表示装置1は、例えば、ガラス,シリコン(Si)ウェハあるいは樹脂などよりなる基板(図示せず)上に、表示部10と、表示部10の周辺に形成された周辺回路部20(駆動部)とを備えている。
【0031】
表示部10は、複数の画素11を表示部10の全面に渡ってマトリクス状に配置したものであり、外部から入力された映像信号20aに基づく画像をアクティブマトリクス駆動により表示するものである。各画素11は、赤色用の画素11Rと、緑色用の画素11Gと、青色用の画素11Bとを含んでいる。
【0032】
図2は、画素11R,11G,11Bの内部構成の一例を表したものである。画素11R,11G,11B内には、図2に示したように、有機EL素子12R,12G,12B(発光素子)と、画素回路13とが設けられている。
【0033】
有機EL素子12R,12G,12B(以下、有機EL素子12R等と称する。)は、例えば、図示しないが、陽極(アノード)、有機層および陰極(カソード)が積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。
【0034】
画素回路13は、サンプリング用のトランジスタTWS(第1トランジスタ)、保持容量Cs、駆動用のトランジスタTDr(第2トランジスタ)によって構成されたものであり、2Tr1Cの回路構成となっている。トランジスタTWS,TDrは、例えば、nチャネルMOS型の薄膜トランジスタ(TFT(Thin Film Transistor))により形成されている。
【0035】
周辺回路部20は、タイミング制御回路21(制御部)と、水平駆動回路22(第3駆動部)と、書き込み走査回路23(第1駆動部)と、電源走査回路24(第2駆動部)とを有している。タイミング制御回路21は、表示信号生成回路21Aと、表示信号保持制御回路21Bとを含んでいる。また、周辺回路部20には、ゲート線WSL(第1配線)と、ドレイン線DSL(第2配線)と、信号線DTL(第3配線)と、グラウンド線GND(第4配線)とが設けられている。なお、グラウンド線は、グラウンドに接続されており、グラウンド電圧(参照電圧)に設定される。
【0036】
表示信号生成回路21Aは、外部から入力された映像信号20aに基づいて、例えば1画面ごと(1フィールドの表示ごと)に表示部10に表示するための表示信号21aを生成するものである。
【0037】
表示信号保持制御回路21Bは、表示信号生成回路21Aから出力された表示信号21aを1画面ごと(1フィールドの表示ごと)に、例えばSRAM(Static Random Access Memory)などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路21Bはまた、各画素11を駆動する水平駆動回路22、書き込み走査回路23および電源走査回路24が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路21Bは、書き込み走査回路23に対しては制御信号21bを、電源走査回路24に対しては制御信号21cを、水平駆動回路22に対しては制御信号21dをそれぞれ出力するようになっている。
【0038】
水平駆動回路22は、表示信号保持制御回路21Bから出力された制御信号21dに応じて、2種類の電圧(Vofs(第6電圧)、Vsig(第7電圧))を出力可能となっている。具体的には、水平駆動回路22は、表示部10の各画素11に接続された信号線DTLを介して、書き込み走査回路23により選択された画素11へ2種類の電圧(Vofs、Vsig)を供給するようになっている。
【0039】
ここで、電圧Vofsは、有機EL素子12R等の閾値電圧Velよりも低い電圧値となっている。また、電圧Vsigは、映像信号20aに対応する電圧値であって、かつ電圧Vofsよりも高い電圧値となっている。
【0040】
書き込み走査回路23は、表示信号保持制御回路21Bから出力された制御信号21bに応じて、2種類の電圧(Von(第2電圧)、Voff(第1電圧))を出力可能となっている。具体的には、書き込み走査回路23は、表示部10の各画素11に接続されたゲート線WSLを介して、駆動対象の画素11へ3種類の電圧(Von、Voff)を供給し、サンプリング用のトランジスタTWSを制御するようになっている。
【0041】
ここで、Vonは、トランジスタTWSのオン電圧以上の値となっている。Vonは、後述の「最初のVth補正期間」や「書き込み・μ補正期間」などに書き込み走査回路23から出力される電圧値である。Voffは、トランジスタTWSのオン電圧よりも低い値となっており、かつ、Vonよりも低い値となっている。Voffは、後述の「Vth補正休止期間」や「発光期間」などに書き込み走査回路23から出力される電圧値である。
【0042】
電源走査回路24は、表示信号保持制御回路21Bから出力された制御信号21cに応じて、2種類の電圧(Vini1(第3電圧)、Vini2(第4電圧)、Vcc(第5電圧))を出力可能となっている。具体的には、電源走査回路24は、表示部10の各画素11に接続されたドレイン線DSLを介して、駆動対象の画素11へ2種類の電圧(Vini1、Vini2、Vcc)を供給し、有機EL素子12R等の発光および消光を制御するようになっている。
【0043】
ここで、Vini1,Vini2は、有機EL素子12R等の閾値電圧Velと、有機EL素子12R等のカソードの電圧Vcaとを足し合わせた電圧(Vel+Vca)よりも低い電圧値であり、Vini1は、Vini2よりも高い値となっている。また、Vccは、電圧(Vel+Vca)以上の電圧値である。
【0044】
次に、図2を参照して、各構成要素の接続関係について説明する。書き込み走査回路23から引き出されたゲート線WSLは、行方向に延在して形成されており、トランジスタTWSのゲートに接続されている。電源走査回路24から引き出されたドレイン線DSLも行方向に延在して形成されており、トランジスタTDrのドレインに接続されている。また、水平駆動回路22から引き出された信号線DTLは列方向に延在して形成されており、トランジスタTWSのドレインに接続されている。トランジスタTWSのソースは駆動用のトランジスタTDrのゲートと、保持容量Csの一端に接続されており、トランジスタTDrのソースと保持容量Csの他端とが有機EL素子12R等のアノードに接続されている。有機EL素子12R等のカソードは、グラウンド線GNDに接続されている。
【0045】
次に、本実施の形態の表示装置1の動作(消光から発光までの動作)について説明する。本実施の形態では、有機EL素子12R等のI−V特性が経時変化したり、トランジスタTDrの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子12R等の発光輝度を一定に保つようにするために、有機EL素子12R等のI−V特性の変動に対する補償動作およびトランジスタTDrの閾値電圧Vthや移動度μの変動に対する補正動作を組み込んでいる。
【0046】
図3は、表示装置1における各種波形の一例を表したものである。図3には、ゲート線WSLに2種類の電圧(Von、Voff)が、ドレイン線DSLに3種類の電圧(Vcc、Vini1、Vini2)が、信号線DTLに2種類の電圧(Vsig、Vofs)が印加されている様子が示されている。さらに、図3には、ゲート線WSL、ドレイン線DSLおよび信号線DTLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。
【0047】
(Vth補正準備期間)
まず、Vth補正の準備を行う。具体的には、ゲート線WSLの電圧がVoffとなっており、信号線DTLの電圧がVofsとなっており、ドレイン線DSLの電圧がVccとなっている時(つまり有機EL素子12R等が発光している時)に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVccからVini1に下げる(T1)。すると、ソース電圧VsがVini1まで下がり、有機EL素子12R等が消光する。このとき、保持容量Csを介したカップリングによりゲート電圧Vgも下がる。次に、ドレイン線DSLの電圧がViniとなっており、かつ信号線DTLの電圧がVofsとなっている間に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げる(T2)。すると、ゲート電圧VgがVofsまで下がる。このとき、ゲート電圧Vgとソース電圧Vsとの電位差Vgs(=Vofs−Vini1)がトランジスタTDrの閾値電圧Vthよりも小さくなっていてもよいし、それと等しいか、またはそれよりも大きくなっていてもよい。
【0048】
続いて、ゲート線WSLの電圧がVonとなっており、かつ信号線DTLの電圧がVofsとなっている時に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVini1からVini2に下げる(T3)。すると、ソース電圧VsがVini2まで下がる。このとき、ゲート電圧Vgとソース電圧Vsとの電位差Vgs(=Vofs−Vin2)がトランジスタTDrの閾値電圧Vthよりも大きくなるように、電源走査回路24および水平駆動回路22では、ドレイン線DSLおよび信号線DTLへの印加電圧(Vini2、Vofs)が設定されている。
【0049】
このように、本実施の形態では、先のVth補正準備期間において、ドレイン線DSLの電圧が段階的に下げられている。これにより、ドレイン線DSLの電圧をいきなりVini2に下げた場合と比べて、ソース電圧VsがVini2となっている期間が短くなっている。ただし、ドレイン線DSLの電圧をVini2に下げるタイミングが後述のVth補正の開始にあまりに近づき過ぎると、ソース電圧VsがVini2まで下がりきらないうちにVth補正が始まってしまう。従って、Vth補正の開始時までにソース電圧VsがVini2まで確実に下がる程度にVth補正の開始時から離れたタイミング(例えば、図3に示したように1H手前)で、ドレイン線DSLの電圧をVini2に下げることが好ましい。
【0050】
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVini2からVccに上げる(T4)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、水平駆動回路22が制御信号21dに応じて信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVonからVoffに下げる(T5)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
【0051】
(最初のVth補正休止期間)
Vth補正が休止している期間中(すなわち、ゲート線WSLの電圧がVoffとなっており、かつドレイン線DSLの電圧がVccとなっている間)は、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。具体的には、水平駆動回路22が、Vth補正が休止している期間中に、信号線DTLの電圧をVofsからVsigに切り替えたのち、VsigからVofsに切り替える動作を行い、書き込み走査回路23が、信号線DTLの電圧がVsigとなっている間に、先のVth補正を行った行(画素)とは異なる他の行(画素)に接続されたゲート線WSLの電圧をVoffからVonに上げたのち、VonからVoffに切り替える。従って、水平駆動回路22は、ある行(画素)においてVth補正を実行するために1周期(図中の1Hで示された期間)の前半に信号線DTLの電圧をVofsとし、他の行(画素)においてサンプリングを行うために1周期の後半に信号線DTLの電圧をVsigとする動作を実行する。
【0052】
なお、Vth補正が不十分である場合、すなわち、トランジスタTDrのゲート−ソース間の電位差VgsがトランジスタTDrの閾値電圧Vthよりも大きい場合には、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
【0053】
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、ドレイン線DSLの電圧がVccとなっており、かつ信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げ(T6)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。これにより、ゲート電圧VgがVofsとなり、ソース電圧Vsが上昇し、その結果、保持容量CsがVthに充電され、電位差VgsがVthとなる。その後、水平駆動回路22が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路23がゲート線WSLの電圧をVonからVoffに下げる(T7)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、トランジスタTDrの閾値電圧Vthが画素回路13ごとにばらついた場合であっても、有機EL素子12R等の発光輝度がばらつくのをなくすることができる。
【0054】
(2回目のVth補正休止期間)
その後、Vth補正の休止期間中(すなわち、ゲート線WSLの電圧がVoffとなっており、かつドレイン線DSLの電圧がVccとなっている間)に、水平駆動回路22が制御信号21dに応じて信号線DTLの電圧をVofsからVsigに切り替える。
【0055】
(書き込み・μ補正期間)
2回目のVth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げ(T8)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧が信号線DTLの電圧Vsigとなる。このとき、有機EL素子12R等のアノードの電圧はこの段階ではまだ有機EL素子12R等の閾値電圧Velよりも小さく、有機EL素子12R等はカットオフしている。そのため、電流Idsは有機EL素子12R等の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔV3だけ上昇し、やがて電位差VgsがVsig+Vth−ΔV3となる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタTDrの移動度μが大きい程、ΔV3も大きくなるので、電位差Vgsを発光前にΔV3だけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【0056】
(発光)
最後に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVonからVoffに下げる(T9)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子12R等に閾値電圧Vel以上の電圧が印加され、有機EL素子12R等が所望の輝度で発光する。
【0057】
本実施の形態の表示装置1では、上記のようにして、各画素11において画素回路13がオンオフ制御され、各画素11の有機EL素子12R等に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で多重反射し、陰極等を透過して外部に取り出される。その結果、表示部10において画像が表示される。
【0058】
ところで、従来の表示装置100では、図12に示したように、Vth補正準備期間において、トランジスタTDrの電位差VgsがVthを超えるようにするために、ソース電圧Vsをマイナスの電位にしている。そのため、有機EL素子121R等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比(発光期間/消光期間×100)によって異なるが、例えば、デューティ比が25%の場合には、一周期中の75%もの間、有機EL素子121R等に逆バイアスがかかり続けていることになる。
【0059】
一般に、有機EL素子に逆バイアスをかけたときに絶縁破壊(滅点化)が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機EL素子121R等に逆バイアスをかけ続けた場合には、有機EL素子121R等が滅点化する可能性が高く、歩留りの低下を招きかねない。
【0060】
一方、本実施の形態では、Vth補正準備期間において、ドレイン線DSLの電圧が段階的に下げられている。具体的には、ドレイン線DSLの電圧が、Vccから、Vini2よりも高いVini1に一旦下げられ、Vth補正を開始する前にVini1からVini2に下げられている。これにより、ドレイン線DSLの電圧をいきなりVini2に下げた場合と比べて、ソース電圧VsがVini2となっている期間を短くすることができる。その結果、Vth補正準備期間において、有機EL素子12R等に大きな逆バイアスが印加される時間を短縮することができるので、滅点化の可能性を低減することができる。ここで、Vini1をグラウンド線GNDの電圧とほぼ等しい電圧とした場合には、Vth補正準備期間において、有機EL素子12R等に逆バイアスが印加される時間を短縮することができるので、滅点化の可能性をほとんどなくすることができる。
【0061】
また、有機EL素子12R等に逆バイアスが印加される時間を短縮することにより、有機EL素子12R等の素子特性が経時劣化するのを低減することができ、有機EL素子12R等の駆動信頼性が向上する。また、1フィールド内において逆バイアス電圧を適正な大きさで適正な時間だけ印加した方がよい場合には、本実施の形態にかかる駆動タイミングを適用することにより、有機EL素子12R等に対して所望の大きさの電圧を所望の時間だけ印加することが可能となる。
【0062】
(モジュールおよび適用例)
以下、上記実施の形態で説明した表示装置1の適用例について説明する。上記実施の形態の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【0063】
(モジュール)
上記実施の形態の表示装置1は、例えば、図4に示したようなモジュールとして、後述する適用例1〜5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板2の一辺に、表示部10を封止する部材(図示せず)から露出した領域210を設け、この露出した領域210に、タイミング制御回路21、水平駆動回路22、書き込み走査回路23および電源走査回路24の配線を延長して外部接続端子(図示せず)を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板(FPC;Flexible Printed Circuit)220が設けられていてもよい。
【0064】
(適用例1)
図5は、上記実施の形態の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上記実施の形態に係る表示装置1により構成されている。
【0065】
(適用例2)
図6は、上記実施の形態の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上記実施の形態に係る表示装置1により構成されている。
【0066】
(適用例3)
図7は、上記実施の形態の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、その表示部530は、上記実施の形態に係る表示装置1により構成されている。
【0067】
(適用例4)
図8は、上記実施の形態の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上記実施の形態に係る表示装置1により構成されている。
【0068】
(適用例5)
図9は、上記実施の形態の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上記実施の形態に係る表示装置1により構成されている。
【0069】
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【0070】
例えば、上記実施の形態等では、表示装置1がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路13の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路13に追加してもよい。その場合、画素回路13の変更に応じて、上述した水平駆動回路22、書き込み走査回路23、電源走査回路24のほかに、必要な駆動回路を追加してもよい。
【0071】
また、上記実施の形態等では、水平駆動回路22、書き込み走査回路23および電源走査回路24の駆動を信号保持制御回路21Bが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路22、書き込み走査回路23および電源走査回路24の制御は、ハードウェア(回路)で行われていてもよいし、ソフトウェア(プログラム)で行われていてもよい。
【図面の簡単な説明】
【0072】
【図1】本発明の一実施の形態に係る表示装置の一例を表す構成図である。
【図2】図1の画素の内部構成の一例を表す構成図である。
【図3】図1の表示装置の動作の一例について説明するための波形図である。
【図4】上記各実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図5】上記実施の形態の表示装置の適用例1の外観を表す斜視図である。
【図6】(A)は適用例2の表側から見た外観を表す斜視図であり、(B)は裏側から見た外観を表す斜視図である。
【図7】適用例3の外観を表す斜視図である。
【図8】適用例4の外観を表す斜視図である。
【図9】(A)は適用例5の開いた状態の正面図、(B)はその側面図、(C)は閉じた状態の正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。
【図10】従来の表示装置の一例を表す構成図である。
【図11】図10の画素の内部構成の一例を表す構成図である。
【図12】図10の表示装置の動作の一例について説明するための波形図である。
【符号の説明】
【0073】
1…表示装置、10…表示部、11,11R,11G,11B…画素、12R,12G,12B…有機EL素子、13…画素回路、20…周辺回路部、21…タイミング制御回路、21A…表示信号生成回路、21B…表示信号保持制御回路、22…水平駆動回路、23…書き込み走査回路、24…電源走査回路、Cs…保持容量、DSL…ドレイン線、DTL…信号線、Ids…電流、TDr,TWS…トランジスタ、Vg…ゲート電圧、Vgs…電位差、Vs…ソース電圧、Vth…閾値電圧、WSL…ゲート線。
【技術分野】
【0001】
本発明は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えた表示装置およびその駆動方法に関する。また、本発明は、上記表示装置を備えた電子機器に関する。
【背景技術】
【0002】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機EL(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。
【0003】
有機EL素子は、液晶素子などと異なり自発光素子である。そのため、有機EL素子を用いた表示装置(有機EL表示装置)では、光源(バックライト)が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【0004】
有機EL表示装置では、液晶表示装置と同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子(一般にはTFT(Thin Film Transistor;薄膜トランジスタ))によって制御するものである。
【0005】
ところで、一般的に、有機EL素子の電流−電圧(I−V)特性は、時間の経過に従って劣化(経時劣化)する。有機EL素子を電流駆動する画素回路では、有機EL素子のI−V特性が経時変化すると、有機EL素子と、有機EL素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧Vgsも変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機EL素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。
【0006】
また、駆動トランジスタの閾値電圧Vthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Vthや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Vthや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機EL素子の発光輝度がばらつき、画面の一様性(ユニフォーミティ)が損なわれる。
【0007】
そこで、有機EL素子のI−V特性が経時変化したり、駆動トランジスタの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子の発光輝度を一定に保つようにするために、有機EL素子のI−V特性の変動に対する補償機能および駆動トランジスタの閾値電圧Vthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている(例えば、特許文献1参照)。
【0008】
図10は、特許文献1に記載の表示装置の概略構成を表したものである。図10に記載の表示装置100は、複数の画素120がマトリクス状に配置された表示部110と、各画素120を駆動する駆動部(水平駆動回路130、書き込み走査回路140および電源走査回路150)とを備えている。
【0009】
各画素120は、赤色用の画素120R、緑色用の画素120Gおよび青色用の画素120Bからなる。各画素120R,120G,120Bは、図11に示したように、有機EL素子121(有機EL素子121R,121G,121B)およびそれに接続された画素回路122により構成されている。画素回路122は、サンプリング用のトランジスタTWS、保持容量Cs、駆動用のトランジスタTDrによって構成されたものであり、2Tr1Cの回路構成となっている。書き込み走査回路140から引き出されたゲート線WSLが行方向に延在して形成されており、トランジスタTWSのゲートに接続されている。電源走査回路150から引き出されたドレイン線DSLも行方向に延在して形成されており、トランジスタTDrのドレインに接続されている。また、水平駆動回路130から引き出された信号線DTLは列方向に延在して形成されており、トランジスタTWSのドレインに接続されている。トランジスタTWSのソースは駆動用のトランジスタTDrのゲートと、保持容量Csの一端に接続されており、トランジスタTDrのソースと保持容量Csの他端とが有機EL素子121R,121G,121B(以下、有機EL素子121R等と略する。)のアノードに接続されている。有機EL素子121R等のカソードは、グラウンド線GNDに接続されている。
【0010】
図12は、図10に記載の表示装置100における各種波形の一例を表したものである。図12には、ゲート線WSLに2種類の電圧(Von、Voff(<Von))が、ドレイン線DSLに2種類の電圧(Vcc、Vini(<Vcc))が、信号線DTLに2種類の電圧(Vsig、Vofs(<Vsig))が印加されている様子が示されている。さらに、図12には、ゲート線WSL、ドレイン線DSLおよび信号線DTLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。
【0011】
(Vth補正準備期間)
まず、Vth補正の準備を行う。具体的には、電源走査回路150がドレイン線DSLの電圧をVccからViniに下げる(T1)。すると、ソース電圧VsがViniまで下がり、有機EL素子121等が消光する。このとき、保持容量Csを介したカップリングによりゲート電圧Vgも下がる。次に、信号線DTLの電圧がVofsとなっている間に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げる(T2)。すると、ゲート電圧VgがVofsまで下がる。
【0012】
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源走査回路150がドレイン線DSLの電圧をViniからVccに上げる(T3)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T4)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
【0013】
(最初のVth補正休止期間)
Vth補正が休止している期間中は、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、Vth補正が不十分である場合、すなわち、トランジスタTDrのゲート−ソース間の電位差VgsがトランジスタTDrの閾値電圧Vthよりも大きい場合には、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
【0014】
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げ(T5)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。その結果、保持容量CsがVthに充電され、電位差VgsがVthとなる。その後、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T6)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、トランジスタTDrの閾値電圧Vthが画素回路122ごとにばらついた場合であっても、有機EL素子121等の発光輝度がばらつくのをなくすることができる。
【0015】
(2回目のVth補正休止期間)
その後、Vth補正の休止期間中に、水平駆動回路130が信号線DTLの電圧をVofsからVsigに切り替える。
【0016】
(書き込み・μ補正期間)
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路140がゲート線WSLの電圧をVoffからVonに上げ(T7)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧がVsigとなる。このとき、有機EL素子121R等のアノードの電圧はこの段階ではまだ有機EL素子121R等の閾値電圧Velよりも小さく、有機EL素子121R等はカットオフしている。そのため、電流Idsは有機EL素子121R等の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔVだけ上昇し、やがて電位差VgsがVsig+Vth−ΔVとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタTDrの移動度μが大きい程、ΔVも大きくなるので、電位差Vgsを発光前にΔVだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【0017】
(発光)
最後に、書き込み走査回路140がゲート線WSLの電圧をVonからVoffに下げる(T8)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子121R等が所望の輝度で発光する。
【0018】
【特許文献1】特開2008−083272号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
ところで、上述したVth補正準備期間では、トランジスタTDrの電位差VgsがVthを超えるようにするために、ソース電圧Vsをマイナスの電位にしている。そのため、有機EL素子121R等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比(発光期間/消光期間×100)によって異なるが、例えば、デューティ比が25%の場合には、一周期中の75%もの間、有機EL素子121R等に逆バイアスがかかり続けていることになる。
【0020】
一般に、有機EL素子に逆バイアスをかけたときに絶縁破壊(滅点化)が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機EL素子121R等に逆バイアスをかけ続けた場合には、有機EL素子121R等が滅点化する可能性が高く、歩留りの低下を招きかねないという問題があった。
【0021】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、逆バイアスの印加時間を短縮することにより、滅点化の可能性を低減することの可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。
【課題を解決するための手段】
【0022】
本発明の表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第1トランジスタと、第2トランジスタと、保持容量とが設けられている。駆動部には、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とが設けられている。第1トランジスタのゲートが第1配線を介して第1駆動部に接続されている。第1トランジスタのドレインまたはソースが第3配線を介して第3駆動部に接続されている。第1トランジスタのドレインおよびソースのうち第3駆動部に未接続の方が第2トランジスタのゲートおよび保持容量の一端に接続されている。第2トランジスタのドレインまたはソースが第2配線を介して第2駆動部に接続されている。第2トランジスタのドレインおよびソースのうち第2駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第4配線に接続されている。ここで、第1駆動部は、第1トランジスタのオン電圧よりも低い第1電圧と、第1トランジスタのオン電圧以上の第2電圧とを第1配線に出力可能となっている。第2駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、発光素子の閾値電圧と参照電圧との和以上の第5電圧とを第2配線に出力可能となっている。第3駆動部は、発光素子の閾値電圧よりも低い第6電圧と、映像信号に応じた大きさの第7電圧とを第3配線に出力可能となっている。そして、制御部は、第1駆動部、第2駆動部および第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力するようになっている。
【0023】
(A)第2駆動部が第2配線の電圧を第5電圧から第3電圧に下げる消光ステップ
(B)第1配線の電圧が第2電圧となっており、かつ第3配線の電圧が第6電圧となっている時に、第2駆動部が第2配線の電圧を第3電圧から第4電圧に下げるVth補正準備ステップ
(C)第3配線の電圧が第6電圧となっている時に、第2駆動部が第2配線の電圧を第4電圧から第5電圧に上げたのち、第1駆動部が第1配線の電圧を第2電圧から第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、第1駆動部が第1配線の電圧を第1電圧にし続けると共に、第2駆動部が第2配線の電圧を第5電圧にし続ける最初のVth補正休止ステップ
(E)第2配線の電圧が第5電圧となっており、かつ第3配線の電圧が第6電圧となっている時に、第1駆動部が第1配線の電圧を第1電圧から第2電圧に上げたのち、第2電圧から第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、第1駆動部が第1配線の電圧を第1電圧にし続けると共に、第2駆動部が第2配線の電圧を第5電圧にし続ける2回目のVth補正休止ステップ
(G)第2配線の電圧が第5電圧となっており、かつ第3配線の電圧が第7電圧となっている時に、第1駆動部が第1配線の電圧を第1電圧から第2電圧に上げたのち、第2電圧から第1電圧に下げる書き込み・μ補正・発光ステップ
【0024】
本発明の電子機器は、上記表示装置を備えたものである。
【0025】
本発明の表示装置の駆動方法は、以下の構成を備えた表示装置の第1駆動部、第2駆動部および第3駆動部において上記の(A)〜(G)の各ステップを順次実行するものである。
【0026】
上記駆動方法が用いられる表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第1トランジスタと、第2トランジスタと、保持容量とが設けられている。駆動部には、第1駆動部と、第2駆動部と、第3駆動部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とが設けられている。第1トランジスタのゲートが第1配線を介して第1駆動部に接続されている。第1トランジスタのドレインまたはソースが第3配線を介して第3駆動部に接続されている。第1トランジスタのドレインおよびソースのうち第3駆動部に未接続の方が第2トランジスタのゲートおよび保持容量の一端に接続されている。第2トランジスタのドレインまたはソースが第2配線を介して第2駆動部に接続されている。第2トランジスタのドレインおよびソースのうち第2駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第4配線に接続されている。ここで、第1駆動部は、第1トランジスタのオン電圧よりも低い第1電圧と、第1トランジスタのオン電圧以上の第2電圧とを第1配線に出力可能となっている。第2駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、発光素子の閾値電圧と参照電圧との和以上の第5電圧とを第2配線に出力可能となっている。第3駆動部は、発光素子の閾値電圧よりも低い第6電圧と、第6電圧よりも高く、かつ映像信号に応じた大きさの第7電圧とを第3配線に出力可能となっている。
【0027】
本発明の表示装置およびその駆動方法ならびに電子機器では、消光ステップにおいて、第2配線の電圧が、第5電圧から、第4電圧よりも高い第3電圧に一旦下げられ、Vth補正準備ステップにおいて、Vth補正を開始する前に第3電圧から第4電圧に下げられる。
【発明の効果】
【0028】
本発明の表示装置およびその駆動方法ならびに電子機器によれば、消光ステップにおいて、第2配線の電圧を、第5電圧から、第4電圧よりも高い第3電圧に一旦下げ、Vth補正準備ステップにおいて、Vth補正を開始する前に第3電圧から第4電圧に下げるようにしたので、Vth補正準備期間において、発光素子に逆バイアスが印加される時間を短縮することができる。これにより、滅点化の可能性を低減することができる。
【発明を実施するための最良の形態】
【0029】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【0030】
図1は、本発明の一実施の形態に係る表示装置1の全体構成の一例を表したものである。この表示装置1は、例えば、ガラス,シリコン(Si)ウェハあるいは樹脂などよりなる基板(図示せず)上に、表示部10と、表示部10の周辺に形成された周辺回路部20(駆動部)とを備えている。
【0031】
表示部10は、複数の画素11を表示部10の全面に渡ってマトリクス状に配置したものであり、外部から入力された映像信号20aに基づく画像をアクティブマトリクス駆動により表示するものである。各画素11は、赤色用の画素11Rと、緑色用の画素11Gと、青色用の画素11Bとを含んでいる。
【0032】
図2は、画素11R,11G,11Bの内部構成の一例を表したものである。画素11R,11G,11B内には、図2に示したように、有機EL素子12R,12G,12B(発光素子)と、画素回路13とが設けられている。
【0033】
有機EL素子12R,12G,12B(以下、有機EL素子12R等と称する。)は、例えば、図示しないが、陽極(アノード)、有機層および陰極(カソード)が積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。
【0034】
画素回路13は、サンプリング用のトランジスタTWS(第1トランジスタ)、保持容量Cs、駆動用のトランジスタTDr(第2トランジスタ)によって構成されたものであり、2Tr1Cの回路構成となっている。トランジスタTWS,TDrは、例えば、nチャネルMOS型の薄膜トランジスタ(TFT(Thin Film Transistor))により形成されている。
【0035】
周辺回路部20は、タイミング制御回路21(制御部)と、水平駆動回路22(第3駆動部)と、書き込み走査回路23(第1駆動部)と、電源走査回路24(第2駆動部)とを有している。タイミング制御回路21は、表示信号生成回路21Aと、表示信号保持制御回路21Bとを含んでいる。また、周辺回路部20には、ゲート線WSL(第1配線)と、ドレイン線DSL(第2配線)と、信号線DTL(第3配線)と、グラウンド線GND(第4配線)とが設けられている。なお、グラウンド線は、グラウンドに接続されており、グラウンド電圧(参照電圧)に設定される。
【0036】
表示信号生成回路21Aは、外部から入力された映像信号20aに基づいて、例えば1画面ごと(1フィールドの表示ごと)に表示部10に表示するための表示信号21aを生成するものである。
【0037】
表示信号保持制御回路21Bは、表示信号生成回路21Aから出力された表示信号21aを1画面ごと(1フィールドの表示ごと)に、例えばSRAM(Static Random Access Memory)などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路21Bはまた、各画素11を駆動する水平駆動回路22、書き込み走査回路23および電源走査回路24が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路21Bは、書き込み走査回路23に対しては制御信号21bを、電源走査回路24に対しては制御信号21cを、水平駆動回路22に対しては制御信号21dをそれぞれ出力するようになっている。
【0038】
水平駆動回路22は、表示信号保持制御回路21Bから出力された制御信号21dに応じて、2種類の電圧(Vofs(第6電圧)、Vsig(第7電圧))を出力可能となっている。具体的には、水平駆動回路22は、表示部10の各画素11に接続された信号線DTLを介して、書き込み走査回路23により選択された画素11へ2種類の電圧(Vofs、Vsig)を供給するようになっている。
【0039】
ここで、電圧Vofsは、有機EL素子12R等の閾値電圧Velよりも低い電圧値となっている。また、電圧Vsigは、映像信号20aに対応する電圧値であって、かつ電圧Vofsよりも高い電圧値となっている。
【0040】
書き込み走査回路23は、表示信号保持制御回路21Bから出力された制御信号21bに応じて、2種類の電圧(Von(第2電圧)、Voff(第1電圧))を出力可能となっている。具体的には、書き込み走査回路23は、表示部10の各画素11に接続されたゲート線WSLを介して、駆動対象の画素11へ3種類の電圧(Von、Voff)を供給し、サンプリング用のトランジスタTWSを制御するようになっている。
【0041】
ここで、Vonは、トランジスタTWSのオン電圧以上の値となっている。Vonは、後述の「最初のVth補正期間」や「書き込み・μ補正期間」などに書き込み走査回路23から出力される電圧値である。Voffは、トランジスタTWSのオン電圧よりも低い値となっており、かつ、Vonよりも低い値となっている。Voffは、後述の「Vth補正休止期間」や「発光期間」などに書き込み走査回路23から出力される電圧値である。
【0042】
電源走査回路24は、表示信号保持制御回路21Bから出力された制御信号21cに応じて、2種類の電圧(Vini1(第3電圧)、Vini2(第4電圧)、Vcc(第5電圧))を出力可能となっている。具体的には、電源走査回路24は、表示部10の各画素11に接続されたドレイン線DSLを介して、駆動対象の画素11へ2種類の電圧(Vini1、Vini2、Vcc)を供給し、有機EL素子12R等の発光および消光を制御するようになっている。
【0043】
ここで、Vini1,Vini2は、有機EL素子12R等の閾値電圧Velと、有機EL素子12R等のカソードの電圧Vcaとを足し合わせた電圧(Vel+Vca)よりも低い電圧値であり、Vini1は、Vini2よりも高い値となっている。また、Vccは、電圧(Vel+Vca)以上の電圧値である。
【0044】
次に、図2を参照して、各構成要素の接続関係について説明する。書き込み走査回路23から引き出されたゲート線WSLは、行方向に延在して形成されており、トランジスタTWSのゲートに接続されている。電源走査回路24から引き出されたドレイン線DSLも行方向に延在して形成されており、トランジスタTDrのドレインに接続されている。また、水平駆動回路22から引き出された信号線DTLは列方向に延在して形成されており、トランジスタTWSのドレインに接続されている。トランジスタTWSのソースは駆動用のトランジスタTDrのゲートと、保持容量Csの一端に接続されており、トランジスタTDrのソースと保持容量Csの他端とが有機EL素子12R等のアノードに接続されている。有機EL素子12R等のカソードは、グラウンド線GNDに接続されている。
【0045】
次に、本実施の形態の表示装置1の動作(消光から発光までの動作)について説明する。本実施の形態では、有機EL素子12R等のI−V特性が経時変化したり、トランジスタTDrの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子12R等の発光輝度を一定に保つようにするために、有機EL素子12R等のI−V特性の変動に対する補償動作およびトランジスタTDrの閾値電圧Vthや移動度μの変動に対する補正動作を組み込んでいる。
【0046】
図3は、表示装置1における各種波形の一例を表したものである。図3には、ゲート線WSLに2種類の電圧(Von、Voff)が、ドレイン線DSLに3種類の電圧(Vcc、Vini1、Vini2)が、信号線DTLに2種類の電圧(Vsig、Vofs)が印加されている様子が示されている。さらに、図3には、ゲート線WSL、ドレイン線DSLおよび信号線DTLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。
【0047】
(Vth補正準備期間)
まず、Vth補正の準備を行う。具体的には、ゲート線WSLの電圧がVoffとなっており、信号線DTLの電圧がVofsとなっており、ドレイン線DSLの電圧がVccとなっている時(つまり有機EL素子12R等が発光している時)に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVccからVini1に下げる(T1)。すると、ソース電圧VsがVini1まで下がり、有機EL素子12R等が消光する。このとき、保持容量Csを介したカップリングによりゲート電圧Vgも下がる。次に、ドレイン線DSLの電圧がViniとなっており、かつ信号線DTLの電圧がVofsとなっている間に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げる(T2)。すると、ゲート電圧VgがVofsまで下がる。このとき、ゲート電圧Vgとソース電圧Vsとの電位差Vgs(=Vofs−Vini1)がトランジスタTDrの閾値電圧Vthよりも小さくなっていてもよいし、それと等しいか、またはそれよりも大きくなっていてもよい。
【0048】
続いて、ゲート線WSLの電圧がVonとなっており、かつ信号線DTLの電圧がVofsとなっている時に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVini1からVini2に下げる(T3)。すると、ソース電圧VsがVini2まで下がる。このとき、ゲート電圧Vgとソース電圧Vsとの電位差Vgs(=Vofs−Vin2)がトランジスタTDrの閾値電圧Vthよりも大きくなるように、電源走査回路24および水平駆動回路22では、ドレイン線DSLおよび信号線DTLへの印加電圧(Vini2、Vofs)が設定されている。
【0049】
このように、本実施の形態では、先のVth補正準備期間において、ドレイン線DSLの電圧が段階的に下げられている。これにより、ドレイン線DSLの電圧をいきなりVini2に下げた場合と比べて、ソース電圧VsがVini2となっている期間が短くなっている。ただし、ドレイン線DSLの電圧をVini2に下げるタイミングが後述のVth補正の開始にあまりに近づき過ぎると、ソース電圧VsがVini2まで下がりきらないうちにVth補正が始まってしまう。従って、Vth補正の開始時までにソース電圧VsがVini2まで確実に下がる程度にVth補正の開始時から離れたタイミング(例えば、図3に示したように1H手前)で、ドレイン線DSLの電圧をVini2に下げることが好ましい。
【0050】
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源走査回路24が制御信号21cに応じてドレイン線DSLの電圧をVini2からVccに上げる(T4)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、水平駆動回路22が制御信号21dに応じて信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVonからVoffに下げる(T5)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
【0051】
(最初のVth補正休止期間)
Vth補正が休止している期間中(すなわち、ゲート線WSLの電圧がVoffとなっており、かつドレイン線DSLの電圧がVccとなっている間)は、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。具体的には、水平駆動回路22が、Vth補正が休止している期間中に、信号線DTLの電圧をVofsからVsigに切り替えたのち、VsigからVofsに切り替える動作を行い、書き込み走査回路23が、信号線DTLの電圧がVsigとなっている間に、先のVth補正を行った行(画素)とは異なる他の行(画素)に接続されたゲート線WSLの電圧をVoffからVonに上げたのち、VonからVoffに切り替える。従って、水平駆動回路22は、ある行(画素)においてVth補正を実行するために1周期(図中の1Hで示された期間)の前半に信号線DTLの電圧をVofsとし、他の行(画素)においてサンプリングを行うために1周期の後半に信号線DTLの電圧をVsigとする動作を実行する。
【0052】
なお、Vth補正が不十分である場合、すなわち、トランジスタTDrのゲート−ソース間の電位差VgsがトランジスタTDrの閾値電圧Vthよりも大きい場合には、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
【0053】
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、ドレイン線DSLの電圧がVccとなっており、かつ信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げ(T6)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。これにより、ゲート電圧VgがVofsとなり、ソース電圧Vsが上昇し、その結果、保持容量CsがVthに充電され、電位差VgsがVthとなる。その後、水平駆動回路22が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路23がゲート線WSLの電圧をVonからVoffに下げる(T7)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、トランジスタTDrの閾値電圧Vthが画素回路13ごとにばらついた場合であっても、有機EL素子12R等の発光輝度がばらつくのをなくすることができる。
【0054】
(2回目のVth補正休止期間)
その後、Vth補正の休止期間中(すなわち、ゲート線WSLの電圧がVoffとなっており、かつドレイン線DSLの電圧がVccとなっている間)に、水平駆動回路22が制御信号21dに応じて信号線DTLの電圧をVofsからVsigに切り替える。
【0055】
(書き込み・μ補正期間)
2回目のVth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVoffからVonに上げ(T8)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧が信号線DTLの電圧Vsigとなる。このとき、有機EL素子12R等のアノードの電圧はこの段階ではまだ有機EL素子12R等の閾値電圧Velよりも小さく、有機EL素子12R等はカットオフしている。そのため、電流Idsは有機EL素子12R等の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔV3だけ上昇し、やがて電位差VgsがVsig+Vth−ΔV3となる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタTDrの移動度μが大きい程、ΔV3も大きくなるので、電位差Vgsを発光前にΔV3だけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【0056】
(発光)
最後に、書き込み走査回路23が制御信号21bに応じてゲート線WSLの電圧をVonからVoffに下げる(T9)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子12R等に閾値電圧Vel以上の電圧が印加され、有機EL素子12R等が所望の輝度で発光する。
【0057】
本実施の形態の表示装置1では、上記のようにして、各画素11において画素回路13がオンオフ制御され、各画素11の有機EL素子12R等に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で多重反射し、陰極等を透過して外部に取り出される。その結果、表示部10において画像が表示される。
【0058】
ところで、従来の表示装置100では、図12に示したように、Vth補正準備期間において、トランジスタTDrの電位差VgsがVthを超えるようにするために、ソース電圧Vsをマイナスの電位にしている。そのため、有機EL素子121R等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比(発光期間/消光期間×100)によって異なるが、例えば、デューティ比が25%の場合には、一周期中の75%もの間、有機EL素子121R等に逆バイアスがかかり続けていることになる。
【0059】
一般に、有機EL素子に逆バイアスをかけたときに絶縁破壊(滅点化)が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機EL素子121R等に逆バイアスをかけ続けた場合には、有機EL素子121R等が滅点化する可能性が高く、歩留りの低下を招きかねない。
【0060】
一方、本実施の形態では、Vth補正準備期間において、ドレイン線DSLの電圧が段階的に下げられている。具体的には、ドレイン線DSLの電圧が、Vccから、Vini2よりも高いVini1に一旦下げられ、Vth補正を開始する前にVini1からVini2に下げられている。これにより、ドレイン線DSLの電圧をいきなりVini2に下げた場合と比べて、ソース電圧VsがVini2となっている期間を短くすることができる。その結果、Vth補正準備期間において、有機EL素子12R等に大きな逆バイアスが印加される時間を短縮することができるので、滅点化の可能性を低減することができる。ここで、Vini1をグラウンド線GNDの電圧とほぼ等しい電圧とした場合には、Vth補正準備期間において、有機EL素子12R等に逆バイアスが印加される時間を短縮することができるので、滅点化の可能性をほとんどなくすることができる。
【0061】
また、有機EL素子12R等に逆バイアスが印加される時間を短縮することにより、有機EL素子12R等の素子特性が経時劣化するのを低減することができ、有機EL素子12R等の駆動信頼性が向上する。また、1フィールド内において逆バイアス電圧を適正な大きさで適正な時間だけ印加した方がよい場合には、本実施の形態にかかる駆動タイミングを適用することにより、有機EL素子12R等に対して所望の大きさの電圧を所望の時間だけ印加することが可能となる。
【0062】
(モジュールおよび適用例)
以下、上記実施の形態で説明した表示装置1の適用例について説明する。上記実施の形態の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【0063】
(モジュール)
上記実施の形態の表示装置1は、例えば、図4に示したようなモジュールとして、後述する適用例1〜5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板2の一辺に、表示部10を封止する部材(図示せず)から露出した領域210を設け、この露出した領域210に、タイミング制御回路21、水平駆動回路22、書き込み走査回路23および電源走査回路24の配線を延長して外部接続端子(図示せず)を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板(FPC;Flexible Printed Circuit)220が設けられていてもよい。
【0064】
(適用例1)
図5は、上記実施の形態の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上記実施の形態に係る表示装置1により構成されている。
【0065】
(適用例2)
図6は、上記実施の形態の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上記実施の形態に係る表示装置1により構成されている。
【0066】
(適用例3)
図7は、上記実施の形態の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、その表示部530は、上記実施の形態に係る表示装置1により構成されている。
【0067】
(適用例4)
図8は、上記実施の形態の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上記実施の形態に係る表示装置1により構成されている。
【0068】
(適用例5)
図9は、上記実施の形態の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上記実施の形態に係る表示装置1により構成されている。
【0069】
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【0070】
例えば、上記実施の形態等では、表示装置1がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路13の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路13に追加してもよい。その場合、画素回路13の変更に応じて、上述した水平駆動回路22、書き込み走査回路23、電源走査回路24のほかに、必要な駆動回路を追加してもよい。
【0071】
また、上記実施の形態等では、水平駆動回路22、書き込み走査回路23および電源走査回路24の駆動を信号保持制御回路21Bが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路22、書き込み走査回路23および電源走査回路24の制御は、ハードウェア(回路)で行われていてもよいし、ソフトウェア(プログラム)で行われていてもよい。
【図面の簡単な説明】
【0072】
【図1】本発明の一実施の形態に係る表示装置の一例を表す構成図である。
【図2】図1の画素の内部構成の一例を表す構成図である。
【図3】図1の表示装置の動作の一例について説明するための波形図である。
【図4】上記各実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図5】上記実施の形態の表示装置の適用例1の外観を表す斜視図である。
【図6】(A)は適用例2の表側から見た外観を表す斜視図であり、(B)は裏側から見た外観を表す斜視図である。
【図7】適用例3の外観を表す斜視図である。
【図8】適用例4の外観を表す斜視図である。
【図9】(A)は適用例5の開いた状態の正面図、(B)はその側面図、(C)は閉じた状態の正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。
【図10】従来の表示装置の一例を表す構成図である。
【図11】図10の画素の内部構成の一例を表す構成図である。
【図12】図10の表示装置の動作の一例について説明するための波形図である。
【符号の説明】
【0073】
1…表示装置、10…表示部、11,11R,11G,11B…画素、12R,12G,12B…有機EL素子、13…画素回路、20…周辺回路部、21…タイミング制御回路、21A…表示信号生成回路、21B…表示信号保持制御回路、22…水平駆動回路、23…書き込み走査回路、24…電源走査回路、Cs…保持容量、DSL…ドレイン線、DTL…信号線、Ids…電流、TDr,TWS…トランジスタ、Vg…ゲート電圧、Vgs…電位差、Vs…ソース電圧、Vth…閾値電圧、WSL…ゲート線。
【特許請求の範囲】
【請求項1】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能であり、
前記制御部は、前記第1駆動部、前記第2駆動部および前記第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力する表示装置。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ
【請求項2】
前記第4電圧は、前記第4配線の電圧とほぼ等しい電圧となっている請求項1に記載の表示装置。
【請求項3】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能である表示装置の前記第1駆動部、前記第2駆動部および前記第3駆動部が以下の(A)〜(G)の各ステップを順次実行する表示装置の駆動方法。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ
【請求項4】
表示装置を備え、
前記表示装置は、
発光素子および画素回路を画素ごとに有する表示部と、
前記映像信号に基づいて前記画素回路を駆動する駆動部と
を有し、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能であり、
前記制御部は、前記第1駆動部、前記第2駆動部および前記第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力する電子機器。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ
【請求項1】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能であり、
前記制御部は、前記第1駆動部、前記第2駆動部および前記第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力する表示装置。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ
【請求項2】
前記第4電圧は、前記第4配線の電圧とほぼ等しい電圧となっている請求項1に記載の表示装置。
【請求項3】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能である表示装置の前記第1駆動部、前記第2駆動部および前記第3駆動部が以下の(A)〜(G)の各ステップを順次実行する表示装置の駆動方法。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ
【請求項4】
表示装置を備え、
前記表示装置は、
発光素子および画素回路を画素ごとに有する表示部と、
前記映像信号に基づいて前記画素回路を駆動する駆動部と
を有し、
前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
前記駆動部は、第1駆動部と、第2駆動部と、第3駆動部と、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
前記第2トランジスタのドレインおよびソースのうち前記第2駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第4配線に接続され、
前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能であり、
前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧および第4電圧(第3電圧>第4電圧)と、前記発光素子の閾値電圧と前記参照電圧との和以上の第5電圧とを前記第2配線に出力可能であり、
前記第3駆動部は、前記発光素子の閾値電圧よりも低い第6電圧と、前記映像信号に応じた大きさの第7電圧とを前記第3配線に出力可能であり、
前記制御部は、前記第1駆動部、前記第2駆動部および前記第3駆動部に対して以下の(A)〜(G)の各ステップを順次実行することを指示する制御信号を出力する電子機器。
(A)前記第2駆動部が前記第2配線の電圧を前記第5電圧から前記第3電圧に下げる消光ステップ
(B)前記第1配線の電圧が前記第2電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第3電圧から前記第4電圧に下げるVth補正準備ステップ
(C)前記第3配線の電圧が前記第6電圧となっている時に、前記第2駆動部が前記第2配線の電圧を前記第4電圧から前記第5電圧に上げたのち、前記第1駆動部が前記第1配線の電圧を前記第2電圧から前記第1電圧に下げる最初のVth補正ステップ
(D)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける最初のVth補正休止ステップ
(E)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第6電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる2回目のVth補正ステップ
(F)所定の期間、前記第1駆動部が前記第1配線の電圧を前記第1電圧にし続けると共に、前記第2駆動部が前記第2配線の電圧を前記第5電圧にし続ける2回目のVth補正休止ステップ
(G)前記第2配線の電圧が前記第5電圧となっており、かつ前記第3配線の電圧が前記第7電圧となっている時に、前記第1駆動部が前記第1配線の電圧を前記第1電圧から前記第2電圧に上げたのち、前記第2電圧から前記第1電圧に下げる書き込み・μ補正・発光ステップ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2009−300853(P2009−300853A)
【公開日】平成21年12月24日(2009.12.24)
【国際特許分類】
【出願番号】特願2008−156686(P2008−156686)
【出願日】平成20年6月16日(2008.6.16)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成21年12月24日(2009.12.24)
【国際特許分類】
【出願日】平成20年6月16日(2008.6.16)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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