表示装置及びそれを用いた電子機器
【課題】トランジスタの信頼性を損なうことなく安定に表示する有機ＥＬ素子が積層されたアクティブマトリックス方式の表示装置を提供する。また、額縁領域をバランス良く、かつ効率の良いレイアウトを可能とし、小型化に適した表示装置を提供する。
【解決手段】第１の表示素子と、第２の表示素子と、画素と、表示領域と、第１の画素回路と、第２の画素回路と、制御回路と、を有する表示装置であって、第１の画素回路に供給される制御信号のハイレベルの信号電圧と第２の画素回路に供給される制御信号のハイレベルの信号電圧は異なる電圧であり、第１の画素回路に供給される制御信号のローレベルの信号電圧と第２の画素回路に供給される制御信号のローレベルの信号電圧は異なる電圧であることを特徴とする表示装置。
【解決手段】第１の表示素子と、第２の表示素子と、画素と、表示領域と、第１の画素回路と、第２の画素回路と、制御回路と、を有する表示装置であって、第１の画素回路に供給される制御信号のハイレベルの信号電圧と第２の画素回路に供給される制御信号のハイレベルの信号電圧は異なる電圧であり、第１の画素回路に供給される制御信号のローレベルの信号電圧と第２の画素回路に供給される制御信号のローレベルの信号電圧は異なる電圧であることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びそれを用いた電子機器に関し、特に異なる発光色を有する有機エレクトロルミネッセンス素子（以後、有機ＥＬ素子という）が積層された有機ＥＬ表示装置及びそれを用いた電子機器に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置は、薄型化、低消費電力化が期待される自発光型デバイスとして多くの注目を集めている。
【０００３】
有機ＥＬ表示装置などにおいて、アクティブマトリックス型の表示装置では、表示領域に表示素子がマトリックス状に配置され、表示素子に対応して配置された画素回路によって表示素子が制御されて表示が行われる。各画素回路を制御する駆動回路は表示領域の周辺部に設けられ、画素領域周辺にはその他に、電源配線、信号配線といった配線が形成される。各画素回路、及び表示領域の周辺部に設けられる駆動回路は薄膜トランジスタ（ＴＦＴ）で構成され、表示品位を決定する重要な要素となっている。
【０００４】
一般的に、有機ＥＬ表示装置では、表示素子である有機ＥＬ素子を並列に配置する構成が採用されている。その構成では、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３つのサブピクセルを並列に配置して１画素を成している。この場合、１画素の領域をＲ、Ｇ、Ｂの３つのサブピクセルに分割している。
【０００５】
この構成に対して、特許文献１では複数の有機ＥＬ素子ＢＵ，ＧＵ，ＲＵをサブピクセル領域に積層し、積層した有機ＥＬ素子に接続される全てのアクティブ素子（ＴＦＴ）を、絶縁基板ＳＵＢとこの絶縁基板に最も近い有機ＥＬ素子ＢＵの層との間に形成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０１２３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、積層した複数の有機ＥＬ素子ＢＵ，ＧＵ，ＲＵをそれぞれ独立に駆動する画素回路において、該画素回路を構成するＴＦＴを制御する際、各ＴＦＴのゲートに入力する制御信号を共通にすると、制御信号の振幅電圧が大きくなる。そのため、この電圧がＴＦＴの耐圧を超えるならば、ＴＦＴを破壊する可能性が高く、回路の信頼性を著しく低下させる。よって、信頼性を低下させること無く安定に表示を行う駆動回路が必要となる。
【０００８】
そこで、本発明は、ＴＦＴの信頼性を損なうことなく安定に表示する有機ＥＬ素子が積層されたアクティブマトリックス方式の表示装置及びそれを用いた電子機器を提供することを目的とする。また、額縁領域をバランス良く、かつ効率の良いレイアウトを可能とし、小型化に適した表示装置及びそれを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、第１の表示素子と、第２の表示素子と、前記第１の表示素子及び前記第２の表示素子が積層されてなる画素と、前記画素がマトリックス状に複数配置された表示領域と、前記第１の表示素子を駆動するための第１の画素回路と、前記第２の表示素子を駆動するための第２の画素回路と、前記第１の画素回路及び前記第２の画素回路に制御信号を供給する制御回路と、を有する表示装置であって、前記第１の画素回路に供給される制御信号のハイレベルの信号電圧と前記第２の画素回路に供給される制御信号のハイレベルの信号電圧は異なる電圧であり、前記第１の画素回路に供給される制御信号のローレベルの信号電圧と前記第２の画素回路に供給される制御信号のローレベルの信号電圧は異なる電圧であることを特徴とする表示装置を提供するものである。
【発明の効果】
【００１０】
本発明によれば、ＴＦＴの信頼性を損なうことなく安定に表示する有機ＥＬ素子が積層されたアクティブマトリックス方式の表示装置及びそれを用いた電子機器を提供することができる。また、表示領域を挟んでシフトレジスタ配置側とは反対側にレベルシフタを配置することで額縁領域をバランス良く、かつ効率の良いレイアウトを可能とし、小型化に適した表示装置及びそれを用いた電子機器を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態の有機ＥＬ表示装置を示す概略図である。
【図２】走査信号線（ＳＡ１〜ＳＡｎ）における走査信号の波形を示す。
【図３】走査信号線（ＳＢ１〜ＳＢｎ）における走査信号の波形を示す。
【図４】本発明のレベルシフタの一例を示す。
【図５】本発明の第１の実施形態のレベルシフタ及びタイミングチャートである。
【図６】本発明の有機ＥＬ表示装置の有機ＥＬ表示素子と画素回路の説明図である。
【図７】本発明の第２の実施形態の有機ＥＬ表示装置を示す概略図である。
【図８】本発明の第３の実施形態の有機ＥＬ表示装置を示す概略図である。
【図９】本発明の表示装置を用いたデジタルスチルカメラシステムである。
【図１０】比較例の有機ＥＬ表示装置を示す図である。
【発明を実施するための形態】
【００１２】
本発明の表示装置は、第１の表示素子と、第２の表示素子と、第１の表示素子を駆動するための第１の画素回路と、第２の表示素子を駆動するための第２の画素回路と、第１の画素回路及び第２の画素回路に制御信号を供給する制御回路と、を有する。
【００１３】
図１は本発明の表示装置の一実施形態である。
【００１４】
図１には、画素回路ＲＣ、画素回路ＧＣ、画素回路ＢＣの３つの画素回路が配置されている。図示していないが、各画素回路にはそれぞれ表示素子が接続されている。シフトレジスタ２、出力バッファ３Ａ，３Ｂ、レベルシフタ４で構成される回路が、各画素回路に制御信号を供給する制御回路であるが、本発明の表示装置に用いられる制御回路は、これらの構成に限定されるわけではない。制御回路から画素回路ＧＣ及び画素回路ＢＣに供給される制御信号と、制御回路から画素回路ＲＣに供給される制御信号は、別々に制御されている。本発明の表示装置は、制御回路によって別々に制御される画素回路が２つあれば良く、図１の表示装置では、画素回路ＧＣと画素回路ＢＣのうちの１つの画素回路と、画素回路ＲＣ、の２つの画素回路があれば良い。ただし、図１のように３つの画素回路を用いるのが好適である。
【００１５】
また、本発明の表示装置は、第１の表示素子及び第２の表示素子が積層されて画素を構成し、該画素がマトリックス状に複数配置されて表示領域となっている。
【００１６】
次に、第１の画素回路及び第２の画素回路に供給される制御信号の信号電圧について説明する。
【００１７】
各画素回路に供給される制御信号のハイレベル（Ｈレベル）の信号電圧は、制御回路により、第１の画素回路に供給される制御信号のハイレベルの信号電圧と第２の画素回路に供給される制御信号のハイレベルの信号電圧が異なる電圧に設定される。
【００１８】
一方、各画素回路に供給される制御信号のローレベル（Ｌレベル）の信号電圧は、制御回路により、第１の画素回路に供給される制御信号のローレベルの信号電圧と第２の画素回路に供給される制御信号のローレベルの信号電圧が異なる電圧に設定される。
【００１９】
第１の画素回路と第２の画素回路に供給される制御信号が、制御回路により別々に制御されるため、各画素回路に供給される制御信号の信号電圧を上記のように設定できる。
【００２０】
ここで、第１の画素回路及び第２の画素回路のうち、一方の画素回路に供給される制御信号のハイレベルの信号電圧をＶ１、他方の画素回路に供給される制御信号のハイレベルの信号電圧をＶ２（＜Ｖ１）に設定したとする。この場合、ハイレベルの信号電圧としてＶ１の制御信号が供給される画素回路には、ローレベルの信号電圧としてＶ２の制御信号が供給するのが好ましい。
【００２１】
本発明の実施形態について、以下、図１から図９の図面を用いて説明する。図面において、本発明に関係ない部分は、本発明の説明を明確にするために省略し、説明全般にわたって類似する部分については同じ参照符号を付けている。なお、これらの図は本発明に係る有機ＥＬ表示装置の構成の一例について、構成の一部を取り出して模式的に示すものである。
【００２２】
（第１の実施形態）
図１は、本実施形態における有機ＥＬ表示装置を示す概略図である。
【００２３】
図１における１は表示領域であり、ＲＣはＲ（赤）の有機ＥＬ表示素子を駆動する画素回路、ＧＣはＧ（緑）の有機ＥＬ表示素子を駆動する画素回路、ＢＣはＢ（青）の有機ＥＬ表示素子を駆動する画素回路を示している。表示領域１に画素回路ＲＣ、ＧＣ、ＢＣがマトリックス状に複数配置されている。２は走査信号を生成するシフトレジスタである。３Ａ、３Ｂは出力バッファ、４はレベルシフタを示している。シフトレジスタ２の各段からの出力は出力バッファ３Ａ及びレベルシフタ４に入力される。出力バッファ３Ａの出力は走査信号線（ＳＡ１，ＳＡ２，ＳＡ３，・・・，ＳＡｎ）に接続される。レベルシフタ４からの出力は出力バッファ３Ｂに入力され、出力バッファ３Ｂの出力は走査信号線（ＳＢ１，ＳＢ２，ＳＢ３，・・・，ＳＢｎ）に接続される。
【００２４】
つまり、本実施形態の制御回路はシフトレジスタ２と、レベルシフタ４と、２つの出力バッファ（第１の出力バッファ、第２の出力バッファ）と、を有する。本実施形態において、第１の出力バッファ及び第２の出力バッファのうち、一方は出力バッファ３Ａであり、他方は出力バッファ３Ｂである。シフトレジスタ２の一出力は、出力バッファ３Ａと、レベルシフタ４と、にそれぞれ入力され、レベルシフタ４の出力は、出力バッファ３Ｂに入力される。画素回路ＧＣ又は画素回路ＢＣが第１の画素回路である場合、第１の画素回路に入力される制御信号は、出力バッファ３Ａから出力された制御信号であり、第２の画素回路（画素回路ＲＣ）に入力される制御信号は、出力バッファ３Ｂから出力された制御信号である。
【００２５】
走査信号線（ＳＡ１〜ＳＡｎ）は、画素回路ＧＣ、ＢＣに入力され、走査信号線（ＳＢ１〜ＳＢｎ）は、画素回路ＲＣに入力される。図１における走査信号線（ＳＡ１〜ＳＡｎ）、走査信号線（ＳＢ１〜ＳＢｎ）に付随する矢印は、その矢印の先の画素回路に入力されることを模式的に示している。
【００２６】
ここで、走査信号線（ＳＡ１〜ＳＡｎ）における走査信号のハイ（Ｈ）レベルはＶ１、ロー（Ｌ）レベルはＶ２である。走査信号線（ＳＢ１〜ＳＢｎ）における走査信号のハイ（Ｈ）レベルはＶ２、ロー（Ｌ）レベルはＶ３である。ただし、電位関係は、Ｖ１＞Ｖ２＞Ｖ３とする。
【００２７】
図２は走査信号線（ＳＡ１〜ＳＡｎ）における走査信号の波形を示している。ＳＡ１からＳＡｎまで順次Ｈレベル（Ｖ１）となるように走査信号が出力されている。
【００２８】
図３は走査信号線（ＳＢ１〜ＳＢｎ）における走査信号の波形を示している。ＳＢ１からＳＢｎまで順次Ｈレベル（Ｖ２）となるように走査信号が出力されている。
【００２９】
本実施形態におけるレベルシフタは、信号レベル〔Ｈレベル：Ｖ１、Ｌレベル：Ｖ２〕を、異なる信号レベル〔Ｈレベル：Ｖ２、Ｌレベル：Ｖ３〕へと変換するものである。図４は本発明のレベルシフタの一例を示す回路図である。基本的な動作については、特開２００４−１２０７３５号公報に記載されているので説明を省略する。
【００３０】
図５は本実施形態のレベルシフタの回路図（ａ）、及びタイミングチャート（ｂ）である。
【００３１】
図５（ａ）に示したレベルシフタは、コンデンサＣと、インバータ回路ＩＮＶ２、ＩＮＶ３と、スイッチとして作用するトランジスタ（Ｍ１６）から構成される。入力信号ＩＮがコンデンサＣの一方の端子に入力され、コンデンサＣのもう一方の端子はインバータ回路ＩＮＶ２の入力部に接続されている。インバータ回路ＩＮＶ２の出力部はインバータ回路ＩＮＶ３の入力部に接続され、インバータ回路ＩＮＶ３の出力部からはレベルシフタの出力信号ＯＵＴが出力される。インバータ回路ＩＮＶ２の入力部と電源Ｖ３との間にはトランジスタ（Ｍ１６）が接続されており、トランジスタ（Ｍ１６）のゲートには制御信号ＲＳＴが入力される。インバータ回路ＩＮＶ２、ＩＮＶ３は電源Ｖ２、Ｖ３が供給される。
【００３２】
次に、図５（ｂ）のタイミングチャートを用いて、より具体的にレベルシフタの動作を説明する。ただし、トランジスタ（Ｍ１６）はＮチャネル、制御信号ＲＳＴはＨレベル：Ｖ２、Ｌレベル：Ｖ３の場合として説明する。
【００３３】
〔時刻ｔ１〜ｔ２〕
制御信号ＲＳＴがＨレベルであり、トランジスタ（Ｍ１６）はＯＮしており、インバータ回路ＩＮＶ２には電圧Ｖ３（Ｌ）レベルが入力される。よって、出力信号ＯＵＴはＬ（Ｖ３）レベルが出力されている。また、入力信号ＩＮはＬ（Ｖ２）レベルである。
【００３４】
〔時刻ｔ２〜ｔ３〕
制御信号ＲＳＴがＬレベルであり、トランジスタ（Ｍ１６）はＯＦＦしているが、インバータ回路ＩＮＶ２の入力部は電圧Ｖ３（Ｌ）レベルが保持されたままであり、出力信号ＯＵＴはＬ（Ｖ３）レベルが出力されている。また、入力信号ＩＮはＬ（Ｖ２）レベルのままである。
【００３５】
〔時刻ｔ３〜ｔ４〕
入力信号ＩＮは時刻ｔ３においてＬ（Ｖ２）レベルからＨ（Ｖ１）レベルに変化する。このとき、コンデンサＣによる容量結合によってインバータ回路ＩＮＶ２の入力部における電位は電圧Ｖ３（Ｌ）レベルから上昇する。この電圧上昇量はコンデンサＣの容量値に加えて、ＩＮＶ２の入力容量、トランジスタ（Ｍ１６）におけるサイドウォール容量等の寄生容量の大きさによるが、ＩＮＶ２の閾値電圧を超えるようにコンデンサＣの容量値を設計すれば良い。インバータ回路ＩＮＶ２の入力部の電位が閾値電圧を超えるとＩＮＶ２の出力が反転し、出力信号ＯＵＴはＬ（Ｖ３）レベルからＨ（Ｖ２）レベルに変化する。出力信号ＯＵＴは時刻ｔ４までＨ（Ｖ２）レベルを保持する。図示していないが、ここで入力信号ＩＮがＨ（Ｖ１）レベルからＬ（Ｖ２）レベルに変化すると、コンデンサＣによる容量結合によってインバータ回路ＩＮＶ２の入力部における電位は下降する。そして、ＩＮＶ２の閾値電圧より電位が低くなると、出力信号ＯＵＴはＨ（Ｖ２）レベルからＬ（Ｖ３）レベルに変化する。
【００３６】
〔時刻ｔ４〜ｔ５〕
制御信号ＲＳＴがＨレベルとなり、トランジスタ（Ｍ１６）はＯＮし、インバータ回路ＩＮＶ２には電圧Ｖ３（Ｌ）レベルが入力される。よって、出力信号ＯＵＴはＨ（Ｖ２）レベルからＬ（Ｖ３）レベルに変化する。
【００３７】
〔時刻ｔ５〜ｔ６〕
制御信号ＲＳＴがＬレベルであり、トランジスタ（Ｍ１６）はＯＦＦしているが、インバータ回路ＩＮＶ２の入力部は電圧Ｖ３（Ｌ）レベルが保持されたままであり、出力信号ＯＵＴはＬ（Ｖ３）レベルが出力されている。
【００３８】
〔時刻ｔ６〜ｔ７〕
入力信号ＩＮは時刻ｔ６においてＨ（Ｖ１）レベルからＬ（Ｖ２）レベルに変化する。このとき、コンデンサＣによる容量結合によってインバータ回路ＩＮＶ２の入力部における電位が下降する。しかし、その電位はＩＮＶ２の閾値電圧より低くなるのみであり、出力信号ＯＵＴはＬ（Ｖ３）レベルを保持したままである。
【００３９】
以上、レベルシフタ４の構成例を説明したが、ある信号レベルを所望の信号レベルに変換できれば特に構成を限定しない。また、シフトレジスタ２に関しては、フリッププロップを用いた構成でも、クロックトインバータを用いた構成でも良く、機能を実現できれば特に構成を限定しない。出力バッファ３Ａ，３Ｂに関しては、出力先のインピーダンスに応じて使用するトランジスタサイズを設計したインバータ回路を２つ以上連結した構成が一般的であるが、機能を実現できれば、特に構成を限定しない。
【００４０】
図６は、本実施形態における有機ＥＬ表示装置の有機ＥＬ表示素子と画素回路の説明図である。
【００４１】
Ｒは赤の有機ＥＬ表示素子、Ｇは緑の有機ＥＬ表示素子、Ｂは青の有機ＥＬ表示素子を示している。ＲＣは有機ＥＬ表示素子Ｒを駆動する画素回路、ＧＣは有機ＥＬ表示素子Ｇを駆動する画素回路、ＢＣは有機ＥＬ表示素子Ｂを駆動する画素回路を示している。Ｖ１、Ｖ２、Ｖ３は電源を示している。電位関係は、Ｖ１＞Ｖ２＞Ｖ３とする。
【００４２】
積層構造となっている有機ＥＬ表示素子Ｒ、Ｇ、Ｂについて説明すると、積層の関係としては、有機ＥＬ表示素子Ｇと有機ＥＬ表示素子Ｂが並列に配置され、その上に有機ＥＬ表示素子Ｒが積層されて配置された構成である。有機ＥＬ表示素子Ｇについてはアノードが画素回路ＧＣに接続され、カソードが電源Ｖ２に接続されている。有機ＥＬ表示素子Ｂについてはアノードが画素回路ＢＣに接続され、カソードが電源Ｖ２に接続されている。有機ＥＬ表示素子Ｒについてはカソードが画素回路ＲＣに接続され、アノードが電源Ｖ２に接続されている。即ち、有機ＥＬ表示素子Ｇのカソード、有機ＥＬ表示素子Ｂのカソード、有機ＥＬ表示素子Ｒのアノードが電源Ｖ２に共通接続されている。また、有機ＥＬ表示素子Ｇのアノード、有機ＥＬ表示素子Ｂのアノード、有機ＥＬ表示素子Ｒのカソードが独立して制御されるように各画素回路ＲＣ、ＧＣ、ＢＣに接続されている。
【００４３】
画素回路ＲＣ、ＧＣ、ＢＣの構成について説明する。
【００４４】
画素回路ＧＣにおいてＱ１はＰ型の駆動トランジスタである。Ｑ２はＮ型のスイッチトランジスタ、Ｃ１は保持容量である。Ｑ１のソース電極は電源Ｖ１に接続され、ドレイン電極は緑の有機ＥＬ表示素子Ｇのアノードに接続される。保持容量Ｃ１の片方の端子はＱ１のゲート電極に接続され、もう片方の端子は電源Ｖ１に接続される。Ｑ２のソース電極はデータ信号線ＤＡＴＡ１に接続され、ドレイン電極はＱ１のゲート電極に接続されている。Ｑ２のゲート電極は走査信号線ＳＡに接続され、図１における走査信号線（ＳＡ１〜ＳＡｎ）のいずれかに接続される。
【００４５】
画素回路ＢＣにおいてＱ３はＰ型の駆動トランジスタである。Ｑ４はＮ型のスイッチトランジスタ、Ｃ２は保持容量である。Ｑ３のソース電極は電源Ｖ１に接続され、ドレイン電極は青の有機ＥＬ表示素子Ｂのアノードに接続される。保持容量Ｃ２の片方の端子はＱ３のゲート電極に接続され、もう片方の端子は電源Ｖ１に接続される。Ｑ４のソース電極はデータ信号線ＤＡＴＡ２に接続され、ドレイン電極はＱ３のゲート電極に接続されている。Ｑ４のゲート電極は走査信号線ＳＡに接続され、図１における走査信号線（ＳＡ１〜ＳＡｎ）のいずれかに接続される。
【００４６】
画素回路ＲＣにおいてＱ５はＮ型の駆動トランジスタである。Ｑ６はＮ型のスイッチトランジスタ、Ｃ３は保持容量である。Ｑ５のソース電極は電源Ｖ３に接続され、ドレイン電極は赤の有機ＥＬ表示素子Ｒのカソードに接続される。保持容量Ｃ３の片方の端子はＱ５のゲート電極に接続され、もう片方の端子は電源Ｖ３に接続される。Ｑ６のソース電極はデータ信号線ＤＡＴＡ３に接続され、ドレイン電極はＱ５のゲート電極に接続されている。Ｑ６のゲート電極は走査信号線ＳＢに接続され、図１における走査信号線（ＳＢ１〜ＳＢｎ）のいずれかに接続される。
【００４７】
次に動作について説明する。
【００４８】
画素回路ＧＣにおいて、走査信号線ＳＡにＨレベルの走査信号が入力されると、Ｑ２がオンしてデータ信号線ＤＡＴＡ１から表示画像に応じたデータ信号がＱ１のゲート電極に印加され、かつそのデータ信号に応じて保持容量Ｃ１が充電される。この後、走査信号線ＳＡにＬレベルの走査信号が入力されてＱ２がオフしても保持容量Ｃ１にはデータ信号に応じた電圧が保持されているので、Ｑ１のゲート−ソース電圧で決定される駆動電流が有機ＥＬ表示素子Ｇに流れて発光する。駆動電流は電源Ｖ１から供給され電源Ｖ２に流れる。画素回路ＢＣにおいても、画素回路ＧＣと同様の動作となる。
【００４９】
画素回路ＲＣにおいては、走査信号線ＳＢにＨレベルの走査信号が入力されると、Ｑ６がオンしてデータ信号線ＤＡＴＡ３から表示画像に応じたデータ信号がＱ５のゲート電極に印加され、かつそのデータ信号に応じて保持容量Ｃ３が充電される。この後、走査信号線ＳＢにＬレベルの走査信号が入力されてＱ６がオフしても保持容量Ｃ３にはデータ信号に応じた電圧が保持されているので、Ｑ５のゲート−ソース電圧で決定される駆動電流が有機ＥＬ表示素子Ｒに流れて発光する。基本的に画素回路ＧＣ、ＢＣと同様の動作であるが、駆動電流は電源Ｖ２から供給され電源Ｖ３に流れる。
【００５０】
本実施形態において、走査信号線（ＳＡ１〜ＳＡｎ）の信号レベルに関して、ハイ（Ｈ）レベルをＶ４（Ｖ４≧Ｖ１）としても良く、走査信号線（ＳＢ１〜ＳＢｎ）の信号レベルに関して、ロー（Ｌ）レベルをＶ５（Ｖ５≦Ｖ３）としても良い。その場合、走査信号線の信号レベルに応じて、レベルシフタ４の電源を変更すれば良い。
【００５１】
また、画素回路として図６に示した２つのトランジスタと１つの保持容量からなる構成を示したが、本発明はこれに限定するものではない。トランジスタの閾値電圧のバラツキを補償する機能を備えた電圧プログラミング方式や電流プログラミング方式など、有機ＥＬ表示素子を駆動する画素回路であれば何でも適用できる。
【００５２】
また、積層構造となっている有機ＥＬ表示素子Ｒ、Ｇ、Ｂについて、図６に示した積層構造である必要はない。有機ＥＬ表示素子Ｒと有機ＥＬ表示素子Ｂが並列に配置され、その上に有機ＥＬ表示素子Ｇが積層されて配置された構成や、有機ＥＬ表示素子Ｒと有機ＥＬ表示素子Ｇが並列に配置され、その上に有機ＥＬ表示素子Ｂが積層されて配置された構成でも良い。また、図７に示すように、上に積層された有機ＥＬ素子は、下に並列配置された有機ＥＬ素子を全て覆う必要はなく、２つの有機ＥＬ素子の一方を覆う構成で積層されている構成でも良い。
【００５３】
このように、本実施形態によればレベルシフタを使用することで画素回路ＧＣ・ＢＣと画素回路ＲＣに電位の異なる走査信号を別々に入力することが可能となるため、スイッチトランジスタであるＱ２、Ｑ４、Ｑ６に必要以上に大きな電圧を入力しなくても良くなる。よって、ＴＦＴの耐圧以内で駆動することができる回路構成となり、ＴＦＴの信頼性を損なうことなく安定に有機ＥＬ素子が積層されたアクティブマトリックス方式の有機ＥＬ表示装置を提供することができる。また、額縁領域にバランス良く配置され、小型化に適した表示装置を提供することができる。
【００５４】
（第２の実施形態）
図８は、本実施形態における有機ＥＬ表示装置の一例を示す概略図である。図１と類似する部分については同じ参照符号を付けている。
【００５５】
図８における１は表示領域であり、ＲＣはＲ（赤）の有機ＥＬ表示素子を駆動する画素回路、ＧＣはＧ（緑）の有機ＥＬ表示素子を駆動する画素回路、ＢＣはＢ（青）の有機ＥＬ表示素子を駆動する画素回路を示している。表示領域１に画素回路ＲＣ、ＧＣ、ＢＣがマトリックス状に複数配置されている。２は走査信号を生成するシフトレジスタである。３Ａ’、３Ｂ’は出力バッファ、４’はレベルシフタを示している。出力バッファ３Ｂ’とレベルシフタ４’は表示領域１を挟んでシフトレジスタ２と出力バッファ３Ａ’の反対側に配置されている。シフトレジスタ２の各段からの出力は出力バッファ３Ａ’に入力される。出力バッファ３Ａ’の出力は走査信号線（ＳＡ１’，ＳＡ２’，ＳＡ３’，・・・，ＳＡｎ’）に接続され、表示領域１を通過した後、レベルシフタ４’に入力される。レベルシフタ４’からの出力は出力バッファ３Ｂ’に入力され、出力バッファ３Ｂ’の出力は走査信号線（ＳＢ１’，ＳＢ２’，ＳＢ３’，・・・，ＳＢｎ’）に接続される。
【００５６】
つまり、本実施形態の制御回路はシフトレジスタ２と、レベルシフタ４’と、２つの出力バッファ（第１の出力バッファ、第２の出力バッファ）と、を有する。本実施形態において、第１の出力バッファ及び第２の出力バッファのうち、一方は出力バッファ３Ａ’であり、他方は出力バッファ３Ｂ’である。シフトレジスタ２の一出力は、出力バッファ３Ａ’に入力され、出力バッファ３Ａ’の出力は、レベルシフタ４’に入力され、レベルシフタ４’の出力は、出力バッファ３Ｂ’に入力される。画素回路ＧＣ又は画素回路ＢＣが第１の画素回路である場合、第１の画素回路に入力される制御信号は、出力バッファ３Ａ’から出力された制御信号であり、第２の画素回路（画素回路ＲＣ）に入力される制御信号は、出力バッファ３Ｂ’から出力された制御信号である。
【００５７】
走査信号線（ＳＡ１’〜ＳＡｎ’）は、画素回路ＧＣ、ＢＣに入力され、走査信号線（ＳＢ１’〜ＳＢｎ’）は、画素回路ＲＣに入力される。図８における走査信号線（ＳＡ１’〜ＳＡｎ’）、走査信号線（ＳＢ１’〜ＳＢｎ’）に付随する矢印は、その矢印の先の画素回路に入力されることを模式的に示している。
【００５８】
ここで、走査信号線（ＳＡ１’〜ＳＡｎ’）における走査信号のハイ（Ｈ）レベルはＶ１、ロー（Ｌ）レベルはＶ２である。走査信号線（ＳＢ１’〜ＳＢｎ’）における走査信号のハイ（Ｈ）レベルはＶ２、ロー（Ｌ）レベルはＶ３である。ただし、電位関係は、Ｖ１＞Ｖ２＞Ｖ３とする。よって、走査信号線（ＳＡ１’〜ＳＡｎ’）における走査信号の波形は図２の波形が適用でき、走査信号線（ＳＢ１’〜ＳＢｎ’）における走査信号の波形は図３の波形が適用できる。
【００５９】
その他は第１の実施形態と同様の構成が適用できるので説明を省略する。
【００６０】
本実施形態において、走査信号線（ＳＡ１’〜ＳＡｎ’）の信号レベルに関して、ハイ（Ｈ）レベルをＶ４（Ｖ４≧Ｖ１）としても良く、走査信号線（ＳＢ１’〜ＳＢｎ’）の信号レベルに関して、ロー（Ｌ）レベルをＶ５（Ｖ５≦Ｖ３）としても良い。その場合、走査信号線の信号レベルに応じて、レベルシフタ４’の電源を変更すれば良い。
【００６１】
このように、表示領域を挟んでシフトレジスタ配置側とは反対側にレベルシフタを配置することで額縁領域をバランス良く、かつ効率の良いレイアウトが可能となるので、小型化に適した表示装置を提供することができる。また、第１の実施形態と同様に、ＴＦＴの耐圧以内で駆動することができる回路構成となり、ＴＦＴの信頼性を損なうことなく安定に有機ＥＬ素子が積層されたアクティブマトリックス方式の有機ＥＬ表示装置を提供することができる。
【００６２】
（第３の実施形態）
上述した各実施形態の表示装置は各種電子機器に適用できる。
【００６３】
図９は、本発明の表示装置が用いられる電子機器としてのデジタルスチルカメラシステムのブロック図である。図中、１０はデジタルスチルカメラシステム、１１は撮影部、１２は映像信号処理回路、１３は表示パネル、１４はメモリ、１５はＣＰＵ、１６は操作部を示す。
【００６４】
図９において、撮影部１１で撮影した映像または、メモリ１４に記録された映像を、映像信号処理回路１２で信号処理し、表示パネル１３で見ることができる。ＣＰＵ１５では、操作部１６からの入力によって、撮影部１１、メモリ１４、映像信号処理回路１２などを制御して、状況に適した撮影、記録、再生、表示を行う。また、表示パネル１３は、この他にも各種電子機器の表示部として利用できる。
【００６５】
（比較例）
図１０は、比較例の有機ＥＬ表示装置の有機ＥＬ表示素子と画素回路の説明図である。図１と類似する部分については同じ参照符号を付けている。
【００６６】
Ｒは赤の有機ＥＬ表示素子、Ｇは緑の有機ＥＬ表示素子、Ｂは青の有機ＥＬ表示素子を示している。図１０においてもＲＣは有機ＥＬ表示素子Ｒを駆動する画素回路、ＧＣは有機ＥＬ表示素子Ｇを駆動する画素回路、ＢＣは有機ＥＬ表示素子Ｂを駆動する画素回路を示している。Ｖ１、Ｖ２、Ｖ３は電源を示している。電位関係は、先述した通り、Ｖ１＞Ｖ２＞Ｖ３である。
【００６７】
積層構造となっている有機ＥＬ表示素子Ｒ、Ｇ、Ｂについては、図１と同様であるため説明を省略する。
【００６８】
画素回路ＲＣ、ＧＣ、ＢＣの構成について説明する。図１と類似する部分については同じ参照符号を付けており、重複する説明は省略する。図１と異なる部分はＮ型のスイッチトランジスタであるＱ２、Ｑ４、Ｑ６の接続先の走査信号線であり、走査信号線Ｓに共通に接続される。
【００６９】
次に動作について説明する。
【００７０】
画素回路ＧＣにおいて、走査信号線ＳにＨレベルの走査信号が入力されると、Ｑ２がオンしてデータ信号線ＤＡＴＡ１から表示画像に応じたデータ信号がＱ１のゲート電極に印加され、かつそのデータ信号に応じて保持容量Ｃ１が充電される。この後、走査信号線ＳにＬレベルの走査信号が入力されてＱ２がオフしても保持容量Ｃ１にはデータ信号に応じた電圧が保持されているので、Ｑ１のゲート−ソース電圧で決定される駆動電流が有機ＥＬ表示素子Ｇに流れて発光する。駆動電流は電源Ｖ１から供給され電源Ｖ２に流れる。画素回路ＢＣにおいても、画素回路ＧＣと同様の動作となる。画素回路ＲＣにおいても、基本的に画素回路ＧＣと同様の動作であるが、駆動電流は電源Ｖ２から供給され電源Ｖ３に流れる。
【００７１】
図１０の構成によれば、走査信号線ＳはＱ２，Ｑ４，Ｑ６のゲート電極に共通接続されている。そのため、電源Ｖ１〜Ｖ３間においてＱ２，Ｑ４，Ｑ６を確実にオン・オフさせるには走査信号は、ハイ（Ｈ）レベルではＶ４（Ｖ４≧Ｖ１）、ロー（Ｌ）レベルではＶ５（Ｖ５≦Ｖ３）とする必要がある。
【００７２】
しかしながら、走査信号の振幅を（Ｖ４−Ｖ５）とした場合に、この電圧がトランジスタの耐圧を超えるならば、トランジスタを破壊する可能性が高く、回路の信頼性を著しく低下させる。
【産業上の利用可能性】
【００７３】
本発明による有機ＥＬ表示装置は、使用環境の温度変化に対する長期信頼性に優れることから、室内や室外、年間を通して幅広い温度、湿度での使用が想定される。高い耐環境性を必要とする携帯電話、携帯コンピュータ、デジタルカメラ、デジタルビデオカメラのモニターといったモバイル機器の情報表示装置等に利用することができる。もしくは、それらの各機能の複数を実現する装置に利用することができる。情報表示装置は、情報入力部を備えている。例えば、携帯電話の場合には情報入力部は、アンテナを含んで構成される。ＰＤＡや携帯ＰＣの場合には、情報入力部は、ネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には、情報入力部はＣＣＤやＣＭＯＳなどによる光センサ部を含んで構成される。
【符号の説明】
【００７４】
１：表示領域、２：シフトレジスタ、３Ａ，３Ｂ，３Ａ’，３Ｂ’：出力バッファ、４，４’：レベルシフタ、ＲＣ，ＧＣ，ＢＣ：画素回路、Ｒ，Ｇ，Ｂ：有機ＥＬ表示素子
【技術分野】
【０００１】
本発明は、表示装置及びそれを用いた電子機器に関し、特に異なる発光色を有する有機エレクトロルミネッセンス素子（以後、有機ＥＬ素子という）が積層された有機ＥＬ表示装置及びそれを用いた電子機器に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置は、薄型化、低消費電力化が期待される自発光型デバイスとして多くの注目を集めている。
【０００３】
有機ＥＬ表示装置などにおいて、アクティブマトリックス型の表示装置では、表示領域に表示素子がマトリックス状に配置され、表示素子に対応して配置された画素回路によって表示素子が制御されて表示が行われる。各画素回路を制御する駆動回路は表示領域の周辺部に設けられ、画素領域周辺にはその他に、電源配線、信号配線といった配線が形成される。各画素回路、及び表示領域の周辺部に設けられる駆動回路は薄膜トランジスタ（ＴＦＴ）で構成され、表示品位を決定する重要な要素となっている。
【０００４】
一般的に、有機ＥＬ表示装置では、表示素子である有機ＥＬ素子を並列に配置する構成が採用されている。その構成では、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３つのサブピクセルを並列に配置して１画素を成している。この場合、１画素の領域をＲ、Ｇ、Ｂの３つのサブピクセルに分割している。
【０００５】
この構成に対して、特許文献１では複数の有機ＥＬ素子ＢＵ，ＧＵ，ＲＵをサブピクセル領域に積層し、積層した有機ＥＬ素子に接続される全てのアクティブ素子（ＴＦＴ）を、絶縁基板ＳＵＢとこの絶縁基板に最も近い有機ＥＬ素子ＢＵの層との間に形成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０１２３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、積層した複数の有機ＥＬ素子ＢＵ，ＧＵ，ＲＵをそれぞれ独立に駆動する画素回路において、該画素回路を構成するＴＦＴを制御する際、各ＴＦＴのゲートに入力する制御信号を共通にすると、制御信号の振幅電圧が大きくなる。そのため、この電圧がＴＦＴの耐圧を超えるならば、ＴＦＴを破壊する可能性が高く、回路の信頼性を著しく低下させる。よって、信頼性を低下させること無く安定に表示を行う駆動回路が必要となる。
【０００８】
そこで、本発明は、ＴＦＴの信頼性を損なうことなく安定に表示する有機ＥＬ素子が積層されたアクティブマトリックス方式の表示装置及びそれを用いた電子機器を提供することを目的とする。また、額縁領域をバランス良く、かつ効率の良いレイアウトを可能とし、小型化に適した表示装置及びそれを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、第１の表示素子と、第２の表示素子と、前記第１の表示素子及び前記第２の表示素子が積層されてなる画素と、前記画素がマトリックス状に複数配置された表示領域と、前記第１の表示素子を駆動するための第１の画素回路と、前記第２の表示素子を駆動するための第２の画素回路と、前記第１の画素回路及び前記第２の画素回路に制御信号を供給する制御回路と、を有する表示装置であって、前記第１の画素回路に供給される制御信号のハイレベルの信号電圧と前記第２の画素回路に供給される制御信号のハイレベルの信号電圧は異なる電圧であり、前記第１の画素回路に供給される制御信号のローレベルの信号電圧と前記第２の画素回路に供給される制御信号のローレベルの信号電圧は異なる電圧であることを特徴とする表示装置を提供するものである。
【発明の効果】
【００１０】
本発明によれば、ＴＦＴの信頼性を損なうことなく安定に表示する有機ＥＬ素子が積層されたアクティブマトリックス方式の表示装置及びそれを用いた電子機器を提供することができる。また、表示領域を挟んでシフトレジスタ配置側とは反対側にレベルシフタを配置することで額縁領域をバランス良く、かつ効率の良いレイアウトを可能とし、小型化に適した表示装置及びそれを用いた電子機器を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態の有機ＥＬ表示装置を示す概略図である。
【図２】走査信号線（ＳＡ１〜ＳＡｎ）における走査信号の波形を示す。
【図３】走査信号線（ＳＢ１〜ＳＢｎ）における走査信号の波形を示す。
【図４】本発明のレベルシフタの一例を示す。
【図５】本発明の第１の実施形態のレベルシフタ及びタイミングチャートである。
【図６】本発明の有機ＥＬ表示装置の有機ＥＬ表示素子と画素回路の説明図である。
【図７】本発明の第２の実施形態の有機ＥＬ表示装置を示す概略図である。
【図８】本発明の第３の実施形態の有機ＥＬ表示装置を示す概略図である。
【図９】本発明の表示装置を用いたデジタルスチルカメラシステムである。
【図１０】比較例の有機ＥＬ表示装置を示す図である。
【発明を実施するための形態】
【００１２】
本発明の表示装置は、第１の表示素子と、第２の表示素子と、第１の表示素子を駆動するための第１の画素回路と、第２の表示素子を駆動するための第２の画素回路と、第１の画素回路及び第２の画素回路に制御信号を供給する制御回路と、を有する。
【００１３】
図１は本発明の表示装置の一実施形態である。
【００１４】
図１には、画素回路ＲＣ、画素回路ＧＣ、画素回路ＢＣの３つの画素回路が配置されている。図示していないが、各画素回路にはそれぞれ表示素子が接続されている。シフトレジスタ２、出力バッファ３Ａ，３Ｂ、レベルシフタ４で構成される回路が、各画素回路に制御信号を供給する制御回路であるが、本発明の表示装置に用いられる制御回路は、これらの構成に限定されるわけではない。制御回路から画素回路ＧＣ及び画素回路ＢＣに供給される制御信号と、制御回路から画素回路ＲＣに供給される制御信号は、別々に制御されている。本発明の表示装置は、制御回路によって別々に制御される画素回路が２つあれば良く、図１の表示装置では、画素回路ＧＣと画素回路ＢＣのうちの１つの画素回路と、画素回路ＲＣ、の２つの画素回路があれば良い。ただし、図１のように３つの画素回路を用いるのが好適である。
【００１５】
また、本発明の表示装置は、第１の表示素子及び第２の表示素子が積層されて画素を構成し、該画素がマトリックス状に複数配置されて表示領域となっている。
【００１６】
次に、第１の画素回路及び第２の画素回路に供給される制御信号の信号電圧について説明する。
【００１７】
各画素回路に供給される制御信号のハイレベル（Ｈレベル）の信号電圧は、制御回路により、第１の画素回路に供給される制御信号のハイレベルの信号電圧と第２の画素回路に供給される制御信号のハイレベルの信号電圧が異なる電圧に設定される。
【００１８】
一方、各画素回路に供給される制御信号のローレベル（Ｌレベル）の信号電圧は、制御回路により、第１の画素回路に供給される制御信号のローレベルの信号電圧と第２の画素回路に供給される制御信号のローレベルの信号電圧が異なる電圧に設定される。
【００１９】
第１の画素回路と第２の画素回路に供給される制御信号が、制御回路により別々に制御されるため、各画素回路に供給される制御信号の信号電圧を上記のように設定できる。
【００２０】
ここで、第１の画素回路及び第２の画素回路のうち、一方の画素回路に供給される制御信号のハイレベルの信号電圧をＶ１、他方の画素回路に供給される制御信号のハイレベルの信号電圧をＶ２（＜Ｖ１）に設定したとする。この場合、ハイレベルの信号電圧としてＶ１の制御信号が供給される画素回路には、ローレベルの信号電圧としてＶ２の制御信号が供給するのが好ましい。
【００２１】
本発明の実施形態について、以下、図１から図９の図面を用いて説明する。図面において、本発明に関係ない部分は、本発明の説明を明確にするために省略し、説明全般にわたって類似する部分については同じ参照符号を付けている。なお、これらの図は本発明に係る有機ＥＬ表示装置の構成の一例について、構成の一部を取り出して模式的に示すものである。
【００２２】
（第１の実施形態）
図１は、本実施形態における有機ＥＬ表示装置を示す概略図である。
【００２３】
図１における１は表示領域であり、ＲＣはＲ（赤）の有機ＥＬ表示素子を駆動する画素回路、ＧＣはＧ（緑）の有機ＥＬ表示素子を駆動する画素回路、ＢＣはＢ（青）の有機ＥＬ表示素子を駆動する画素回路を示している。表示領域１に画素回路ＲＣ、ＧＣ、ＢＣがマトリックス状に複数配置されている。２は走査信号を生成するシフトレジスタである。３Ａ、３Ｂは出力バッファ、４はレベルシフタを示している。シフトレジスタ２の各段からの出力は出力バッファ３Ａ及びレベルシフタ４に入力される。出力バッファ３Ａの出力は走査信号線（ＳＡ１，ＳＡ２，ＳＡ３，・・・，ＳＡｎ）に接続される。レベルシフタ４からの出力は出力バッファ３Ｂに入力され、出力バッファ３Ｂの出力は走査信号線（ＳＢ１，ＳＢ２，ＳＢ３，・・・，ＳＢｎ）に接続される。
【００２４】
つまり、本実施形態の制御回路はシフトレジスタ２と、レベルシフタ４と、２つの出力バッファ（第１の出力バッファ、第２の出力バッファ）と、を有する。本実施形態において、第１の出力バッファ及び第２の出力バッファのうち、一方は出力バッファ３Ａであり、他方は出力バッファ３Ｂである。シフトレジスタ２の一出力は、出力バッファ３Ａと、レベルシフタ４と、にそれぞれ入力され、レベルシフタ４の出力は、出力バッファ３Ｂに入力される。画素回路ＧＣ又は画素回路ＢＣが第１の画素回路である場合、第１の画素回路に入力される制御信号は、出力バッファ３Ａから出力された制御信号であり、第２の画素回路（画素回路ＲＣ）に入力される制御信号は、出力バッファ３Ｂから出力された制御信号である。
【００２５】
走査信号線（ＳＡ１〜ＳＡｎ）は、画素回路ＧＣ、ＢＣに入力され、走査信号線（ＳＢ１〜ＳＢｎ）は、画素回路ＲＣに入力される。図１における走査信号線（ＳＡ１〜ＳＡｎ）、走査信号線（ＳＢ１〜ＳＢｎ）に付随する矢印は、その矢印の先の画素回路に入力されることを模式的に示している。
【００２６】
ここで、走査信号線（ＳＡ１〜ＳＡｎ）における走査信号のハイ（Ｈ）レベルはＶ１、ロー（Ｌ）レベルはＶ２である。走査信号線（ＳＢ１〜ＳＢｎ）における走査信号のハイ（Ｈ）レベルはＶ２、ロー（Ｌ）レベルはＶ３である。ただし、電位関係は、Ｖ１＞Ｖ２＞Ｖ３とする。
【００２７】
図２は走査信号線（ＳＡ１〜ＳＡｎ）における走査信号の波形を示している。ＳＡ１からＳＡｎまで順次Ｈレベル（Ｖ１）となるように走査信号が出力されている。
【００２８】
図３は走査信号線（ＳＢ１〜ＳＢｎ）における走査信号の波形を示している。ＳＢ１からＳＢｎまで順次Ｈレベル（Ｖ２）となるように走査信号が出力されている。
【００２９】
本実施形態におけるレベルシフタは、信号レベル〔Ｈレベル：Ｖ１、Ｌレベル：Ｖ２〕を、異なる信号レベル〔Ｈレベル：Ｖ２、Ｌレベル：Ｖ３〕へと変換するものである。図４は本発明のレベルシフタの一例を示す回路図である。基本的な動作については、特開２００４−１２０７３５号公報に記載されているので説明を省略する。
【００３０】
図５は本実施形態のレベルシフタの回路図（ａ）、及びタイミングチャート（ｂ）である。
【００３１】
図５（ａ）に示したレベルシフタは、コンデンサＣと、インバータ回路ＩＮＶ２、ＩＮＶ３と、スイッチとして作用するトランジスタ（Ｍ１６）から構成される。入力信号ＩＮがコンデンサＣの一方の端子に入力され、コンデンサＣのもう一方の端子はインバータ回路ＩＮＶ２の入力部に接続されている。インバータ回路ＩＮＶ２の出力部はインバータ回路ＩＮＶ３の入力部に接続され、インバータ回路ＩＮＶ３の出力部からはレベルシフタの出力信号ＯＵＴが出力される。インバータ回路ＩＮＶ２の入力部と電源Ｖ３との間にはトランジスタ（Ｍ１６）が接続されており、トランジスタ（Ｍ１６）のゲートには制御信号ＲＳＴが入力される。インバータ回路ＩＮＶ２、ＩＮＶ３は電源Ｖ２、Ｖ３が供給される。
【００３２】
次に、図５（ｂ）のタイミングチャートを用いて、より具体的にレベルシフタの動作を説明する。ただし、トランジスタ（Ｍ１６）はＮチャネル、制御信号ＲＳＴはＨレベル：Ｖ２、Ｌレベル：Ｖ３の場合として説明する。
【００３３】
〔時刻ｔ１〜ｔ２〕
制御信号ＲＳＴがＨレベルであり、トランジスタ（Ｍ１６）はＯＮしており、インバータ回路ＩＮＶ２には電圧Ｖ３（Ｌ）レベルが入力される。よって、出力信号ＯＵＴはＬ（Ｖ３）レベルが出力されている。また、入力信号ＩＮはＬ（Ｖ２）レベルである。
【００３４】
〔時刻ｔ２〜ｔ３〕
制御信号ＲＳＴがＬレベルであり、トランジスタ（Ｍ１６）はＯＦＦしているが、インバータ回路ＩＮＶ２の入力部は電圧Ｖ３（Ｌ）レベルが保持されたままであり、出力信号ＯＵＴはＬ（Ｖ３）レベルが出力されている。また、入力信号ＩＮはＬ（Ｖ２）レベルのままである。
【００３５】
〔時刻ｔ３〜ｔ４〕
入力信号ＩＮは時刻ｔ３においてＬ（Ｖ２）レベルからＨ（Ｖ１）レベルに変化する。このとき、コンデンサＣによる容量結合によってインバータ回路ＩＮＶ２の入力部における電位は電圧Ｖ３（Ｌ）レベルから上昇する。この電圧上昇量はコンデンサＣの容量値に加えて、ＩＮＶ２の入力容量、トランジスタ（Ｍ１６）におけるサイドウォール容量等の寄生容量の大きさによるが、ＩＮＶ２の閾値電圧を超えるようにコンデンサＣの容量値を設計すれば良い。インバータ回路ＩＮＶ２の入力部の電位が閾値電圧を超えるとＩＮＶ２の出力が反転し、出力信号ＯＵＴはＬ（Ｖ３）レベルからＨ（Ｖ２）レベルに変化する。出力信号ＯＵＴは時刻ｔ４までＨ（Ｖ２）レベルを保持する。図示していないが、ここで入力信号ＩＮがＨ（Ｖ１）レベルからＬ（Ｖ２）レベルに変化すると、コンデンサＣによる容量結合によってインバータ回路ＩＮＶ２の入力部における電位は下降する。そして、ＩＮＶ２の閾値電圧より電位が低くなると、出力信号ＯＵＴはＨ（Ｖ２）レベルからＬ（Ｖ３）レベルに変化する。
【００３６】
〔時刻ｔ４〜ｔ５〕
制御信号ＲＳＴがＨレベルとなり、トランジスタ（Ｍ１６）はＯＮし、インバータ回路ＩＮＶ２には電圧Ｖ３（Ｌ）レベルが入力される。よって、出力信号ＯＵＴはＨ（Ｖ２）レベルからＬ（Ｖ３）レベルに変化する。
【００３７】
〔時刻ｔ５〜ｔ６〕
制御信号ＲＳＴがＬレベルであり、トランジスタ（Ｍ１６）はＯＦＦしているが、インバータ回路ＩＮＶ２の入力部は電圧Ｖ３（Ｌ）レベルが保持されたままであり、出力信号ＯＵＴはＬ（Ｖ３）レベルが出力されている。
【００３８】
〔時刻ｔ６〜ｔ７〕
入力信号ＩＮは時刻ｔ６においてＨ（Ｖ１）レベルからＬ（Ｖ２）レベルに変化する。このとき、コンデンサＣによる容量結合によってインバータ回路ＩＮＶ２の入力部における電位が下降する。しかし、その電位はＩＮＶ２の閾値電圧より低くなるのみであり、出力信号ＯＵＴはＬ（Ｖ３）レベルを保持したままである。
【００３９】
以上、レベルシフタ４の構成例を説明したが、ある信号レベルを所望の信号レベルに変換できれば特に構成を限定しない。また、シフトレジスタ２に関しては、フリッププロップを用いた構成でも、クロックトインバータを用いた構成でも良く、機能を実現できれば特に構成を限定しない。出力バッファ３Ａ，３Ｂに関しては、出力先のインピーダンスに応じて使用するトランジスタサイズを設計したインバータ回路を２つ以上連結した構成が一般的であるが、機能を実現できれば、特に構成を限定しない。
【００４０】
図６は、本実施形態における有機ＥＬ表示装置の有機ＥＬ表示素子と画素回路の説明図である。
【００４１】
Ｒは赤の有機ＥＬ表示素子、Ｇは緑の有機ＥＬ表示素子、Ｂは青の有機ＥＬ表示素子を示している。ＲＣは有機ＥＬ表示素子Ｒを駆動する画素回路、ＧＣは有機ＥＬ表示素子Ｇを駆動する画素回路、ＢＣは有機ＥＬ表示素子Ｂを駆動する画素回路を示している。Ｖ１、Ｖ２、Ｖ３は電源を示している。電位関係は、Ｖ１＞Ｖ２＞Ｖ３とする。
【００４２】
積層構造となっている有機ＥＬ表示素子Ｒ、Ｇ、Ｂについて説明すると、積層の関係としては、有機ＥＬ表示素子Ｇと有機ＥＬ表示素子Ｂが並列に配置され、その上に有機ＥＬ表示素子Ｒが積層されて配置された構成である。有機ＥＬ表示素子Ｇについてはアノードが画素回路ＧＣに接続され、カソードが電源Ｖ２に接続されている。有機ＥＬ表示素子Ｂについてはアノードが画素回路ＢＣに接続され、カソードが電源Ｖ２に接続されている。有機ＥＬ表示素子Ｒについてはカソードが画素回路ＲＣに接続され、アノードが電源Ｖ２に接続されている。即ち、有機ＥＬ表示素子Ｇのカソード、有機ＥＬ表示素子Ｂのカソード、有機ＥＬ表示素子Ｒのアノードが電源Ｖ２に共通接続されている。また、有機ＥＬ表示素子Ｇのアノード、有機ＥＬ表示素子Ｂのアノード、有機ＥＬ表示素子Ｒのカソードが独立して制御されるように各画素回路ＲＣ、ＧＣ、ＢＣに接続されている。
【００４３】
画素回路ＲＣ、ＧＣ、ＢＣの構成について説明する。
【００４４】
画素回路ＧＣにおいてＱ１はＰ型の駆動トランジスタである。Ｑ２はＮ型のスイッチトランジスタ、Ｃ１は保持容量である。Ｑ１のソース電極は電源Ｖ１に接続され、ドレイン電極は緑の有機ＥＬ表示素子Ｇのアノードに接続される。保持容量Ｃ１の片方の端子はＱ１のゲート電極に接続され、もう片方の端子は電源Ｖ１に接続される。Ｑ２のソース電極はデータ信号線ＤＡＴＡ１に接続され、ドレイン電極はＱ１のゲート電極に接続されている。Ｑ２のゲート電極は走査信号線ＳＡに接続され、図１における走査信号線（ＳＡ１〜ＳＡｎ）のいずれかに接続される。
【００４５】
画素回路ＢＣにおいてＱ３はＰ型の駆動トランジスタである。Ｑ４はＮ型のスイッチトランジスタ、Ｃ２は保持容量である。Ｑ３のソース電極は電源Ｖ１に接続され、ドレイン電極は青の有機ＥＬ表示素子Ｂのアノードに接続される。保持容量Ｃ２の片方の端子はＱ３のゲート電極に接続され、もう片方の端子は電源Ｖ１に接続される。Ｑ４のソース電極はデータ信号線ＤＡＴＡ２に接続され、ドレイン電極はＱ３のゲート電極に接続されている。Ｑ４のゲート電極は走査信号線ＳＡに接続され、図１における走査信号線（ＳＡ１〜ＳＡｎ）のいずれかに接続される。
【００４６】
画素回路ＲＣにおいてＱ５はＮ型の駆動トランジスタである。Ｑ６はＮ型のスイッチトランジスタ、Ｃ３は保持容量である。Ｑ５のソース電極は電源Ｖ３に接続され、ドレイン電極は赤の有機ＥＬ表示素子Ｒのカソードに接続される。保持容量Ｃ３の片方の端子はＱ５のゲート電極に接続され、もう片方の端子は電源Ｖ３に接続される。Ｑ６のソース電極はデータ信号線ＤＡＴＡ３に接続され、ドレイン電極はＱ５のゲート電極に接続されている。Ｑ６のゲート電極は走査信号線ＳＢに接続され、図１における走査信号線（ＳＢ１〜ＳＢｎ）のいずれかに接続される。
【００４７】
次に動作について説明する。
【００４８】
画素回路ＧＣにおいて、走査信号線ＳＡにＨレベルの走査信号が入力されると、Ｑ２がオンしてデータ信号線ＤＡＴＡ１から表示画像に応じたデータ信号がＱ１のゲート電極に印加され、かつそのデータ信号に応じて保持容量Ｃ１が充電される。この後、走査信号線ＳＡにＬレベルの走査信号が入力されてＱ２がオフしても保持容量Ｃ１にはデータ信号に応じた電圧が保持されているので、Ｑ１のゲート−ソース電圧で決定される駆動電流が有機ＥＬ表示素子Ｇに流れて発光する。駆動電流は電源Ｖ１から供給され電源Ｖ２に流れる。画素回路ＢＣにおいても、画素回路ＧＣと同様の動作となる。
【００４９】
画素回路ＲＣにおいては、走査信号線ＳＢにＨレベルの走査信号が入力されると、Ｑ６がオンしてデータ信号線ＤＡＴＡ３から表示画像に応じたデータ信号がＱ５のゲート電極に印加され、かつそのデータ信号に応じて保持容量Ｃ３が充電される。この後、走査信号線ＳＢにＬレベルの走査信号が入力されてＱ６がオフしても保持容量Ｃ３にはデータ信号に応じた電圧が保持されているので、Ｑ５のゲート−ソース電圧で決定される駆動電流が有機ＥＬ表示素子Ｒに流れて発光する。基本的に画素回路ＧＣ、ＢＣと同様の動作であるが、駆動電流は電源Ｖ２から供給され電源Ｖ３に流れる。
【００５０】
本実施形態において、走査信号線（ＳＡ１〜ＳＡｎ）の信号レベルに関して、ハイ（Ｈ）レベルをＶ４（Ｖ４≧Ｖ１）としても良く、走査信号線（ＳＢ１〜ＳＢｎ）の信号レベルに関して、ロー（Ｌ）レベルをＶ５（Ｖ５≦Ｖ３）としても良い。その場合、走査信号線の信号レベルに応じて、レベルシフタ４の電源を変更すれば良い。
【００５１】
また、画素回路として図６に示した２つのトランジスタと１つの保持容量からなる構成を示したが、本発明はこれに限定するものではない。トランジスタの閾値電圧のバラツキを補償する機能を備えた電圧プログラミング方式や電流プログラミング方式など、有機ＥＬ表示素子を駆動する画素回路であれば何でも適用できる。
【００５２】
また、積層構造となっている有機ＥＬ表示素子Ｒ、Ｇ、Ｂについて、図６に示した積層構造である必要はない。有機ＥＬ表示素子Ｒと有機ＥＬ表示素子Ｂが並列に配置され、その上に有機ＥＬ表示素子Ｇが積層されて配置された構成や、有機ＥＬ表示素子Ｒと有機ＥＬ表示素子Ｇが並列に配置され、その上に有機ＥＬ表示素子Ｂが積層されて配置された構成でも良い。また、図７に示すように、上に積層された有機ＥＬ素子は、下に並列配置された有機ＥＬ素子を全て覆う必要はなく、２つの有機ＥＬ素子の一方を覆う構成で積層されている構成でも良い。
【００５３】
このように、本実施形態によればレベルシフタを使用することで画素回路ＧＣ・ＢＣと画素回路ＲＣに電位の異なる走査信号を別々に入力することが可能となるため、スイッチトランジスタであるＱ２、Ｑ４、Ｑ６に必要以上に大きな電圧を入力しなくても良くなる。よって、ＴＦＴの耐圧以内で駆動することができる回路構成となり、ＴＦＴの信頼性を損なうことなく安定に有機ＥＬ素子が積層されたアクティブマトリックス方式の有機ＥＬ表示装置を提供することができる。また、額縁領域にバランス良く配置され、小型化に適した表示装置を提供することができる。
【００５４】
（第２の実施形態）
図８は、本実施形態における有機ＥＬ表示装置の一例を示す概略図である。図１と類似する部分については同じ参照符号を付けている。
【００５５】
図８における１は表示領域であり、ＲＣはＲ（赤）の有機ＥＬ表示素子を駆動する画素回路、ＧＣはＧ（緑）の有機ＥＬ表示素子を駆動する画素回路、ＢＣはＢ（青）の有機ＥＬ表示素子を駆動する画素回路を示している。表示領域１に画素回路ＲＣ、ＧＣ、ＢＣがマトリックス状に複数配置されている。２は走査信号を生成するシフトレジスタである。３Ａ’、３Ｂ’は出力バッファ、４’はレベルシフタを示している。出力バッファ３Ｂ’とレベルシフタ４’は表示領域１を挟んでシフトレジスタ２と出力バッファ３Ａ’の反対側に配置されている。シフトレジスタ２の各段からの出力は出力バッファ３Ａ’に入力される。出力バッファ３Ａ’の出力は走査信号線（ＳＡ１’，ＳＡ２’，ＳＡ３’，・・・，ＳＡｎ’）に接続され、表示領域１を通過した後、レベルシフタ４’に入力される。レベルシフタ４’からの出力は出力バッファ３Ｂ’に入力され、出力バッファ３Ｂ’の出力は走査信号線（ＳＢ１’，ＳＢ２’，ＳＢ３’，・・・，ＳＢｎ’）に接続される。
【００５６】
つまり、本実施形態の制御回路はシフトレジスタ２と、レベルシフタ４’と、２つの出力バッファ（第１の出力バッファ、第２の出力バッファ）と、を有する。本実施形態において、第１の出力バッファ及び第２の出力バッファのうち、一方は出力バッファ３Ａ’であり、他方は出力バッファ３Ｂ’である。シフトレジスタ２の一出力は、出力バッファ３Ａ’に入力され、出力バッファ３Ａ’の出力は、レベルシフタ４’に入力され、レベルシフタ４’の出力は、出力バッファ３Ｂ’に入力される。画素回路ＧＣ又は画素回路ＢＣが第１の画素回路である場合、第１の画素回路に入力される制御信号は、出力バッファ３Ａ’から出力された制御信号であり、第２の画素回路（画素回路ＲＣ）に入力される制御信号は、出力バッファ３Ｂ’から出力された制御信号である。
【００５７】
走査信号線（ＳＡ１’〜ＳＡｎ’）は、画素回路ＧＣ、ＢＣに入力され、走査信号線（ＳＢ１’〜ＳＢｎ’）は、画素回路ＲＣに入力される。図８における走査信号線（ＳＡ１’〜ＳＡｎ’）、走査信号線（ＳＢ１’〜ＳＢｎ’）に付随する矢印は、その矢印の先の画素回路に入力されることを模式的に示している。
【００５８】
ここで、走査信号線（ＳＡ１’〜ＳＡｎ’）における走査信号のハイ（Ｈ）レベルはＶ１、ロー（Ｌ）レベルはＶ２である。走査信号線（ＳＢ１’〜ＳＢｎ’）における走査信号のハイ（Ｈ）レベルはＶ２、ロー（Ｌ）レベルはＶ３である。ただし、電位関係は、Ｖ１＞Ｖ２＞Ｖ３とする。よって、走査信号線（ＳＡ１’〜ＳＡｎ’）における走査信号の波形は図２の波形が適用でき、走査信号線（ＳＢ１’〜ＳＢｎ’）における走査信号の波形は図３の波形が適用できる。
【００５９】
その他は第１の実施形態と同様の構成が適用できるので説明を省略する。
【００６０】
本実施形態において、走査信号線（ＳＡ１’〜ＳＡｎ’）の信号レベルに関して、ハイ（Ｈ）レベルをＶ４（Ｖ４≧Ｖ１）としても良く、走査信号線（ＳＢ１’〜ＳＢｎ’）の信号レベルに関して、ロー（Ｌ）レベルをＶ５（Ｖ５≦Ｖ３）としても良い。その場合、走査信号線の信号レベルに応じて、レベルシフタ４’の電源を変更すれば良い。
【００６１】
このように、表示領域を挟んでシフトレジスタ配置側とは反対側にレベルシフタを配置することで額縁領域をバランス良く、かつ効率の良いレイアウトが可能となるので、小型化に適した表示装置を提供することができる。また、第１の実施形態と同様に、ＴＦＴの耐圧以内で駆動することができる回路構成となり、ＴＦＴの信頼性を損なうことなく安定に有機ＥＬ素子が積層されたアクティブマトリックス方式の有機ＥＬ表示装置を提供することができる。
【００６２】
（第３の実施形態）
上述した各実施形態の表示装置は各種電子機器に適用できる。
【００６３】
図９は、本発明の表示装置が用いられる電子機器としてのデジタルスチルカメラシステムのブロック図である。図中、１０はデジタルスチルカメラシステム、１１は撮影部、１２は映像信号処理回路、１３は表示パネル、１４はメモリ、１５はＣＰＵ、１６は操作部を示す。
【００６４】
図９において、撮影部１１で撮影した映像または、メモリ１４に記録された映像を、映像信号処理回路１２で信号処理し、表示パネル１３で見ることができる。ＣＰＵ１５では、操作部１６からの入力によって、撮影部１１、メモリ１４、映像信号処理回路１２などを制御して、状況に適した撮影、記録、再生、表示を行う。また、表示パネル１３は、この他にも各種電子機器の表示部として利用できる。
【００６５】
（比較例）
図１０は、比較例の有機ＥＬ表示装置の有機ＥＬ表示素子と画素回路の説明図である。図１と類似する部分については同じ参照符号を付けている。
【００６６】
Ｒは赤の有機ＥＬ表示素子、Ｇは緑の有機ＥＬ表示素子、Ｂは青の有機ＥＬ表示素子を示している。図１０においてもＲＣは有機ＥＬ表示素子Ｒを駆動する画素回路、ＧＣは有機ＥＬ表示素子Ｇを駆動する画素回路、ＢＣは有機ＥＬ表示素子Ｂを駆動する画素回路を示している。Ｖ１、Ｖ２、Ｖ３は電源を示している。電位関係は、先述した通り、Ｖ１＞Ｖ２＞Ｖ３である。
【００６７】
積層構造となっている有機ＥＬ表示素子Ｒ、Ｇ、Ｂについては、図１と同様であるため説明を省略する。
【００６８】
画素回路ＲＣ、ＧＣ、ＢＣの構成について説明する。図１と類似する部分については同じ参照符号を付けており、重複する説明は省略する。図１と異なる部分はＮ型のスイッチトランジスタであるＱ２、Ｑ４、Ｑ６の接続先の走査信号線であり、走査信号線Ｓに共通に接続される。
【００６９】
次に動作について説明する。
【００７０】
画素回路ＧＣにおいて、走査信号線ＳにＨレベルの走査信号が入力されると、Ｑ２がオンしてデータ信号線ＤＡＴＡ１から表示画像に応じたデータ信号がＱ１のゲート電極に印加され、かつそのデータ信号に応じて保持容量Ｃ１が充電される。この後、走査信号線ＳにＬレベルの走査信号が入力されてＱ２がオフしても保持容量Ｃ１にはデータ信号に応じた電圧が保持されているので、Ｑ１のゲート−ソース電圧で決定される駆動電流が有機ＥＬ表示素子Ｇに流れて発光する。駆動電流は電源Ｖ１から供給され電源Ｖ２に流れる。画素回路ＢＣにおいても、画素回路ＧＣと同様の動作となる。画素回路ＲＣにおいても、基本的に画素回路ＧＣと同様の動作であるが、駆動電流は電源Ｖ２から供給され電源Ｖ３に流れる。
【００７１】
図１０の構成によれば、走査信号線ＳはＱ２，Ｑ４，Ｑ６のゲート電極に共通接続されている。そのため、電源Ｖ１〜Ｖ３間においてＱ２，Ｑ４，Ｑ６を確実にオン・オフさせるには走査信号は、ハイ（Ｈ）レベルではＶ４（Ｖ４≧Ｖ１）、ロー（Ｌ）レベルではＶ５（Ｖ５≦Ｖ３）とする必要がある。
【００７２】
しかしながら、走査信号の振幅を（Ｖ４−Ｖ５）とした場合に、この電圧がトランジスタの耐圧を超えるならば、トランジスタを破壊する可能性が高く、回路の信頼性を著しく低下させる。
【産業上の利用可能性】
【００７３】
本発明による有機ＥＬ表示装置は、使用環境の温度変化に対する長期信頼性に優れることから、室内や室外、年間を通して幅広い温度、湿度での使用が想定される。高い耐環境性を必要とする携帯電話、携帯コンピュータ、デジタルカメラ、デジタルビデオカメラのモニターといったモバイル機器の情報表示装置等に利用することができる。もしくは、それらの各機能の複数を実現する装置に利用することができる。情報表示装置は、情報入力部を備えている。例えば、携帯電話の場合には情報入力部は、アンテナを含んで構成される。ＰＤＡや携帯ＰＣの場合には、情報入力部は、ネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には、情報入力部はＣＣＤやＣＭＯＳなどによる光センサ部を含んで構成される。
【符号の説明】
【００７４】
１：表示領域、２：シフトレジスタ、３Ａ，３Ｂ，３Ａ’，３Ｂ’：出力バッファ、４，４’：レベルシフタ、ＲＣ，ＧＣ，ＢＣ：画素回路、Ｒ，Ｇ，Ｂ：有機ＥＬ表示素子
【特許請求の範囲】
【請求項１】
第１の表示素子と、
第２の表示素子と、
前記第１の表示素子及び前記第２の表示素子が積層されてなる画素と、
前記画素がマトリックス状に複数配置された表示領域と、
前記第１の表示素子を駆動するための第１の画素回路と、
前記第２の表示素子を駆動するための第２の画素回路と、
前記第１の画素回路及び前記第２の画素回路に制御信号を供給する制御回路と、
を有する表示装置であって、
前記第１の画素回路に供給される制御信号のハイレベルの信号電圧と前記第２の画素回路に供給される制御信号のハイレベルの信号電圧は異なる電圧であり、
前記第１の画素回路に供給される制御信号のローレベルの信号電圧と前記第２の画素回路に供給される制御信号のローレベルの信号電圧は異なる電圧であることを特徴とする表示装置。
【請求項２】
前記第１の画素回路及び前記第２の画素回路のうち、
一方の画素回路に供給される制御信号のハイレベルの信号電圧がＶ１であり、
他方の画素回路に供給される制御信号のハイレベルの信号電圧がＶ２（＜Ｖ１）である場合、
ハイレベルの信号電圧としてＶ１の制御信号が供給される画素回路には、ローレベルの信号電圧としてＶ２の制御信号が入力されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記制御回路は、シフトレジスタと、レベルシフタと、第１の出力バッファと、第２の出力バッファと、を有し、
前記シフトレジスタの一出力は、前記第１の出力バッファと、前記レベルシフタと、にそれぞれ入力され、
前記レベルシフタの出力は、前記第２の出力バッファに入力され、
前記第１の画素回路に供給される制御信号は、前記第１の出力バッファから出力された制御信号であり、
前記第２の画素回路に供給される制御信号は、前記第２の出力バッファから出力された制御信号であることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記制御回路は、シフトレジスタと、レベルシフタと、第１の出力バッファと、第２の出力バッファと、を有し、
前記シフトレジスタの一出力は、前記第１の出力バッファに入力され、
前記第１の出力バッファの出力は、前記レベルシフタに入力され、
前記レベルシフタの出力は、前記第２の出力バッファに入力され、
前記第１の画素回路に供給される制御信号は、前記第１の出力バッファから出力された制御信号であり、
前記第２の画素回路に供給される制御信号は、前記第２の出力バッファから出力された制御信号であることを特徴とする請求項１または２に記載の表示装置。
【請求項５】
前記シフトレジスタと前記第１の出力バッファが配置される領域は、前記レベルシフタと前記第２の出力バッファが配置される領域とは前記表示領域を挟んで反対側に配置されることを特徴とする請求項４に記載の表示装置。
【請求項６】
請求項１〜５のいずれか１項に記載の表示装置を用いたことを特徴とする電子機器。
【請求項１】
第１の表示素子と、
第２の表示素子と、
前記第１の表示素子及び前記第２の表示素子が積層されてなる画素と、
前記画素がマトリックス状に複数配置された表示領域と、
前記第１の表示素子を駆動するための第１の画素回路と、
前記第２の表示素子を駆動するための第２の画素回路と、
前記第１の画素回路及び前記第２の画素回路に制御信号を供給する制御回路と、
を有する表示装置であって、
前記第１の画素回路に供給される制御信号のハイレベルの信号電圧と前記第２の画素回路に供給される制御信号のハイレベルの信号電圧は異なる電圧であり、
前記第１の画素回路に供給される制御信号のローレベルの信号電圧と前記第２の画素回路に供給される制御信号のローレベルの信号電圧は異なる電圧であることを特徴とする表示装置。
【請求項２】
前記第１の画素回路及び前記第２の画素回路のうち、
一方の画素回路に供給される制御信号のハイレベルの信号電圧がＶ１であり、
他方の画素回路に供給される制御信号のハイレベルの信号電圧がＶ２（＜Ｖ１）である場合、
ハイレベルの信号電圧としてＶ１の制御信号が供給される画素回路には、ローレベルの信号電圧としてＶ２の制御信号が入力されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記制御回路は、シフトレジスタと、レベルシフタと、第１の出力バッファと、第２の出力バッファと、を有し、
前記シフトレジスタの一出力は、前記第１の出力バッファと、前記レベルシフタと、にそれぞれ入力され、
前記レベルシフタの出力は、前記第２の出力バッファに入力され、
前記第１の画素回路に供給される制御信号は、前記第１の出力バッファから出力された制御信号であり、
前記第２の画素回路に供給される制御信号は、前記第２の出力バッファから出力された制御信号であることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記制御回路は、シフトレジスタと、レベルシフタと、第１の出力バッファと、第２の出力バッファと、を有し、
前記シフトレジスタの一出力は、前記第１の出力バッファに入力され、
前記第１の出力バッファの出力は、前記レベルシフタに入力され、
前記レベルシフタの出力は、前記第２の出力バッファに入力され、
前記第１の画素回路に供給される制御信号は、前記第１の出力バッファから出力された制御信号であり、
前記第２の画素回路に供給される制御信号は、前記第２の出力バッファから出力された制御信号であることを特徴とする請求項１または２に記載の表示装置。
【請求項５】
前記シフトレジスタと前記第１の出力バッファが配置される領域は、前記レベルシフタと前記第２の出力バッファが配置される領域とは前記表示領域を挟んで反対側に配置されることを特徴とする請求項４に記載の表示装置。
【請求項６】
請求項１〜５のいずれか１項に記載の表示装置を用いたことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１１８２８３（Ｐ２０１１−１１８２８３Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７７６０６（Ｐ２００９−２７７６０６）
【出願日】平成２１年１２月７日（２００９．１２．７）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月７日（２００９．１２．７）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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