表示装置
【課題】高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行えるようにする。
【解決手段】シフトレジスタ41を基本回路とし、当該シフトレジスタ41の各単位回路41−1,41−2,…の入出力と、閾値補正期間を決めるイネーブルパルスWSEN1と書き込み期間(移動度補正期間)を決めるイネーブルパルスWSEN2とを論理演算する論理回路との組み合わせによって走査パルスWSL1,WSL2,…を生成する書き込み走査回路40Bにおいて、イネーブルパルスWSEN1とイネーブルパルスWSEN2とのタイミング関係を、隣り合う1H内でそれぞれアクティブになるように設定するとともに、スタートパルスWSSTのアクティブ期間を制御することで、閾値補正期間をスタートパルスWSSTのアクティブ期間で決まる複数Hに亘って複数回設定する。
【解決手段】シフトレジスタ41を基本回路とし、当該シフトレジスタ41の各単位回路41−1,41−2,…の入出力と、閾値補正期間を決めるイネーブルパルスWSEN1と書き込み期間(移動度補正期間)を決めるイネーブルパルスWSEN2とを論理演算する論理回路との組み合わせによって走査パルスWSL1,WSL2,…を生成する書き込み走査回路40Bにおいて、イネーブルパルスWSEN1とイネーブルパルスWSEN2とのタイミング関係を、隣り合う1H内でそれぞれアクティブになるように設定するとともに、スタートパルスWSSTのアクティブ期間を制御することで、閾値補正期間をスタートパルスWSSTのアクティブ期間で決まる複数Hに亘って複数回設定する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置に関し、特に電気光学素子を含む画素が行列状(マトリクス状)に配置されてなる平面型(フラットパネル型)の表示装置に関する。
【背景技術】
【0002】
近年、画表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機EL(electro luminescence)素子を用い、当該有機EL素子を含む画素(画素回路)が行列状に配置されてなる有機EL表示装置が開発され、商品化が進められている。
【0003】
この有機EL表示装置は、有機EL素子が10V以下の印加電圧で駆動できるために低消費電力であり、また自発光素子であることから、液晶セルを含む画素によって光源(バックライト)からの光強度を制御する液晶表示装置に比べて、画像の視認性が高い、バックライトが不要、素子の応答速度が速い等の特長を持っている。
【0004】
有機EL表示装置では、液晶表示装置と同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ(一般には、TFT(Thin Film Transistor;薄膜トランジスタ))によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。
【0005】
ところで、一般的に、有機EL素子の電流−電圧(I−V)特性は、時間が経過すると劣化(経時劣化)する。有機EL素子を電流駆動するトランジスタ(以下、「駆動トランジスタ」と記述する)としてNチャネル型のTFTを用いた画素回路では、駆動トランジスタのソース側に有機EL素子が接続されることになるために、有機EL素子のI−V特性が経時変化すると、駆動トランジスタのゲート−ソース間電圧Vgsが変化し、その結果、有機EL素子の発光輝度も変化する。
【0006】
このことについてより具体的に説明する。駆動トランジスタのソース電位は、当該駆動トランジスタと有機EL素子との動作点で決まる。有機EL素子のI−V特性が劣化すると、駆動トランジスタと有機EL素子との動作点が変動してしまうため、駆動トランジスタのゲートに同じ電圧を印加したとしても、駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース−ゲート間電圧Vgsが変化し、当該駆動トランジスタに流れる電流値が変化するために、有機EL素子に流れる電流値も変化し、その結果、有機EL素子の発光輝度が変化する。
【0007】
また、ポリシリコンTFTを用いた画素回路では、有機EL素子のI−V特性の経時劣化に加えて、駆動トランジスタの閾値電圧Vthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Vthや移動度μが画素ごとに異なったりする(個々のトランジスタ特性にバラツキがある)。駆動トランジスタの閾値電圧Vthや移動度μが異なると、駆動トランジスタに流れる電流値にばらつきが生じるために、駆動トランジスタのゲートに同じ電圧を印加しても、有機EL素子の発光輝度が変化し、画面の一様性(ユニフォーミティ)が損なわれる。
【0008】
そこで、有機EL素子のI−V特性が経時劣化したり、駆動トランジスタの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子の発光輝度を一定に保つようにするために、有機EL素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Vthや移動度μの変動に対する補正機能を画素回路の各々に持たせる構成を採っている(例えば、特許文献1参照)。
【0009】
【特許文献1】特開2006−133542号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述した閾値電圧Vthや移動度μの変動に対する補正(以下、「閾値補正」、「移動度補正」と記述する)処理において、閾値補正および移動度補正は、パルス信号のタイミングによって決まるそれぞれの補正期間内で行われ、また閾値補正および移動度補正の各補正期間は水平走査時間(1H)内に収まっていた。
【0011】
一方、表示装置の小型化が進む中、細かい地図や文字を表示する携帯電話機などのモバイル機器に搭載される表示装置として、QVGA(Quarter Video Graphics Array)やVGA(Video Graphics Array)等のグラフィックス表示規格の高精細な表示装置の需要が高まっている。そして、表示装置を高精細化していくと、それに伴って水平走査時間が縮まるために、パルス信号のタイミングで決まる閾値補正および移動度補正の各補正時間を十分に確保できなくなってくる。
【0012】
特に、閾値補正の補正時間としては、1H弱もの長さを必要とすることから、水平走査時間が縮まることによって補正時間を十分に確保できなく、それに伴って十分に閾値補正が行えないと、低階調で発光輝度のばらつきが起こることがある。
【0013】
そこで、本発明は、高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行うことができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明による表示装置は、電気光学素子と、入力信号電圧をサンプリングして書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた信号電圧を保持する保持容量と、前記保持容量に保持された信号電圧に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の各画素を行単位で選択するための走査信号を出力する走査回路と、前記走査回路から出力される前記走査信号によって選択された行の各画素に対して入力信号を書き込む駆動を行う駆動回路とを具備し、前記駆動トランジスタのドレイン−ソース間電流の閾値電圧に対する依存性を打ち消す閾値補正の動作が可能な表示装置であって、前記走査回路が、単位回路が縦続接続されてなり、パルス幅が可変なスタートパルスを、1H(Hは水平走査時間)を単位とするクロックパルスに同期して順次シフトし、前記単位回路の各々からシフトパルスを順に出力するシフトレジスタと、前記単位回路の各々の入力信号と出力信号と前記閾値補正の補正期間を決定する第1イネーブル信号とを3入力する第1NANDゲート群と、前記単位回路の各々の入力信号の反転信号と出力信号と前記入力信号電圧を書き込む期間を決定する第2イネーブル信号とを3入力する第2NANDゲート群と、前記第1,第2NANDゲート群の各出力信号を2入力とし、前記走査信号を出力する第3NANDゲート群とを有し、前記第1イネーブル信号と前記第2イネーブル信号とが異なる1Hで発生することを特徴としている。
【0015】
シフトレジスタと、第1,第2および第3のNANDゲート群の論理回路との組み合わせからなる走査回路において、第1イネーブル信号と第2イネーブル信号とを異なる1Hで発生するようにするとともに、スタートパルスのアクティブ期間(パルス幅)を変えることで、閾値補正の補正期間をスタートパルスのアクティブ期間で決まる複数Hに亘って複数回設定することができる。
【発明の効果】
【0016】
本発明によれば、閾値補正の補正期間をスタートパルスのアクティブ期間で決まる複数Hに亘って複数回設定することができるために、高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行うことができ、低階調で発光輝度のばらつきを抑えることができる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0018】
図1は、本発明の一実施形態に係るアクティブマトリクス型表示装置、例えば有機EL表示装置の構成の概略を示すシステム構成図である。
【0019】
図1に示すように、本実施形態に係る有機EL表示装置10は、画素(PXLC)20が行列状(マトリクス状)に2次元配置されてなる画素アレイ部30と、当該画素アレイ部30の周辺に配置され、各画素20を駆動する駆動部、即ち書き込み走査回路40、電源走査回路50および水平駆動回路60とを有する構成となっている。
【0020】
画素アレイ部30には、m行n列の画素配列に対して、画素行ごとに走査線31−1〜31−mと電源供給線32−1〜32−mとが配線され、画素列ごとに信号線33−1〜33−nが配線されている。
【0021】
画素アレイ部30は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型(フラット型)のパネル構造となっている。画素アレイ部30の各画素20は、アモルファスシリコンTFT(Thin Film Transistor;薄膜トランジスタ)または低温ポリシリコンTFTを用いて形成することができる。低温ポリシリコンTFTを用いる場合には、走査回路40、電源走査回路50および水平駆動回路60についても、画素アレイ部30を形成するパネル(基板)上に実装することができる。
【0022】
書き込み走査回路40は、シフトレジスタ等によって構成され、走査線31−1〜31−mに順次走査信号WSL1〜WSLmを供給して画素20を行単位で線順次走査する。電源走査回路50は、シフトレジスタ等によって構成され、書き込み走査回路40による線順次走査に同期して、電源供給線32−1〜32−mに第1電位Vcc_Hとそれよりも低い第2電位Vcc_Lで切り替わる電源線電位DSL1〜DSLmを供給する。水平駆動回路60は、信号線33−1〜33−nに対して輝度情報に応じた映像信号の信号電位Vsigと基準電位Voとを適宜供給する。ここで、第2電位Vcc_Lは、基準電位Voよりも十分に低い電位である。
【0023】
(画素回路)
図2は、画素(画素回路)20の具体的な構成例を示す回路図である。図2に示すように、画素20は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子31を発光素子として有し、当該有機EL素子31に加えて、駆動トランジスタ22、書き込みトランジスタ23および保持容量24を有する構成となっている。
【0024】
ここで、駆動トランジスタ22および書き込みトランジスタ23としてNチャネル型のTFTが用いられている。ただし、ここでの駆動トランジスタ22および書き込みトランジスタ23の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【0025】
有機EL素子21は、全ての画素20に対して共通に配線された共通電源供給線35にカソード電極が接続されている。駆動トランジスタ22は、ソースが有機EL素子21のアノード電極に接続され、ドレインが電源供給線32(32−1〜32−m)に接続されている。書き込みトランジスタ23は、ゲートが走査線31(31−1〜31−m)に接続され、ソースが信号線33(33−1〜33−n)に接続され、ドレインが駆動トランジスタ22のゲートに接続されている。保持容量24は、一端が駆動トランジスタ22のゲートに接続され、他端が駆動トランジスタ22のソース(有機EL素子21のアノード電極)に接続されている。
【0026】
かかる構成の画素20において、書き込みトランジスタ23は、書き込み走査回路40から走査線31を通してゲートに印加される走査信号WSLに応答して導通状態となることにより、信号線33を通して水平駆動回路60から供給される映像信号の信号電位Vsigをサンプリングして画素20内に書き込む。この書き込まれた信号電位Vsigは、保持容量24に保持される。
【0027】
駆動トランジスタ22は、電源線電位DSLが第1電位Vcc_Hにあるときに、電源供給線32から電流の供給を受けて、保持容量24に保持された信号電位Vsigに応じた駆動電流を有機EL素子21に供給することによって当該有機EL素子21を電流駆動する。
【0028】
(閾値補正機能)
ここで、電源走査回路50は、書き込みトランジスタ23が導通した後で、水平駆動回路60が信号線33(33−1〜33−n)に基準電位Voを供給している間に、電源線電位DSLを第1電位Vcc_Hと第2電位Vcc_Lとの間で切り替える。この電源線電位DSLの切り替えにより、駆動トランジスタ22の閾値電圧Vthに相当する電圧が保持容量24に保持される。
【0029】
保持容量24に駆動トランジスタ22の閾値電圧Vthに相当する電圧を保持するのは次の理由による。駆動トランジスタ22の製造プロセスのばらつきや経時変化により、各画素ごとに駆動トランジスタ22の閾値電圧Vthや移動度μなどのトランジスタ特性の変動がある。このトランジスタ特性の変動により、駆動用トランジスタ22に同一のゲート電位を与えても、画素ごとにドレイン・ソース間電流(駆動電流)Idsが変動し、発光輝度のばらつきとなって現れる。この閾値電圧Vthの画素ごとのばらつきの影響をキャンセル(補正)するために、閾値電圧Vthに相当する電圧を保持容量24に保持するのである。
【0030】
駆動トランジスタ22の閾値電圧Vthの補正は次のようにして行われる。すなわち、保持容量24にあらかじめ閾値電圧Vthを保持しておくことで、信号電圧Vsigによる駆動トランジスタ22の駆動の際に、当該駆動トランジスタ22の閾値電圧Vthが保持容量24に保持した閾値電圧Vthに相当する電圧と相殺される、換言すれば、閾値電圧Vthの補正が行われる。
【0031】
これが閾値補正機能である。この閾値補正機能により、画素ごとに閾値電圧Vthにばらつきや経時変化があったとしても、それらの影響を受けることなく、有機EL素子21の発光輝度を一定に保つことができることになる。閾値補正の原理については後で詳細に説明する。
【0032】
(移動度補正機能)
図2に示した画素20は、上述した閾値補正機能に加えて、移動度補正機能を備えている。すなわち、水平駆動回路60が映像信号の信号電位Vsigを信号線33(33−1〜33−n)に供給している期間で、かつ、書き込み走査回路40から出力される走査信号WSL(WSL1〜WSLm)に応答して書き込みトランジスタ23が導通する期間、即ち移動度補正期間において、保持容量24に信号電位Vsigを保持する際に、駆動トランジスタ22のドレイン−ソース間電流Idsの移動度μに対する依存性を打ち消す移動度補正が行われる。この移動度補正の具体的な原理および動作については後述する。
【0033】
(ブートストラップ機能)
図2に示した画素20はさらにブートストラップ機能も備えている。すなわち、水平駆動回路60は、保持容量24に信号電位Vsigが保持された段階で走査線31(31−1〜31−m)に対する走査信号WSL(WSL1〜WSLm)の供給を解除し、書き込みトランジスタ23を非導通状態にして駆動トランジスタ22のゲートを信号線33(33−1〜33−n)から電気的に切り離する。これにより、駆動トランジスタ22のソース電位Vsの変動にゲート電位Vgが連動するために、駆動トランジスタ22のゲート−ソース間電圧Vgsを一定に維持することができる。
【0034】
(回路動作)
次に、本実施形態に係る有機EL表示装置10の回路動作について、図3のタイミングチャートを基に、図4および図5の動作説明図を用いて説明する。なお、図4および図5の動作説明図では、図面の簡略化のために、書き込みトランジスタ23をスイッチのシンボルで図示している。また、有機EL素子21は寄生容量を持っていることから、当該寄生容量Celについても図示している。
【0035】
図3のタイミングチャートでは、時間軸を共通にして、1H(水平走査時間)における走査線電位WSLの変化、電源線電位DSLの変化、駆動トランジスタ22のゲート電位Vgおよびソース電位Vsの変化を表している。
【0036】
<発光期間>
図3のタイミングチャートにおいて、時刻t1以前は有機EL素子21が発光状態にある(発光期間)。この発光期間では、電源供給線32の電位が高電位Vcc_H(第1電位)にあり、図4(A)に示すように、電源供給線32から駆動トランジスタ22を通して有機EL素子21に駆動電流(ドレイン・ソース間電流)Idsが供給されるため、有機EL素子21が駆動電流Idsに応じた輝度で発光する。
【0037】
<閾値補正準備期間>
そして、時刻t1になると線順次走査の新しいフィールドに入り、図4(B)に示すように、電源線電位DSLが高電位Vcc_H(第1電位)から信号線33の基準電位Voよりも十分に低い電位Vcc_L(第2電位)に遷移すると、駆動トランジスタ22のソース電位Vsも低電位Vcc_Lに向けて下降を開始する。
【0038】
次に、時刻t2で書き込み走査回路40から走査信号WSLが出力され、走査線電位WSLが高電位側に遷移することで、図4(C)に示すように、書き込みトランジスタ23が導通状態となる。このとき、水平駆動回路60から信号線33に対して基準電位Voが供給されているために、駆動トランジスタ22のゲート電位Vgが基準電位Voになる。また、駆動トランジスタ22のソース電位Vsは、基準電位Voよりも十分に低い電位Vcc_Lにある。
【0039】
ここで、低電位Vcc_L(第2電位)については、駆動トランジスタ22のゲート−ソース間電圧Vgsが、当該駆動トランジスタ22の閾値電圧Vthよりも大きくなるように設定しておくこととする。このように、駆動トランジスタ22のゲート電位Vgを基準電位Vo、ソース電位Vsを低電位Vcc_Lにそれぞれ初期化することで、閾値電圧補正動作の準備が完了する。
【0040】
<閾値補正期間>
次に、時刻t3で、図4(D)に示すように、電源線電位DSLが低電位Vcc_Lから高電位Vcc_Hに切り替わると、駆動トランジスタ22のソース電位Vsが上昇を開始する。やがて、駆動トランジスタ22のゲート−ソース間電圧Vgsが当該駆動トランジスタ22の閾値電圧Vthになり、当該閾値電圧Vthに相当する電圧が保持容量24に書き込まれる。
【0041】
ここでは、便宜上、閾値電圧Vthに相当する電圧を保持容量24に書き込む期間を閾値補正期間と呼んでいる。なお、この閾値補正期間において、電流が専ら保持容量24側に流れ、有機EL素子21側には流れないようにするために、有機EL素子21がカットオフ状態となるように共通電源供給線35の電位を設定しておくこととする。
【0042】
次に、時刻t4で走査線電位WSLが低電位側に遷移することで、図5(A)に示すように、書き込みトランジスタ23が非導通状態となる。このとき、駆動トランジスタ22のゲートがフローティング状態になるが、ゲート−ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに等しいために、当該駆動トランジスタ22はカットオフ状態にある。したがって、ドレイン−ソース間電流Idsは流れない。
【0043】
<書き込み期間/移動度補正期間>
次に、時刻t5で、図5(B)に示すように、信号線33の電位が基準電位Voから映像信号の信号電位Vsigに切り替わる。続いて、時刻t6で、走査線電位WSLが高電位側に遷移することで、図5(C)に示すように、書き込みトランジスタ23が導通状態になって映像信号の信号電位Vsigをサンプリングする。
【0044】
この書き込みトランジスタ23による信号電位Vsigのサンプリングにより、駆動トランジスタ22のゲート電位Vgが信号電位Vsigとなる。このとき、有機EL素子21は始めカットオフ状態(ハイインピーダンス状態)にあるために、駆動トランジスタ22のドレイン−ソース間電流Idsは有機EL素子21の寄生容量Celに流れ込み、よって寄生容量Celの充電が開始される。
【0045】
有機EL素子21の寄生容量Celの充電により、駆動トランジスタ22のソース電位Vsが上昇を開始し、やがて駆動トランジスタ22のゲート‐ソース間電圧VgsはVsig+Vth−ΔVとなる。すなわち、ソース電位Vsの上昇分ΔVは、保持容量24に保持された電圧(Vsig+Vth)から差し引かれるように、換言すれば、保持容量24の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Vsの上昇分ΔVは負帰還の帰還量となる。
【0046】
このように、駆動トランジスタ22に流れるドレイン−ソース間電流Idsを当該駆動トランジスタ22のゲート入力に、即ちゲート‐ソース間電圧Vgsに負帰還することにより、駆動トランジスタ22のドレイン−ソース間電流Idsの移動度μに対する依存性を打ち消す、即ち移動度μの画素ごとのばらつきを補正する移動度補正が行われる。
【0047】
より具体的には、映像信号の信号電位Vsigが高いほどドレイン−ソース間電流Idsが大きくなるために、負帰還の帰還量(補正量)ΔVの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正が行える。また、映像信号の信号電位Vsigを一定とした場合、駆動トランジスタ22の移動度μが大きいほど負帰還の帰還量ΔVの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。
【0048】
<発光期間>
次に、時刻t7で走査線電位WSLが低電位側に遷移することで、図5(D)に示すように、書き込みトランジスタ23が非導通状態となる。これにより、駆動トランジスタ22のゲートは信号線33から切り離される。これと同時に、ドレイン−ソース間電流Idsが有機EL素子21に流れ始めることにより、有機EL素子21のアノード電位はドレイン−ソース間電流Idsに応じて上昇する。
【0049】
有機EL素子21のアノード電位の上昇は、即ち駆動トランジスタ22のソース電位Vsの上昇に他ならない。駆動トランジスタ22のソース電位Vsが上昇すると、保持容量24のブートストラップ動作により、駆動トランジスタ22のゲート電位Vgも連動して上昇する。このとき、ゲート電位Vgの上昇量はソース電位Vsの上昇量に等しくなる。故に、発光期間中駆動トランジスタ22のゲート‐ソース間電圧VgsはVin+Vth−ΔVで一定に保持される。
【0050】
(閾値補正の原理)
ここで、駆動トランジスタ22の閾値補正の原理について説明する。駆動トランジスタ22は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機EL素子21には駆動トランジスタ22から、次式(2)で与えられる一定のドレイン・ソース間電流(駆動電流)Idsが供給される。
Ids=(1/2)・μ(W/L)Cox(Vgs−Vth)2 ……(2)
ここで、Wは駆動トランジスタ22のチャネル幅、Lはチャネル長、Coxは単位面積当たりのゲート容量である。
【0051】
図6に、駆動トランジスタ22のドレイン−ソース間電流Ids対ゲート・ソース間電圧Vgsの特性を示す。この特性図に示すように、駆動トランジスタ22の閾値電圧Vthのばらつきに対する補正を行わないと、閾値電圧VthがVth1のとき、ゲート・ソース電圧Vgsに対応するドレイン−ソース間電流IdsがIds1になるのに対して、閾値電圧VthがVth2(Vth2>Vth1)のとき、同じゲート−ソース間電圧Vgsに対応するドレイン−ソース間電流IdsがIds2(Ids2<Ids)になる。すなわち、駆動トランジスタ22の閾値電圧Vthが変動すると、ゲート−ソース間電圧Vgsが一定であってもドレイン−ソース間電流Idsが変動する。
【0052】
これに対して、上記構成の画素(画素回路)20では、先述したように、発光時の駆動トランジスタ22のゲート−ソース間電圧VgsがVin+Vth−ΔVであるために、これを式(3)に代入すると、ドレイン−ソース間電流Idsは、
Ids=(1/2)・μ(W/L)Cox(Vin−ΔV)2 ……(3)
で表される。
【0053】
すなわち、駆動トランジスタ22の閾値電圧Vthの項がキャンセルされており、駆動トランジスタ22から有機EL素子21に供給されるドレイン−ソース間電流Idsは、駆動トランジスタ22の閾値電圧Vthに依存しない。その結果、駆動トランジスタ22の製造プロセスのばらつきや経時変化により、各画素ごとに駆動トランジスタ22の閾値電圧Vthが変動しても、ドレイン−ソース間電流Idsが変動しないために、有機EL素子21の発光輝度も変動しない。
【0054】
(移動度補正の原理)
次に、駆動トランジスタ22の移動度補正の原理について説明する。図7に、駆動トランジスタ22の移動度μが相対的に大きい画素Aと、駆動トランジスタ22の移動度μが相対的に小さい画素Bとを比較した状態で特性カーブを示す。駆動トランジスタ22をポリシリコン薄膜トランジスタなどで構成した場合、画素Aや画素Bのように、画素間で移動度μがばらつくことは避けられない。
【0055】
画素Aと画素Bで移動度μにばらつきがある状態で、例えば両画素A,Bに同レベルの入力信号電位Vsigを書き込んだ場合に、何ら移動度μの補正を行わないと、移動度μの大きい画素Aに流れるドレイン−ソース間電流Ids1′と移動度μの小さい画素Bに流れるドレイン−ソース間電流Ids2′との間には大きな差が生じてしまう。このように、移動度μのばらつきに起因してドレイン−ソース間電流Idsに画素間で大きな差が生じると、画面のユニフォーミティを損なうことになる。
【0056】
ここで、先述した式(1)のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Idsが大きくなる。したがって、負帰還における帰還量ΔVは移動度μが大きくなるほど大きくなる。図7に示すように、移動度μの大きな画素Aの帰還量ΔV1は、移動度の小さな画素Vの帰還量ΔV2に比べて大きい。そこで、移動度補正動作によって駆動トランジスタ22のドレイン−ソース間電流Idsを入力信号電圧Vsig側に負帰還させることで、移動度μが大きいほど負帰還が大きくかかることになるために、移動度μのばらつきを抑制することができる。
【0057】
具体的には、移動度μの大きな画素Aで帰還量ΔV1の補正をかけると、ドレイン−ソース間電流IdsはIds1′からIds1まで大きく下降する。一方、移動度μの小さな画素Bの帰還量ΔV2は小さいために、ドレイン−ソース間電流IdsはIds2′からIds2までの下降となり、それ程大きく下降しない。結果的に、画素Aのドレイン−ソース間電流Ids1と画素2のドレイン−ソース間電流Ids2とはほぼ等しくなるために、移動度μのばらつきが補正される。
【0058】
以上をまとめると、移動度μの異なる画素Aと画素Bがあった場合、移動度μの大きい画素Aの帰還量ΔV1は移動度μの小さい画素Bの帰還量ΔV2に比べて小さくなる。つまり、移動度μが大きい画素ほど帰還量ΔVが大きく、ドレイン−ソース間電流Idsの減少量が大きくなる。すなわち、駆動トランジスタ22のドレイン−ソース間電流Idsを入力信号電圧Vsig側に負帰還させることで、移動度μの異なる画素のドレイン−ソース間電流Idsの電流値が均一化され、その結果、移動度μのばらつきを補正することができる。
【0059】
[書き込み走査回路]
ここで、閾値補正期間を決める走査線電位(書き込みトランジスタ23のゲート電位)WSLと電源線電位(駆動トランジスタ22のドレイン電位)DSLについて考える。図3のタイミングチャートから明らかなように、閾値補正期間は、電源線電位DSLが低電位Vcc_Lから高電位Vcc_Hへ遷移するタイミングt3から走査線電位WSLが高電位から低電位へ遷移するタイミングt4までの期間となる。
【0060】
図3のタイミングチャートに示すように、走査線電位WSLは、閾値補正期間を決めるとともに、映像信号の信号電位Vsigを書き込む書き込み期間(移動度補正期間でもある)をも決める。
【0061】
ここで、閾値補正期間としては、駆動トランジスタ22の閾値電圧Vthに相当する電圧を保持容量24に確実に保持するためには、書き込み期間よりも十分に長い時間を設定することが必要となる。すなわち、走査線電位WSLは、1Hの期間において、閾値補正期間を決めるパルスと、当該パルスよりもパルス幅が狭く、書き込み期間を決めるパルスとが連続する走査信号(走査パルス)WSLして書き込み走査回路40から出力される。
【0062】
(一般的な回路例)
図8は、一般的な書き込み走査回路40Aの回路例を示すブロック図である。また、図9は、書き込み走査回路40Aの回路動作の説明に供するタイミングチャートである。
【0063】
書き込み走査回路40Aは、フリップフロップ等からなる単位回路(セル)41−1,41−2,…が画素アレイ部30の行数mに相当する段数だけ縦続接続されてなるシフトレジスタ41と、行数mに相当する数の2入力のORゲート42−1,42−2,…からなるORゲート群42と、行数mに相当する数の3入力のNANDゲート43−1,43−2,…からなるNANDゲート群43と、行数mに相当する数のインバータ44−1,44−2,…からなるインバータ群44とを有する構成となっている。
【0064】
シフトレジスタ41は、スタートパルスWSSTが入力されると、1Hを単位とする、具体的には2H周期でデューティ比50%(パルス幅が1H)のクロックパルスWSCKに同期してスタートパルスWSSTを順次シフトし、単位回路41−1,41−2,…の各々からシフトパルスB(B(1),B(2),…)を順に出力する。スタートパルスWSSTのパルス幅は、シフトレジスタ41の動作の単位である2Hである。
【0065】
ORゲート群42の各ORゲート42−1,42−2,…は、クロックパルスWSCKと同周期で、自身のパルス幅によって閾値補正期間を決めるイネーブルパルスWSEN1と、クロックパルスWSCKと同周期で、自身のパルス幅によって書き込み期間(移動度補正期間)を決めるイネーブルパルスWSEN2とを2入力とする。イネーブルパルスWSEN2は、イネーブルパルスWSEN1の非アクティブ(低電位)期間でパルスが立つ(アクティブになる)。
【0066】
NANDゲート群43の各NANDゲート43−1,43−2,…は、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)と、ORゲート42−1,42−2,…の各出力とを3入力とする。そして、NANDゲート43−1,43−2,…の各出力は、インバータ44−1,44−2,…で極性が反転されて、走査パルスWSL1,WSL2,…として画素アレイ部30の走査線31−1,31−2,…に印加される。
【0067】
上記構成の書き込み走査回路40Aは、回路構成が簡潔で、回路面積が小さくて済むという利点があるものの、次のような不具合がある。すなわち、図9のタイミングチャートから明らかなように、閾値補正期間を決めるイネーブルパルスWSEN1と書き込み期間を決めるイネーブルパルスWSEN2とが同じ1H内でアクティブになる構成となっていることから、高精細化に伴って水平走査時間が短くなることに伴って閾値補正期間を複数Hに亘って確保するために、スタートパルスWSSTのパルス幅を2Hから4H,6H,…と広げると、閾値補正期間に対応して書き込み期間も複数Hに亘って発生し、正常な書き込み動作を行えないことになる。
【0068】
(本発明に係る回路例)
図10は、本発明に係る書き込み走査回路40Bの回路例を示すブロック図である。また、図11は、書き込み走査回路40Bの回路動作の説明に供するタイミングチャートである。
【0069】
書き込み走査回路40Bは、フリップフロップ等からなる単位回路(セル)41−1,41−2,…が画素アレイ部30の行数mに相当する段数だけ縦続接続されてなるシフトレジスタ41に加えて、行数mに相当する数の3入力のNANDゲート45−1,45−2,…からなるNANDゲート群45と、行数mに相当する数のインバータ46−1,46−2,…からなるインバータ群46と、行数mに相当する数の3入力のNANDゲート47−1,47−2,…からなるNANDゲート群47と、行数mに相当する数の2入力のNANDゲート48−1,48−2,…からなるNANDゲート群48とを有する構成となっている。
【0070】
シフトレジスタ41は、スタートパルスWSSTが入力されると、1Hを単位とする、具体的には2H周期でデューティ比50%(パルス幅が1H)のクロックパルスWSCKに同期してスタートパルスWSSTを順次シフトし、単位回路41−1,41−2,…の各々からシフトパルスB(B(1),B(2),…)を順に出力する。スタートパルスWSSTは、パルス幅が可変であり、2Hの整数倍のパルス幅をとることができる。ここでは、スタートパルスWSSTのパルス幅を例えば6Hに設定した場合を例に挙げている。
【0071】
NANDゲート群45の各NANDゲート45−1,45−2,…は、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)と、クロックパルスWSCKと同周期で、自身のパルス幅によって閾値補正期間を決めるイネーブルパルスWSEN1とを3入力とする。インバータ群46の各インバータ46−1,46−2,…は、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)の極性を反転する。
【0072】
NANDゲート群47の各NANDゲート47−1,47−2,…は、インバータ46−1,46−2,…で極性が反転されたシフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、クロックパルスWSCKと同周期で、自身のパルス幅によって書き込み期間(移動度補正期間)を決めるイネーブルパルスWSEN2と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)とを3入力とする。
【0073】
ここで、イネーブルパルスWSEN1とイネーブルパルスWSEN2とは、図11のタイミングチャートから明らかなように、異なる1H内、具体的には隣り合う1H内でそれぞれアクティブ(高電位)になるタイミング関係となっている点で、イネーブルパルスWSEN1とイネーブルパルスWSEN2とが同じ1H内でアクティブになるタイミング関係となっている図9に示した回路例の場合と相違している。
【0074】
NANDゲート群48の各NANDゲート48−1,48−2,…は、NANDゲート45−1,45−2,…の各出力と、NANDゲート47−1,47−2,…の各出力とを2入力とする。そして、NANDゲート48−1,48−2,…の各出力は、走査パルスWSL1,WSL2,…として画素アレイ部30の走査線31−1,31−2,…に印加される。
【0075】
上記構成の書き込み走査回路40Bにおいて、NANDゲート群45の各NANDゲート45−1,45−2,…が、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)と、イネーブルパルスWSEN1とを3入力とすることにより、NANDゲート45−1,45−2,…からは、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と各出力B(B(1),B(2),…)とが共にアクティブ(高電位)となる期間においてイネーブルパルスWSEN1が極性反転されて順次出力される。
【0076】
また、NANDゲート群47の各NANDゲート47−1,47−2,…が、インバータ46−1,46−2,…で極性反転されたシフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、イネーブルパルスWSEN2と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)とを3入力とすることにより、NANDゲート47−1,47−2,…からは、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)が非アクティブ(低電位)となり、各出力B(B(1),B(2),…)がアクティブとなる期間においてイネーブルパルスWSEN2が極性反転されて順次出力される。
【0077】
その結果、NANDゲート群48の各NANDゲート48−1,48−2,…からは、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と各出力B(B(1),B(2),…)とが共にアクティブとなる期間においてアクティブとなるイネーブルパルスWSEN1と、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)が非アクティブとなり、各出力B(B(1),B(2),…)がアクティブとなる1H内でアクティブとなるイネーブルパルスWSEN2とが、走査パルスWSL1,WSL2,…として順次出力される。
【0078】
上述したように、2H周期でデューティ比50%のクロックパルスWSCKに同期してスタートパルスWSSTを順にシフトし、単位回路41−1,41−2,…の各々からシフトパルス(単位回路41−1,41−2,…の各出力B(1),B(2),…)を順次出力するシフトレジスタ41を基本回路とし、当該シフトレジスタ41の各単位回路41−1,41−2,…の入出力と、閾値補正期間を決めるイネーブルパルスWSEN1と書き込み期間(移動度補正期間)を決めるイネーブルパルスWSEN2とを論理演算する論理回路(45〜48)との組み合わせによって走査パルスWSL1,WSL2,…を生成する書き込み走査回路40Bにおいて、イネーブルパルスWSEN1とイネーブルパルスWSEN2とのタイミング関係を、異なる1H内でそれぞれアクティブになるように設定するとともに、スタートパルスWSSTのパルス幅を制御することで、閾値補正期間をスタートパルスWSSTのパルス幅で決まる複数Hに亘って複数回設定することができる。
【0079】
具体的には、スタートパルスWSSTのパルス幅(アクティブ期間)を、シフトレジスタ41の動作の基準となる2Hから4H,6H,8H,…と広げることにより、イネーブルパルスWSEN2で決まる入力信号電圧Vsig書き込み動作(移動度補正動作)の回数を増やすことなく、イネーブルパルスWSEN1で決まる閾値補正動作の回数だけをスタートパルスWSSTのパルス幅に応じて複数Hに亘って3回、5回、7回、…と増やすことができるために、閾値補正回数(1H内での閾値補正動作が閾値補正回数1回)をスタートパルスWSSTのパルス幅に応じて増やすことができる。
【0080】
これにより、表示装置の高精細化に伴って水平走査時間が短くなったとしても、閾値補正時間を複数Hに亘って複数回確保することができるために、閾値補正を十分に行うことができる。その結果、低階調における発光輝度のばらつきを抑えることができるために、良好な画質の表示画像を得ることができる。
【0081】
[電源走査回路]
以上では、走査パルスWSL1,WSL2,…を発生する書き込み走査回路40について説明したが、続いて、電源線電位DSL1,DSL2,…を発生する電源走査回路50について説明する。
【0082】
図12は、電源走査回路50の回路例を示すブロック図である。本例に係る電源走査回路50は、フリップフロップ等からなる単位回路(セル)51−1,51−2,…が画素アレイ部30の行数mに相当する段数だけ縦続接続されてなるシフトレジスタ51と、行数mに相当する数のインバータ52−1,52−2,…からなるインバータ群52と、行数mに相当する数の3入力のNANDゲート53−1,53−2,…からなるNANDゲート群53と、行数mに相当する数のインバータ54−1,54−2,…からなるインバータ群54とを有する構成となっている。
【0083】
シフトレジスタ51は、図11のタイミングチャートに示すように、クロックパルスWSCKと逆相のクロックパルスDSCKに同期してスタートパルスDSSTを順次シフトし、各転送段(単位回路)からシフトパルスを順に出力する。インバータ群52の各インバータ52−1,52−2,…は、シフトレジスタ51の単位回路51−1,51−2,…の各出力B(B(1),B(2),…)の極性を反転する。
【0084】
NANDゲート群53の各NANDゲート53−1,53−2,…は、シフトレジスタ51の単位回路51−1,51−2,…の各入力A(A(1),A(2),…)と、インバータ52−1,52−2,…で極性が反転されたシフトレジスタ51の単位回路51−1,51−2,…の各出力B(B(1),B(2),…)と、閾値補正準備期間を決めるイネーブルパルスDSENとを3入力とする。そして、NANDゲート53−1,53−2,…の各出力は、インバータ54−1,54−2,…で極性が反転されて、電源線電位DSL1,DSL2,…として画素アレイ部30の電源供給線32−1,32−2,…に印加される。
【0085】
このように、シフトレジスタ51とNANDゲート群53等の論理回路との組み合わせによって構成される電源走査回路50において、書き込み走査回路40で閾値補正期間を複数Hに亘って複数回設定すべく、スタートパルスWSSTのパルス幅を変えたとき、当該スタートパルスWSSTの発生タイミングに対応して電源走査回路50のスタートパルスDSSTの発生タイミングを変えるようにすれば良い。具体的には、スタートパルスWSSTがアクティブとなる1Hの次の1HでスタートパルスDSSTがアクティブとなるタイミング関係にすれば良い。スタートパルスDSSTのパルス幅は、シフトレジスタの動作の単位である2Hである。
【0086】
なお、上記実施形態では、有機EL素子21を駆動する駆動トランジスタ22と、入力信号電圧Vsigをサンプリングして画素内に書き込む書き込みトランジスタ23と、駆動トランジスタ22のゲートとソースとの間に接続され、書き込みトランジスタ23によって書き込まれた入力信号電圧Vsigを保持する保持容量24と含む回路構成の画素回路20を有する有機EL表示装置10に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。
【0087】
すなわち、駆動トランジスタ22と電源配線との間に接続され、当該電源配線から駆動トランジスタ22に対して選択的に駆動電流を供給するための動作をなすスイッチングトランジスタを有する構成の画素回路や、適宜導通状態になることにより、有機EL素子21の電流駆動に先立って駆動トランジスタ22の閾値電圧Vthを検知し、この検知した閾値電圧Vthを保持容量24に保持するための動作をなすスイッチングトランジスタをさらに有する画素回路などを有する有機EL表示装置の場合にも、移動度補正時間は書き込みトランジスタ22の導通期間で決まることになるために、書き込みトランジスタ22をCMOSトランジスタによって構成することにより、上記実施形態と同様の作用効果を得ることができる。
【0088】
また、上記実施形態では、画素回路20の電気光学素子として、有機EL素子を用いた有機EL表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子(発光素子)を用いた表示装置全般に対して適用可能である。
【図面の簡単な説明】
【0089】
【図1】本発明の一実施形態に係る有機EL表示装置の構成の概略を示すシステム構成図である。
【図2】画素(画素回路)の具体的な構成例を示す回路図である。
【図3】本発明の一実施形態に係る有機EL表示装置の動作説明に供するタイミングチャートである。
【図4】本発明の一実施形態に係る有機EL表示装置の回路動作の説明図(その1)である。
【図5】本発明の一実施形態に係る有機EL表示装置の回路動作の説明図(その2)である。
【図6】駆動トランジスタの閾値電圧Vthのばらつきに起因する課題の説明に供する特性図である。
【図7】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図8】一般的な書き込み走査回路の回路例を示すブロック図である。
【図9】一般的な書き込み走査回路の回路動作の説明に供するタイミングチャートである。
【図10】本発明に係る書き込み走査回路の回路例を示すブロック図である。
【図11】本発明に係る書き込み走査回路の回路動作の説明に供するタイミングチャートである。
【図12】電源走査回路の回路例を示すブロック図である。
【符号の説明】
【0090】
10…有機EL表示装置、20…画素(画素回路)、21…有機EL素子、22…駆動トランジスタ、23…書き込みトランジスタ、24…保持容量、30…画素アレイ部、31(31−1〜31−m)…走査線、32(32−1〜32−m)…電源供給線、33(33−1〜33−n)…信号線、35…共通電源供給線、40,40A,40B…書き込み走査回路、50…電源走査回路、60…水平駆動回路
【技術分野】
【0001】
本発明は、表示装置に関し、特に電気光学素子を含む画素が行列状(マトリクス状)に配置されてなる平面型(フラットパネル型)の表示装置に関する。
【背景技術】
【0002】
近年、画表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機EL(electro luminescence)素子を用い、当該有機EL素子を含む画素(画素回路)が行列状に配置されてなる有機EL表示装置が開発され、商品化が進められている。
【0003】
この有機EL表示装置は、有機EL素子が10V以下の印加電圧で駆動できるために低消費電力であり、また自発光素子であることから、液晶セルを含む画素によって光源(バックライト)からの光強度を制御する液晶表示装置に比べて、画像の視認性が高い、バックライトが不要、素子の応答速度が速い等の特長を持っている。
【0004】
有機EL表示装置では、液晶表示装置と同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ(一般には、TFT(Thin Film Transistor;薄膜トランジスタ))によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。
【0005】
ところで、一般的に、有機EL素子の電流−電圧(I−V)特性は、時間が経過すると劣化(経時劣化)する。有機EL素子を電流駆動するトランジスタ(以下、「駆動トランジスタ」と記述する)としてNチャネル型のTFTを用いた画素回路では、駆動トランジスタのソース側に有機EL素子が接続されることになるために、有機EL素子のI−V特性が経時変化すると、駆動トランジスタのゲート−ソース間電圧Vgsが変化し、その結果、有機EL素子の発光輝度も変化する。
【0006】
このことについてより具体的に説明する。駆動トランジスタのソース電位は、当該駆動トランジスタと有機EL素子との動作点で決まる。有機EL素子のI−V特性が劣化すると、駆動トランジスタと有機EL素子との動作点が変動してしまうため、駆動トランジスタのゲートに同じ電圧を印加したとしても、駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース−ゲート間電圧Vgsが変化し、当該駆動トランジスタに流れる電流値が変化するために、有機EL素子に流れる電流値も変化し、その結果、有機EL素子の発光輝度が変化する。
【0007】
また、ポリシリコンTFTを用いた画素回路では、有機EL素子のI−V特性の経時劣化に加えて、駆動トランジスタの閾値電圧Vthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Vthや移動度μが画素ごとに異なったりする(個々のトランジスタ特性にバラツキがある)。駆動トランジスタの閾値電圧Vthや移動度μが異なると、駆動トランジスタに流れる電流値にばらつきが生じるために、駆動トランジスタのゲートに同じ電圧を印加しても、有機EL素子の発光輝度が変化し、画面の一様性(ユニフォーミティ)が損なわれる。
【0008】
そこで、有機EL素子のI−V特性が経時劣化したり、駆動トランジスタの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子の発光輝度を一定に保つようにするために、有機EL素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Vthや移動度μの変動に対する補正機能を画素回路の各々に持たせる構成を採っている(例えば、特許文献1参照)。
【0009】
【特許文献1】特開2006−133542号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述した閾値電圧Vthや移動度μの変動に対する補正(以下、「閾値補正」、「移動度補正」と記述する)処理において、閾値補正および移動度補正は、パルス信号のタイミングによって決まるそれぞれの補正期間内で行われ、また閾値補正および移動度補正の各補正期間は水平走査時間(1H)内に収まっていた。
【0011】
一方、表示装置の小型化が進む中、細かい地図や文字を表示する携帯電話機などのモバイル機器に搭載される表示装置として、QVGA(Quarter Video Graphics Array)やVGA(Video Graphics Array)等のグラフィックス表示規格の高精細な表示装置の需要が高まっている。そして、表示装置を高精細化していくと、それに伴って水平走査時間が縮まるために、パルス信号のタイミングで決まる閾値補正および移動度補正の各補正時間を十分に確保できなくなってくる。
【0012】
特に、閾値補正の補正時間としては、1H弱もの長さを必要とすることから、水平走査時間が縮まることによって補正時間を十分に確保できなく、それに伴って十分に閾値補正が行えないと、低階調で発光輝度のばらつきが起こることがある。
【0013】
そこで、本発明は、高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行うことができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明による表示装置は、電気光学素子と、入力信号電圧をサンプリングして書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた信号電圧を保持する保持容量と、前記保持容量に保持された信号電圧に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の各画素を行単位で選択するための走査信号を出力する走査回路と、前記走査回路から出力される前記走査信号によって選択された行の各画素に対して入力信号を書き込む駆動を行う駆動回路とを具備し、前記駆動トランジスタのドレイン−ソース間電流の閾値電圧に対する依存性を打ち消す閾値補正の動作が可能な表示装置であって、前記走査回路が、単位回路が縦続接続されてなり、パルス幅が可変なスタートパルスを、1H(Hは水平走査時間)を単位とするクロックパルスに同期して順次シフトし、前記単位回路の各々からシフトパルスを順に出力するシフトレジスタと、前記単位回路の各々の入力信号と出力信号と前記閾値補正の補正期間を決定する第1イネーブル信号とを3入力する第1NANDゲート群と、前記単位回路の各々の入力信号の反転信号と出力信号と前記入力信号電圧を書き込む期間を決定する第2イネーブル信号とを3入力する第2NANDゲート群と、前記第1,第2NANDゲート群の各出力信号を2入力とし、前記走査信号を出力する第3NANDゲート群とを有し、前記第1イネーブル信号と前記第2イネーブル信号とが異なる1Hで発生することを特徴としている。
【0015】
シフトレジスタと、第1,第2および第3のNANDゲート群の論理回路との組み合わせからなる走査回路において、第1イネーブル信号と第2イネーブル信号とを異なる1Hで発生するようにするとともに、スタートパルスのアクティブ期間(パルス幅)を変えることで、閾値補正の補正期間をスタートパルスのアクティブ期間で決まる複数Hに亘って複数回設定することができる。
【発明の効果】
【0016】
本発明によれば、閾値補正の補正期間をスタートパルスのアクティブ期間で決まる複数Hに亘って複数回設定することができるために、高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行うことができ、低階調で発光輝度のばらつきを抑えることができる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0018】
図1は、本発明の一実施形態に係るアクティブマトリクス型表示装置、例えば有機EL表示装置の構成の概略を示すシステム構成図である。
【0019】
図1に示すように、本実施形態に係る有機EL表示装置10は、画素(PXLC)20が行列状(マトリクス状)に2次元配置されてなる画素アレイ部30と、当該画素アレイ部30の周辺に配置され、各画素20を駆動する駆動部、即ち書き込み走査回路40、電源走査回路50および水平駆動回路60とを有する構成となっている。
【0020】
画素アレイ部30には、m行n列の画素配列に対して、画素行ごとに走査線31−1〜31−mと電源供給線32−1〜32−mとが配線され、画素列ごとに信号線33−1〜33−nが配線されている。
【0021】
画素アレイ部30は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型(フラット型)のパネル構造となっている。画素アレイ部30の各画素20は、アモルファスシリコンTFT(Thin Film Transistor;薄膜トランジスタ)または低温ポリシリコンTFTを用いて形成することができる。低温ポリシリコンTFTを用いる場合には、走査回路40、電源走査回路50および水平駆動回路60についても、画素アレイ部30を形成するパネル(基板)上に実装することができる。
【0022】
書き込み走査回路40は、シフトレジスタ等によって構成され、走査線31−1〜31−mに順次走査信号WSL1〜WSLmを供給して画素20を行単位で線順次走査する。電源走査回路50は、シフトレジスタ等によって構成され、書き込み走査回路40による線順次走査に同期して、電源供給線32−1〜32−mに第1電位Vcc_Hとそれよりも低い第2電位Vcc_Lで切り替わる電源線電位DSL1〜DSLmを供給する。水平駆動回路60は、信号線33−1〜33−nに対して輝度情報に応じた映像信号の信号電位Vsigと基準電位Voとを適宜供給する。ここで、第2電位Vcc_Lは、基準電位Voよりも十分に低い電位である。
【0023】
(画素回路)
図2は、画素(画素回路)20の具体的な構成例を示す回路図である。図2に示すように、画素20は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子31を発光素子として有し、当該有機EL素子31に加えて、駆動トランジスタ22、書き込みトランジスタ23および保持容量24を有する構成となっている。
【0024】
ここで、駆動トランジスタ22および書き込みトランジスタ23としてNチャネル型のTFTが用いられている。ただし、ここでの駆動トランジスタ22および書き込みトランジスタ23の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【0025】
有機EL素子21は、全ての画素20に対して共通に配線された共通電源供給線35にカソード電極が接続されている。駆動トランジスタ22は、ソースが有機EL素子21のアノード電極に接続され、ドレインが電源供給線32(32−1〜32−m)に接続されている。書き込みトランジスタ23は、ゲートが走査線31(31−1〜31−m)に接続され、ソースが信号線33(33−1〜33−n)に接続され、ドレインが駆動トランジスタ22のゲートに接続されている。保持容量24は、一端が駆動トランジスタ22のゲートに接続され、他端が駆動トランジスタ22のソース(有機EL素子21のアノード電極)に接続されている。
【0026】
かかる構成の画素20において、書き込みトランジスタ23は、書き込み走査回路40から走査線31を通してゲートに印加される走査信号WSLに応答して導通状態となることにより、信号線33を通して水平駆動回路60から供給される映像信号の信号電位Vsigをサンプリングして画素20内に書き込む。この書き込まれた信号電位Vsigは、保持容量24に保持される。
【0027】
駆動トランジスタ22は、電源線電位DSLが第1電位Vcc_Hにあるときに、電源供給線32から電流の供給を受けて、保持容量24に保持された信号電位Vsigに応じた駆動電流を有機EL素子21に供給することによって当該有機EL素子21を電流駆動する。
【0028】
(閾値補正機能)
ここで、電源走査回路50は、書き込みトランジスタ23が導通した後で、水平駆動回路60が信号線33(33−1〜33−n)に基準電位Voを供給している間に、電源線電位DSLを第1電位Vcc_Hと第2電位Vcc_Lとの間で切り替える。この電源線電位DSLの切り替えにより、駆動トランジスタ22の閾値電圧Vthに相当する電圧が保持容量24に保持される。
【0029】
保持容量24に駆動トランジスタ22の閾値電圧Vthに相当する電圧を保持するのは次の理由による。駆動トランジスタ22の製造プロセスのばらつきや経時変化により、各画素ごとに駆動トランジスタ22の閾値電圧Vthや移動度μなどのトランジスタ特性の変動がある。このトランジスタ特性の変動により、駆動用トランジスタ22に同一のゲート電位を与えても、画素ごとにドレイン・ソース間電流(駆動電流)Idsが変動し、発光輝度のばらつきとなって現れる。この閾値電圧Vthの画素ごとのばらつきの影響をキャンセル(補正)するために、閾値電圧Vthに相当する電圧を保持容量24に保持するのである。
【0030】
駆動トランジスタ22の閾値電圧Vthの補正は次のようにして行われる。すなわち、保持容量24にあらかじめ閾値電圧Vthを保持しておくことで、信号電圧Vsigによる駆動トランジスタ22の駆動の際に、当該駆動トランジスタ22の閾値電圧Vthが保持容量24に保持した閾値電圧Vthに相当する電圧と相殺される、換言すれば、閾値電圧Vthの補正が行われる。
【0031】
これが閾値補正機能である。この閾値補正機能により、画素ごとに閾値電圧Vthにばらつきや経時変化があったとしても、それらの影響を受けることなく、有機EL素子21の発光輝度を一定に保つことができることになる。閾値補正の原理については後で詳細に説明する。
【0032】
(移動度補正機能)
図2に示した画素20は、上述した閾値補正機能に加えて、移動度補正機能を備えている。すなわち、水平駆動回路60が映像信号の信号電位Vsigを信号線33(33−1〜33−n)に供給している期間で、かつ、書き込み走査回路40から出力される走査信号WSL(WSL1〜WSLm)に応答して書き込みトランジスタ23が導通する期間、即ち移動度補正期間において、保持容量24に信号電位Vsigを保持する際に、駆動トランジスタ22のドレイン−ソース間電流Idsの移動度μに対する依存性を打ち消す移動度補正が行われる。この移動度補正の具体的な原理および動作については後述する。
【0033】
(ブートストラップ機能)
図2に示した画素20はさらにブートストラップ機能も備えている。すなわち、水平駆動回路60は、保持容量24に信号電位Vsigが保持された段階で走査線31(31−1〜31−m)に対する走査信号WSL(WSL1〜WSLm)の供給を解除し、書き込みトランジスタ23を非導通状態にして駆動トランジスタ22のゲートを信号線33(33−1〜33−n)から電気的に切り離する。これにより、駆動トランジスタ22のソース電位Vsの変動にゲート電位Vgが連動するために、駆動トランジスタ22のゲート−ソース間電圧Vgsを一定に維持することができる。
【0034】
(回路動作)
次に、本実施形態に係る有機EL表示装置10の回路動作について、図3のタイミングチャートを基に、図4および図5の動作説明図を用いて説明する。なお、図4および図5の動作説明図では、図面の簡略化のために、書き込みトランジスタ23をスイッチのシンボルで図示している。また、有機EL素子21は寄生容量を持っていることから、当該寄生容量Celについても図示している。
【0035】
図3のタイミングチャートでは、時間軸を共通にして、1H(水平走査時間)における走査線電位WSLの変化、電源線電位DSLの変化、駆動トランジスタ22のゲート電位Vgおよびソース電位Vsの変化を表している。
【0036】
<発光期間>
図3のタイミングチャートにおいて、時刻t1以前は有機EL素子21が発光状態にある(発光期間)。この発光期間では、電源供給線32の電位が高電位Vcc_H(第1電位)にあり、図4(A)に示すように、電源供給線32から駆動トランジスタ22を通して有機EL素子21に駆動電流(ドレイン・ソース間電流)Idsが供給されるため、有機EL素子21が駆動電流Idsに応じた輝度で発光する。
【0037】
<閾値補正準備期間>
そして、時刻t1になると線順次走査の新しいフィールドに入り、図4(B)に示すように、電源線電位DSLが高電位Vcc_H(第1電位)から信号線33の基準電位Voよりも十分に低い電位Vcc_L(第2電位)に遷移すると、駆動トランジスタ22のソース電位Vsも低電位Vcc_Lに向けて下降を開始する。
【0038】
次に、時刻t2で書き込み走査回路40から走査信号WSLが出力され、走査線電位WSLが高電位側に遷移することで、図4(C)に示すように、書き込みトランジスタ23が導通状態となる。このとき、水平駆動回路60から信号線33に対して基準電位Voが供給されているために、駆動トランジスタ22のゲート電位Vgが基準電位Voになる。また、駆動トランジスタ22のソース電位Vsは、基準電位Voよりも十分に低い電位Vcc_Lにある。
【0039】
ここで、低電位Vcc_L(第2電位)については、駆動トランジスタ22のゲート−ソース間電圧Vgsが、当該駆動トランジスタ22の閾値電圧Vthよりも大きくなるように設定しておくこととする。このように、駆動トランジスタ22のゲート電位Vgを基準電位Vo、ソース電位Vsを低電位Vcc_Lにそれぞれ初期化することで、閾値電圧補正動作の準備が完了する。
【0040】
<閾値補正期間>
次に、時刻t3で、図4(D)に示すように、電源線電位DSLが低電位Vcc_Lから高電位Vcc_Hに切り替わると、駆動トランジスタ22のソース電位Vsが上昇を開始する。やがて、駆動トランジスタ22のゲート−ソース間電圧Vgsが当該駆動トランジスタ22の閾値電圧Vthになり、当該閾値電圧Vthに相当する電圧が保持容量24に書き込まれる。
【0041】
ここでは、便宜上、閾値電圧Vthに相当する電圧を保持容量24に書き込む期間を閾値補正期間と呼んでいる。なお、この閾値補正期間において、電流が専ら保持容量24側に流れ、有機EL素子21側には流れないようにするために、有機EL素子21がカットオフ状態となるように共通電源供給線35の電位を設定しておくこととする。
【0042】
次に、時刻t4で走査線電位WSLが低電位側に遷移することで、図5(A)に示すように、書き込みトランジスタ23が非導通状態となる。このとき、駆動トランジスタ22のゲートがフローティング状態になるが、ゲート−ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに等しいために、当該駆動トランジスタ22はカットオフ状態にある。したがって、ドレイン−ソース間電流Idsは流れない。
【0043】
<書き込み期間/移動度補正期間>
次に、時刻t5で、図5(B)に示すように、信号線33の電位が基準電位Voから映像信号の信号電位Vsigに切り替わる。続いて、時刻t6で、走査線電位WSLが高電位側に遷移することで、図5(C)に示すように、書き込みトランジスタ23が導通状態になって映像信号の信号電位Vsigをサンプリングする。
【0044】
この書き込みトランジスタ23による信号電位Vsigのサンプリングにより、駆動トランジスタ22のゲート電位Vgが信号電位Vsigとなる。このとき、有機EL素子21は始めカットオフ状態(ハイインピーダンス状態)にあるために、駆動トランジスタ22のドレイン−ソース間電流Idsは有機EL素子21の寄生容量Celに流れ込み、よって寄生容量Celの充電が開始される。
【0045】
有機EL素子21の寄生容量Celの充電により、駆動トランジスタ22のソース電位Vsが上昇を開始し、やがて駆動トランジスタ22のゲート‐ソース間電圧VgsはVsig+Vth−ΔVとなる。すなわち、ソース電位Vsの上昇分ΔVは、保持容量24に保持された電圧(Vsig+Vth)から差し引かれるように、換言すれば、保持容量24の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Vsの上昇分ΔVは負帰還の帰還量となる。
【0046】
このように、駆動トランジスタ22に流れるドレイン−ソース間電流Idsを当該駆動トランジスタ22のゲート入力に、即ちゲート‐ソース間電圧Vgsに負帰還することにより、駆動トランジスタ22のドレイン−ソース間電流Idsの移動度μに対する依存性を打ち消す、即ち移動度μの画素ごとのばらつきを補正する移動度補正が行われる。
【0047】
より具体的には、映像信号の信号電位Vsigが高いほどドレイン−ソース間電流Idsが大きくなるために、負帰還の帰還量(補正量)ΔVの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正が行える。また、映像信号の信号電位Vsigを一定とした場合、駆動トランジスタ22の移動度μが大きいほど負帰還の帰還量ΔVの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。
【0048】
<発光期間>
次に、時刻t7で走査線電位WSLが低電位側に遷移することで、図5(D)に示すように、書き込みトランジスタ23が非導通状態となる。これにより、駆動トランジスタ22のゲートは信号線33から切り離される。これと同時に、ドレイン−ソース間電流Idsが有機EL素子21に流れ始めることにより、有機EL素子21のアノード電位はドレイン−ソース間電流Idsに応じて上昇する。
【0049】
有機EL素子21のアノード電位の上昇は、即ち駆動トランジスタ22のソース電位Vsの上昇に他ならない。駆動トランジスタ22のソース電位Vsが上昇すると、保持容量24のブートストラップ動作により、駆動トランジスタ22のゲート電位Vgも連動して上昇する。このとき、ゲート電位Vgの上昇量はソース電位Vsの上昇量に等しくなる。故に、発光期間中駆動トランジスタ22のゲート‐ソース間電圧VgsはVin+Vth−ΔVで一定に保持される。
【0050】
(閾値補正の原理)
ここで、駆動トランジスタ22の閾値補正の原理について説明する。駆動トランジスタ22は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機EL素子21には駆動トランジスタ22から、次式(2)で与えられる一定のドレイン・ソース間電流(駆動電流)Idsが供給される。
Ids=(1/2)・μ(W/L)Cox(Vgs−Vth)2 ……(2)
ここで、Wは駆動トランジスタ22のチャネル幅、Lはチャネル長、Coxは単位面積当たりのゲート容量である。
【0051】
図6に、駆動トランジスタ22のドレイン−ソース間電流Ids対ゲート・ソース間電圧Vgsの特性を示す。この特性図に示すように、駆動トランジスタ22の閾値電圧Vthのばらつきに対する補正を行わないと、閾値電圧VthがVth1のとき、ゲート・ソース電圧Vgsに対応するドレイン−ソース間電流IdsがIds1になるのに対して、閾値電圧VthがVth2(Vth2>Vth1)のとき、同じゲート−ソース間電圧Vgsに対応するドレイン−ソース間電流IdsがIds2(Ids2<Ids)になる。すなわち、駆動トランジスタ22の閾値電圧Vthが変動すると、ゲート−ソース間電圧Vgsが一定であってもドレイン−ソース間電流Idsが変動する。
【0052】
これに対して、上記構成の画素(画素回路)20では、先述したように、発光時の駆動トランジスタ22のゲート−ソース間電圧VgsがVin+Vth−ΔVであるために、これを式(3)に代入すると、ドレイン−ソース間電流Idsは、
Ids=(1/2)・μ(W/L)Cox(Vin−ΔV)2 ……(3)
で表される。
【0053】
すなわち、駆動トランジスタ22の閾値電圧Vthの項がキャンセルされており、駆動トランジスタ22から有機EL素子21に供給されるドレイン−ソース間電流Idsは、駆動トランジスタ22の閾値電圧Vthに依存しない。その結果、駆動トランジスタ22の製造プロセスのばらつきや経時変化により、各画素ごとに駆動トランジスタ22の閾値電圧Vthが変動しても、ドレイン−ソース間電流Idsが変動しないために、有機EL素子21の発光輝度も変動しない。
【0054】
(移動度補正の原理)
次に、駆動トランジスタ22の移動度補正の原理について説明する。図7に、駆動トランジスタ22の移動度μが相対的に大きい画素Aと、駆動トランジスタ22の移動度μが相対的に小さい画素Bとを比較した状態で特性カーブを示す。駆動トランジスタ22をポリシリコン薄膜トランジスタなどで構成した場合、画素Aや画素Bのように、画素間で移動度μがばらつくことは避けられない。
【0055】
画素Aと画素Bで移動度μにばらつきがある状態で、例えば両画素A,Bに同レベルの入力信号電位Vsigを書き込んだ場合に、何ら移動度μの補正を行わないと、移動度μの大きい画素Aに流れるドレイン−ソース間電流Ids1′と移動度μの小さい画素Bに流れるドレイン−ソース間電流Ids2′との間には大きな差が生じてしまう。このように、移動度μのばらつきに起因してドレイン−ソース間電流Idsに画素間で大きな差が生じると、画面のユニフォーミティを損なうことになる。
【0056】
ここで、先述した式(1)のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Idsが大きくなる。したがって、負帰還における帰還量ΔVは移動度μが大きくなるほど大きくなる。図7に示すように、移動度μの大きな画素Aの帰還量ΔV1は、移動度の小さな画素Vの帰還量ΔV2に比べて大きい。そこで、移動度補正動作によって駆動トランジスタ22のドレイン−ソース間電流Idsを入力信号電圧Vsig側に負帰還させることで、移動度μが大きいほど負帰還が大きくかかることになるために、移動度μのばらつきを抑制することができる。
【0057】
具体的には、移動度μの大きな画素Aで帰還量ΔV1の補正をかけると、ドレイン−ソース間電流IdsはIds1′からIds1まで大きく下降する。一方、移動度μの小さな画素Bの帰還量ΔV2は小さいために、ドレイン−ソース間電流IdsはIds2′からIds2までの下降となり、それ程大きく下降しない。結果的に、画素Aのドレイン−ソース間電流Ids1と画素2のドレイン−ソース間電流Ids2とはほぼ等しくなるために、移動度μのばらつきが補正される。
【0058】
以上をまとめると、移動度μの異なる画素Aと画素Bがあった場合、移動度μの大きい画素Aの帰還量ΔV1は移動度μの小さい画素Bの帰還量ΔV2に比べて小さくなる。つまり、移動度μが大きい画素ほど帰還量ΔVが大きく、ドレイン−ソース間電流Idsの減少量が大きくなる。すなわち、駆動トランジスタ22のドレイン−ソース間電流Idsを入力信号電圧Vsig側に負帰還させることで、移動度μの異なる画素のドレイン−ソース間電流Idsの電流値が均一化され、その結果、移動度μのばらつきを補正することができる。
【0059】
[書き込み走査回路]
ここで、閾値補正期間を決める走査線電位(書き込みトランジスタ23のゲート電位)WSLと電源線電位(駆動トランジスタ22のドレイン電位)DSLについて考える。図3のタイミングチャートから明らかなように、閾値補正期間は、電源線電位DSLが低電位Vcc_Lから高電位Vcc_Hへ遷移するタイミングt3から走査線電位WSLが高電位から低電位へ遷移するタイミングt4までの期間となる。
【0060】
図3のタイミングチャートに示すように、走査線電位WSLは、閾値補正期間を決めるとともに、映像信号の信号電位Vsigを書き込む書き込み期間(移動度補正期間でもある)をも決める。
【0061】
ここで、閾値補正期間としては、駆動トランジスタ22の閾値電圧Vthに相当する電圧を保持容量24に確実に保持するためには、書き込み期間よりも十分に長い時間を設定することが必要となる。すなわち、走査線電位WSLは、1Hの期間において、閾値補正期間を決めるパルスと、当該パルスよりもパルス幅が狭く、書き込み期間を決めるパルスとが連続する走査信号(走査パルス)WSLして書き込み走査回路40から出力される。
【0062】
(一般的な回路例)
図8は、一般的な書き込み走査回路40Aの回路例を示すブロック図である。また、図9は、書き込み走査回路40Aの回路動作の説明に供するタイミングチャートである。
【0063】
書き込み走査回路40Aは、フリップフロップ等からなる単位回路(セル)41−1,41−2,…が画素アレイ部30の行数mに相当する段数だけ縦続接続されてなるシフトレジスタ41と、行数mに相当する数の2入力のORゲート42−1,42−2,…からなるORゲート群42と、行数mに相当する数の3入力のNANDゲート43−1,43−2,…からなるNANDゲート群43と、行数mに相当する数のインバータ44−1,44−2,…からなるインバータ群44とを有する構成となっている。
【0064】
シフトレジスタ41は、スタートパルスWSSTが入力されると、1Hを単位とする、具体的には2H周期でデューティ比50%(パルス幅が1H)のクロックパルスWSCKに同期してスタートパルスWSSTを順次シフトし、単位回路41−1,41−2,…の各々からシフトパルスB(B(1),B(2),…)を順に出力する。スタートパルスWSSTのパルス幅は、シフトレジスタ41の動作の単位である2Hである。
【0065】
ORゲート群42の各ORゲート42−1,42−2,…は、クロックパルスWSCKと同周期で、自身のパルス幅によって閾値補正期間を決めるイネーブルパルスWSEN1と、クロックパルスWSCKと同周期で、自身のパルス幅によって書き込み期間(移動度補正期間)を決めるイネーブルパルスWSEN2とを2入力とする。イネーブルパルスWSEN2は、イネーブルパルスWSEN1の非アクティブ(低電位)期間でパルスが立つ(アクティブになる)。
【0066】
NANDゲート群43の各NANDゲート43−1,43−2,…は、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)と、ORゲート42−1,42−2,…の各出力とを3入力とする。そして、NANDゲート43−1,43−2,…の各出力は、インバータ44−1,44−2,…で極性が反転されて、走査パルスWSL1,WSL2,…として画素アレイ部30の走査線31−1,31−2,…に印加される。
【0067】
上記構成の書き込み走査回路40Aは、回路構成が簡潔で、回路面積が小さくて済むという利点があるものの、次のような不具合がある。すなわち、図9のタイミングチャートから明らかなように、閾値補正期間を決めるイネーブルパルスWSEN1と書き込み期間を決めるイネーブルパルスWSEN2とが同じ1H内でアクティブになる構成となっていることから、高精細化に伴って水平走査時間が短くなることに伴って閾値補正期間を複数Hに亘って確保するために、スタートパルスWSSTのパルス幅を2Hから4H,6H,…と広げると、閾値補正期間に対応して書き込み期間も複数Hに亘って発生し、正常な書き込み動作を行えないことになる。
【0068】
(本発明に係る回路例)
図10は、本発明に係る書き込み走査回路40Bの回路例を示すブロック図である。また、図11は、書き込み走査回路40Bの回路動作の説明に供するタイミングチャートである。
【0069】
書き込み走査回路40Bは、フリップフロップ等からなる単位回路(セル)41−1,41−2,…が画素アレイ部30の行数mに相当する段数だけ縦続接続されてなるシフトレジスタ41に加えて、行数mに相当する数の3入力のNANDゲート45−1,45−2,…からなるNANDゲート群45と、行数mに相当する数のインバータ46−1,46−2,…からなるインバータ群46と、行数mに相当する数の3入力のNANDゲート47−1,47−2,…からなるNANDゲート群47と、行数mに相当する数の2入力のNANDゲート48−1,48−2,…からなるNANDゲート群48とを有する構成となっている。
【0070】
シフトレジスタ41は、スタートパルスWSSTが入力されると、1Hを単位とする、具体的には2H周期でデューティ比50%(パルス幅が1H)のクロックパルスWSCKに同期してスタートパルスWSSTを順次シフトし、単位回路41−1,41−2,…の各々からシフトパルスB(B(1),B(2),…)を順に出力する。スタートパルスWSSTは、パルス幅が可変であり、2Hの整数倍のパルス幅をとることができる。ここでは、スタートパルスWSSTのパルス幅を例えば6Hに設定した場合を例に挙げている。
【0071】
NANDゲート群45の各NANDゲート45−1,45−2,…は、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)と、クロックパルスWSCKと同周期で、自身のパルス幅によって閾値補正期間を決めるイネーブルパルスWSEN1とを3入力とする。インバータ群46の各インバータ46−1,46−2,…は、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)の極性を反転する。
【0072】
NANDゲート群47の各NANDゲート47−1,47−2,…は、インバータ46−1,46−2,…で極性が反転されたシフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、クロックパルスWSCKと同周期で、自身のパルス幅によって書き込み期間(移動度補正期間)を決めるイネーブルパルスWSEN2と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)とを3入力とする。
【0073】
ここで、イネーブルパルスWSEN1とイネーブルパルスWSEN2とは、図11のタイミングチャートから明らかなように、異なる1H内、具体的には隣り合う1H内でそれぞれアクティブ(高電位)になるタイミング関係となっている点で、イネーブルパルスWSEN1とイネーブルパルスWSEN2とが同じ1H内でアクティブになるタイミング関係となっている図9に示した回路例の場合と相違している。
【0074】
NANDゲート群48の各NANDゲート48−1,48−2,…は、NANDゲート45−1,45−2,…の各出力と、NANDゲート47−1,47−2,…の各出力とを2入力とする。そして、NANDゲート48−1,48−2,…の各出力は、走査パルスWSL1,WSL2,…として画素アレイ部30の走査線31−1,31−2,…に印加される。
【0075】
上記構成の書き込み走査回路40Bにおいて、NANDゲート群45の各NANDゲート45−1,45−2,…が、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)と、イネーブルパルスWSEN1とを3入力とすることにより、NANDゲート45−1,45−2,…からは、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と各出力B(B(1),B(2),…)とが共にアクティブ(高電位)となる期間においてイネーブルパルスWSEN1が極性反転されて順次出力される。
【0076】
また、NANDゲート群47の各NANDゲート47−1,47−2,…が、インバータ46−1,46−2,…で極性反転されたシフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と、イネーブルパルスWSEN2と、シフトレジスタ41の単位回路41−1,41−2,…の各出力B(B(1),B(2),…)とを3入力とすることにより、NANDゲート47−1,47−2,…からは、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)が非アクティブ(低電位)となり、各出力B(B(1),B(2),…)がアクティブとなる期間においてイネーブルパルスWSEN2が極性反転されて順次出力される。
【0077】
その結果、NANDゲート群48の各NANDゲート48−1,48−2,…からは、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)と各出力B(B(1),B(2),…)とが共にアクティブとなる期間においてアクティブとなるイネーブルパルスWSEN1と、シフトレジスタ41の単位回路41−1,41−2,…の各入力A(A(1),A(2),…)が非アクティブとなり、各出力B(B(1),B(2),…)がアクティブとなる1H内でアクティブとなるイネーブルパルスWSEN2とが、走査パルスWSL1,WSL2,…として順次出力される。
【0078】
上述したように、2H周期でデューティ比50%のクロックパルスWSCKに同期してスタートパルスWSSTを順にシフトし、単位回路41−1,41−2,…の各々からシフトパルス(単位回路41−1,41−2,…の各出力B(1),B(2),…)を順次出力するシフトレジスタ41を基本回路とし、当該シフトレジスタ41の各単位回路41−1,41−2,…の入出力と、閾値補正期間を決めるイネーブルパルスWSEN1と書き込み期間(移動度補正期間)を決めるイネーブルパルスWSEN2とを論理演算する論理回路(45〜48)との組み合わせによって走査パルスWSL1,WSL2,…を生成する書き込み走査回路40Bにおいて、イネーブルパルスWSEN1とイネーブルパルスWSEN2とのタイミング関係を、異なる1H内でそれぞれアクティブになるように設定するとともに、スタートパルスWSSTのパルス幅を制御することで、閾値補正期間をスタートパルスWSSTのパルス幅で決まる複数Hに亘って複数回設定することができる。
【0079】
具体的には、スタートパルスWSSTのパルス幅(アクティブ期間)を、シフトレジスタ41の動作の基準となる2Hから4H,6H,8H,…と広げることにより、イネーブルパルスWSEN2で決まる入力信号電圧Vsig書き込み動作(移動度補正動作)の回数を増やすことなく、イネーブルパルスWSEN1で決まる閾値補正動作の回数だけをスタートパルスWSSTのパルス幅に応じて複数Hに亘って3回、5回、7回、…と増やすことができるために、閾値補正回数(1H内での閾値補正動作が閾値補正回数1回)をスタートパルスWSSTのパルス幅に応じて増やすことができる。
【0080】
これにより、表示装置の高精細化に伴って水平走査時間が短くなったとしても、閾値補正時間を複数Hに亘って複数回確保することができるために、閾値補正を十分に行うことができる。その結果、低階調における発光輝度のばらつきを抑えることができるために、良好な画質の表示画像を得ることができる。
【0081】
[電源走査回路]
以上では、走査パルスWSL1,WSL2,…を発生する書き込み走査回路40について説明したが、続いて、電源線電位DSL1,DSL2,…を発生する電源走査回路50について説明する。
【0082】
図12は、電源走査回路50の回路例を示すブロック図である。本例に係る電源走査回路50は、フリップフロップ等からなる単位回路(セル)51−1,51−2,…が画素アレイ部30の行数mに相当する段数だけ縦続接続されてなるシフトレジスタ51と、行数mに相当する数のインバータ52−1,52−2,…からなるインバータ群52と、行数mに相当する数の3入力のNANDゲート53−1,53−2,…からなるNANDゲート群53と、行数mに相当する数のインバータ54−1,54−2,…からなるインバータ群54とを有する構成となっている。
【0083】
シフトレジスタ51は、図11のタイミングチャートに示すように、クロックパルスWSCKと逆相のクロックパルスDSCKに同期してスタートパルスDSSTを順次シフトし、各転送段(単位回路)からシフトパルスを順に出力する。インバータ群52の各インバータ52−1,52−2,…は、シフトレジスタ51の単位回路51−1,51−2,…の各出力B(B(1),B(2),…)の極性を反転する。
【0084】
NANDゲート群53の各NANDゲート53−1,53−2,…は、シフトレジスタ51の単位回路51−1,51−2,…の各入力A(A(1),A(2),…)と、インバータ52−1,52−2,…で極性が反転されたシフトレジスタ51の単位回路51−1,51−2,…の各出力B(B(1),B(2),…)と、閾値補正準備期間を決めるイネーブルパルスDSENとを3入力とする。そして、NANDゲート53−1,53−2,…の各出力は、インバータ54−1,54−2,…で極性が反転されて、電源線電位DSL1,DSL2,…として画素アレイ部30の電源供給線32−1,32−2,…に印加される。
【0085】
このように、シフトレジスタ51とNANDゲート群53等の論理回路との組み合わせによって構成される電源走査回路50において、書き込み走査回路40で閾値補正期間を複数Hに亘って複数回設定すべく、スタートパルスWSSTのパルス幅を変えたとき、当該スタートパルスWSSTの発生タイミングに対応して電源走査回路50のスタートパルスDSSTの発生タイミングを変えるようにすれば良い。具体的には、スタートパルスWSSTがアクティブとなる1Hの次の1HでスタートパルスDSSTがアクティブとなるタイミング関係にすれば良い。スタートパルスDSSTのパルス幅は、シフトレジスタの動作の単位である2Hである。
【0086】
なお、上記実施形態では、有機EL素子21を駆動する駆動トランジスタ22と、入力信号電圧Vsigをサンプリングして画素内に書き込む書き込みトランジスタ23と、駆動トランジスタ22のゲートとソースとの間に接続され、書き込みトランジスタ23によって書き込まれた入力信号電圧Vsigを保持する保持容量24と含む回路構成の画素回路20を有する有機EL表示装置10に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。
【0087】
すなわち、駆動トランジスタ22と電源配線との間に接続され、当該電源配線から駆動トランジスタ22に対して選択的に駆動電流を供給するための動作をなすスイッチングトランジスタを有する構成の画素回路や、適宜導通状態になることにより、有機EL素子21の電流駆動に先立って駆動トランジスタ22の閾値電圧Vthを検知し、この検知した閾値電圧Vthを保持容量24に保持するための動作をなすスイッチングトランジスタをさらに有する画素回路などを有する有機EL表示装置の場合にも、移動度補正時間は書き込みトランジスタ22の導通期間で決まることになるために、書き込みトランジスタ22をCMOSトランジスタによって構成することにより、上記実施形態と同様の作用効果を得ることができる。
【0088】
また、上記実施形態では、画素回路20の電気光学素子として、有機EL素子を用いた有機EL表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子(発光素子)を用いた表示装置全般に対して適用可能である。
【図面の簡単な説明】
【0089】
【図1】本発明の一実施形態に係る有機EL表示装置の構成の概略を示すシステム構成図である。
【図2】画素(画素回路)の具体的な構成例を示す回路図である。
【図3】本発明の一実施形態に係る有機EL表示装置の動作説明に供するタイミングチャートである。
【図4】本発明の一実施形態に係る有機EL表示装置の回路動作の説明図(その1)である。
【図5】本発明の一実施形態に係る有機EL表示装置の回路動作の説明図(その2)である。
【図6】駆動トランジスタの閾値電圧Vthのばらつきに起因する課題の説明に供する特性図である。
【図7】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図8】一般的な書き込み走査回路の回路例を示すブロック図である。
【図9】一般的な書き込み走査回路の回路動作の説明に供するタイミングチャートである。
【図10】本発明に係る書き込み走査回路の回路例を示すブロック図である。
【図11】本発明に係る書き込み走査回路の回路動作の説明に供するタイミングチャートである。
【図12】電源走査回路の回路例を示すブロック図である。
【符号の説明】
【0090】
10…有機EL表示装置、20…画素(画素回路)、21…有機EL素子、22…駆動トランジスタ、23…書き込みトランジスタ、24…保持容量、30…画素アレイ部、31(31−1〜31−m)…走査線、32(32−1〜32−m)…電源供給線、33(33−1〜33−n)…信号線、35…共通電源供給線、40,40A,40B…書き込み走査回路、50…電源走査回路、60…水平駆動回路
【特許請求の範囲】
【請求項1】
電気光学素子と、入力信号電圧をサンプリングして書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた信号電圧を保持する保持容量と、前記保持容量に保持された信号電圧に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で選択するための走査信号を出力する走査回路と、
前記走査回路から出力される前記走査信号によって選択された行の各画素に対して入力信号を書き込む駆動を行う駆動回路とを具備し、
前記駆動トランジスタのドレイン−ソース間電流の閾値電圧に対する依存性を打ち消す閾値補正の動作が可能な表示装置であって、
前記走査回路は、
単位回路が縦続接続されてなり、パルス幅が可変なスタートパルスを、1H(Hは水平走査時間)を単位とするクロックパルスに同期して順次シフトし、前記単位回路の各々からシフトパルスを順に出力するシフトレジスタと、
前記単位回路の各々の入力信号と出力信号と前記閾値補正の補正期間を決定する第1イネーブル信号とを3入力する第1NANDゲート群と、
前記単位回路の各々の入力信号の反転信号と出力信号と前記入力信号電圧を書き込む期間を決定する第2イネーブル信号とを3入力する第2NANDゲート群と、
前記第1,第2NANDゲート群の各出力信号を2入力とし、前記走査信号を出力する第3NANDゲート群とを有し、
前記第1イネーブル信号と前記第2イネーブル信号とが異なる1Hで発生する
ことを特徴とする表示装置。
【請求項1】
電気光学素子と、入力信号電圧をサンプリングして書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた信号電圧を保持する保持容量と、前記保持容量に保持された信号電圧に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で選択するための走査信号を出力する走査回路と、
前記走査回路から出力される前記走査信号によって選択された行の各画素に対して入力信号を書き込む駆動を行う駆動回路とを具備し、
前記駆動トランジスタのドレイン−ソース間電流の閾値電圧に対する依存性を打ち消す閾値補正の動作が可能な表示装置であって、
前記走査回路は、
単位回路が縦続接続されてなり、パルス幅が可変なスタートパルスを、1H(Hは水平走査時間)を単位とするクロックパルスに同期して順次シフトし、前記単位回路の各々からシフトパルスを順に出力するシフトレジスタと、
前記単位回路の各々の入力信号と出力信号と前記閾値補正の補正期間を決定する第1イネーブル信号とを3入力する第1NANDゲート群と、
前記単位回路の各々の入力信号の反転信号と出力信号と前記入力信号電圧を書き込む期間を決定する第2イネーブル信号とを3入力する第2NANDゲート群と、
前記第1,第2NANDゲート群の各出力信号を2入力とし、前記走査信号を出力する第3NANDゲート群とを有し、
前記第1イネーブル信号と前記第2イネーブル信号とが異なる1Hで発生する
ことを特徴とする表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2008−83271(P2008−83271A)
【公開日】平成20年4月10日(2008.4.10)
【国際特許分類】
【出願番号】特願2006−261719(P2006−261719)
【出願日】平成18年9月27日(2006.9.27)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成20年4月10日(2008.4.10)
【国際特許分類】
【出願日】平成18年9月27日(2006.9.27)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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