表示装置
【課題】デジタル映像信号入力に対応するアクティブマトリクス型画像表示装置のソース
信号線駆動回路において、１つのＤ／Ａ変換回路で複数のソース線を駆動する場合に、ソ
ースライン反転駆動方法やドット反転駆動方法を行なう新たな駆動方法を提供することを
目的とする。
【解決手段】本発明の第１の駆動方法は、極性の異なる出力をＤ／Ａ変換回路から得るた
めに２系統の階調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換回路には前記
２系統の階調電源線との接続を切り替えるスイッチを備え、そのスイッチに入力される制
御信号により各Ｄ／Ａ変換回路へ接続される階調電源線を切り替え、ソースライン反転駆
動やドット反転駆動を行なう。
信号線駆動回路において、１つのＤ／Ａ変換回路で複数のソース線を駆動する場合に、ソ
ースライン反転駆動方法やドット反転駆動方法を行なう新たな駆動方法を提供することを
目的とする。
【解決手段】本発明の第１の駆動方法は、極性の異なる出力をＤ／Ａ変換回路から得るた
めに２系統の階調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換回路には前記
２系統の階調電源線との接続を切り替えるスイッチを備え、そのスイッチに入力される制
御信号により各Ｄ／Ａ変換回路へ接続される階調電源線を切り替え、ソースライン反転駆
動やドット反転駆動を行なう。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配置されたスイッチング素子と画素により映像などの情報の
表示を行なう画像表示装置（アクティブマトリクス型画像表示装置）、特にデジタル方式
の駆動方法とその画像表示装置に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ
（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリク
ス型画像表示装置の一種であるアクティブマトリクス型液晶表示装置の需要が高まってき
たことによる。
【０００３】
さらに、自発光型の発光素子を用いたアクティブマトリクス型画像表示装置の一種であ
るアクティブマトリクス型発光装置（以降、発光装置と記す）も活発に研究されている。
本明細書では、発光素子としてEL素子などを示す。発光素子は、電場を加えることで発生
するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、有
機化合物層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセン
スには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底
状態に戻る際の発光（リン光）とがあるが、どちらの発光を用いていても良い。
【０００４】
以下では、アクティブマトリクス型画像表示装置の代表的な例として、アクティブマト
リクス型液晶表示装置を例にとって説明する。
【０００５】
アクティブマトリクス型液晶表示装置は、図４０に示すように、ソース信号線駆動回路
１０１と、ゲート信号線駆動回路１０２と、マトリクス状に配置された画素アレイ部１０
３とを有している。ソース信号線駆動回路１０１は、クロック信号等のタイミング信号に
同期して、入力された映像信号をサンプリングし各ソース信号線１０４にデータを書き込
む。ゲート信号線駆動回路１０２は、クロック信号等のタイミングに同期して、ゲート信
号線１０５を順次選択し、画素アレイ部１０３の各画素内にあるスイッチング素子である
ＴＦＴ１０６のオン・オフを制御するようになっている。これにより、各ソース信号線１
０４に書き込まれたデータが順次各画素に書き込まれることになる。
【０００６】
ソース信号線駆動回路の駆動方式としては、アナログ方式とデジタル方式があるが、高
精細・高速駆動が可能なデジタル方式のアクティブマトリクス型液晶表示装置が注目され
てきている。
【０００７】
従来のデジタル方式のソース信号線駆動回路を図４１に示す。図４１において、２０１
はシフトレジスタ部を示し、フリップフロップ回路などを含むシフトレジスタ基本回路２
０２から構成される。シフトレジスタ部２０１へスタートパルスＳＰが入力されるとクロ
ック信号ＣＬＫに同期してサンプリングパルスが順次ラッチ１回路２０３（ＬＡＴ１）へ
送出される。
【０００８】
ラッチ１回路２０３（ＬＡＴ１）では、シフトレジスタ部からのサンプリングパルスに
同期して、データバスラインＤＡＴＡから供給されるｎビット（ｎは自然数）のデジタル
映像信号を順次記憶する。
【０００９】
一水平画素分の信号がＬＡＴ１群へ書き込まれた後、各ラッチ１回路２０３（ＬＡＴ１
）に保持されている信号は、ラッチ信号バスラインＬＰから伝送されるラッチパルスに同
期してラッチ２回路２０４（ＬＡＴ２）に一斉に送出され、書き込まれる。
【００１０】
デジタル映像信号がラッチ２回路２０４（ＬＡＴ２）に保持されると、再びスタートパ
ルスＳＰが入力され、次行の画素分のデジタル映像信号がＬＡＴ１群へ新たに書き込まれ
る。この時、ＬＡＴ２群へは、前行の画素分のデジタル映像信号が記憶されておりＤ／Ａ
変換回路２０５（デジタル／アナログ信号変換回路）
によって、デジタル映像信号に対応したアナログ映像信号が各ソース信号線に書き込まれ
る。
【００１１】
液晶表示装置を駆動するには、信頼性向上のため1フレーム毎に極性の反転した電圧を
液晶に与える、いわゆる交流駆動方法をとる。この交流駆動方法には、フリッカーの発生
を防ぐために、１ゲート信号線毎にソース信号線に書き込む電圧の極性反転を行なうゲー
トライン反転駆動や、1ソース信号線毎に極性反転した電圧を書き込むソースライン反転
駆動、そして、水平・垂直方向に１画素単位で極性の反転した電圧を書き込むドット反転
駆動がある。
【００１２】
図４１では、Ｄ／Ａ変換回路２０５に供給される複数の階調電源線が２系統示されてい
る。Vref(+)は正の極性を、Vref(-)は負の極性をそれぞれＤ／Ａ変換回路から出力するた
めの階調電源線である。図４１に示すような接続であれば第１ソース信号線ＳＬ１には正
の極性を持つ電圧が、第２ソース信号線ＳＬ２には負の極性をもつ電圧が、第３ソース信
号線ＳＬ３には正の極性を持つ電圧が、第４ソース信号線ＳＬ４には負の極性を持つ電圧
がそれぞれ印加される。なお、この状態で階調電源線の電源電圧を1フレーム毎に極性反
転させれば、図４１に示したソース信号線駆動回路はソースライン反転駆動をおこなう。
また、１ゲート信号線毎に階調電源線の電源電圧を極性反転させれば図４１に示したソー
ス信号線駆動回路はドット反転駆動をおこなう。
【００１３】
また、図４１とは異なり、１系統の階調電源線の入力のみで、１ゲート信号線毎に階調
電源線の電源電圧を極性反転させればゲートライン反転駆動となる（図示せず）。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図４１のＤ／Ａ変換回路はそれぞれソース信号線１本を駆動する。しかし、高解像度、
高精細の液晶表示装置を作成する場合、大きな面積を占めるＤ／Ａ変換回路をソース信号
線の本数と同数作ることは近年望まれている液晶表示装置の小型化の妨げとなっており、
１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法が特開平１１−１６７３７３
で提案されている。
【００１５】
１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の構成例
を図４２に示す。図４１と比較して判るように図４２にはパラレル／シリアル変換回路３
０１（Ｐ／Ｓ変換回路）、ソース線選択回路３０２とそれらに入力される選択信号（ＳＳ
）が新たに追加されている。このような回路が追加されるにもかかわらず、４本のソース
信号線を１つのＤ／Ａ変換回路で駆動できれば、必要なＤ／Ａ変換回路数が１／４で済む
効果は大きく、ソース信号線駆動回路の占有面積を小さくすることが可能となる。
【００１６】
さて、このような１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法であって
も、上述のように液晶の交流駆動を行なう必要がある。従来の考え方からすると、個々の
Ｄ／А変換回路は少なくとも一水平書き込み期間は常に同極性の出力をするものであった
。それ故に、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法では、ゲートラ
イン反転駆動やフレーム反転駆動が液晶の交流駆動として採用されていた。
【００１７】
ここで、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法でソースライン反
転駆動やドット反転駆動を従来の考え方をもとに行なう上での問題点を、図４３を用いて
説明する。図４３には、１つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合の具
体例を示した。ここで、図４１と同じように隣り合うＤ／Ａ変換回路に、それらのＤ／Ａ
変換回路からの出力の極性が反転するように階調電源線を接続すると、ソース信号線が4
本ごとに極性反転し完全なソースライン反転駆動とはならない。同様に完全なドット反転
駆動にもならない。高画質を求めるならばこれでは十分とはいえない。このように、1つ
のＤ／Ａ変換回路で複数のソース信号線を駆動する場合に、ソースライン反転駆動方法や
ドット反転駆動方法を行なうには、新たな駆動方法を構築する必要がある。
【００１８】
そこで本発明は、その駆動方法を提供するものである。
【課題を解決するための手段】
【００１９】
本発明の第１の駆動方法は、極性の異なる出力をＤ／Ａ変換回路から得るために２系統
の階調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換回路には前記２系統の階
調電源線との接続を切り替えるスイッチ（以降、接続切り替えスイッチと記す）を有し、
その接続切り替えスイッチに入力される制御信号により各Ｄ／Ａ変換回路へ接続される階
調電源線を切り替え、ソースライン反転駆動やドット反転駆動を行なうことを特徴とする
。
【００２０】
以降、本明細書では説明の便宜上、Ｄ／Ａ変換回路と接続することでプラス極性の出力
が得られる階調電源線のことを「プラス極性出力用の階調電源線」、逆にマイナス極性の
出力が得られる階調電源線のことを「マイナス極性出力用の階調電源線」と表現する。ま
た、Ｄ／Ａ変換回路からプラス極性の出力が得られるように、前記Ｄ／Ａ変換回路に接続
された各階調電源線に電圧を付与することを「プラス極性出力用電圧を階調電源線に供給
する」と表現する。同様に、Ｄ／Ａ変換回路からマイナス極性の出力が得られるように、
前記Ｄ／Ａ変換回路に接続された各階調電源線に電圧を付与することを「マイナス極性出
力用電圧を階調電源線に供給する」と表現する。
【００２１】
なお、プラス極性出力用の各階調電源線とマイナス極性出力用の各階調電源線は、対応
する階調電源線の電源電圧がそれぞれ極性の反転した関係にある。したがって、一方の階
調電源線全ての電源電圧の極性を反転させれば、もう一方の階調電源線と全く同じ役割を
担うものになる。
【００２２】
上記第１の駆動方法の構成でソースライン反転駆動を行なうには以下のようにする。あ
るフレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間は
プラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選
択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。次フレーム
期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極
性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選択する期
間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。以上のように前記接続
切り替えスイッチの制御信号をコントロールすることでソースライン反転駆動が可能とな
る。
【００２３】
特に、上記の駆動方法において、奇数番目のソース信号線を選択する期間或いは偶数番
目のソース信号線を選択する期間を各ゲート信号線選択期間のある一定期間にまとめるこ
とにより、前記接続切り替えスイッチの制御信号の周期を長くすることができ、回路動作
負担の低減を同時に図ることができる。
【００２４】
また、上記第１の駆動方法の構成でドット反転駆動を行なうためには以下のようにする
。あるフレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選
択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する
。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択
する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。
さらに次フレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を
選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目の
ソース信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続す
る。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選
択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する
。以上のように前記接続切り替えスイッチの制御信号をコントロールすればドット反転駆
動が可能となる。
【００２５】
特に、上記の駆動方法において、奇数番目のソース信号線を選択する期間と偶数番目の
ソース信号線を選択する期間を各ゲート信号線選択期間の前半と後半とに分離することで
、前記接続切り替えスイッチの制御信号の周期を長くすることができ、回路動作負担の低
減を同時に図ることができる。
【００２６】
本発明の第２の駆動方法は、第１の方法とは異なり１系統の階調電源線がソース信号線
駆動回路に供給され、各Ｄ／Ａ変換回路には直接接続され、この階調電源線の電源電圧の
極性を反転させることによりソースライン反転駆動やドット反転駆動を行なうことを特徴
とする。
【００２７】
上記第２の駆動方法の構成でソースライン反転駆動を行なうには、以下のようにする。
あるフレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間
はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間
はマイナス極性出力用電圧を階調電源線に供給する。
次フレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間は
マイナス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間
はプラス極性出力用電圧を階調電源線に供給する。以上のように階調電源線の電源電圧の
極性を反転させることでソースライン反転駆動が可能となる。
【００２８】
特に、上記の駆動方法においても、奇数番目のソース信号線を選択する期間或いは偶数
番目のソース信号線を選択する期間を各ゲート信号線選択期間のある一定期間にまとめる
ことにより、階調電源線の電源電圧の極性が反転する周期を長くすることができ、回路動
作負担の低減を同時に図ることができる。
【００２９】
また、上記第２の駆動方法の構成でドット反転駆動を行なうには、以下のようにする。
あるフレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択
する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択
する期間はマイナス極性出力用電圧を階調電源線に供給する。同フレーム期間の偶数番目
のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力
用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はプラス極性出力
用電圧を階調電源線に供給する。さらに次フレーム期間の奇数番目のゲート信号線選択期
間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に
供給し、偶数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に
供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号
線を選択する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号
線を選択する期間はマイナス極性出力用電圧を階調電源線に供給する。以上のように階調
電源線の電源電圧の極性を反転させることでドット反転駆動が可能となる。
【００３０】
特に、前記の駆動方法においても、奇数番目のソース信号線を選択する期間と偶数番目
のソース信号線を選択する期間を各ゲート信号線選択期間の前半と後半とに分離すること
で、階調電源線の電源電圧の極性が反転する周期を長くすることができ、回路動作負担の
低減を同時に図ることができる。
【００３１】
本発明の第３の駆動方法は、第１の方法と同様に極性の異なる出力をＤ／Ａ変換回路か
ら得るために２系統の階調電源線がソース信号線駆動回路に供給される。ただし、各Ｄ／
Ａ変換回路に接続される複数のソース信号線は奇数番目あるいは偶数番目の一方でまとめ
る。そして、奇数番目のソース信号線に接続される各Ｄ／Ａ変換回路には第１系統の階調
電源線を接続し、偶数番目のソース信号線に接続される各Ｄ／Ａ変換回路には第２系統の
階調電源線を接続し、さらに全ての階調電源線の電源電圧の極性反転を周期的におこなう
ことにより、ソースライン反転駆動やドット反転駆動を行なうことを特徴とする。
【００３２】
上記第３の駆動方法の構成でソースライン反転駆動を行なうには、以下のようにする。
あるフレーム期間中、第１系統の階調電源線にはプラス極性出力用電圧を供給し、第２系
統の階調電源線にはマイナス極性出力用電圧を供給する。次フレーム期間中、第１系統の
階調電源線にはマイナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性
出力用電圧を供給する。以上のように階調電源線に電源電圧を付与させることでソースラ
イン反転駆動が可能となる。
【００３３】
また、上記第３の駆動方法の構成でドット反転駆動を行なうには、以下のようにする。
あるフレーム期間の奇数番目のゲート信号線選択期間中、第１系統の階調電源線にはプラ
ス極性出力用電圧を供給し、第２系統の階調電源線にはマイナス極性出力用電圧を供給す
る。同フレーム期間の偶数番目のゲート信号線選択期間中、第１系統の階調電源線にはマ
イナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性出力用電圧を供給
する。さらに次フレーム期間の奇数番目のゲート信号線選択期間中、第１系統の階調電源
線にはマイナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性出力用電
圧を供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、第１系統の階調電
源線にはプラス極性出力用電圧を供給し、第２系統の階調電源線にはマイナス極性出力用
電圧を供給する。以上のように階調電源線に電源電圧を付与させることでドット反転駆動
が可能となる。
【発明の効果】
【００３４】
本発明の駆動方法によると、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方
法において、ソースライン反転駆動やドット反転駆動を可能にすることができる。また、
実施形態３、４、６のように階調電源線の切り替え制御信号或いは階調電源線の電源電圧
の入力方法を工夫することで前記制御信号或いは階調電源線の電源電圧の極性を反転する
周期を長くし回路への負担を低減することができる。
【００３５】
特に，実施形態３、４、６で見られるように、一般的に高画質が期待されるドット反転
駆動における前記制御信号或いは階調電源線の電源電圧の極性を反転する周期が、ソース
ライン反転駆動におけるそれらと同等かそれ以上に長くできる利点は大きい。最も効果的
には、ドット反転駆動における前記制御信号或いは階調電源線の電源電圧の極性を反転す
る周期を、ゲートライン反転駆動方法と同じ周期まで長くすることができる。別の言い方
をすれば、通常のゲートライン反転駆動方法と同周期でドット反転駆動を可能にすること
ができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態１と実施形態３による駆動回路の概略図である。
【図２】図１の実施形態１による動作タイミングの一例である。
【図３】本発明の実施形態２と実施形態４による駆動回路の概略図である。
【図４】図３の実施形態２による動作タイミングの一例である。
【図５】図１の実施形態３による動作タイミングの一例である。
【図６】図３の実施形態４による動作タイミングの一例である。
【図７】本発明の実施形態５と実施形態６による駆動回路の概略図である。
【図８】図７の実施形態５による動作タイミングの一例である。
【図９】図７の実施形態６による動作タイミングの一例である。
【図１０】本発明の実施形態７による駆動回路の概略図である。
【図１１】図１０の実施形態７による動作タイミングの一例である。
【図１２】ソースライン反転駆動とドット反転駆動時の各画素の極性をあらわす図である。
【図１３】実施例１によるソース信号線駆動回路の概略図である。
【図１４】図１３における、フリップフロップ回路ＦＦ：（Ａ）、基本ラッチ回路ＬＡＴ：（Ｂ）、階調電源線とＤ／Ａ変換回路との接続切り替えをする接続切り替えスイッチＳＷ：（Ｃ）を示す図である。
【図１５】図１３における、Ｐ／Ｓ変換回路Ａ：（Ａ）、ソース線選択回路Ａ：（Ｂ）を示す図である。
【図１６】Ｄ／Ａ変換回路図である。
【図１７】実施例１による動作タイミングの一例である。
【図１８】実施例２によるソース信号線駆動回路の概略図である。
【図１９】実施例２による動作タイミングの一例である。
【図２０】実施例５によるソース信号線駆動回路の概略図である。
【図２１】実施例５による動作タイミングの一例である。
【図２２】実施例７によるソース信号線駆動回路の概略図である。
【図２３】図１８における、Ｐ／Ｓ変換回路Ｂ：（Ａ）、ソース線選択回路Ｂ：（Ｂ）、図２２における、Ｐ／Ｓ変換回路Ｃ：（Ｃ）、ソース線選択回路Ｃ：（Ｄ）を示す図である。
【図２４】実施例７による動作タイミングの一例である。
【図２５】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２６】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２７】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２８】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２９】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図３０】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図３１】実施例１〜７による発光装置の作製例を示す図である。
【図３２】実施例１〜７による発光装置の作製例を示す図である。
【図３３】実施例１〜７による発光装置の作製例を示す図である。
【図３４】実施例１〜７による発光装置の作製例を示す図である。
【図３５】実施例１〜７による発光装置の作製例を示す図である。
【図３６】実施例１〜７による発光装置の作製例を示す図である。
【図３７】画像表示装置の一例を示す図である。
【図３８】画像表示装置の一例を示す図である。
【図３９】投影型液晶表示装置の構成を示す図である。
【図４０】アクティブマトリクス型液晶表示装置の概略図である。
【図４１】従来のデジタル方式のソース信号線駆動回路の概略図である。
【図４２】１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の概略図である。
【図４３】図４１に従って階調電源線をＤ／Ａ変換回路へ接続した場合で、かつ、１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の概略図である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施の形態について，図面を参照しながら説明する。
【００３８】
[実施形態１]
本実施形態では、極性の異なる出力をＤ／Ａ変換回路から得るために独立な２系統の階
調電源線がソース信号線駆動回路に供給され、接続切り替えスイッチによって各Ｄ／Ａ変
換回路と２系統の階調電源線との接続を切り替えることによりソースライン反転やドット
反転駆動を可能とするある一つの方法について説明する。
【００３９】
本実施形態では、１つのＤ／Ａ変換回路で偶数本のソース信号線を駆動する形態として
、4本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整数）
のデジタル映像信号入力に対応する場合を例にとって説明する。
【００４０】
図１には本実施形態の概略回路図が示されている。図１では、デジタル映像信号を順次
サンプリングするためのサンプリングパルスを発生させるシフトレジスタ部、前記サンプ
リングパルスによりデジタル映像信号をラッチするラッチ１回路部、そして、ラッチパル
スの入力により前記ラッチ１回路部に記憶されていたデジタル映像信号を一斉にラッチす
るラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッ
チ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ０[4k+2]〜Ｄｎ[4k+2]、
Ｄ０[4k+3]〜Ｄｎ[4k+3]、Ｄ０[4k+4]〜Ｄｎ[4k+4]（kは０以上の整数））を各ビットで
まとめシリアルデータに変換する。ここで、Ｄ０[4k+1]は第(4k+1)ソース信号線に対する
最下位（第１）ビット（ＬＳＢ）のデジタル映像信号を示し、Ｄｎ[4k+1]は同じく第(4k+
1)ソース信号線に対する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタル映像信号を
示す。以降、表記Ｄi[ｓ]は第ｓソース信号線に対する第（i＋１）ビットのデジタル映像
信号を示すものとする。
【００４１】
１００ａは２系統の階調電源線Ｖref１、Ｖref２とＤ／Ａ変換回路との接続切り替えを
行なう接続切り替えスイッチで、切り替え制御信号ＳＶｒによりどちらかに接続される。
ここで、２系統の階調電源線のうち、Ｖref１を接続されたＤ／Ａ変換回路はプラス極性
を、Ｖref２を接続されたＤ／Ａ変換回路はマイナス極性を出力するものとする。また、
便宜上本明細書において、接続切り替えスイッチ１００ａ、１００ｂ（図３に示す）は、
ＳＶｒがＨｉの時には下方の端子に接続し、Ｌｏの時には上方の端子に接続するものとす
る。なお、本発明はこの接続切り替えスイッチの回路構成に限定されるものではなく、同
様な動作を行なういかなる回路に対しても適用され得る。
【００４２】
ソース線選択回路は４つのスイッチｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１
がオンすると第（4k+1）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ
２がオンすると第（4k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓ
ｗ３がオンすると第（4k+3）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、
ｓｗ４がオンすると第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され
る。ＳＳ１〜ＳＳ４はそれぞれｓｗ１〜ｓｗ４のオン・オフを制御する選択信号である。
【００４３】
図１の信号動作タイミングを図２に示す。１ゲート信号線選択期間を４つに分割し、第
１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉ
レベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、
第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオンする動作を示す。なお、各Ｐ／Ｓ
変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲ
ート信号線選択期間を４分割し、その第１番目の期間には第（4k+1）ソース信号線のデー
タを出力し、第２番目の期間には第（4k+2）ソース信号線のデータを出力し、第３番目の
期間には第（4k+3）ソース信号線のデータを出力し、第４番目の期間には第（4k+4）ソー
ス信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御
する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号
線の書き込みに反映される。この様子を、図２のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５
に示した。ここで、Ｄi＿1は図１において左のＰ／Ｓ変換回路の第（i＋１）ビット目の
出力データであり、Ｄi＿５は図１において右のＰ／Ｓ変換回路の第（i＋１）ビット目の
出力データである。また、図２において、Ｄi[s,g]は第s列第g行の画素に対する第（i＋
１）番目のビットデータを示し、上記表記Ｄi[ｓ]にあらわにゲート信号線の情報を付加
したものである。（以降、表記Ｄi[s,g]は同じ意味とする）
【００４４】
つぎに、Ｄ／Ａ変換回路への階調電源線の切り替え制御信号ＳＶｒの入力方法によって
、ソースライン反転やドット反転駆動が可能であることを示す。
【００４５】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図２のＳＶｒ（ｓ
）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ａ）のようになる。
【００４６】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図２のＳＶｒ（ｄ）
、ＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム期
間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書き
込まれる極性は図１２ｂ）のようになる。
【００４７】
以上、本実施形態により、1つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合
であっても、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる
。なお、本実施形態では、1つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例
に挙げているが、本発明はこれに限定されるものではなく、２本、４本、・・・といった
偶数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００４８】
[実施形態２]
本実施形態では、実施形態１と同じく極性の異なる出力をＤ／Ａ変換回路から得るため
に２系統の階調電源線がソース信号線駆動回路に供給され、接続切り替えスイッチによっ
て各Ｄ／Ａ変換回路と２系統の階調電源線との接続を切り替える方法でソースライン反転
やドット反転駆動を可能とする別の一つの方法について説明する。
【００４９】
本実施形態では、１つのＤ／Ａ変換回路で奇数本のソース信号線を駆動する形態として
、３本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整数）
のデジタル映像信号入力に対応する場合を例にとって説明する。
【００５０】
図３には本実施形態の概略回路図が示されている。図３では、図１と同様、シフトレジ
スタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ
／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[3k+1]〜Ｄｎ[3k+1]、Ｄ
０[3k+2]〜Ｄｎ[3k+2]、Ｄ０[3k+3]〜Ｄｎ[3k+3]（kは０以上の整数））を各ビットでま
とめシリアルデータに変換する。
【００５１】
ここで、Ｄ／Ａ変換回路と階調電源線Ｖref１、Ｖref２との接続切り替えをおこなう接
続切り替えスイッチ１００ｂの、階調電源線との接続方法が異なることに注意を要する。
図３に示したように隣り合う二つの接続切り替えスイッチ１００ｂは、２系統の階調電源
線Ｖref１、Ｖref２との接続が逆になっている。同じ制御信号ＳＶｒで各接続切り替えス
イッチ１００ｂが制御されるので、隣り合うＤ／Ａ変換回路は同時刻では常に逆極性出力
用の階調電源線と接続される。これを反映して隣り合うＤ／Ａ変換回路の出力は、同時刻
では常に逆極性となる。したがって、実施形態１と異なり、１つのＤ／Ａ変換回路で３本
のソース信号線を駆動する場合でも、隣り合うソース信号線に極性の反転した電位を書き
込むことが可能となる。
【００５２】
なお、上述のように隣り合う接続切り替えスイッチ１００ｂの階調電源線との接続方法
を変更せずに、隣り合う接続切り替えスイッチの動作を逆にしても同じ結果を得ることが
できる。
【００５３】
ソース線選択回路は３つのスイッチｓｗ１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンす
ると第（3k+1）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ２がオン
すると第（3k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ３がオ
ンすると第（3k+3）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続される。ＳＳ１
〜ＳＳ３はそれぞれｓｗ１〜ｓｗ３のオン・オフを制御する選択信号である。
【００５４】
図３の信号動作タイミングを図４に示す。１ゲート信号線選択期間を３つに分割し、第
１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉ
レベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンする
動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ
１〜ＳＳ３）と同期させ、ゲート信号線選択期間を３分割し、その第１番目の期間には第
（3k+1）ソース信号線のデータを出力し、第２番目の期間には第（3k+2）ソース信号線の
データを出力し、第３番目の期間には第（3k+3）ソース信号線のデータを出力するように
Ｐ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。こうすることで、各ソース信
号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様
子を、図４のＤ０＿1〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ＿４に示した。ここで、Ｄi＿1は図３に
おいて左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿４は図３に
おいて右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。
【００５５】
つぎに、Ｄ／Ａ変換回路への階調電源線の切り替え制御信号ＳＶｒの入力方法によって
、ソースライン反転やドット反転駆動が可能であることを示す。
【００５６】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図４のＳＶｒ（ｓ
）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ａ）のようになる。
【００５７】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図４のＳＶｒ（ｄ）
、ＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム期
間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書き
込まれる極性は図１２ｂ）のようになる。
【００５８】
以上、本実施形態により、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合
であっても、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる
。なお、本実施形態では、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合を
例に挙げているが、本発明はこれに限定されるものではなく、３本、５本、・・・といっ
た奇数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００５９】
[実施形態３]
本実施形態では、回路構成は実施形態１と同じであるが、信号の入力方法を変えること
で、階調電源線の接続切り替えスイッチを制御する制御信号の周期を長くする方法を示す
。
【００６０】
この時の図１に対する動作タイミングを図５に示す。実施形態１と同じように１ゲート
信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオン
し、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオ
ンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号
（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号線選択期間を４分割し、その第１番目の期間
には第(4k+1)ソース信号線のデータを出力し、第２番目の期間には第(4k+3)ソース信号線
のデータを出力し、第３番目の期間には第(4k+2)ソース信号線のデータを出力し、第４番
目の期間には第(4k+4)ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力され
る選択信号ＳＳにより制御する。こうすることで、各ソース信号線に対応したデジタル映
像信号が適切なソース信号線の書き込みに反映される。この様子を、図５のＤ０＿1〜Ｄ
ｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図１において左のＰ／Ｓ変換回
路の第（i＋１）ビット目の出力データであり、Ｄi＿５は図１において右のＰ／Ｓ変換回
路の第（i＋１）ビット目の出力データである。
【００６１】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図５のＳＶｒ（ｓ
）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ａ）のようになる。図５のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図
２のそれらより周期が長くなっていることが分かる。
【００６２】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図５のＳＶｒ（ｄ）
、ＳＶｒ（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ｂ）のようになる。図５のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図２
のそれらより周期が長いことが分かる。また、図５のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に比
べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の周期が一番長いことが分かる。
【００６３】
以上、本実施形態により、1つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合
であっても、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源
線を選択する制御信号の周期を長くすることが可能となる。なお、本実施形態では、1つ
のＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこ
れに限定されるものではなく、４本以上の偶数本のソース信号線を1つのＤ／Ａ変換回路
で駆動する場合にも適用され得る。なお、２本のソース信号線を１つのＤ／Ａ変換回路で
駆動する場合、本実施形態は実施形態１と同等になる。
【００６４】
[実施形態４]
本実施形態では、回路構成は実施形態２と同じであるが、信号の入力方法を変えること
で、階調電源線の接続切り替えスイッチを制御する制御信号の周期を同等かそれ以上に長
くする方法を示す。
【００６５】
この時の図３に対する動作タイミングを図６に示す。実施形態２と同じように１ゲート
信号線選択期間を３つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオン
し、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデー
タの出力は、上記の選択信号（ＳＳ１〜ＳＳ３）と同期させ、ゲート信号線選択期間を３
分割し、その第１番目の期間には第(3k+1)ソース信号線のデータを出力し、第２番目の期
間には第(3k+3)ソース信号線のデータを出力し、第３番目の期間には第(3k+2)ソース信号
線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。
こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書
き込みに反映される。この様子を、図６のＤ０＿1〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ＿４に示し
た。ここで、Ｄi＿1は図３において左のＰ／Ｓ変換回路の第（i＋１）
ビット目の出力データであり、Ｄi＿４は図３において右のＰ／Ｓ変換回路の第（i＋１）
ビット目の出力データである。
【００６６】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図６のＳＶｒ（ｓ
）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ａ）のようになる。図６のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図
４のそれらと同じ周期になっていることが分かる。
【００６７】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図６のＳＶｒ（ｄ）
、ＳＶｒ（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ｂ）のようになる。図６のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図４
のそれらより周期が長いことが分かる。また、図６のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に比
べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の周期が一番長いことが分かる。
【００６８】
以上、本実施形態により、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合
であっても、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源
線を選択する制御信号の周期を実施形態２と同等かそれ以上に長くすることが可能となる
。なお、本実施形態では、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合を
例に挙げているが、本発明はこれに限定されるものではなく、３本以上の奇数本のソース
信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。なお、5本以上のソース
信号線を１つのＤ／Ａ変換回路で駆動する場合であれば本実施形態により、ソースライン
反転駆動における階調電源線を選択する制御信号の周期を実施形態２よりも長くすること
ができる。
【００６９】
[実施形態５]
本実施形態では、実施形態１とは異なり１系統の階調電源線がＤ／Ａ変換回路に供給さ
れ、その階調電源線の電源電圧の極性を反転させることによりソースライン反転やドット
反転駆動を可能とするある一つの方法について説明する。
【００７０】
本実施形態では、１つのＤ／Ａ変換回路で4本のソース信号線を駆動し（ｎ＋１）ビッ
ト（ｎは０以上の整数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００７１】
図７には本実施形態の概略回路図が示されている。図７では、図１と同様、シフトレジ
スタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ
／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ
０[4k+2]〜Ｄｎ[4k+2]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、Ｄ０[4k+4]〜Ｄｎ[4k+4]（kは０以上
の整数））を各ビットでまとめシリアルデータに変換する。
【００７２】
ソース線選択回路は４つのスイッチｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１
がオンすると第（4k+1）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ２
がオンすると第（4k+2）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ３
がオンすると第（4k+3）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ４
がオンすると第（4k+4）番目のソース信号線がＤ／Ａ変換回路の出力と接続される。ＳＳ
１〜ＳＳ４はそれぞれｓｗ１〜ｓｗ４のオン・オフを制御する選択信号である。
【００７３】
図７の信号動作タイミングを図８に示す。１ゲート信号線選択期間を４つに分割し、第
１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉ
レベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、
第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオンする動作を示す。なお、各Ｐ／Ｓ
変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲ
ート信号線選択期間を４分割し、その第１番目の期間には第（4k+1）ソース信号線のデー
タを出力し、第２番目の期間には第（4k+2）ソース信号線のデータを出力し、第３番目の
期間には第（4k+3）ソース信号線のデータを出力し、第４番目の期間には第（4k+4）ソー
ス信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号により制御する
。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の
書き込みに反映される。この様子を、図８のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示
した。ここで、Ｄi＿1は図７において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力
データであり、Ｄi＿５は図７において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力
データである。
【００７４】
つぎに、Ｄ／Ａ変換回路へ接続される階調電源線Ｖrefの電源電圧の入力方法によって
、ソースライン反転やドット反転駆動が可能であることを示す。
【００７５】
ソースライン反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図８
のＶref（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス極性出力用電圧を階調電源
線に供給することを示し、（−）はマイナス極性出力用電圧を階調電源線に供給すること
を示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力時の次フレーム期間での階調電源線Ｖre
fの電源電圧の入力方法を示し、Ｖref（ｓ）
とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。
【００７６】
また、ドット反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図８
のＶref（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄｂ）はＶref（ｄ）入力時の
次フレーム期間での階調電源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）とは反転
関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。
【００７７】
以上、本実施形態により、1つのＤ／Ａ変換回路で複数のソース信号線を駆動する場合
に、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、
本実施形態では、1つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げて
いるが、本発明はこれに限定されるものではなく、２本、４本、・・・といった偶数本の
ソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００７８】
[実施形態６]
本実施形態では、回路構成は実施形態５と同じであるが、階調電源線の電源電圧の入力
方法を変えることで、階調電源線の電源電圧の極性が反転する周期を長くする方法を示す
。
【００７９】
この時の図７に対する動作タイミングを図９に示す。実施形態５と同じように１ゲート
信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオン
し、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオ
ンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号
（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号線選択期間を４分割し、その第１番目の期間
には第（4k+1）ソース信号線のデータを出力し、第２番目の期間には第（4k+3）ソース信
号線のデータを出力し、第３番目の期間には第（4k+2）ソース信号線のデータを出力し、
第４番目の期間には第（4k+4）ソース信号線のデータを出力するようにＰ／Ｓ変換回路に
入力される選択信号により制御する。こうすることで、各ソース信号線に対応したデジタ
ル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図９のＤ０＿1
〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図７において左のＰ／Ｓ変
換回路の第（i＋１）ビット目の出力データであり、Ｄi＿５は図７において右のＰ／Ｓ変
換回路の第（i＋１）ビット目の出力データである。
【００８０】
つぎに、Ｄ／Ａ変換回路への階調電源線Ｖrefの電源電圧の入力方法によって、ソース
ライン反転やドット反転駆動が可能であり、その電源電圧の極性が反転する周期を実施形
態５より長くできることを示す。
【００８１】
ソースライン反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図９
のＶref（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス極性出力用電圧を階調電源
線に供給することを示し、（−）はマイナス極性出力用電圧を階調電源線に供給すること
を示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力時の次フレーム期間での階調電源線Ｖre
fの電源電圧の入力方法を示し、Ｖref（ｓ）
とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。
図９のＶref（ｓ）、Ｖref（ｓｂ）は、図８のそれらより極性を反転する周期が長くなっ
ていることが分かる。
【００８２】
また、ドット反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図９
のＶref（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄｂ）はＶref（ｄ）入力時の
次フレーム期間での階調電源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）とは反転
関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。図９のＶ
ref（ｄ）、Ｖref（ｄｂ）は図８のそれらより電源電圧の極性の反転する周期が長いこと
が分かる。また、図８のＶref（ｓ）、Ｖref（ｓｂ）に比べてもＶref（ｄ）、Ｖref（ｄ
ｂ）の周期が一番長いことが分かる。
【００８３】
以上、本実施形態により、1つのＤ／Ａ変換回路で複数のソース信号線を駆動する場合
に、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源線の電源
電圧の極性が反転する周期を長くすることが可能となる。なお、本実施形態では、1つの
Ｄ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこれ
に限定されるものではなく、４本以上の偶数本のソース信号線を1つのＤ／Ａ変換回路で
駆動する場合にも適用され得る。なお、２本のソース信号線を１つのＤ／Ａ変換回路で駆
動する場合、本実施形態は実施形態５と同等になる。
【００８４】
[実施形態７]
本実施形態では、実施形態１と同様に極性の異なる出力をＤ／Ａ変換回路から得るため
に独立な２系統の階調電源線がソース信号線駆動回路に供給されるが、各Ｄ／Ａ変換回路
が駆動するソース信号線を奇数番目か或いは偶数番目かを区別し、奇数番目のソース信号
線を駆動する各Ｄ／Ａ変換回路には第１系統の階調電源線を接続し、偶数番目のソース信
号線を駆動する各Ｄ／Ａ変換回路には第２系統の階調電源線を接続し、さらに階調電源線
の極性を変えることによりソースライン反転やドット反転駆動を可能とするある一つの方
法について説明する。
【００８５】
本実施形態では、１つのＤ／Ａ変換回路で２本のソース信号線を駆動し（ｎ＋１）ビッ
ト（ｎは０以上の整数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００８６】
図１０には本実施形態の概略回路図が示されている。図１０では、図１と同様、シフト
レジスタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路
（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]
、Ｄ０[4k+3]〜Ｄｎ[4k+3]、或いはＤ０[4k＋2]〜Ｄｎ[4k＋2]、Ｄ０[4k＋4]〜Ｄｎ[4k＋
4]（kは０以上の整数））を各ビットでまとめシリアルデータに変換する。
【００８７】
ここで、各パラレル／シリアル変換回路に入力されるデジタル映像信号は、奇数番目の
ソース信号線、或いは偶数番目のソース信号線のどちらか一方である。
これを反映して、各Ｄ／Ａ変換回路に入力されるデジタル映像信号も奇数番目のソース信
号線、或いは偶数番目のソース信号線のどちらか一方である。
【００８８】
奇数番目のソース信号線のデジタル映像信号が入力される各Ｄ／Ａ変換回路には、第１
系統の階調電源線Ｖref１が接続され、偶数番目のソース信号線のデジタル映像信号が入
力される各Ｄ／Ａ変換回路には第２系統の階調電源線Ｖref２が接続される。
【００８９】
ソース線選択回路は２つのスイッチｓｗ１、ｓｗ２から成り、ｓｗ１がオンすると第（
4k+1）番目と第（4k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ
２がオンすると第（4k+3）番目と第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の出
力と接続される。ＳＳ１〜ＳＳ２はそれぞれｓｗ１〜ｓｗ２のオン・オフを制御する選択
信号である。
【００９０】
図１０の信号動作タイミングを図１１に示す。１ゲート信号線選択期間を２つに分割し
、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２を
Ｈｉレベルにしｓｗ２をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータ
の出力は、上記の選択信号（ＳＳ１〜ＳＳ２）と同期させ、ゲート信号線選択期間を２分
割し、その第１番目の期間には第(4k+1)ソース信号線或いは第(4k+2)ソース信号線のデー
タを出力し、第２番目の期間には第(4k+3)ソース信号線或いは第(4k+4)ソース信号線のデ
ータを出力するようにＰ／Ｓ変換回路に入力される選択信号により制御する。こうするこ
とで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反
映される。この様子を、図１１のＤ０＿1〜Ｄｎ＿1、Ｄ０＿２〜Ｄｎ＿２に示した。ここ
で、Ｄi＿1は図１０において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データで
あり、Ｄi＿２は図１０において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データ
である。
【００９１】
ソースライン反転駆動を行なう場合の、第１系統の階調電源線Ｖref1および第２系統
の階調電源線Ｖref2の電源電圧の入力方法を図１１のＶref1（ｓ）、Ｖref2（ｓ）および
Ｖref1（ｓｂ）、Ｖref2（ｓｂ）に示す。図中（＋）はプラス極性出力用電圧を該当階調
電源線に供給することを示し、（−）はマイナス極性出力用電圧を該当階調電源線に供給
することを示す。また、Ｖref1（ｓｂ）はＶref1（ｓ）入力時の次フレーム期間での第１
系統の階調電源線Ｖref1の電源電圧の入力方法を示し、Ｖref1（ｓ）とは反転関係にある
。同様に、Ｖref2（ｓｂ）
はＶref2（ｓ）入力時の次フレーム期間での第２系統の階調電源線Ｖref2の電源電圧の入
力方法を示し、Ｖref2（ｓ）とは反転関係にある。この結果、各画素に書き込まれる極性
は図１２ａ）のようになる。
【００９２】
また、ドット反転駆動を行なう場合の、第１系統の階調電源線Ｖref1および第２系統の
階調電源線Ｖref2の電源電圧の入力方法を図１１のＶref1（ｄ）、Ｖref2（ｄ）およびＶ
ref1（ｄｂ）、Ｖref2（ｄｂ）に示す。また、Ｖref1（ｄｂ）
はＶref1（ｄ）入力時の次フレーム期間での第１系統の階調電源線Ｖref1の電源電圧の入
力方法を示し、Ｖref1（ｄ）とは反転関係にある。同様に、Ｖref2（ｄｂ）はＶref2（ｄ
）入力時の次フレーム期間での第２系統の階調電源線Ｖref2の電源電圧の入力方法を示し
、Ｖref2（ｄ）とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）
のようになる。
【００９３】
以上、本実施形態により、1つのＤ／Ａ変換回路で２本のソース信号線を駆動する場合
に、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、
本実施形態では、1つのＤ／Ａ変換回路で２本のソース信号線を駆動する場合を例に挙げ
ているが、本発明はこれに限定されるものではなく、任意の本数のソース信号線を1つの
Ｄ／Ａ変換回路で駆動する場合にも適用され得る。
【００９４】
以上、全ての実施形態では、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）
を用いていたが、本発明はこの有無に限定されない。すなわち、本発明はＤ／Ａ変換回路
に１水平書き込み期間、複数のソース信号線のデジタル映像信号をシリアル入力するいか
なる方法に対しても適用され得る。
【００９５】
ここで、本発明の実施例について、図面を参照しながら説明する。ただし、本発明は、
以下の実施例に限定されるわけではない。
【実施例１】
【００９６】
本実施例では、実施形態１の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとって説明する。
【００９７】
アクティブマトリクス型液晶表示装置は図４０に示したように、ソース信号線駆動回路
１０１と、ゲート信号線駆動回路１０２と、マトリクス状に配置された画素アレイ部１０
３から構成されている。
【００９８】
実施形態１に対応するソース信号線駆動回路の回路構成例を図１３に示す。また、説明
の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で4本のソース
信号線を駆動する場合について説明する。
【００９９】
図１３を参照する。シフトレジスタ部は、フリップフロップ回路ＦＦ、ＮＡＮＤ回路、
およびインバータを有し、クロック信号ＣＬＫ、前記クロック信号ＣＬＫの反転クロック
信号ＣＬＫｂおよびスタートパルスＳＰが入力される。図１４（Ａ）に示すように、フリ
ップフロップ回路ＦＦはクロックドインバータ、インバータで構成されている。
【０１００】
スタートパルスＳＰが入力されると、クロック信号ＣＬＫ、ＣＬＫｂに同期してサンプ
リングパルスが順次シフトしていく。
【０１０１】
記憶回路であるラッチ１部とラッチ２部は、基本ラッチ回路ＬＡＴから構成されている
。基本ラッチ回路を図１４（Ｂ）に示す。基本ラッチ回路ＬＡＴはクロックドインバータ
とインバータで構成されている。ラッチ１部へは３ビットのデジタル映像信号（Ｄ０、Ｄ
１、Ｄ２）が入力され、シフトレジスタ部からのサンプリングパルスによって、デジタル
映像信号をラッチする。ラッチ２部は、水平帰線期間に入力されるラッチパルスＬＰによ
って、ラッチ１部に保持されていたデジタル映像信号を一斉にラッチすると同時に下流の
回路に情報を伝達する。この時、ラッチ２部には１水平書き込み期間データが保持される
。
【０１０２】
なお、図１４（Ａ）および（Ｂ）において、各クロックドインバータのＰチャネル型ク
ロック入力端子の接続が省略されているが、実際はＮチャネル型クロック入力端子に入力
されているクロック信号の反転信号が入力される。また、本実施例ではフリップフロップ
回路ＦＦと基本ラッチ回路ＬＡＴは同じ回路構成をしているが、異なる回路構成であって
もよい。
【０１０３】
パラレル／シリアル変換回路（図１３ではＰ／Ｓ変換回路Ａとした）へは、３ビットデ
ータ×４（４本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、
選択信号ＳＳ１〜ＳＳ４が外部から入力される。図１５（Ａ）
に示すように、Ｐ／Ｓ変換回路ＡはＮＡＮＤ回路から構成されている。
【０１０４】
図１７に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａに注
目した信号動作タイミングを示す。１ゲート信号線選択期間を４つに分割し、第１番目の
期間にＳＳ１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変
換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレベルにし、第２ソース信号線ＳＬ
２のデジタル映像信号をＤ／Ａ変換回路に出力する。第３番目の期間は、ＳＳ３をＨｉレ
ベルにし、第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変換回路に出力する。最
後の第４期間は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ４のデジタル映像信号
をＤ／Ａ変換回路に出力する。この様子を、図１７のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示し
た。ここで、Ｄi＿1は、今注目している第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関
わるＰ／Ｓ変換回路Ａの第（i＋１）ビット目の出力データである。また、前述したよう
にＤi[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１０５】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わ
るＰ／Ｓ変換回路Ａでも並行に行われる。
【０１０６】
Ｄ／Ａ変換回路の回路構成例を図１６に示す。図１６は抵抗ストリング型のＤ／Ａ変換
回路であり、ある電圧範囲の出力を得るためには２本の階調電源線を供給する必要がある
。図１６では、これらをＶref＿Ｌ、Ｖref＿Ｈと示した。これらの階調電源電圧を抵抗で
分割し、３ビットの入力デジタル映像信号に対応した電圧値を出力する。
【０１０７】
実施形態１に従い、独立な２系統の階調電源線をソース信号線駆動回路に供給するので
全部で４本の階調電源線が必要となる。図１３では、これらを第１系統についてはＶref
１＿Ｌ、Ｖref１＿Ｈ、第２系統についてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
【０１０８】
上記の２系統の階調電源線とＤ／Ａ変換回路との接続切り替えをする接続切り替えスイ
ッチＳＷの回路構成例を図１４（Ｃ）に示す。図１３の接続例であれば、制御信号ＳＶｒ
がＨｉの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続し
、ＳＶｒがＬｏの時は第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路
と接続する。
【０１０９】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ａを経由して適切なソース信号線に接続さ
れる。ソース線選択回路Ａの回路構成例を図１５（Ｂ）に示す。ソース線選択回路Ａは４
つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそ
れらの反転信号が入力される。図１７の信号動作タイミングに従えば、１ゲート信号線選
択期間を４つに分割した、第１番目の期間にはスイッチｓｗ１をオンし第１ソース信号線
ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目の期間にはスイッチｓｗ２をオンし
第２ソース信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。次の、第３番目の期間には
スイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。最
後の第４番目の期間にスイッチｓｗ４をオンし第４ソース信号線ＳＬ４へＤ／Ａ変換回路
の出力を書きこむ。
【０１１０】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きによ
り順次各画素に書き込まれることになる。
【０１１１】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１７のＳＶｒ（ｓ
）とＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ（ｓ）
入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号でもある。
【０１１２】
あるフレーム期間中においては、１ゲート信号線選択期間を４つに分割した、第１番目
と第３番目の期間は制御信号ＳＶｒをＨｉにし第１系統の階調電源線とＤ／Ａ変換回路と
を接続し、第２番目と４番目の期間は制御信号ＳＶｒをＬｏにし第２系統の階調電源線と
Ｄ／Ａ変換回路とを接続する。（図１７のＳＶｒ（ｓ））
【０１１３】
次のフレーム期間中においては、１ゲート信号線選択期間を４つに分割した、第１番目
と第３番目の期間は制御信号ＳＶｒをＬｏにし第２系統の階調電源線とＤ／Ａ変換回路と
を接続し、第２番目と４番目の期間は制御信号ＳＶｒをＨｉにし第１系統の階調電源線と
Ｄ／Ａ変換回路とを接続する。（図１７のＳＶｒ（ｓｂ））
【０１１４】
本実施例では、第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈの電圧値をそれぞれ＋
１Ｖ、＋５Ｖとし、第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿Ｈの電圧値をそれぞれ
−１Ｖ、−５Ｖとする。これは、Ｄ／Ａ変換回路が第１系統の階調電源線と接続すればプ
ラス極性の出力をし、第２系統の階調電源線と接続すればマイナス極性の出力をすること
を意味する。
【０１１５】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１１６】
また、ドット反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１７のＳＶｒ（ｄ
）とＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ（ｄ）
入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号でもある。
また、あるゲート信号線選択期間の制御信号ＳＶｒは、直前のゲート信号線選択期間の制
御信号を反転したものである。
【０１１７】
このようにして、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１１８】
なお、本実施例においてＰ／Ｓ変換回路Ａとソース線選択回路Ａに入力される選択信号
ＳＳ１〜ＳＳ４は同一であったが、それぞれ別系統としてもよい。
【０１１９】
また、本実施例においてソース信号線駆動回路に供給される回路駆動電源は１系統を仮
定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【実施例２】
【０１２０】
本実施例では、実施形態２の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとって説明する。また、以下では実施例１と同様にソース信号線駆動回路に焦点
を当て説明する。
【０１２１】
実施形態２に対応するソース信号線駆動回路の回路構成例を図１８に示す。また、説明
の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で３本のソース
信号線を駆動する場合について説明する。
【０１２２】
図１８を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１と同じであ
る。
【０１２３】
パラレル／シリアル変換回路（図１８ではＰ／Ｓ変換回路Ｂとした）へは、３ビットデ
ータ×３（３本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、
選択信号ＳＳ１〜ＳＳ３が外部から入力される。図２３（Ａ）
に示すように、Ｐ／Ｓ変換回路ＢはＮＡＮＤ回路から構成されている。
【０１２４】
図１９に、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂに注
目した信号動作タイミングを示す。１ゲート信号線選択期間を３つに分割し、第１番目の
期間にＳＳ１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変
換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレベルにし、第２ソース信号線ＳＬ
２のデジタル映像信号をＤ／Ａ変換回路に出力する。最後の第３番目の期間は、ＳＳ３を
Ｈｉレベルにし、第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変換回路に出力す
る。この様子を、図１９のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示した。ここで、Ｄi＿1は、今
注目している第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂの第
（i＋１）ビット目の出力データである。また、前述したようにＤi[s,g]は第s列第g行の
画素に対する第（i＋１）番目のビットデータを示している。
【０１２５】
同様な動作は他のソース信号線（ＳＬ４〜ＳＬ６、ＳＬ７〜ＳＬ９、・・・）
に関わるＰ／Ｓ変換回路Ｂでも並行に行われる。
【０１２６】
Ｄ／Ａ変換回路は実施例１と同じ図１６で示すものとする。
【０１２７】
実施形態２においても、独立な２系統の階調電源線をソース信号線駆動回路に供給する
ので全部で４本の階調電源線が必要となる。図１８でも、これらを第１系統についてはＶ
ref１＿Ｌ、Ｖref１＿Ｈ、第２系統についてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
【０１２８】
上記の２系統の階調電源線とＤ／Ａ変換回路との接続切り替えをおこなう接続切り替え
スイッチＳＷの回路構成も実施例１と同じであり、図１４（Ｃ）に示される。ただし、階
調電源線との接続方法が異なる。すなわち、隣り合う接続切り替えスイッチＳＷは、第１
系統と第２系統の階調電源線との接続が交互に入れ替わっている。図１８の接続例であれ
ば、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わる接続切り替えスイッチＳＷは、
制御信号ＳＶｒがＨｉの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変
換回路と接続し、制御信号ＳＶｒがＬｏの時は第２系統の階調電源線Ｖref２＿Ｌ、Ｖref
２＿ＨをＤ／Ａ変換回路と接続する。一方、隣の第４〜第６ソース信号線（ＳＬ４〜ＳＬ
６）に関わる接続切り替えスイッチＳＷは、制御信号ＳＶｒがＨｉの時は第２系統の階調
電源線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続し、制御信号ＳＶｒがＬｏの時
は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続する。
【０１２９】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ｂを経由して適切なソース信号線に接続さ
れる。ソース線選択回路Ｂの回路構成例を図２３（Ｂ）に示す。ソース線選択回路Ｂは３
つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ３とそ
れらの反転信号が入力される。図１９の信号動作タイミングに従えば、１ゲート信号線選
択期間を３つに分割した、第１番目の期間にはスイッチｓｗ１をオンし第１ソース信号線
ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目の期間にはスイッチｓｗ２をオンし
第２ソース信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後の、第３番目の期間に
はスイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。
【０１３０】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きによ
り順次各画素に書き込まれることになる。
【０１３１】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１９のＳＶｒ（ｓ
）とＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ（ｓ）
入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号でもある。
【０１３２】
あるフレーム期間中において、１ゲート信号線選択期間を３つに分割した、第１番目と
第３番目の期間は制御信号ＳＶｒをＨｉにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３
）、第７〜第９ソース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳ
Ｗは、第１系統の階調電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信
号線（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に
関わる接続切り替えスイッチＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路と
を接続する。逆に、１ゲート信号線選択期間を３つに分割した、第２番目の期間は制御信
号ＳＶｒをＬｏにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信
号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳＷは、第２系統の階調電
源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ６）
、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に関わる接続切り替えスイ
ッチＳＷは、第１系統の階調電源線と該当するＤ／Ａ変換回路とを接続する。（図１９の
ＳＶｒ（ｓ））
【０１３３】
次のフレーム期間中においては、１ゲート信号線選択期間を３つに分割した、第１番目
と第３番目の期間は制御信号ＳＶｒをＬｏにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ
３）、第７〜第９ソース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチ
ＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース
信号線（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・
に関わる接続切り替えスイッチＳＷは、第１系統の階調電源線と該当するＤ／Ａ変換回路
とを接続する。逆に、１ゲート信号線選択期間を３つに分割した、第２番目の期間は制御
信号ＳＶｒをＨｉにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース
信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳＷは、第１系統の階調
電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ６
）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に関わる接続切り替えス
イッチＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路とを接続する。（図１９
のＳＶｒ（ｓｂ））
【０１３４】
本実施例では、実施例１と同様に第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈの電
圧値をそれぞれ＋１Ｖ、＋５Ｖとし、第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿Ｈの
電圧値をそれぞれ−１Ｖ、−５Ｖとする。これにより、Ｄ／Ａ変換回路が第１系統の階調
電源線と接続すればプラス極性の出力をし、第２系統の階調電源線と接続すればマイナス
極性の出力をすることになる。
【０１３５】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１３６】
また、ドット反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１９のＳＶｒ（ｄ
）とＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ（ｄ）
入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号でもある。
また、あるゲート信号線選択期間の制御信号は、直前のゲート信号線選択期間の制御信号
を反転したものである。
【０１３７】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１３８】
なお、本実施例においてもＰ／Ｓ変換回路Ｂとソース線選択回路Ｂに入力される選択信
号ＳＳ１〜ＳＳ３は同一であったが、それぞれ別系統としてもよい。
【０１３９】
また、本実施例においてもソース信号線駆動回路に供給される回路駆動電源は１系統を
仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【実施例３】
【０１４０】
本実施例では、実施形態３の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとり簡単に説明する。
【０１４１】
実施形態３に対応するソース信号線駆動回路の回路構成例は実施例１と同じであり図１
３で示される。実施例１と異なるのは、選択信号ＳＳ１〜ＳＳ４と制御信号ＳＶｒの入力
方法である。図５で示したような選択信号ＳＳ１〜ＳＳ４を入力し、制御信号ＳＶｒは、
ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）
、ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）で示
されるように入力すればよい。
【実施例４】
【０１４２】
本実施例では、実施形態４の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとり簡単に説明する。
【０１４３】
実施形態４に対応するソース信号線駆動回路の回路構成例は実施例２と同じであり図１
８で示される。実施例２と異なるのは、選択信号ＳＳ１〜ＳＳ３と制御信号ＳＶｒの入力
方法である。図６で示したような選択信号ＳＳ１〜ＳＳ３を入力し、制御信号ＳＶｒは、
ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）
、ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）で示
されるように入力すればよい。
【実施例５】
【０１４４】
本実施例では、実施形態６の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとって説明する。また、以下においても実施例１〜４と同様にソース信号線駆動
回路に焦点を当て説明する。
【０１４５】
実施形態６に対応するソース信号線駆動回路の回路構成例を図２０に示す。また、説明
の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で4本のソース
信号線を駆動する場合について説明する。
【０１４６】
図２０を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１〜４と同じ
である。
【０１４７】
パラレル／シリアル変換回路Ａ（Ｐ／Ｓ変換回路Ａ）へは、３ビットデータ×４（４本
のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、選択信号ＳＳ１
〜ＳＳ４が外部から入力される。図１５（Ａ）に示すように、Ｐ／Ｓ変換回路はＮＡＮＤ
回路から構成されている。これは、実施例１で用いたものと同じ回路である。
【０１４８】
図２１に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）を駆動する部分に注目して信号
動作タイミングを示す。１ゲート信号線選択期間を４つに分割し、第１番目の期間にＳＳ
１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変換回路に出
力する。第２番目の期間は、ＳＳ３をＨｉレベルにし、第３ソース信号線ＳＬ３のデジタ
ル映像信号をＤ／Ａ変換回路に出力する。第３番目の期間は、ＳＳ２をＨｉレベルにし、
第２ソース信号線ＳＬ２のデジタル映像信号をＤ／Ａ変換回路に出力する。最後の第４番
目の期間は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ４のデジタル映像信号をＤ
／Ａ変換回路に出力する。この様子を、図２１のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示した。
ここで、Ｄi＿1は、今注目している第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関わる
Ｐ／Ｓ変換回路Ａの第（i＋１）ビット目の出力データである。また、前述したようにＤi
[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１４９】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わ
るＰ／Ｓ変換回路Ａでも並行に行われる。
【０１５０】
Ｄ／Ａ変換回路は図１６で示した実施例１〜４と同じものとする。Ｄ／Ａ変換回路へは
、１系統の階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本と、Ｐ／Ｓ変換回路Ａから３ビットの
デジタル映像信号が入力される。
【０１５１】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ａを経由して適切なソース信号線に接続さ
れる。ソース線選択回路Ａの回路構成例を図１５（Ｂ）に示す。これも実施例１で用いた
ものと同じ回路ある。ソース線選択回路Ａは４つのトランスファゲート（スイッチ）から
なり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそれらの反転信号が入力される。図２１の信
号動作タイミングに従えば、１ゲート信号線選択期間を４つに分割した、第１番目の期間
にはスイッチｓｗ１をオンし第１ソース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ
。第２番目の期間にはスイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路
の出力を書きこむ。次の、第３番目の期間にはスイッチｓｗ２をオンし第２ソース信号線
ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後の第４番目の期間にスイッチｓｗ４をオ
ンし第４ソース信号線ＳＬ４へＤ／Ａ変換回路の出力を書きこむ。
【０１５２】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きによ
り順次各画素に書き込まれることになる。
【０１５３】
ソースライン反転駆動を行なう場合の、階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電源
電圧の入力例を図２１（Ａ）と（Ｂ）に示す。ここで図２１（Ｂ）は、図２１（Ａ）で示
す階調電源線入力時の次フレーム期間での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を
示し、図２１（Ａ）とは反転関係にある。
【０１５４】
なお、本実施例では、階調電源線の電圧値として、Ｖref＿Ｌは−１、＋１Ｖをとり、
Ｖref＿Ｈは−５、＋５Ｖをとるものとした。階調電源線の電圧値の組み合わせが｛Ｖref
＿Ｌ＝−１Ｖ、Ｖref＿Ｈ＝−５Ｖ｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖの
マイナス極性であり、｛Ｖref＿Ｌ＝＋１Ｖ、Ｖref＿Ｈ＝＋５Ｖ｝の時は、Ｄ／Ａ変換回
路の出力は＋１Ｖ〜＋５Ｖのプラス極性をとることになる。実施例１〜４と異なり、階調
電源線の電源電圧の極性が１水平書き込み期間内で反転する。
【０１５５】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１５６】
また、ドット反転駆動を行なう場合の、階調電源線線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電
源電圧の入力例も図２１（Ｃ）と（Ｄ）に示す。図２１（Ｄ）は、図２１（Ｃ）で示す階
調電源線入力時の次フレーム期間での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を示し
、図２１（Ｃ）とは反転関係にある。
【０１５７】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１５８】
なお、本実施例においてもＰ／Ｓ変換回路Ａとソース線選択回路Ａに入力される選択信
号ＳＳ１〜ＳＳ４は同一であったが、それぞれ別系統としてもよい。
【０１５９】
また、本実施例においてソース信号線駆動回路に供給される回路駆動電源は１系統を仮
定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【実施例６】
【０１６０】
本実施例では、実施形態５の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとり簡単に説明する。
【０１６１】
実施形態５に対応するソース信号線駆動回路の回路構成例は実施例５と同じであり図２
０で示される。実施例５と異なるのは、選択信号ＳＳ１〜ＳＳ４と階調電源線Ｖref＿Ｌ
、Ｖref＿Ｈの電源電圧の入力方法である。図８で示したような選択信号ＳＳ１〜ＳＳ４
を入力し、階調電源線Ｖref＿Ｌ、Ｖref＿Ｈは、ソースライン反転駆動をおこなう場合は
Ｖref（ｓ）、Ｖref（ｓｂ）、ドット反転駆動をおこなう場合はＶref（ｄ）、Ｖref（ｄ
ｂ）で示される極性になるように入力すればよい。
【０１６２】
この場合、階調電源線の電源電圧の極性を反転する周期が実施例５で示されるものより
短くなる。
【実施例７】
【０１６３】
本実施例では、実施形態７の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとって説明する。また、以下においても実施例１〜６と同様にソース信号線駆動
回路に焦点を当て説明する。
【０１６４】
実施形態７に対応するソース信号線駆動回路の回路構成例を図２２に示す。また、説明
の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で２本のソース
信号線を駆動する場合について説明する。
【０１６５】
図２２を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１〜６と同じ
である。
【０１６６】
パラレル／シリアル変換回路（図２２ではＰ／Ｓ変換回路Ｃとした）へは、３ビットデ
ータ×２（２本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、
選択信号ＳＳ１、ＳＳ２が外部から入力される。ここで、ラッチ２部から入力されるデジ
タル映像信号は第２、第３ソース信号線に関するデータ、第６、第７ソース信号線に関す
るデータ、一般に第（４ｋ＋２）、第（４ｋ＋３）ソース信号線に関するデータ（ｋは０
以上の整数）が入れ替わってＰ／Ｓ変換回路Ｃに入力される。これにより、各Ｐ／Ｓ変換
回路Ｃは、奇数番目のソース信号線、或いは偶数番目のソース信号線に関するデータ情報
のみを各Ｄ／Ａ変換回路に出力することになる。これを反映して、各Ｄ／Ａ変換回路は、
奇数番目、或いは偶数番目のどちらか一方のソース信号線を駆動する。そのため、図２２
で示されるように、ソース線選択回路の出力のうち、上述したＰ／Ｓ変換回路Ｃに入力す
る際にデータを入れ替えたものに関してもう一度入れ替えて、適切なソース信号線にデー
タを書き込めるようにする。
【０１６７】
なお、Ｐ／Ｓ変換回路Ｃは、図２３（Ｃ）に示すようにＮＡＮＤ回路から構成されてい
る。
【０１６８】
図２４に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）を駆動する部分に注目して信号
動作タイミングを示す。この４本のソース信号線を駆動する部分には、図２２で示すよう
に、Ｐ／Ｓ変換回路Ｃ、Ｄ／Ａ変換回路、ソース線選択回路Ｃがそれぞれ２つ存在する。
これらを区別するために以下では、一方を左側のＰ／Ｓ変換回路Ｃ、他方を右側のＰ／Ｓ
変換回路Ｃ、などと記す。左側の・・・といえば、図２２中で最も左に位置する該当する
回路である。
【０１６９】
１ゲート信号線選択期間を２つに分割した、第１番目の期間においては、ＳＳ１をＨｉ
レベルにし、左側のＰ／Ｓ変換回路Ｃは第１ソース信号線ＳＬ１のデジタル映像信号を左
側のＤ／Ａ変換回路に出力する。この時、右側のＰ／Ｓ変換回路Ｃは第２ソース信号線Ｓ
Ｌ２のデジタル映像信号を右側のＤ／Ａ変換回路に出力する。第２番目の期間においては
、ＳＳ２をＨｉレベルにし、左側のＰ／Ｓ変換回路Ｃは第３ソース信号線ＳＬ３のデジタ
ル映像信号を左側のＤ／Ａ変換回路に出力する。この時、右側のＰ／Ｓ変換回路Ｃは第４
ソース信号線ＳＬ４のデジタル映像信号を右側のＤ／Ａ変換回路に出力する。左側のＰ／
Ｓ変換回路Ｃの出力を図２４のＤ０＿1、Ｄ１＿1、Ｄ２＿1に、右側のＰ／Ｓ変換回路Ｃ
の出力を図２４のＤ０＿２、Ｄ１＿２、Ｄ２＿２に示した。前述したようにＤi[s,g]は第
s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１７０】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わ
るＰ／Ｓ変換回路Ｃでも並行に行われる。
【０１７１】
Ｄ／Ａ変換回路は図１６で示されている実施例１〜６と同じものを用いる。図２２に示
すように、奇数番目のソース信号線を駆動するＤ／Ａ変換回路は、第１系統の階調電源線
であるＶref１＿ＬとＶref１＿Ｈが接続され、偶数番目のソース信号線を駆動するＤ／Ａ
変換回路は、第２系統の階調電源線であるＶref２＿ＬとＶref２＿Ｈが接続される。
【０１７２】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ｃを経由して適切なソース信号線に接続さ
れる。ソース線選択回路Ｃの回路構成例を図２３（Ｄ）に示す。ソース線選択回路Ｃは２
つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１、ＳＳ２とそ
れらの反転信号が入力される。図２４の信号動作タイミングに従えば、１ゲート信号線選
択期間を２つに分割した、第１番目の期間にはスイッチｓｗ１をオンし、左側のソース線
選択回路Ｃは第１ソース信号線ＳＬ１へ左側のＤ／Ａ変換回路の出力を書きこむ。この時
、右側のソース線選択回路Ｃは第２ソース信号線ＳＬ２へ右側のＤ／Ａ変換回路の出力を
書きこむ。１ゲート信号線選択期間を２つに分割した、第２番目の期間にはスイッチｓｗ
２をオンし、左側のソース線選択回路Ｃは第３ソース信号線ＳＬ３へ左側のＤ／Ａ変換回
路の出力を書きこむ。この時、右側のソース線選択回路Ｃは第４ソース信号線ＳＬ４へ右
側のＤ／Ａ変換回路の出力を書きこむ。このような書き込みは他のソース信号線に対して
も並行しておこなわれる。
【０１７３】
ソースライン反転駆動を行なう場合の、階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref
２＿Ｌ、Ｖref２＿Ｈの４本の電源電圧の入力例を図２４（Ａ）と（Ｂ）
に示す。ここで図２４（Ｂ）は、図２４（Ａ）で示す階調電源線入力時の次フレーム期間
での階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの電源電圧を示し
、図２４（Ａ）とは反転関係にある。
【０１７４】
なお、本実施例では、階調電源線の電圧値として、Ｖref１＿ＬとＶref２＿Ｌは−１、
＋１Ｖをとり、Ｖref１＿ＨとＶref２＿Ｈは−５、＋５Ｖをとるものとした。階調電源線
の電圧値の組み合わせが｛Ｖrefｘ＿Ｌ＝−１Ｖ、Ｖrefｘ＿Ｈ＝−５Ｖ（ｘ＝１または２
）｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖのマイナス極性であり、｛Ｖrefｘ
＿Ｌ＝＋１Ｖ、Ｖrefｘ＿Ｈ＝＋５Ｖ（ｘ＝１または２）｝の時は、Ｄ／Ａ変換回路の出
力は＋１Ｖ〜＋５Ｖのプラス極性をとることになる。実施例１〜６と異なり、ソースライ
ン反転の場合、階調電源線の電源電圧の極性は１フレーム期間中一定である。
【０１７５】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１７６】
また、ドット反転駆動を行なう場合の、階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref
２＿Ｌ、Ｖref２＿Ｈの４本の電源電圧の入力例を図２４（Ｃ）と（Ｄ）
に示す。図２４（Ｄ）は、図２４（Ｃ）で示す階調電源線入力時の次フレーム期間での階
調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの電源電圧を示し、図２
４（Ｃ）とは反転関係にある。１ゲート信号線選択期間ごとに階調電源線の電源電圧の極
性反転が行われている。
【０１７７】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１７８】
なお、本実施例においてもＰ／Ｓ変換回路Ｃとソース線選択回路Ｃに入力される選択信
号ＳＳ１、ＳＳ２は同一であったが、それぞれ別系統としてもよい。
【０１７９】
また、本実施例においてもソース信号線駆動回路に供給される回路駆動電源は１系統を
仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【実施例８】
【０１８０】
本実施例では、実施例１〜７で説明したアクティブマトリクス型液晶表示装置の作成方
法例として、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる
駆動回路（ソース信号線駆動回路、ゲート信号線駆動回路等）
のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明
を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路を、画素
ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示することにする。
【０１８１】
図２５（Ａ）において、基板（アクティブマトリクス基板）６００１には低アルカリガ
ラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた
。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡
散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地
膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製さ
れる酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シ
リコン膜を２００ｎｍの厚さに積層形成する。
【０１８２】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半
導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実
施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成した。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコン
ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地
膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるの
で、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒さ
ないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図２５（Ａ））。
【０１８３】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン
膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用
すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立
って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処
理をおこない、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶
質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質
シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜
１５％程度減少する（図２５（Ｂ））。
【０１８４】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６０
０４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１
５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図２５（Ｃ））
。
【０１８５】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状
半導体層６００５〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ
型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）
の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に
添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図２５
（Ｄ））。その後、レジストマスク６００９を除去する。
【０１８６】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物
元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジ
ストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（
Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（
ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８
のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中
では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物
元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成す
るための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図２６（Ａ）
）。その後、レジストマスク６０１３〜６０１６を除去する。
【０１８７】
次に、マスク層６００８をフッ酸などにより除去した後、図２５（Ｄ）と図２６（Ａ）
で添加した不純物元素を活性化させる工程を行なう。活性化は、５００〜６００℃の窒素
雰囲気中で１〜４時間の熱処理や、レーザー活性化の方法により行なうことができる。ま
た、両者を併用しておこなっても良い。本実施例では、レーザー活性化の方法を用いる。
レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、
レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密
度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で
走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の
照射条件には何ら限定される事項はなく適宣決定することができる。
【０１８８】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１
５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒
化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。（図２６（Ｂ））
【０１８９】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層
で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本
実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（
Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を
主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ
−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒
化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成す
る。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシ
リサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るため
に含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とす
ると良い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μ
Ωｃｍ以下の比抵抗値を実現することができる。
【０１９０】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（
Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜
を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成し
た。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示
しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープし
たシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜
の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有
するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図２６
（Ｃ））
。
【０１９１】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（
Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３
２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体
として形成されている。この時、駆動回路を構成するＴＦＴのゲート電極６０２８〜６０
３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるよ
うに形成する（図２６（Ｄ））。
【０１９２】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するた
めに、ｐ型を付与する不純物元素を添加する工程を行なう。ここでは、ゲート電極６０２
８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6
）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃
度は３×１０20〜３×１０21atoms／cm3となるようにする。その後、レジストマスク６０
３３を除去する。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型
を付与する不純物元素の濃度を（ｐ++）と表す（図２７（Ａ））。
【０１９３】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不
純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与す
る不純物元素を添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法でおこない、この領域のリン（Ｐ）濃度を１×１０2
0〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３
８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す（図２７（Ｂ
））。
【０１９４】
不純物領域６０３９〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン
（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不
純物領域６０３８に添加されたリン（Ｐ）濃度は図２７（Ａ）で添加されたボロン（Ｂ）
濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与える
ことはなかった。
【０１９５】
レジストマスク６０３５〜６０３７を除去した後、画素部のｎチャネル型ＴＦＴのＬＤ
Ｄ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極
６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加
した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図２６（
Ａ）および図２７（Ａ）と図２７（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加
することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中で
は、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（
ｎ--）と表す。（図２７（Ｃ））
【０１９６】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行なう。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法（ＲＴＡ法）で行なうことができる。ここではファー
ネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０
．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行な
うものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に
石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理と
しても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形
成領域との接合を良好に形成することができる。なお、上述のゲート電極であるＴａのピ
ーリングを防止するために層間膜を形成した場合には、この効果は得られない場合がある
。
【０１９７】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２を形成する金
属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ
〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステ
ン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には
窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０
３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６
０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに
、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理をお
こない、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素によ
り半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）をおこなっ
ても良い。
【０１９８】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場
合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを
完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲ
ッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図２
７（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の
熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触
媒元素をゲッタリングすることができた（図２７（Ｄ））。
【０１９９】
活性化および水素化の工程が終了したら、ゲート配線（ゲート信号線）とする第２の導
電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ
）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、
チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５
とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５
は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６
０４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図２８（
Ａ））
【０２００】
そして、ゲート電極に接続するゲート配線（ゲート信号線）を形成するために導電層（
Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線（ゲート信号
線）６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣ
ｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面か
ら導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッ
チングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線（
ゲート信号線）を形成することができた。
【０２０１】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化
窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、ソース配線（ソース信号線）６０
５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本
実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔ
ｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０２０２】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または
窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成
する。この状態で水素化処理を行なうとＴＦＴの特性向上に対して好ましい結果が得られ
た。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の
熱処理を行なうと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。な
お、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位
置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図２８（
Ｃ））
【０２０３】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形
成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、Ｂ
ＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶
縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０
６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜
を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例
では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。（図２９）
【０２０４】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成
させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型Ｔ
ＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保
持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス
基板と呼ぶ。
【０２０５】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領
域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂ
を有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネ
ル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このよう
なＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している
。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．
５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネ
ル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領
域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならない
ＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域
のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。
画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９
、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有し
ている。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜
２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料か
ら成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する
不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図
２９では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良い
し、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０２０６】
以上のように本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路
を構成するＴＦＴの構造を最適化し、画像表示装置の動作性能と信頼性を向上させること
を可能とすることができる。
【０２０７】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶
表示装置を作製する工程を説明する。
【０２０８】
図３０を参照する。図２９の状態のアクティブマトリクス基板に配向膜６２０１を形成
する。本実施例では、配向膜６２０１にはポリイミドを用いた。次に、対向基板を用意す
る。対向基板は、ガラス基板６２０２、遮光膜６２０３、透明導電膜からなる対向電極６
２０４、配向膜６２０５とで構成される。
【０２０９】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリ
イミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子があ
る一定のプレチルト角を持って平行配向するようにした。
【０２１０】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程
によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両
基板の間に液晶６２０６を注入し、封止剤（図示せず）によって完全に封止する。よって
、図３０に示すような透過型液晶表示装置が完成する。
【０２１１】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート
構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。
【０２１２】
また、上記の行程により作成される表示装置は透過型の液晶表示装置であるが、本発明
は反射型の液晶表示装置に対しても適用され得る。
【０２１３】
また、液晶材料の代わりに発光材料を用いた自発光型の表示装置である発光装置に対し
ても本発明は適用され得る。
【実施例９】
【０２１４】
本実施例では、実施例１〜７で説明したアクティブマトリクス型液晶表示装置の代わり
に発光装置に適用した場合の作製例について説明する。
【０２１５】
図３１（Ａ）は本発明を適用した発光装置の上面図であり、図３１（Ｂ）は図３１（Ａ
）に示したＡ−Ａ‘で切断した発光装置の断面図である。図３１（Ａ）
において、４０１０は基板、４０１１は画素部、４０１２はソース信号線駆動回路、４０
１３はゲート信号線駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経
てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２１６】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー
材４６００、シーリング材（ハウジング材ともいう）４１００、密封材（第２のシーリン
グ材）４１０１が設けられている。
【０２１７】
また、図３１（Ｂ）に示すように、基板４０１０、下地膜４０２１の上に駆動回路用Ｔ
ＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ
回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここでは発光素子
への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公
知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２１８】
公知の作製方法を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成し
たら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３の
ドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジ
ウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成した
ら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２１９】
次に、発光層４０２９を形成する。発光層４０２９は公知の発光材料（正孔注入層、正
孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、発
光材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
【０２２０】
本実施例では、シャドーマスクを用いて蒸着法により発光層を形成する。シャドーマス
クを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色
発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）
とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた
方式があるがいずれの方法を用いても良い。
勿論、単色発光の発光装置とすることもできる。
【０２２１】
発光層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０と発光
層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中で発光層４０２９と陰極４０３０を連続成膜するか、発光層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述の
ような成膜を可能とする。
【０２２２】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミ
ニウム）膜の積層構造を用いる。具体的には発光層４０２９上に蒸着法で１ｎｍ厚のＬｉ
Ｆ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。
勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３
１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所
定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ
４０１７に接続される。
【０２２３】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するた
めに、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある
。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（発光層形成前の開口部の形成時）に形成しておけば良
い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチ
ングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
【０２２４】
このようにして形成された発光素子の表面を覆って、パッシベーション膜４６０３、充
填材４６０４、カバー材４６００が形成される。
【０２２５】
さらに、発光素子部を囲むようにして、カバー材４６００と基板４０１０の内側にシー
リング材４１００が設けられ、さらにシーリング材４１００の外側には密封材（第２のシ
ーリング材）４１０１が形成される。
【０２２６】
このとき、この充填材４６０４は、カバー材４６００を接着するための接着剤としても
機能する。充填材４６０４としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレ
ンビニルアセテート）を用いることができる。この充填材４６０４の内部に乾燥剤を設け
ておくと、吸湿効果を保持できるので好ましい。
【０２２７】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２８】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０２２９】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢ
やＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２３０】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光
性を有する必要がある。
【０２３１】
また、配線４０１６はシーリング材４１００および密封材４１０１と基板４０１０との
隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４１００および密
封材４１０１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２３２】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４
６０４の側面（露呈面）を覆うようにシーリング材４１００を取り付けているが、カバー
材４６００及びシーリング材４１００を取り付けてから、充填材４６０４を設けても良い
。この場合、基板４０１０、カバー材４６００及びシーリング材４１００で形成されてい
る空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以
下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の
気圧よりも高くして、充填材を空隙の中に充填する。
【実施例１０】
【０２３３】
本実施例では、本発明を用いて実施例９とは異なる形態の発光装置を作製した例につい
て、図３２（Ａ）、３２（Ｂ）を用いて説明する。図３１（Ａ）、３１（Ｂ）と同じ番号
のものは同じ部分を指しているので説明は省略する。
【０２３４】
図３２（Ａ）は本実施例の発光装置の上面図であり、図３２（Ａ）をＡ-Ａ'で切断した
断面図を図３２（Ｂ）に示す。
【０２３５】
実施例９に従って、発光素子の表面を覆ってパッシベーション膜４６０３までを形成す
る。
【０２３６】
さらに、発光素子を覆うようにして充填材４６０４を設ける。この充填材４６０４は、
カバー材４６００を接着するための接着剤としても機能する。充填材４６０４としては、
ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニル
ブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填
材４６０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２３７】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２３８】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０２３９】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢ
やＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２４０】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光
性を有する必要がある。
【０２４１】
次に、充填材４６０４を用いてカバー材４６００を接着した後、充填材４６０４の側面
（露呈面）を覆うようにフレーム材４６０１を取り付ける。フレーム材４６０１はシーリ
ング材（接着剤として機能する）４６０２によって接着される。このとき、シーリング材
４６０２としては、光硬化性樹脂を用いるのが好ましいが、発光層の耐熱性が許せば熱硬
化性樹脂を用いても良い。なお、シーリング材４６０２はできるだけ水分や酸素を透過し
ない材料であることが望ましい。また、シーリング材４６０２の内部に乾燥剤を添加して
あっても良い。
【０２４２】
また、配線４０１６はシーリング材４６０２と基板４０１０との隙間を通ってＦＰＣ４
０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配
線４０１４、４０１５も同様にしてシーリング材４６０２の下を通ってＦＰＣ４０１７に
電気的に接続される。
【０２４３】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４
６０４の側面（露呈面）を覆うようにフレーム材４６０１を取り付けているが、カバー材
４６００及びフレーム材４６０１を取り付けてから、充填材４６０４を設けても良い。こ
の場合、基板４０１０、カバー材４６００及びフレーム材４６０１で形成されている空隙
に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）に
し、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よ
りも高くして、充填材を空隙の中に充填する。
【実施例１１】
【０２４４】
ここで発光装置における画素部のさらに詳細な断面構造を図３３に、上面構造を図３４
（Ａ）に、回路図を図３４（Ｂ）に示す。図３３、図３４（Ａ）及び図３４（Ｂ）では共
通の符号を用いるので互いに参照すれば良い。
【０２４５】
図３３において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の
方法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としてい
るが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲー
ト構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減す
ることができるという利点がある。なお、本実施例ではダブルゲート構造としているが、
シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つ
マルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用
いて形成しても構わない。
【０２４６】
また、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用い
る。スイッチング用ＴＦＴ４５０２のソース配線（ソース信号線）は３４である。そして
、スイッチング用ＴＦＴ４５０２のドレイン配線である３５は配線３６によって電流制御
用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、ス
イッチング用ＴＦＴ４５０２のゲート電極３９a、３９bを電気的に接続するゲート配線（
ゲート信号線）である。
【０２４７】
電流制御用ＴＦＴ４５０３は発光素子を流れる電流量を制御する素子であるため、多く
の電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。
そのため、電流制御用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲート電極
に重なるようにＬＤＤ領域を設ける構造は極めて有効である。
【０２４８】
また、本実施例では電流制御用ＴＦＴ４５０３をシングルゲート構造で図示しているが
、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴ
を並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２４９】
また、図３４（Ａ）に示すように、電流制御用ＴＦＴ４５０３のゲート電極３７となる
配線３６は４５０４で示される領域で絶縁膜を介して、電流制御用ＴＦＴ４５０３のドレ
イン配線４０と電気的に接続された電源供給線４５０６と重なる。このとき、４５０４で
示される領域ではコンデンサが形成され、電流制御用ＴＦＴ４５０３のゲート電極３７に
かかる電圧を保持するための保持容量として機能する。保持容量４５０４は、電源供給線
４５０６と電気的に接続された半導体膜４５０７、ゲート絶縁膜と同一層の絶縁膜（図示
せず）及び配線３６との間で形成される。また、配線３６、第１層間絶縁膜と同一の層（
図示せず）及び電源供給線４５０６で形成される容量も保持容量として用いることが可能
である。
なお、電流制御用ＴＦＴのドレインは電源供給線（電源線）４５０６に接続され、常に一
定の電圧が加えられている。
【０２５０】
スイッチング用ＴＦＴ４５０２及び電流制御用ＴＦＴ４５０３の上には第１パッシベー
ション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化
膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される
発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従
って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化して
おくことが望ましい。
【０２５１】
また、４３は反射性の高い導電膜でなる画素電極（発光素子の陰極）であり、電流制御
用ＴＦＴ４５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム
合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良い。
【０２５２】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝
（画素に相当する）の中に発光層４５が形成される。なお図３４（Ａ）
では、保持容量４５０４の位置を明確にするために一部バンクを省略しており、バンク４
４a、４４bしか図示していないが、電源供給線４５０６とソース配線（ソース信号線）３
４を一部覆うように電源供給線４５０６とソース配線（ソース信号線）３４の間に設けら
れている。また、ここでは二画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した発光層を作り分けても良い。発光層とする有機発光材料としてはπ共役
ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレ
ン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げら
れる。
【０２５３】
なお、ＰＰＶ系有機発光材料としては様々な型のものがあるが、例えば「H. Shenk,H.B
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
【０２５４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２５５】
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い
。
【０２５６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有
機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料
を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いること
ができる。
【０２５７】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリア
ニリン）でなる正孔注入層４６を設けた積層構造の発光層としている。
そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場
合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射され
るため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化ス
ズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の
低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるもの
が好ましい。
【０２５８】
陽極４７まで形成された時点で発光素子４５０５が完成する。なお、ここでいう発光素
子４５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成
されたコンデンサを指す。図３４（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く
、明るい画像表示が可能となる。
【０２５９】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けて
いる。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい
。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化
を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより
発光装置の信頼性が高められる。
【０２６０】
以上のように本発明の発光装置は図３３のような構造の画素からなる画素部を有し、オ
フ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用Ｔ
ＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が
得られる。
【実施例１２】
【０２６１】
本実施例では、実施例１１に示した画素部において、発光素子４５０５の構造を反転さ
せた構造について説明する。説明には図３５を用いる。なお、図３３の構造と異なる点は
発光素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする
。
【０２６２】
図３５において、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型Ｔ
ＦＴを用いる。
【０２６３】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化イン
ジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズと
の化合物でなる導電膜を用いても良い。
【０２６４】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート
（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうして発光
素子４７０１が形成される。
【０２６５】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成され
た基板の方に向かって放射される。
【実施例１３】
【０２６６】
本実施例では、図３４（Ｂ）に示した回路図とは異なる構造の画素とした場合の例につ
いて図３６（Ａ）〜（Ｃ）に示す。なお、本実施例において、４８０１はスイッチング用
ＴＦＴ４８０２のソース配線（ソース信号線）、４８０３はスイッチング用ＴＦＴ４８０
２のゲート配線（ゲート信号線）、４８０４は電流制御用ＴＦＴ、４８０５は保持容量、
４８０６、４８０８は電源供給線、４８０７は発光素子とする。
【０２６７】
図３６（Ａ）は、二つの画素間で電源供給線４８０６を共通とした場合の例である。即
ち、二つの画素が電源供給線４８０６を中心に線対称となるように形成されている点に特
徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２６８】
また、図３６（Ｂ）は、電源供給線４８０８をゲート配線（ゲート信号線）４８０３と
平行に設けた場合の例である。なお、図３６（Ｂ）では電源供給線４８０８とゲート配線
（ゲート信号線）４８０３とが重ならないように設けた構造となっているが、両者が異な
る層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４８０８とゲート配線（ゲート信号線）４８０３とで専有面積を共有さ
せることができるため、画素部をさらに高精細化することができる。
【０２６９】
また、図３６（Ｃ）は、図３６（Ｂ）の構造と同様に電源供給線４８０８をゲート配線
（ゲート信号線）４８０３と平行に設け、さらに、二つの画素を電源供給線４８０８に対
し線対称となるように形成する点に特徴がある。また、電源供給線４８０８をゲート配線
（ゲート信号線）４８０３のいずれか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することが
できる。
【実施例１４】
【０２７０】
実施例１１に示した図３４（Ａ）、３４（Ｂ）では電流制御用ＴＦＴ４５０３のゲート
にかかる電圧を保持するために保持容量４５０４を設ける構造としているが、保持容量４
５０４を省略することも可能である。実施例１１の場合、電流制御用ＴＦＴ４５０３のド
レイン側に、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有
している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成され
るが、本実施例ではこの寄生容量を保持容量４５０４の代わりとして積極的に用いる点に
特徴がある。
【０２７１】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積
によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決ま
る。
【０２７２】
また、実施例１３に示した図３６（Ａ），（Ｂ），（Ｃ）の構造においても同様に、保
持容量４８０５を省略することは可能である。
【実施例１５】
【０２７３】
本実施例では、本発明の駆動方法を用いたアクティブマトリクス型液晶表示装置或いは
発光装置を組み込んだ電子機器について説明する。これらの電子機器には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パー
ソナルコンピュータ、テレビ等が挙げられる。それらの一例を図３７〜図３９に示す。た
だし、アクティブマトリクス型液晶表示装置については、図３７、図３８、図３９が適用
され、発光装置については、図３７、図３８が適用される。
【０２７４】
図３７（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９０
０３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。
本発明は表示部９００４に適用することができる
【０２７５】
図３７（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１
０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本
発明は表示部９１０２に適用することができる。
【０２７６】
図３７（Ｃ）はパーソナルコンピュータの一種であるモバイルコンピュータ或いは携帯
型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９
２０４、表示部９２０５で構成されている。本発明は表示部９２０５に適用することがで
きる。
【０２７７】
図３７（Ｄ）はヘッドマウントディスプレイ（ゴーグル型ディスプレイ）であり、本体
９３０１、表示部９３０２、アーム部９３０３で構成される。本発明は表示部９３０２に
適用することができる。
【０２７８】
図３７（Ｅ）はテレビであり、本体９４０１、スピーカー９４０２、表示部９４０３、
受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示部９４０３に適用す
ることができる。
【０２７９】
図３７（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、記憶媒体９５０４、
操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）や
ＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は表示部９５０２に適用することが
できる。
【０２８０】
図３８（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、
表示部９６０３、キーボード９６０４で構成される。本発明は表示部９６０３に適用する
ことができる。
【０２８１】
図３８（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体９７０１、表示部９７０２、スピーカ部９７０３、記録媒体９７０４
、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は
表示部９７０２に適用することができる。
【０２８２】
図３８（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０
３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示部９８０
２に適用することができる。
【０２８３】
図３８（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部９９０１、ヘッドマ
ウント部９９０２で構成される。本発明は表示部９９０１に適用することができる。
【０２８４】
図３９（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６
０２で構成される。
【０２８５】
図３９（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラ
ー３７０３、スクリーン３７０４で構成される。
【０２８６】
なお、図３９（Ｃ）は、図３９（Ａ）及び図３９（Ｂ）中における投射装置３６０１、
３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３
８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示部３８０８、位相差板３８０９、投射光学系３８１０で構成される
。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例
を示したが、これに限定されず、例えば単板式であってもよい。また、図３９（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。本発明は液
晶表示部３８０８に適用することができる。
【０２８７】
また、図３９（Ｄ）は、図３９（Ｃ）中における光源光学系３８０１の構造の一例を示
した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８
１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図３９（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２８８】
以上の様に、本発明の適用範囲はきわめて広く、画像表示装置を用いるあらゆる分野の
電子機器に適用することが可能である。
【符号の説明】
【０２８９】
１００ 階調電源線接続切り替えスイッチ
１０１ ソース信号線駆動回路
１０２ ゲート信号線駆動回路
１０３ 画素アレイ部
１０４ 各ソース信号線
１０５ 各ゲート信号線
１０６ 各画素のスイッチング素子であるＴＦＴ
２０１ シフトレジスタ部
２０２ シフトレジスタ基本回路
２０３ ラッチ１回路
２０４ ラッチ２回路
２０５ Ｄ／Ａ変換回路
３０１ パラレル／シリアル変換回路
３０２ ソース線選択回路
【技術分野】
【０００１】
本発明は、マトリクス状に配置されたスイッチング素子と画素により映像などの情報の
表示を行なう画像表示装置（アクティブマトリクス型画像表示装置）、特にデジタル方式
の駆動方法とその画像表示装置に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ
（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリク
ス型画像表示装置の一種であるアクティブマトリクス型液晶表示装置の需要が高まってき
たことによる。
【０００３】
さらに、自発光型の発光素子を用いたアクティブマトリクス型画像表示装置の一種であ
るアクティブマトリクス型発光装置（以降、発光装置と記す）も活発に研究されている。
本明細書では、発光素子としてEL素子などを示す。発光素子は、電場を加えることで発生
するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、有
機化合物層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセン
スには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底
状態に戻る際の発光（リン光）とがあるが、どちらの発光を用いていても良い。
【０００４】
以下では、アクティブマトリクス型画像表示装置の代表的な例として、アクティブマト
リクス型液晶表示装置を例にとって説明する。
【０００５】
アクティブマトリクス型液晶表示装置は、図４０に示すように、ソース信号線駆動回路
１０１と、ゲート信号線駆動回路１０２と、マトリクス状に配置された画素アレイ部１０
３とを有している。ソース信号線駆動回路１０１は、クロック信号等のタイミング信号に
同期して、入力された映像信号をサンプリングし各ソース信号線１０４にデータを書き込
む。ゲート信号線駆動回路１０２は、クロック信号等のタイミングに同期して、ゲート信
号線１０５を順次選択し、画素アレイ部１０３の各画素内にあるスイッチング素子である
ＴＦＴ１０６のオン・オフを制御するようになっている。これにより、各ソース信号線１
０４に書き込まれたデータが順次各画素に書き込まれることになる。
【０００６】
ソース信号線駆動回路の駆動方式としては、アナログ方式とデジタル方式があるが、高
精細・高速駆動が可能なデジタル方式のアクティブマトリクス型液晶表示装置が注目され
てきている。
【０００７】
従来のデジタル方式のソース信号線駆動回路を図４１に示す。図４１において、２０１
はシフトレジスタ部を示し、フリップフロップ回路などを含むシフトレジスタ基本回路２
０２から構成される。シフトレジスタ部２０１へスタートパルスＳＰが入力されるとクロ
ック信号ＣＬＫに同期してサンプリングパルスが順次ラッチ１回路２０３（ＬＡＴ１）へ
送出される。
【０００８】
ラッチ１回路２０３（ＬＡＴ１）では、シフトレジスタ部からのサンプリングパルスに
同期して、データバスラインＤＡＴＡから供給されるｎビット（ｎは自然数）のデジタル
映像信号を順次記憶する。
【０００９】
一水平画素分の信号がＬＡＴ１群へ書き込まれた後、各ラッチ１回路２０３（ＬＡＴ１
）に保持されている信号は、ラッチ信号バスラインＬＰから伝送されるラッチパルスに同
期してラッチ２回路２０４（ＬＡＴ２）に一斉に送出され、書き込まれる。
【００１０】
デジタル映像信号がラッチ２回路２０４（ＬＡＴ２）に保持されると、再びスタートパ
ルスＳＰが入力され、次行の画素分のデジタル映像信号がＬＡＴ１群へ新たに書き込まれ
る。この時、ＬＡＴ２群へは、前行の画素分のデジタル映像信号が記憶されておりＤ／Ａ
変換回路２０５（デジタル／アナログ信号変換回路）
によって、デジタル映像信号に対応したアナログ映像信号が各ソース信号線に書き込まれ
る。
【００１１】
液晶表示装置を駆動するには、信頼性向上のため1フレーム毎に極性の反転した電圧を
液晶に与える、いわゆる交流駆動方法をとる。この交流駆動方法には、フリッカーの発生
を防ぐために、１ゲート信号線毎にソース信号線に書き込む電圧の極性反転を行なうゲー
トライン反転駆動や、1ソース信号線毎に極性反転した電圧を書き込むソースライン反転
駆動、そして、水平・垂直方向に１画素単位で極性の反転した電圧を書き込むドット反転
駆動がある。
【００１２】
図４１では、Ｄ／Ａ変換回路２０５に供給される複数の階調電源線が２系統示されてい
る。Vref(+)は正の極性を、Vref(-)は負の極性をそれぞれＤ／Ａ変換回路から出力するた
めの階調電源線である。図４１に示すような接続であれば第１ソース信号線ＳＬ１には正
の極性を持つ電圧が、第２ソース信号線ＳＬ２には負の極性をもつ電圧が、第３ソース信
号線ＳＬ３には正の極性を持つ電圧が、第４ソース信号線ＳＬ４には負の極性を持つ電圧
がそれぞれ印加される。なお、この状態で階調電源線の電源電圧を1フレーム毎に極性反
転させれば、図４１に示したソース信号線駆動回路はソースライン反転駆動をおこなう。
また、１ゲート信号線毎に階調電源線の電源電圧を極性反転させれば図４１に示したソー
ス信号線駆動回路はドット反転駆動をおこなう。
【００１３】
また、図４１とは異なり、１系統の階調電源線の入力のみで、１ゲート信号線毎に階調
電源線の電源電圧を極性反転させればゲートライン反転駆動となる（図示せず）。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図４１のＤ／Ａ変換回路はそれぞれソース信号線１本を駆動する。しかし、高解像度、
高精細の液晶表示装置を作成する場合、大きな面積を占めるＤ／Ａ変換回路をソース信号
線の本数と同数作ることは近年望まれている液晶表示装置の小型化の妨げとなっており、
１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法が特開平１１−１６７３７３
で提案されている。
【００１５】
１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の構成例
を図４２に示す。図４１と比較して判るように図４２にはパラレル／シリアル変換回路３
０１（Ｐ／Ｓ変換回路）、ソース線選択回路３０２とそれらに入力される選択信号（ＳＳ
）が新たに追加されている。このような回路が追加されるにもかかわらず、４本のソース
信号線を１つのＤ／Ａ変換回路で駆動できれば、必要なＤ／Ａ変換回路数が１／４で済む
効果は大きく、ソース信号線駆動回路の占有面積を小さくすることが可能となる。
【００１６】
さて、このような１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法であって
も、上述のように液晶の交流駆動を行なう必要がある。従来の考え方からすると、個々の
Ｄ／А変換回路は少なくとも一水平書き込み期間は常に同極性の出力をするものであった
。それ故に、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法では、ゲートラ
イン反転駆動やフレーム反転駆動が液晶の交流駆動として採用されていた。
【００１７】
ここで、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法でソースライン反
転駆動やドット反転駆動を従来の考え方をもとに行なう上での問題点を、図４３を用いて
説明する。図４３には、１つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合の具
体例を示した。ここで、図４１と同じように隣り合うＤ／Ａ変換回路に、それらのＤ／Ａ
変換回路からの出力の極性が反転するように階調電源線を接続すると、ソース信号線が4
本ごとに極性反転し完全なソースライン反転駆動とはならない。同様に完全なドット反転
駆動にもならない。高画質を求めるならばこれでは十分とはいえない。このように、1つ
のＤ／Ａ変換回路で複数のソース信号線を駆動する場合に、ソースライン反転駆動方法や
ドット反転駆動方法を行なうには、新たな駆動方法を構築する必要がある。
【００１８】
そこで本発明は、その駆動方法を提供するものである。
【課題を解決するための手段】
【００１９】
本発明の第１の駆動方法は、極性の異なる出力をＤ／Ａ変換回路から得るために２系統
の階調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換回路には前記２系統の階
調電源線との接続を切り替えるスイッチ（以降、接続切り替えスイッチと記す）を有し、
その接続切り替えスイッチに入力される制御信号により各Ｄ／Ａ変換回路へ接続される階
調電源線を切り替え、ソースライン反転駆動やドット反転駆動を行なうことを特徴とする
。
【００２０】
以降、本明細書では説明の便宜上、Ｄ／Ａ変換回路と接続することでプラス極性の出力
が得られる階調電源線のことを「プラス極性出力用の階調電源線」、逆にマイナス極性の
出力が得られる階調電源線のことを「マイナス極性出力用の階調電源線」と表現する。ま
た、Ｄ／Ａ変換回路からプラス極性の出力が得られるように、前記Ｄ／Ａ変換回路に接続
された各階調電源線に電圧を付与することを「プラス極性出力用電圧を階調電源線に供給
する」と表現する。同様に、Ｄ／Ａ変換回路からマイナス極性の出力が得られるように、
前記Ｄ／Ａ変換回路に接続された各階調電源線に電圧を付与することを「マイナス極性出
力用電圧を階調電源線に供給する」と表現する。
【００２１】
なお、プラス極性出力用の各階調電源線とマイナス極性出力用の各階調電源線は、対応
する階調電源線の電源電圧がそれぞれ極性の反転した関係にある。したがって、一方の階
調電源線全ての電源電圧の極性を反転させれば、もう一方の階調電源線と全く同じ役割を
担うものになる。
【００２２】
上記第１の駆動方法の構成でソースライン反転駆動を行なうには以下のようにする。あ
るフレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間は
プラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選
択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。次フレーム
期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極
性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選択する期
間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。以上のように前記接続
切り替えスイッチの制御信号をコントロールすることでソースライン反転駆動が可能とな
る。
【００２３】
特に、上記の駆動方法において、奇数番目のソース信号線を選択する期間或いは偶数番
目のソース信号線を選択する期間を各ゲート信号線選択期間のある一定期間にまとめるこ
とにより、前記接続切り替えスイッチの制御信号の周期を長くすることができ、回路動作
負担の低減を同時に図ることができる。
【００２４】
また、上記第１の駆動方法の構成でドット反転駆動を行なうためには以下のようにする
。あるフレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選
択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する
。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択
する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。
さらに次フレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を
選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目の
ソース信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続す
る。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選
択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する
。以上のように前記接続切り替えスイッチの制御信号をコントロールすればドット反転駆
動が可能となる。
【００２５】
特に、上記の駆動方法において、奇数番目のソース信号線を選択する期間と偶数番目の
ソース信号線を選択する期間を各ゲート信号線選択期間の前半と後半とに分離することで
、前記接続切り替えスイッチの制御信号の周期を長くすることができ、回路動作負担の低
減を同時に図ることができる。
【００２６】
本発明の第２の駆動方法は、第１の方法とは異なり１系統の階調電源線がソース信号線
駆動回路に供給され、各Ｄ／Ａ変換回路には直接接続され、この階調電源線の電源電圧の
極性を反転させることによりソースライン反転駆動やドット反転駆動を行なうことを特徴
とする。
【００２７】
上記第２の駆動方法の構成でソースライン反転駆動を行なうには、以下のようにする。
あるフレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間
はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間
はマイナス極性出力用電圧を階調電源線に供給する。
次フレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間は
マイナス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間
はプラス極性出力用電圧を階調電源線に供給する。以上のように階調電源線の電源電圧の
極性を反転させることでソースライン反転駆動が可能となる。
【００２８】
特に、上記の駆動方法においても、奇数番目のソース信号線を選択する期間或いは偶数
番目のソース信号線を選択する期間を各ゲート信号線選択期間のある一定期間にまとめる
ことにより、階調電源線の電源電圧の極性が反転する周期を長くすることができ、回路動
作負担の低減を同時に図ることができる。
【００２９】
また、上記第２の駆動方法の構成でドット反転駆動を行なうには、以下のようにする。
あるフレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択
する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択
する期間はマイナス極性出力用電圧を階調電源線に供給する。同フレーム期間の偶数番目
のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力
用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はプラス極性出力
用電圧を階調電源線に供給する。さらに次フレーム期間の奇数番目のゲート信号線選択期
間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に
供給し、偶数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に
供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号
線を選択する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号
線を選択する期間はマイナス極性出力用電圧を階調電源線に供給する。以上のように階調
電源線の電源電圧の極性を反転させることでドット反転駆動が可能となる。
【００３０】
特に、前記の駆動方法においても、奇数番目のソース信号線を選択する期間と偶数番目
のソース信号線を選択する期間を各ゲート信号線選択期間の前半と後半とに分離すること
で、階調電源線の電源電圧の極性が反転する周期を長くすることができ、回路動作負担の
低減を同時に図ることができる。
【００３１】
本発明の第３の駆動方法は、第１の方法と同様に極性の異なる出力をＤ／Ａ変換回路か
ら得るために２系統の階調電源線がソース信号線駆動回路に供給される。ただし、各Ｄ／
Ａ変換回路に接続される複数のソース信号線は奇数番目あるいは偶数番目の一方でまとめ
る。そして、奇数番目のソース信号線に接続される各Ｄ／Ａ変換回路には第１系統の階調
電源線を接続し、偶数番目のソース信号線に接続される各Ｄ／Ａ変換回路には第２系統の
階調電源線を接続し、さらに全ての階調電源線の電源電圧の極性反転を周期的におこなう
ことにより、ソースライン反転駆動やドット反転駆動を行なうことを特徴とする。
【００３２】
上記第３の駆動方法の構成でソースライン反転駆動を行なうには、以下のようにする。
あるフレーム期間中、第１系統の階調電源線にはプラス極性出力用電圧を供給し、第２系
統の階調電源線にはマイナス極性出力用電圧を供給する。次フレーム期間中、第１系統の
階調電源線にはマイナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性
出力用電圧を供給する。以上のように階調電源線に電源電圧を付与させることでソースラ
イン反転駆動が可能となる。
【００３３】
また、上記第３の駆動方法の構成でドット反転駆動を行なうには、以下のようにする。
あるフレーム期間の奇数番目のゲート信号線選択期間中、第１系統の階調電源線にはプラ
ス極性出力用電圧を供給し、第２系統の階調電源線にはマイナス極性出力用電圧を供給す
る。同フレーム期間の偶数番目のゲート信号線選択期間中、第１系統の階調電源線にはマ
イナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性出力用電圧を供給
する。さらに次フレーム期間の奇数番目のゲート信号線選択期間中、第１系統の階調電源
線にはマイナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性出力用電
圧を供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、第１系統の階調電
源線にはプラス極性出力用電圧を供給し、第２系統の階調電源線にはマイナス極性出力用
電圧を供給する。以上のように階調電源線に電源電圧を付与させることでドット反転駆動
が可能となる。
【発明の効果】
【００３４】
本発明の駆動方法によると、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方
法において、ソースライン反転駆動やドット反転駆動を可能にすることができる。また、
実施形態３、４、６のように階調電源線の切り替え制御信号或いは階調電源線の電源電圧
の入力方法を工夫することで前記制御信号或いは階調電源線の電源電圧の極性を反転する
周期を長くし回路への負担を低減することができる。
【００３５】
特に，実施形態３、４、６で見られるように、一般的に高画質が期待されるドット反転
駆動における前記制御信号或いは階調電源線の電源電圧の極性を反転する周期が、ソース
ライン反転駆動におけるそれらと同等かそれ以上に長くできる利点は大きい。最も効果的
には、ドット反転駆動における前記制御信号或いは階調電源線の電源電圧の極性を反転す
る周期を、ゲートライン反転駆動方法と同じ周期まで長くすることができる。別の言い方
をすれば、通常のゲートライン反転駆動方法と同周期でドット反転駆動を可能にすること
ができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態１と実施形態３による駆動回路の概略図である。
【図２】図１の実施形態１による動作タイミングの一例である。
【図３】本発明の実施形態２と実施形態４による駆動回路の概略図である。
【図４】図３の実施形態２による動作タイミングの一例である。
【図５】図１の実施形態３による動作タイミングの一例である。
【図６】図３の実施形態４による動作タイミングの一例である。
【図７】本発明の実施形態５と実施形態６による駆動回路の概略図である。
【図８】図７の実施形態５による動作タイミングの一例である。
【図９】図７の実施形態６による動作タイミングの一例である。
【図１０】本発明の実施形態７による駆動回路の概略図である。
【図１１】図１０の実施形態７による動作タイミングの一例である。
【図１２】ソースライン反転駆動とドット反転駆動時の各画素の極性をあらわす図である。
【図１３】実施例１によるソース信号線駆動回路の概略図である。
【図１４】図１３における、フリップフロップ回路ＦＦ：（Ａ）、基本ラッチ回路ＬＡＴ：（Ｂ）、階調電源線とＤ／Ａ変換回路との接続切り替えをする接続切り替えスイッチＳＷ：（Ｃ）を示す図である。
【図１５】図１３における、Ｐ／Ｓ変換回路Ａ：（Ａ）、ソース線選択回路Ａ：（Ｂ）を示す図である。
【図１６】Ｄ／Ａ変換回路図である。
【図１７】実施例１による動作タイミングの一例である。
【図１８】実施例２によるソース信号線駆動回路の概略図である。
【図１９】実施例２による動作タイミングの一例である。
【図２０】実施例５によるソース信号線駆動回路の概略図である。
【図２１】実施例５による動作タイミングの一例である。
【図２２】実施例７によるソース信号線駆動回路の概略図である。
【図２３】図１８における、Ｐ／Ｓ変換回路Ｂ：（Ａ）、ソース線選択回路Ｂ：（Ｂ）、図２２における、Ｐ／Ｓ変換回路Ｃ：（Ｃ）、ソース線選択回路Ｃ：（Ｄ）を示す図である。
【図２４】実施例７による動作タイミングの一例である。
【図２５】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２６】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２７】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２８】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２９】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図３０】実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図３１】実施例１〜７による発光装置の作製例を示す図である。
【図３２】実施例１〜７による発光装置の作製例を示す図である。
【図３３】実施例１〜７による発光装置の作製例を示す図である。
【図３４】実施例１〜７による発光装置の作製例を示す図である。
【図３５】実施例１〜７による発光装置の作製例を示す図である。
【図３６】実施例１〜７による発光装置の作製例を示す図である。
【図３７】画像表示装置の一例を示す図である。
【図３８】画像表示装置の一例を示す図である。
【図３９】投影型液晶表示装置の構成を示す図である。
【図４０】アクティブマトリクス型液晶表示装置の概略図である。
【図４１】従来のデジタル方式のソース信号線駆動回路の概略図である。
【図４２】１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の概略図である。
【図４３】図４１に従って階調電源線をＤ／Ａ変換回路へ接続した場合で、かつ、１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の概略図である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施の形態について，図面を参照しながら説明する。
【００３８】
[実施形態１]
本実施形態では、極性の異なる出力をＤ／Ａ変換回路から得るために独立な２系統の階
調電源線がソース信号線駆動回路に供給され、接続切り替えスイッチによって各Ｄ／Ａ変
換回路と２系統の階調電源線との接続を切り替えることによりソースライン反転やドット
反転駆動を可能とするある一つの方法について説明する。
【００３９】
本実施形態では、１つのＤ／Ａ変換回路で偶数本のソース信号線を駆動する形態として
、4本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整数）
のデジタル映像信号入力に対応する場合を例にとって説明する。
【００４０】
図１には本実施形態の概略回路図が示されている。図１では、デジタル映像信号を順次
サンプリングするためのサンプリングパルスを発生させるシフトレジスタ部、前記サンプ
リングパルスによりデジタル映像信号をラッチするラッチ１回路部、そして、ラッチパル
スの入力により前記ラッチ１回路部に記憶されていたデジタル映像信号を一斉にラッチす
るラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッ
チ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ０[4k+2]〜Ｄｎ[4k+2]、
Ｄ０[4k+3]〜Ｄｎ[4k+3]、Ｄ０[4k+4]〜Ｄｎ[4k+4]（kは０以上の整数））を各ビットで
まとめシリアルデータに変換する。ここで、Ｄ０[4k+1]は第(4k+1)ソース信号線に対する
最下位（第１）ビット（ＬＳＢ）のデジタル映像信号を示し、Ｄｎ[4k+1]は同じく第(4k+
1)ソース信号線に対する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタル映像信号を
示す。以降、表記Ｄi[ｓ]は第ｓソース信号線に対する第（i＋１）ビットのデジタル映像
信号を示すものとする。
【００４１】
１００ａは２系統の階調電源線Ｖref１、Ｖref２とＤ／Ａ変換回路との接続切り替えを
行なう接続切り替えスイッチで、切り替え制御信号ＳＶｒによりどちらかに接続される。
ここで、２系統の階調電源線のうち、Ｖref１を接続されたＤ／Ａ変換回路はプラス極性
を、Ｖref２を接続されたＤ／Ａ変換回路はマイナス極性を出力するものとする。また、
便宜上本明細書において、接続切り替えスイッチ１００ａ、１００ｂ（図３に示す）は、
ＳＶｒがＨｉの時には下方の端子に接続し、Ｌｏの時には上方の端子に接続するものとす
る。なお、本発明はこの接続切り替えスイッチの回路構成に限定されるものではなく、同
様な動作を行なういかなる回路に対しても適用され得る。
【００４２】
ソース線選択回路は４つのスイッチｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１
がオンすると第（4k+1）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ
２がオンすると第（4k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓ
ｗ３がオンすると第（4k+3）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、
ｓｗ４がオンすると第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され
る。ＳＳ１〜ＳＳ４はそれぞれｓｗ１〜ｓｗ４のオン・オフを制御する選択信号である。
【００４３】
図１の信号動作タイミングを図２に示す。１ゲート信号線選択期間を４つに分割し、第
１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉ
レベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、
第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオンする動作を示す。なお、各Ｐ／Ｓ
変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲ
ート信号線選択期間を４分割し、その第１番目の期間には第（4k+1）ソース信号線のデー
タを出力し、第２番目の期間には第（4k+2）ソース信号線のデータを出力し、第３番目の
期間には第（4k+3）ソース信号線のデータを出力し、第４番目の期間には第（4k+4）ソー
ス信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御
する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号
線の書き込みに反映される。この様子を、図２のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５
に示した。ここで、Ｄi＿1は図１において左のＰ／Ｓ変換回路の第（i＋１）ビット目の
出力データであり、Ｄi＿５は図１において右のＰ／Ｓ変換回路の第（i＋１）ビット目の
出力データである。また、図２において、Ｄi[s,g]は第s列第g行の画素に対する第（i＋
１）番目のビットデータを示し、上記表記Ｄi[ｓ]にあらわにゲート信号線の情報を付加
したものである。（以降、表記Ｄi[s,g]は同じ意味とする）
【００４４】
つぎに、Ｄ／Ａ変換回路への階調電源線の切り替え制御信号ＳＶｒの入力方法によって
、ソースライン反転やドット反転駆動が可能であることを示す。
【００４５】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図２のＳＶｒ（ｓ
）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ａ）のようになる。
【００４６】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図２のＳＶｒ（ｄ）
、ＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム期
間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書き
込まれる極性は図１２ｂ）のようになる。
【００４７】
以上、本実施形態により、1つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合
であっても、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる
。なお、本実施形態では、1つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例
に挙げているが、本発明はこれに限定されるものではなく、２本、４本、・・・といった
偶数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００４８】
[実施形態２]
本実施形態では、実施形態１と同じく極性の異なる出力をＤ／Ａ変換回路から得るため
に２系統の階調電源線がソース信号線駆動回路に供給され、接続切り替えスイッチによっ
て各Ｄ／Ａ変換回路と２系統の階調電源線との接続を切り替える方法でソースライン反転
やドット反転駆動を可能とする別の一つの方法について説明する。
【００４９】
本実施形態では、１つのＤ／Ａ変換回路で奇数本のソース信号線を駆動する形態として
、３本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整数）
のデジタル映像信号入力に対応する場合を例にとって説明する。
【００５０】
図３には本実施形態の概略回路図が示されている。図３では、図１と同様、シフトレジ
スタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ
／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[3k+1]〜Ｄｎ[3k+1]、Ｄ
０[3k+2]〜Ｄｎ[3k+2]、Ｄ０[3k+3]〜Ｄｎ[3k+3]（kは０以上の整数））を各ビットでま
とめシリアルデータに変換する。
【００５１】
ここで、Ｄ／Ａ変換回路と階調電源線Ｖref１、Ｖref２との接続切り替えをおこなう接
続切り替えスイッチ１００ｂの、階調電源線との接続方法が異なることに注意を要する。
図３に示したように隣り合う二つの接続切り替えスイッチ１００ｂは、２系統の階調電源
線Ｖref１、Ｖref２との接続が逆になっている。同じ制御信号ＳＶｒで各接続切り替えス
イッチ１００ｂが制御されるので、隣り合うＤ／Ａ変換回路は同時刻では常に逆極性出力
用の階調電源線と接続される。これを反映して隣り合うＤ／Ａ変換回路の出力は、同時刻
では常に逆極性となる。したがって、実施形態１と異なり、１つのＤ／Ａ変換回路で３本
のソース信号線を駆動する場合でも、隣り合うソース信号線に極性の反転した電位を書き
込むことが可能となる。
【００５２】
なお、上述のように隣り合う接続切り替えスイッチ１００ｂの階調電源線との接続方法
を変更せずに、隣り合う接続切り替えスイッチの動作を逆にしても同じ結果を得ることが
できる。
【００５３】
ソース線選択回路は３つのスイッチｓｗ１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンす
ると第（3k+1）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ２がオン
すると第（3k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ３がオ
ンすると第（3k+3）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続される。ＳＳ１
〜ＳＳ３はそれぞれｓｗ１〜ｓｗ３のオン・オフを制御する選択信号である。
【００５４】
図３の信号動作タイミングを図４に示す。１ゲート信号線選択期間を３つに分割し、第
１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉ
レベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンする
動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ
１〜ＳＳ３）と同期させ、ゲート信号線選択期間を３分割し、その第１番目の期間には第
（3k+1）ソース信号線のデータを出力し、第２番目の期間には第（3k+2）ソース信号線の
データを出力し、第３番目の期間には第（3k+3）ソース信号線のデータを出力するように
Ｐ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。こうすることで、各ソース信
号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様
子を、図４のＤ０＿1〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ＿４に示した。ここで、Ｄi＿1は図３に
おいて左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿４は図３に
おいて右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。
【００５５】
つぎに、Ｄ／Ａ変換回路への階調電源線の切り替え制御信号ＳＶｒの入力方法によって
、ソースライン反転やドット反転駆動が可能であることを示す。
【００５６】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図４のＳＶｒ（ｓ
）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ａ）のようになる。
【００５７】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図４のＳＶｒ（ｄ）
、ＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム期
間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書き
込まれる極性は図１２ｂ）のようになる。
【００５８】
以上、本実施形態により、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合
であっても、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる
。なお、本実施形態では、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合を
例に挙げているが、本発明はこれに限定されるものではなく、３本、５本、・・・といっ
た奇数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００５９】
[実施形態３]
本実施形態では、回路構成は実施形態１と同じであるが、信号の入力方法を変えること
で、階調電源線の接続切り替えスイッチを制御する制御信号の周期を長くする方法を示す
。
【００６０】
この時の図１に対する動作タイミングを図５に示す。実施形態１と同じように１ゲート
信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオン
し、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオ
ンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号
（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号線選択期間を４分割し、その第１番目の期間
には第(4k+1)ソース信号線のデータを出力し、第２番目の期間には第(4k+3)ソース信号線
のデータを出力し、第３番目の期間には第(4k+2)ソース信号線のデータを出力し、第４番
目の期間には第(4k+4)ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力され
る選択信号ＳＳにより制御する。こうすることで、各ソース信号線に対応したデジタル映
像信号が適切なソース信号線の書き込みに反映される。この様子を、図５のＤ０＿1〜Ｄ
ｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図１において左のＰ／Ｓ変換回
路の第（i＋１）ビット目の出力データであり、Ｄi＿５は図１において右のＰ／Ｓ変換回
路の第（i＋１）ビット目の出力データである。
【００６１】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図５のＳＶｒ（ｓ
）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ａ）のようになる。図５のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図
２のそれらより周期が長くなっていることが分かる。
【００６２】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図５のＳＶｒ（ｄ）
、ＳＶｒ（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ｂ）のようになる。図５のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図２
のそれらより周期が長いことが分かる。また、図５のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に比
べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の周期が一番長いことが分かる。
【００６３】
以上、本実施形態により、1つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合
であっても、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源
線を選択する制御信号の周期を長くすることが可能となる。なお、本実施形態では、1つ
のＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこ
れに限定されるものではなく、４本以上の偶数本のソース信号線を1つのＤ／Ａ変換回路
で駆動する場合にも適用され得る。なお、２本のソース信号線を１つのＤ／Ａ変換回路で
駆動する場合、本実施形態は実施形態１と同等になる。
【００６４】
[実施形態４]
本実施形態では、回路構成は実施形態２と同じであるが、信号の入力方法を変えること
で、階調電源線の接続切り替えスイッチを制御する制御信号の周期を同等かそれ以上に長
くする方法を示す。
【００６５】
この時の図３に対する動作タイミングを図６に示す。実施形態２と同じように１ゲート
信号線選択期間を３つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオン
し、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデー
タの出力は、上記の選択信号（ＳＳ１〜ＳＳ３）と同期させ、ゲート信号線選択期間を３
分割し、その第１番目の期間には第(3k+1)ソース信号線のデータを出力し、第２番目の期
間には第(3k+3)ソース信号線のデータを出力し、第３番目の期間には第(3k+2)ソース信号
線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。
こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書
き込みに反映される。この様子を、図６のＤ０＿1〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ＿４に示し
た。ここで、Ｄi＿1は図３において左のＰ／Ｓ変換回路の第（i＋１）
ビット目の出力データであり、Ｄi＿４は図３において右のＰ／Ｓ変換回路の第（i＋１）
ビット目の出力データである。
【００６６】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図６のＳＶｒ（ｓ
）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ａ）のようになる。図６のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図
４のそれらと同じ周期になっていることが分かる。
【００６７】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図６のＳＶｒ（ｄ）
、ＳＶｒ（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム
期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書
き込まれる極性は図１２ｂ）のようになる。図６のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図４
のそれらより周期が長いことが分かる。また、図６のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に比
べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の周期が一番長いことが分かる。
【００６８】
以上、本実施形態により、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合
であっても、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源
線を選択する制御信号の周期を実施形態２と同等かそれ以上に長くすることが可能となる
。なお、本実施形態では、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合を
例に挙げているが、本発明はこれに限定されるものではなく、３本以上の奇数本のソース
信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。なお、5本以上のソース
信号線を１つのＤ／Ａ変換回路で駆動する場合であれば本実施形態により、ソースライン
反転駆動における階調電源線を選択する制御信号の周期を実施形態２よりも長くすること
ができる。
【００６９】
[実施形態５]
本実施形態では、実施形態１とは異なり１系統の階調電源線がＤ／Ａ変換回路に供給さ
れ、その階調電源線の電源電圧の極性を反転させることによりソースライン反転やドット
反転駆動を可能とするある一つの方法について説明する。
【００７０】
本実施形態では、１つのＤ／Ａ変換回路で4本のソース信号線を駆動し（ｎ＋１）ビッ
ト（ｎは０以上の整数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００７１】
図７には本実施形態の概略回路図が示されている。図７では、図１と同様、シフトレジ
スタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ
／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ
０[4k+2]〜Ｄｎ[4k+2]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、Ｄ０[4k+4]〜Ｄｎ[4k+4]（kは０以上
の整数））を各ビットでまとめシリアルデータに変換する。
【００７２】
ソース線選択回路は４つのスイッチｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１
がオンすると第（4k+1）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ２
がオンすると第（4k+2）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ３
がオンすると第（4k+3）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ４
がオンすると第（4k+4）番目のソース信号線がＤ／Ａ変換回路の出力と接続される。ＳＳ
１〜ＳＳ４はそれぞれｓｗ１〜ｓｗ４のオン・オフを制御する選択信号である。
【００７３】
図７の信号動作タイミングを図８に示す。１ゲート信号線選択期間を４つに分割し、第
１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉ
レベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、
第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオンする動作を示す。なお、各Ｐ／Ｓ
変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲ
ート信号線選択期間を４分割し、その第１番目の期間には第（4k+1）ソース信号線のデー
タを出力し、第２番目の期間には第（4k+2）ソース信号線のデータを出力し、第３番目の
期間には第（4k+3）ソース信号線のデータを出力し、第４番目の期間には第（4k+4）ソー
ス信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号により制御する
。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の
書き込みに反映される。この様子を、図８のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示
した。ここで、Ｄi＿1は図７において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力
データであり、Ｄi＿５は図７において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力
データである。
【００７４】
つぎに、Ｄ／Ａ変換回路へ接続される階調電源線Ｖrefの電源電圧の入力方法によって
、ソースライン反転やドット反転駆動が可能であることを示す。
【００７５】
ソースライン反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図８
のＶref（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス極性出力用電圧を階調電源
線に供給することを示し、（−）はマイナス極性出力用電圧を階調電源線に供給すること
を示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力時の次フレーム期間での階調電源線Ｖre
fの電源電圧の入力方法を示し、Ｖref（ｓ）
とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。
【００７６】
また、ドット反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図８
のＶref（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄｂ）はＶref（ｄ）入力時の
次フレーム期間での階調電源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）とは反転
関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。
【００７７】
以上、本実施形態により、1つのＤ／Ａ変換回路で複数のソース信号線を駆動する場合
に、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、
本実施形態では、1つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げて
いるが、本発明はこれに限定されるものではなく、２本、４本、・・・といった偶数本の
ソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００７８】
[実施形態６]
本実施形態では、回路構成は実施形態５と同じであるが、階調電源線の電源電圧の入力
方法を変えることで、階調電源線の電源電圧の極性が反転する周期を長くする方法を示す
。
【００７９】
この時の図７に対する動作タイミングを図９に示す。実施形態５と同じように１ゲート
信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオン
し、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオ
ンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号
（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号線選択期間を４分割し、その第１番目の期間
には第（4k+1）ソース信号線のデータを出力し、第２番目の期間には第（4k+3）ソース信
号線のデータを出力し、第３番目の期間には第（4k+2）ソース信号線のデータを出力し、
第４番目の期間には第（4k+4）ソース信号線のデータを出力するようにＰ／Ｓ変換回路に
入力される選択信号により制御する。こうすることで、各ソース信号線に対応したデジタ
ル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図９のＤ０＿1
〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図７において左のＰ／Ｓ変
換回路の第（i＋１）ビット目の出力データであり、Ｄi＿５は図７において右のＰ／Ｓ変
換回路の第（i＋１）ビット目の出力データである。
【００８０】
つぎに、Ｄ／Ａ変換回路への階調電源線Ｖrefの電源電圧の入力方法によって、ソース
ライン反転やドット反転駆動が可能であり、その電源電圧の極性が反転する周期を実施形
態５より長くできることを示す。
【００８１】
ソースライン反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図９
のＶref（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス極性出力用電圧を階調電源
線に供給することを示し、（−）はマイナス極性出力用電圧を階調電源線に供給すること
を示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力時の次フレーム期間での階調電源線Ｖre
fの電源電圧の入力方法を示し、Ｖref（ｓ）
とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。
図９のＶref（ｓ）、Ｖref（ｓｂ）は、図８のそれらより極性を反転する周期が長くなっ
ていることが分かる。
【００８２】
また、ドット反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図９
のＶref（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄｂ）はＶref（ｄ）入力時の
次フレーム期間での階調電源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）とは反転
関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。図９のＶ
ref（ｄ）、Ｖref（ｄｂ）は図８のそれらより電源電圧の極性の反転する周期が長いこと
が分かる。また、図８のＶref（ｓ）、Ｖref（ｓｂ）に比べてもＶref（ｄ）、Ｖref（ｄ
ｂ）の周期が一番長いことが分かる。
【００８３】
以上、本実施形態により、1つのＤ／Ａ変換回路で複数のソース信号線を駆動する場合
に、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源線の電源
電圧の極性が反転する周期を長くすることが可能となる。なお、本実施形態では、1つの
Ｄ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこれ
に限定されるものではなく、４本以上の偶数本のソース信号線を1つのＤ／Ａ変換回路で
駆動する場合にも適用され得る。なお、２本のソース信号線を１つのＤ／Ａ変換回路で駆
動する場合、本実施形態は実施形態５と同等になる。
【００８４】
[実施形態７]
本実施形態では、実施形態１と同様に極性の異なる出力をＤ／Ａ変換回路から得るため
に独立な２系統の階調電源線がソース信号線駆動回路に供給されるが、各Ｄ／Ａ変換回路
が駆動するソース信号線を奇数番目か或いは偶数番目かを区別し、奇数番目のソース信号
線を駆動する各Ｄ／Ａ変換回路には第１系統の階調電源線を接続し、偶数番目のソース信
号線を駆動する各Ｄ／Ａ変換回路には第２系統の階調電源線を接続し、さらに階調電源線
の極性を変えることによりソースライン反転やドット反転駆動を可能とするある一つの方
法について説明する。
【００８５】
本実施形態では、１つのＤ／Ａ変換回路で２本のソース信号線を駆動し（ｎ＋１）ビッ
ト（ｎは０以上の整数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００８６】
図１０には本実施形態の概略回路図が示されている。図１０では、図１と同様、シフト
レジスタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路
（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]
、Ｄ０[4k+3]〜Ｄｎ[4k+3]、或いはＤ０[4k＋2]〜Ｄｎ[4k＋2]、Ｄ０[4k＋4]〜Ｄｎ[4k＋
4]（kは０以上の整数））を各ビットでまとめシリアルデータに変換する。
【００８７】
ここで、各パラレル／シリアル変換回路に入力されるデジタル映像信号は、奇数番目の
ソース信号線、或いは偶数番目のソース信号線のどちらか一方である。
これを反映して、各Ｄ／Ａ変換回路に入力されるデジタル映像信号も奇数番目のソース信
号線、或いは偶数番目のソース信号線のどちらか一方である。
【００８８】
奇数番目のソース信号線のデジタル映像信号が入力される各Ｄ／Ａ変換回路には、第１
系統の階調電源線Ｖref１が接続され、偶数番目のソース信号線のデジタル映像信号が入
力される各Ｄ／Ａ変換回路には第２系統の階調電源線Ｖref２が接続される。
【００８９】
ソース線選択回路は２つのスイッチｓｗ１、ｓｗ２から成り、ｓｗ１がオンすると第（
4k+1）番目と第（4k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ
２がオンすると第（4k+3）番目と第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の出
力と接続される。ＳＳ１〜ＳＳ２はそれぞれｓｗ１〜ｓｗ２のオン・オフを制御する選択
信号である。
【００９０】
図１０の信号動作タイミングを図１１に示す。１ゲート信号線選択期間を２つに分割し
、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２を
Ｈｉレベルにしｓｗ２をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータ
の出力は、上記の選択信号（ＳＳ１〜ＳＳ２）と同期させ、ゲート信号線選択期間を２分
割し、その第１番目の期間には第(4k+1)ソース信号線或いは第(4k+2)ソース信号線のデー
タを出力し、第２番目の期間には第(4k+3)ソース信号線或いは第(4k+4)ソース信号線のデ
ータを出力するようにＰ／Ｓ変換回路に入力される選択信号により制御する。こうするこ
とで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反
映される。この様子を、図１１のＤ０＿1〜Ｄｎ＿1、Ｄ０＿２〜Ｄｎ＿２に示した。ここ
で、Ｄi＿1は図１０において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データで
あり、Ｄi＿２は図１０において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データ
である。
【００９１】
ソースライン反転駆動を行なう場合の、第１系統の階調電源線Ｖref1および第２系統
の階調電源線Ｖref2の電源電圧の入力方法を図１１のＶref1（ｓ）、Ｖref2（ｓ）および
Ｖref1（ｓｂ）、Ｖref2（ｓｂ）に示す。図中（＋）はプラス極性出力用電圧を該当階調
電源線に供給することを示し、（−）はマイナス極性出力用電圧を該当階調電源線に供給
することを示す。また、Ｖref1（ｓｂ）はＶref1（ｓ）入力時の次フレーム期間での第１
系統の階調電源線Ｖref1の電源電圧の入力方法を示し、Ｖref1（ｓ）とは反転関係にある
。同様に、Ｖref2（ｓｂ）
はＶref2（ｓ）入力時の次フレーム期間での第２系統の階調電源線Ｖref2の電源電圧の入
力方法を示し、Ｖref2（ｓ）とは反転関係にある。この結果、各画素に書き込まれる極性
は図１２ａ）のようになる。
【００９２】
また、ドット反転駆動を行なう場合の、第１系統の階調電源線Ｖref1および第２系統の
階調電源線Ｖref2の電源電圧の入力方法を図１１のＶref1（ｄ）、Ｖref2（ｄ）およびＶ
ref1（ｄｂ）、Ｖref2（ｄｂ）に示す。また、Ｖref1（ｄｂ）
はＶref1（ｄ）入力時の次フレーム期間での第１系統の階調電源線Ｖref1の電源電圧の入
力方法を示し、Ｖref1（ｄ）とは反転関係にある。同様に、Ｖref2（ｄｂ）はＶref2（ｄ
）入力時の次フレーム期間での第２系統の階調電源線Ｖref2の電源電圧の入力方法を示し
、Ｖref2（ｄ）とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）
のようになる。
【００９３】
以上、本実施形態により、1つのＤ／Ａ変換回路で２本のソース信号線を駆動する場合
に、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、
本実施形態では、1つのＤ／Ａ変換回路で２本のソース信号線を駆動する場合を例に挙げ
ているが、本発明はこれに限定されるものではなく、任意の本数のソース信号線を1つの
Ｄ／Ａ変換回路で駆動する場合にも適用され得る。
【００９４】
以上、全ての実施形態では、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）
を用いていたが、本発明はこの有無に限定されない。すなわち、本発明はＤ／Ａ変換回路
に１水平書き込み期間、複数のソース信号線のデジタル映像信号をシリアル入力するいか
なる方法に対しても適用され得る。
【００９５】
ここで、本発明の実施例について、図面を参照しながら説明する。ただし、本発明は、
以下の実施例に限定されるわけではない。
【実施例１】
【００９６】
本実施例では、実施形態１の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとって説明する。
【００９７】
アクティブマトリクス型液晶表示装置は図４０に示したように、ソース信号線駆動回路
１０１と、ゲート信号線駆動回路１０２と、マトリクス状に配置された画素アレイ部１０
３から構成されている。
【００９８】
実施形態１に対応するソース信号線駆動回路の回路構成例を図１３に示す。また、説明
の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で4本のソース
信号線を駆動する場合について説明する。
【００９９】
図１３を参照する。シフトレジスタ部は、フリップフロップ回路ＦＦ、ＮＡＮＤ回路、
およびインバータを有し、クロック信号ＣＬＫ、前記クロック信号ＣＬＫの反転クロック
信号ＣＬＫｂおよびスタートパルスＳＰが入力される。図１４（Ａ）に示すように、フリ
ップフロップ回路ＦＦはクロックドインバータ、インバータで構成されている。
【０１００】
スタートパルスＳＰが入力されると、クロック信号ＣＬＫ、ＣＬＫｂに同期してサンプ
リングパルスが順次シフトしていく。
【０１０１】
記憶回路であるラッチ１部とラッチ２部は、基本ラッチ回路ＬＡＴから構成されている
。基本ラッチ回路を図１４（Ｂ）に示す。基本ラッチ回路ＬＡＴはクロックドインバータ
とインバータで構成されている。ラッチ１部へは３ビットのデジタル映像信号（Ｄ０、Ｄ
１、Ｄ２）が入力され、シフトレジスタ部からのサンプリングパルスによって、デジタル
映像信号をラッチする。ラッチ２部は、水平帰線期間に入力されるラッチパルスＬＰによ
って、ラッチ１部に保持されていたデジタル映像信号を一斉にラッチすると同時に下流の
回路に情報を伝達する。この時、ラッチ２部には１水平書き込み期間データが保持される
。
【０１０２】
なお、図１４（Ａ）および（Ｂ）において、各クロックドインバータのＰチャネル型ク
ロック入力端子の接続が省略されているが、実際はＮチャネル型クロック入力端子に入力
されているクロック信号の反転信号が入力される。また、本実施例ではフリップフロップ
回路ＦＦと基本ラッチ回路ＬＡＴは同じ回路構成をしているが、異なる回路構成であって
もよい。
【０１０３】
パラレル／シリアル変換回路（図１３ではＰ／Ｓ変換回路Ａとした）へは、３ビットデ
ータ×４（４本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、
選択信号ＳＳ１〜ＳＳ４が外部から入力される。図１５（Ａ）
に示すように、Ｐ／Ｓ変換回路ＡはＮＡＮＤ回路から構成されている。
【０１０４】
図１７に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａに注
目した信号動作タイミングを示す。１ゲート信号線選択期間を４つに分割し、第１番目の
期間にＳＳ１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変
換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレベルにし、第２ソース信号線ＳＬ
２のデジタル映像信号をＤ／Ａ変換回路に出力する。第３番目の期間は、ＳＳ３をＨｉレ
ベルにし、第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変換回路に出力する。最
後の第４期間は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ４のデジタル映像信号
をＤ／Ａ変換回路に出力する。この様子を、図１７のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示し
た。ここで、Ｄi＿1は、今注目している第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関
わるＰ／Ｓ変換回路Ａの第（i＋１）ビット目の出力データである。また、前述したよう
にＤi[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１０５】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わ
るＰ／Ｓ変換回路Ａでも並行に行われる。
【０１０６】
Ｄ／Ａ変換回路の回路構成例を図１６に示す。図１６は抵抗ストリング型のＤ／Ａ変換
回路であり、ある電圧範囲の出力を得るためには２本の階調電源線を供給する必要がある
。図１６では、これらをＶref＿Ｌ、Ｖref＿Ｈと示した。これらの階調電源電圧を抵抗で
分割し、３ビットの入力デジタル映像信号に対応した電圧値を出力する。
【０１０７】
実施形態１に従い、独立な２系統の階調電源線をソース信号線駆動回路に供給するので
全部で４本の階調電源線が必要となる。図１３では、これらを第１系統についてはＶref
１＿Ｌ、Ｖref１＿Ｈ、第２系統についてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
【０１０８】
上記の２系統の階調電源線とＤ／Ａ変換回路との接続切り替えをする接続切り替えスイ
ッチＳＷの回路構成例を図１４（Ｃ）に示す。図１３の接続例であれば、制御信号ＳＶｒ
がＨｉの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続し
、ＳＶｒがＬｏの時は第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路
と接続する。
【０１０９】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ａを経由して適切なソース信号線に接続さ
れる。ソース線選択回路Ａの回路構成例を図１５（Ｂ）に示す。ソース線選択回路Ａは４
つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそ
れらの反転信号が入力される。図１７の信号動作タイミングに従えば、１ゲート信号線選
択期間を４つに分割した、第１番目の期間にはスイッチｓｗ１をオンし第１ソース信号線
ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目の期間にはスイッチｓｗ２をオンし
第２ソース信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。次の、第３番目の期間には
スイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。最
後の第４番目の期間にスイッチｓｗ４をオンし第４ソース信号線ＳＬ４へＤ／Ａ変換回路
の出力を書きこむ。
【０１１０】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きによ
り順次各画素に書き込まれることになる。
【０１１１】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１７のＳＶｒ（ｓ
）とＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ（ｓ）
入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号でもある。
【０１１２】
あるフレーム期間中においては、１ゲート信号線選択期間を４つに分割した、第１番目
と第３番目の期間は制御信号ＳＶｒをＨｉにし第１系統の階調電源線とＤ／Ａ変換回路と
を接続し、第２番目と４番目の期間は制御信号ＳＶｒをＬｏにし第２系統の階調電源線と
Ｄ／Ａ変換回路とを接続する。（図１７のＳＶｒ（ｓ））
【０１１３】
次のフレーム期間中においては、１ゲート信号線選択期間を４つに分割した、第１番目
と第３番目の期間は制御信号ＳＶｒをＬｏにし第２系統の階調電源線とＤ／Ａ変換回路と
を接続し、第２番目と４番目の期間は制御信号ＳＶｒをＨｉにし第１系統の階調電源線と
Ｄ／Ａ変換回路とを接続する。（図１７のＳＶｒ（ｓｂ））
【０１１４】
本実施例では、第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈの電圧値をそれぞれ＋
１Ｖ、＋５Ｖとし、第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿Ｈの電圧値をそれぞれ
−１Ｖ、−５Ｖとする。これは、Ｄ／Ａ変換回路が第１系統の階調電源線と接続すればプ
ラス極性の出力をし、第２系統の階調電源線と接続すればマイナス極性の出力をすること
を意味する。
【０１１５】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１１６】
また、ドット反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１７のＳＶｒ（ｄ
）とＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ（ｄ）
入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号でもある。
また、あるゲート信号線選択期間の制御信号ＳＶｒは、直前のゲート信号線選択期間の制
御信号を反転したものである。
【０１１７】
このようにして、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１１８】
なお、本実施例においてＰ／Ｓ変換回路Ａとソース線選択回路Ａに入力される選択信号
ＳＳ１〜ＳＳ４は同一であったが、それぞれ別系統としてもよい。
【０１１９】
また、本実施例においてソース信号線駆動回路に供給される回路駆動電源は１系統を仮
定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【実施例２】
【０１２０】
本実施例では、実施形態２の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとって説明する。また、以下では実施例１と同様にソース信号線駆動回路に焦点
を当て説明する。
【０１２１】
実施形態２に対応するソース信号線駆動回路の回路構成例を図１８に示す。また、説明
の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で３本のソース
信号線を駆動する場合について説明する。
【０１２２】
図１８を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１と同じであ
る。
【０１２３】
パラレル／シリアル変換回路（図１８ではＰ／Ｓ変換回路Ｂとした）へは、３ビットデ
ータ×３（３本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、
選択信号ＳＳ１〜ＳＳ３が外部から入力される。図２３（Ａ）
に示すように、Ｐ／Ｓ変換回路ＢはＮＡＮＤ回路から構成されている。
【０１２４】
図１９に、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂに注
目した信号動作タイミングを示す。１ゲート信号線選択期間を３つに分割し、第１番目の
期間にＳＳ１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変
換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレベルにし、第２ソース信号線ＳＬ
２のデジタル映像信号をＤ／Ａ変換回路に出力する。最後の第３番目の期間は、ＳＳ３を
Ｈｉレベルにし、第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変換回路に出力す
る。この様子を、図１９のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示した。ここで、Ｄi＿1は、今
注目している第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂの第
（i＋１）ビット目の出力データである。また、前述したようにＤi[s,g]は第s列第g行の
画素に対する第（i＋１）番目のビットデータを示している。
【０１２５】
同様な動作は他のソース信号線（ＳＬ４〜ＳＬ６、ＳＬ７〜ＳＬ９、・・・）
に関わるＰ／Ｓ変換回路Ｂでも並行に行われる。
【０１２６】
Ｄ／Ａ変換回路は実施例１と同じ図１６で示すものとする。
【０１２７】
実施形態２においても、独立な２系統の階調電源線をソース信号線駆動回路に供給する
ので全部で４本の階調電源線が必要となる。図１８でも、これらを第１系統についてはＶ
ref１＿Ｌ、Ｖref１＿Ｈ、第２系統についてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
【０１２８】
上記の２系統の階調電源線とＤ／Ａ変換回路との接続切り替えをおこなう接続切り替え
スイッチＳＷの回路構成も実施例１と同じであり、図１４（Ｃ）に示される。ただし、階
調電源線との接続方法が異なる。すなわち、隣り合う接続切り替えスイッチＳＷは、第１
系統と第２系統の階調電源線との接続が交互に入れ替わっている。図１８の接続例であれ
ば、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わる接続切り替えスイッチＳＷは、
制御信号ＳＶｒがＨｉの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変
換回路と接続し、制御信号ＳＶｒがＬｏの時は第２系統の階調電源線Ｖref２＿Ｌ、Ｖref
２＿ＨをＤ／Ａ変換回路と接続する。一方、隣の第４〜第６ソース信号線（ＳＬ４〜ＳＬ
６）に関わる接続切り替えスイッチＳＷは、制御信号ＳＶｒがＨｉの時は第２系統の階調
電源線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続し、制御信号ＳＶｒがＬｏの時
は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続する。
【０１２９】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ｂを経由して適切なソース信号線に接続さ
れる。ソース線選択回路Ｂの回路構成例を図２３（Ｂ）に示す。ソース線選択回路Ｂは３
つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ３とそ
れらの反転信号が入力される。図１９の信号動作タイミングに従えば、１ゲート信号線選
択期間を３つに分割した、第１番目の期間にはスイッチｓｗ１をオンし第１ソース信号線
ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目の期間にはスイッチｓｗ２をオンし
第２ソース信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後の、第３番目の期間に
はスイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。
【０１３０】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きによ
り順次各画素に書き込まれることになる。
【０１３１】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１９のＳＶｒ（ｓ
）とＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ（ｓ）
入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号でもある。
【０１３２】
あるフレーム期間中において、１ゲート信号線選択期間を３つに分割した、第１番目と
第３番目の期間は制御信号ＳＶｒをＨｉにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３
）、第７〜第９ソース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳ
Ｗは、第１系統の階調電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信
号線（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に
関わる接続切り替えスイッチＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路と
を接続する。逆に、１ゲート信号線選択期間を３つに分割した、第２番目の期間は制御信
号ＳＶｒをＬｏにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信
号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳＷは、第２系統の階調電
源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ６）
、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に関わる接続切り替えスイ
ッチＳＷは、第１系統の階調電源線と該当するＤ／Ａ変換回路とを接続する。（図１９の
ＳＶｒ（ｓ））
【０１３３】
次のフレーム期間中においては、１ゲート信号線選択期間を３つに分割した、第１番目
と第３番目の期間は制御信号ＳＶｒをＬｏにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ
３）、第７〜第９ソース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチ
ＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース
信号線（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・
に関わる接続切り替えスイッチＳＷは、第１系統の階調電源線と該当するＤ／Ａ変換回路
とを接続する。逆に、１ゲート信号線選択期間を３つに分割した、第２番目の期間は制御
信号ＳＶｒをＨｉにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース
信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳＷは、第１系統の階調
電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ６
）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に関わる接続切り替えス
イッチＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路とを接続する。（図１９
のＳＶｒ（ｓｂ））
【０１３４】
本実施例では、実施例１と同様に第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈの電
圧値をそれぞれ＋１Ｖ、＋５Ｖとし、第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿Ｈの
電圧値をそれぞれ−１Ｖ、−５Ｖとする。これにより、Ｄ／Ａ変換回路が第１系統の階調
電源線と接続すればプラス極性の出力をし、第２系統の階調電源線と接続すればマイナス
極性の出力をすることになる。
【０１３５】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１３６】
また、ドット反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１９のＳＶｒ（ｄ
）とＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ（ｄ）
入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号でもある。
また、あるゲート信号線選択期間の制御信号は、直前のゲート信号線選択期間の制御信号
を反転したものである。
【０１３７】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１３８】
なお、本実施例においてもＰ／Ｓ変換回路Ｂとソース線選択回路Ｂに入力される選択信
号ＳＳ１〜ＳＳ３は同一であったが、それぞれ別系統としてもよい。
【０１３９】
また、本実施例においてもソース信号線駆動回路に供給される回路駆動電源は１系統を
仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【実施例３】
【０１４０】
本実施例では、実施形態３の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとり簡単に説明する。
【０１４１】
実施形態３に対応するソース信号線駆動回路の回路構成例は実施例１と同じであり図１
３で示される。実施例１と異なるのは、選択信号ＳＳ１〜ＳＳ４と制御信号ＳＶｒの入力
方法である。図５で示したような選択信号ＳＳ１〜ＳＳ４を入力し、制御信号ＳＶｒは、
ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）
、ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）で示
されるように入力すればよい。
【実施例４】
【０１４２】
本実施例では、実施形態４の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとり簡単に説明する。
【０１４３】
実施形態４に対応するソース信号線駆動回路の回路構成例は実施例２と同じであり図１
８で示される。実施例２と異なるのは、選択信号ＳＳ１〜ＳＳ３と制御信号ＳＶｒの入力
方法である。図６で示したような選択信号ＳＳ１〜ＳＳ３を入力し、制御信号ＳＶｒは、
ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）
、ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）で示
されるように入力すればよい。
【実施例５】
【０１４４】
本実施例では、実施形態６の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとって説明する。また、以下においても実施例１〜４と同様にソース信号線駆動
回路に焦点を当て説明する。
【０１４５】
実施形態６に対応するソース信号線駆動回路の回路構成例を図２０に示す。また、説明
の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で4本のソース
信号線を駆動する場合について説明する。
【０１４６】
図２０を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１〜４と同じ
である。
【０１４７】
パラレル／シリアル変換回路Ａ（Ｐ／Ｓ変換回路Ａ）へは、３ビットデータ×４（４本
のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、選択信号ＳＳ１
〜ＳＳ４が外部から入力される。図１５（Ａ）に示すように、Ｐ／Ｓ変換回路はＮＡＮＤ
回路から構成されている。これは、実施例１で用いたものと同じ回路である。
【０１４８】
図２１に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）を駆動する部分に注目して信号
動作タイミングを示す。１ゲート信号線選択期間を４つに分割し、第１番目の期間にＳＳ
１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変換回路に出
力する。第２番目の期間は、ＳＳ３をＨｉレベルにし、第３ソース信号線ＳＬ３のデジタ
ル映像信号をＤ／Ａ変換回路に出力する。第３番目の期間は、ＳＳ２をＨｉレベルにし、
第２ソース信号線ＳＬ２のデジタル映像信号をＤ／Ａ変換回路に出力する。最後の第４番
目の期間は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ４のデジタル映像信号をＤ
／Ａ変換回路に出力する。この様子を、図２１のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示した。
ここで、Ｄi＿1は、今注目している第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関わる
Ｐ／Ｓ変換回路Ａの第（i＋１）ビット目の出力データである。また、前述したようにＤi
[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１４９】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わ
るＰ／Ｓ変換回路Ａでも並行に行われる。
【０１５０】
Ｄ／Ａ変換回路は図１６で示した実施例１〜４と同じものとする。Ｄ／Ａ変換回路へは
、１系統の階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本と、Ｐ／Ｓ変換回路Ａから３ビットの
デジタル映像信号が入力される。
【０１５１】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ａを経由して適切なソース信号線に接続さ
れる。ソース線選択回路Ａの回路構成例を図１５（Ｂ）に示す。これも実施例１で用いた
ものと同じ回路ある。ソース線選択回路Ａは４つのトランスファゲート（スイッチ）から
なり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそれらの反転信号が入力される。図２１の信
号動作タイミングに従えば、１ゲート信号線選択期間を４つに分割した、第１番目の期間
にはスイッチｓｗ１をオンし第１ソース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ
。第２番目の期間にはスイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路
の出力を書きこむ。次の、第３番目の期間にはスイッチｓｗ２をオンし第２ソース信号線
ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後の第４番目の期間にスイッチｓｗ４をオ
ンし第４ソース信号線ＳＬ４へＤ／Ａ変換回路の出力を書きこむ。
【０１５２】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きによ
り順次各画素に書き込まれることになる。
【０１５３】
ソースライン反転駆動を行なう場合の、階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電源
電圧の入力例を図２１（Ａ）と（Ｂ）に示す。ここで図２１（Ｂ）は、図２１（Ａ）で示
す階調電源線入力時の次フレーム期間での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を
示し、図２１（Ａ）とは反転関係にある。
【０１５４】
なお、本実施例では、階調電源線の電圧値として、Ｖref＿Ｌは−１、＋１Ｖをとり、
Ｖref＿Ｈは−５、＋５Ｖをとるものとした。階調電源線の電圧値の組み合わせが｛Ｖref
＿Ｌ＝−１Ｖ、Ｖref＿Ｈ＝−５Ｖ｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖの
マイナス極性であり、｛Ｖref＿Ｌ＝＋１Ｖ、Ｖref＿Ｈ＝＋５Ｖ｝の時は、Ｄ／Ａ変換回
路の出力は＋１Ｖ〜＋５Ｖのプラス極性をとることになる。実施例１〜４と異なり、階調
電源線の電源電圧の極性が１水平書き込み期間内で反転する。
【０１５５】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１５６】
また、ドット反転駆動を行なう場合の、階調電源線線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電
源電圧の入力例も図２１（Ｃ）と（Ｄ）に示す。図２１（Ｄ）は、図２１（Ｃ）で示す階
調電源線入力時の次フレーム期間での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を示し
、図２１（Ｃ）とは反転関係にある。
【０１５７】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１５８】
なお、本実施例においてもＰ／Ｓ変換回路Ａとソース線選択回路Ａに入力される選択信
号ＳＳ１〜ＳＳ４は同一であったが、それぞれ別系統としてもよい。
【０１５９】
また、本実施例においてソース信号線駆動回路に供給される回路駆動電源は１系統を仮
定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【実施例６】
【０１６０】
本実施例では、実施形態５の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとり簡単に説明する。
【０１６１】
実施形態５に対応するソース信号線駆動回路の回路構成例は実施例５と同じであり図２
０で示される。実施例５と異なるのは、選択信号ＳＳ１〜ＳＳ４と階調電源線Ｖref＿Ｌ
、Ｖref＿Ｈの電源電圧の入力方法である。図８で示したような選択信号ＳＳ１〜ＳＳ４
を入力し、階調電源線Ｖref＿Ｌ、Ｖref＿Ｈは、ソースライン反転駆動をおこなう場合は
Ｖref（ｓ）、Ｖref（ｓｂ）、ドット反転駆動をおこなう場合はＶref（ｄ）、Ｖref（ｄ
ｂ）で示される極性になるように入力すればよい。
【０１６２】
この場合、階調電源線の電源電圧の極性を反転する周期が実施例５で示されるものより
短くなる。
【実施例７】
【０１６３】
本実施例では、実施形態７の具体的な実施例としてアクティブマトリクス型液晶表示装
置を例にとって説明する。また、以下においても実施例１〜６と同様にソース信号線駆動
回路に焦点を当て説明する。
【０１６４】
実施形態７に対応するソース信号線駆動回路の回路構成例を図２２に示す。また、説明
の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で２本のソース
信号線を駆動する場合について説明する。
【０１６５】
図２２を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１〜６と同じ
である。
【０１６６】
パラレル／シリアル変換回路（図２２ではＰ／Ｓ変換回路Ｃとした）へは、３ビットデ
ータ×２（２本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、
選択信号ＳＳ１、ＳＳ２が外部から入力される。ここで、ラッチ２部から入力されるデジ
タル映像信号は第２、第３ソース信号線に関するデータ、第６、第７ソース信号線に関す
るデータ、一般に第（４ｋ＋２）、第（４ｋ＋３）ソース信号線に関するデータ（ｋは０
以上の整数）が入れ替わってＰ／Ｓ変換回路Ｃに入力される。これにより、各Ｐ／Ｓ変換
回路Ｃは、奇数番目のソース信号線、或いは偶数番目のソース信号線に関するデータ情報
のみを各Ｄ／Ａ変換回路に出力することになる。これを反映して、各Ｄ／Ａ変換回路は、
奇数番目、或いは偶数番目のどちらか一方のソース信号線を駆動する。そのため、図２２
で示されるように、ソース線選択回路の出力のうち、上述したＰ／Ｓ変換回路Ｃに入力す
る際にデータを入れ替えたものに関してもう一度入れ替えて、適切なソース信号線にデー
タを書き込めるようにする。
【０１６７】
なお、Ｐ／Ｓ変換回路Ｃは、図２３（Ｃ）に示すようにＮＡＮＤ回路から構成されてい
る。
【０１６８】
図２４に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）を駆動する部分に注目して信号
動作タイミングを示す。この４本のソース信号線を駆動する部分には、図２２で示すよう
に、Ｐ／Ｓ変換回路Ｃ、Ｄ／Ａ変換回路、ソース線選択回路Ｃがそれぞれ２つ存在する。
これらを区別するために以下では、一方を左側のＰ／Ｓ変換回路Ｃ、他方を右側のＰ／Ｓ
変換回路Ｃ、などと記す。左側の・・・といえば、図２２中で最も左に位置する該当する
回路である。
【０１６９】
１ゲート信号線選択期間を２つに分割した、第１番目の期間においては、ＳＳ１をＨｉ
レベルにし、左側のＰ／Ｓ変換回路Ｃは第１ソース信号線ＳＬ１のデジタル映像信号を左
側のＤ／Ａ変換回路に出力する。この時、右側のＰ／Ｓ変換回路Ｃは第２ソース信号線Ｓ
Ｌ２のデジタル映像信号を右側のＤ／Ａ変換回路に出力する。第２番目の期間においては
、ＳＳ２をＨｉレベルにし、左側のＰ／Ｓ変換回路Ｃは第３ソース信号線ＳＬ３のデジタ
ル映像信号を左側のＤ／Ａ変換回路に出力する。この時、右側のＰ／Ｓ変換回路Ｃは第４
ソース信号線ＳＬ４のデジタル映像信号を右側のＤ／Ａ変換回路に出力する。左側のＰ／
Ｓ変換回路Ｃの出力を図２４のＤ０＿1、Ｄ１＿1、Ｄ２＿1に、右側のＰ／Ｓ変換回路Ｃ
の出力を図２４のＤ０＿２、Ｄ１＿２、Ｄ２＿２に示した。前述したようにＤi[s,g]は第
s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１７０】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わ
るＰ／Ｓ変換回路Ｃでも並行に行われる。
【０１７１】
Ｄ／Ａ変換回路は図１６で示されている実施例１〜６と同じものを用いる。図２２に示
すように、奇数番目のソース信号線を駆動するＤ／Ａ変換回路は、第１系統の階調電源線
であるＶref１＿ＬとＶref１＿Ｈが接続され、偶数番目のソース信号線を駆動するＤ／Ａ
変換回路は、第２系統の階調電源線であるＶref２＿ＬとＶref２＿Ｈが接続される。
【０１７２】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ｃを経由して適切なソース信号線に接続さ
れる。ソース線選択回路Ｃの回路構成例を図２３（Ｄ）に示す。ソース線選択回路Ｃは２
つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１、ＳＳ２とそ
れらの反転信号が入力される。図２４の信号動作タイミングに従えば、１ゲート信号線選
択期間を２つに分割した、第１番目の期間にはスイッチｓｗ１をオンし、左側のソース線
選択回路Ｃは第１ソース信号線ＳＬ１へ左側のＤ／Ａ変換回路の出力を書きこむ。この時
、右側のソース線選択回路Ｃは第２ソース信号線ＳＬ２へ右側のＤ／Ａ変換回路の出力を
書きこむ。１ゲート信号線選択期間を２つに分割した、第２番目の期間にはスイッチｓｗ
２をオンし、左側のソース線選択回路Ｃは第３ソース信号線ＳＬ３へ左側のＤ／Ａ変換回
路の出力を書きこむ。この時、右側のソース線選択回路Ｃは第４ソース信号線ＳＬ４へ右
側のＤ／Ａ変換回路の出力を書きこむ。このような書き込みは他のソース信号線に対して
も並行しておこなわれる。
【０１７３】
ソースライン反転駆動を行なう場合の、階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref
２＿Ｌ、Ｖref２＿Ｈの４本の電源電圧の入力例を図２４（Ａ）と（Ｂ）
に示す。ここで図２４（Ｂ）は、図２４（Ａ）で示す階調電源線入力時の次フレーム期間
での階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの電源電圧を示し
、図２４（Ａ）とは反転関係にある。
【０１７４】
なお、本実施例では、階調電源線の電圧値として、Ｖref１＿ＬとＶref２＿Ｌは−１、
＋１Ｖをとり、Ｖref１＿ＨとＶref２＿Ｈは−５、＋５Ｖをとるものとした。階調電源線
の電圧値の組み合わせが｛Ｖrefｘ＿Ｌ＝−１Ｖ、Ｖrefｘ＿Ｈ＝−５Ｖ（ｘ＝１または２
）｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖのマイナス極性であり、｛Ｖrefｘ
＿Ｌ＝＋１Ｖ、Ｖrefｘ＿Ｈ＝＋５Ｖ（ｘ＝１または２）｝の時は、Ｄ／Ａ変換回路の出
力は＋１Ｖ〜＋５Ｖのプラス極性をとることになる。実施例１〜６と異なり、ソースライ
ン反転の場合、階調電源線の電源電圧の極性は１フレーム期間中一定である。
【０１７５】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１７６】
また、ドット反転駆動を行なう場合の、階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref
２＿Ｌ、Ｖref２＿Ｈの４本の電源電圧の入力例を図２４（Ｃ）と（Ｄ）
に示す。図２４（Ｄ）は、図２４（Ｃ）で示す階調電源線入力時の次フレーム期間での階
調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの電源電圧を示し、図２
４（Ｃ）とは反転関係にある。１ゲート信号線選択期間ごとに階調電源線の電源電圧の極
性反転が行われている。
【０１７７】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１７８】
なお、本実施例においてもＰ／Ｓ変換回路Ｃとソース線選択回路Ｃに入力される選択信
号ＳＳ１、ＳＳ２は同一であったが、それぞれ別系統としてもよい。
【０１７９】
また、本実施例においてもソース信号線駆動回路に供給される回路駆動電源は１系統を
仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【実施例８】
【０１８０】
本実施例では、実施例１〜７で説明したアクティブマトリクス型液晶表示装置の作成方
法例として、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる
駆動回路（ソース信号線駆動回路、ゲート信号線駆動回路等）
のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明
を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路を、画素
ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示することにする。
【０１８１】
図２５（Ａ）において、基板（アクティブマトリクス基板）６００１には低アルカリガ
ラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた
。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡
散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地
膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製さ
れる酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シ
リコン膜を２００ｎｍの厚さに積層形成する。
【０１８２】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半
導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実
施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成した。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコン
ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地
膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるの
で、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒さ
ないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図２５（Ａ））。
【０１８３】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン
膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用
すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立
って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処
理をおこない、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶
質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質
シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜
１５％程度減少する（図２５（Ｂ））。
【０１８４】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６０
０４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１
５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図２５（Ｃ））
。
【０１８５】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状
半導体層６００５〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ
型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）
の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に
添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図２５
（Ｄ））。その後、レジストマスク６００９を除去する。
【０１８６】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物
元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジ
ストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（
Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（
ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８
のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中
では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物
元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成す
るための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図２６（Ａ）
）。その後、レジストマスク６０１３〜６０１６を除去する。
【０１８７】
次に、マスク層６００８をフッ酸などにより除去した後、図２５（Ｄ）と図２６（Ａ）
で添加した不純物元素を活性化させる工程を行なう。活性化は、５００〜６００℃の窒素
雰囲気中で１〜４時間の熱処理や、レーザー活性化の方法により行なうことができる。ま
た、両者を併用しておこなっても良い。本実施例では、レーザー活性化の方法を用いる。
レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、
レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密
度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で
走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の
照射条件には何ら限定される事項はなく適宣決定することができる。
【０１８８】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１
５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒
化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。（図２６（Ｂ））
【０１８９】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層
で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本
実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（
Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を
主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ
−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒
化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成す
る。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシ
リサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るため
に含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とす
ると良い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μ
Ωｃｍ以下の比抵抗値を実現することができる。
【０１９０】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（
Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜
を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成し
た。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示
しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープし
たシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜
の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有
するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図２６
（Ｃ））
。
【０１９１】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（
Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３
２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体
として形成されている。この時、駆動回路を構成するＴＦＴのゲート電極６０２８〜６０
３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるよ
うに形成する（図２６（Ｄ））。
【０１９２】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するた
めに、ｐ型を付与する不純物元素を添加する工程を行なう。ここでは、ゲート電極６０２
８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6
）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃
度は３×１０20〜３×１０21atoms／cm3となるようにする。その後、レジストマスク６０
３３を除去する。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型
を付与する不純物元素の濃度を（ｐ++）と表す（図２７（Ａ））。
【０１９３】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不
純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与す
る不純物元素を添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法でおこない、この領域のリン（Ｐ）濃度を１×１０2
0〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３
８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す（図２７（Ｂ
））。
【０１９４】
不純物領域６０３９〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン
（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不
純物領域６０３８に添加されたリン（Ｐ）濃度は図２７（Ａ）で添加されたボロン（Ｂ）
濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与える
ことはなかった。
【０１９５】
レジストマスク６０３５〜６０３７を除去した後、画素部のｎチャネル型ＴＦＴのＬＤ
Ｄ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極
６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加
した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図２６（
Ａ）および図２７（Ａ）と図２７（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加
することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中で
は、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（
ｎ--）と表す。（図２７（Ｃ））
【０１９６】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行なう。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法（ＲＴＡ法）で行なうことができる。ここではファー
ネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０
．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行な
うものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に
石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理と
しても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形
成領域との接合を良好に形成することができる。なお、上述のゲート電極であるＴａのピ
ーリングを防止するために層間膜を形成した場合には、この効果は得られない場合がある
。
【０１９７】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２を形成する金
属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ
〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステ
ン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には
窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０
３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６
０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに
、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理をお
こない、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素によ
り半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）をおこなっ
ても良い。
【０１９８】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場
合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを
完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲ
ッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図２
７（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の
熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触
媒元素をゲッタリングすることができた（図２７（Ｄ））。
【０１９９】
活性化および水素化の工程が終了したら、ゲート配線（ゲート信号線）とする第２の導
電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ
）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、
チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５
とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５
は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６
０４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図２８（
Ａ））
【０２００】
そして、ゲート電極に接続するゲート配線（ゲート信号線）を形成するために導電層（
Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線（ゲート信号
線）６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣ
ｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面か
ら導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッ
チングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線（
ゲート信号線）を形成することができた。
【０２０１】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化
窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、ソース配線（ソース信号線）６０
５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本
実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔ
ｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０２０２】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または
窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成
する。この状態で水素化処理を行なうとＴＦＴの特性向上に対して好ましい結果が得られ
た。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の
熱処理を行なうと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。な
お、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位
置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図２８（
Ｃ））
【０２０３】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形
成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、Ｂ
ＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶
縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０
６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜
を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例
では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。（図２９）
【０２０４】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成
させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型Ｔ
ＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保
持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス
基板と呼ぶ。
【０２０５】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領
域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂ
を有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネ
ル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このよう
なＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している
。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．
５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネ
ル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領
域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならない
ＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域
のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。
画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９
、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有し
ている。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜
２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料か
ら成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する
不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図
２９では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良い
し、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０２０６】
以上のように本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路
を構成するＴＦＴの構造を最適化し、画像表示装置の動作性能と信頼性を向上させること
を可能とすることができる。
【０２０７】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶
表示装置を作製する工程を説明する。
【０２０８】
図３０を参照する。図２９の状態のアクティブマトリクス基板に配向膜６２０１を形成
する。本実施例では、配向膜６２０１にはポリイミドを用いた。次に、対向基板を用意す
る。対向基板は、ガラス基板６２０２、遮光膜６２０３、透明導電膜からなる対向電極６
２０４、配向膜６２０５とで構成される。
【０２０９】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリ
イミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子があ
る一定のプレチルト角を持って平行配向するようにした。
【０２１０】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程
によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両
基板の間に液晶６２０６を注入し、封止剤（図示せず）によって完全に封止する。よって
、図３０に示すような透過型液晶表示装置が完成する。
【０２１１】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート
構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。
【０２１２】
また、上記の行程により作成される表示装置は透過型の液晶表示装置であるが、本発明
は反射型の液晶表示装置に対しても適用され得る。
【０２１３】
また、液晶材料の代わりに発光材料を用いた自発光型の表示装置である発光装置に対し
ても本発明は適用され得る。
【実施例９】
【０２１４】
本実施例では、実施例１〜７で説明したアクティブマトリクス型液晶表示装置の代わり
に発光装置に適用した場合の作製例について説明する。
【０２１５】
図３１（Ａ）は本発明を適用した発光装置の上面図であり、図３１（Ｂ）は図３１（Ａ
）に示したＡ−Ａ‘で切断した発光装置の断面図である。図３１（Ａ）
において、４０１０は基板、４０１１は画素部、４０１２はソース信号線駆動回路、４０
１３はゲート信号線駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経
てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２１６】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー
材４６００、シーリング材（ハウジング材ともいう）４１００、密封材（第２のシーリン
グ材）４１０１が設けられている。
【０２１７】
また、図３１（Ｂ）に示すように、基板４０１０、下地膜４０２１の上に駆動回路用Ｔ
ＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ
回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここでは発光素子
への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公
知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２１８】
公知の作製方法を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成し
たら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３の
ドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジ
ウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成した
ら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２１９】
次に、発光層４０２９を形成する。発光層４０２９は公知の発光材料（正孔注入層、正
孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、発
光材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
【０２２０】
本実施例では、シャドーマスクを用いて蒸着法により発光層を形成する。シャドーマス
クを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色
発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）
とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた
方式があるがいずれの方法を用いても良い。
勿論、単色発光の発光装置とすることもできる。
【０２２１】
発光層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０と発光
層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中で発光層４０２９と陰極４０３０を連続成膜するか、発光層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述の
ような成膜を可能とする。
【０２２２】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミ
ニウム）膜の積層構造を用いる。具体的には発光層４０２９上に蒸着法で１ｎｍ厚のＬｉ
Ｆ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。
勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３
１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所
定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ
４０１７に接続される。
【０２２３】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するた
めに、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある
。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（発光層形成前の開口部の形成時）に形成しておけば良
い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチ
ングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
【０２２４】
このようにして形成された発光素子の表面を覆って、パッシベーション膜４６０３、充
填材４６０４、カバー材４６００が形成される。
【０２２５】
さらに、発光素子部を囲むようにして、カバー材４６００と基板４０１０の内側にシー
リング材４１００が設けられ、さらにシーリング材４１００の外側には密封材（第２のシ
ーリング材）４１０１が形成される。
【０２２６】
このとき、この充填材４６０４は、カバー材４６００を接着するための接着剤としても
機能する。充填材４６０４としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレ
ンビニルアセテート）を用いることができる。この充填材４６０４の内部に乾燥剤を設け
ておくと、吸湿効果を保持できるので好ましい。
【０２２７】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２８】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０２２９】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢ
やＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２３０】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光
性を有する必要がある。
【０２３１】
また、配線４０１６はシーリング材４１００および密封材４１０１と基板４０１０との
隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４１００および密
封材４１０１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２３２】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４
６０４の側面（露呈面）を覆うようにシーリング材４１００を取り付けているが、カバー
材４６００及びシーリング材４１００を取り付けてから、充填材４６０４を設けても良い
。この場合、基板４０１０、カバー材４６００及びシーリング材４１００で形成されてい
る空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以
下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の
気圧よりも高くして、充填材を空隙の中に充填する。
【実施例１０】
【０２３３】
本実施例では、本発明を用いて実施例９とは異なる形態の発光装置を作製した例につい
て、図３２（Ａ）、３２（Ｂ）を用いて説明する。図３１（Ａ）、３１（Ｂ）と同じ番号
のものは同じ部分を指しているので説明は省略する。
【０２３４】
図３２（Ａ）は本実施例の発光装置の上面図であり、図３２（Ａ）をＡ-Ａ'で切断した
断面図を図３２（Ｂ）に示す。
【０２３５】
実施例９に従って、発光素子の表面を覆ってパッシベーション膜４６０３までを形成す
る。
【０２３６】
さらに、発光素子を覆うようにして充填材４６０４を設ける。この充填材４６０４は、
カバー材４６００を接着するための接着剤としても機能する。充填材４６０４としては、
ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニル
ブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填
材４６０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２３７】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２３８】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０２３９】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢ
やＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２４０】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光
性を有する必要がある。
【０２４１】
次に、充填材４６０４を用いてカバー材４６００を接着した後、充填材４６０４の側面
（露呈面）を覆うようにフレーム材４６０１を取り付ける。フレーム材４６０１はシーリ
ング材（接着剤として機能する）４６０２によって接着される。このとき、シーリング材
４６０２としては、光硬化性樹脂を用いるのが好ましいが、発光層の耐熱性が許せば熱硬
化性樹脂を用いても良い。なお、シーリング材４６０２はできるだけ水分や酸素を透過し
ない材料であることが望ましい。また、シーリング材４６０２の内部に乾燥剤を添加して
あっても良い。
【０２４２】
また、配線４０１６はシーリング材４６０２と基板４０１０との隙間を通ってＦＰＣ４
０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配
線４０１４、４０１５も同様にしてシーリング材４６０２の下を通ってＦＰＣ４０１７に
電気的に接続される。
【０２４３】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４
６０４の側面（露呈面）を覆うようにフレーム材４６０１を取り付けているが、カバー材
４６００及びフレーム材４６０１を取り付けてから、充填材４６０４を設けても良い。こ
の場合、基板４０１０、カバー材４６００及びフレーム材４６０１で形成されている空隙
に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）に
し、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よ
りも高くして、充填材を空隙の中に充填する。
【実施例１１】
【０２４４】
ここで発光装置における画素部のさらに詳細な断面構造を図３３に、上面構造を図３４
（Ａ）に、回路図を図３４（Ｂ）に示す。図３３、図３４（Ａ）及び図３４（Ｂ）では共
通の符号を用いるので互いに参照すれば良い。
【０２４５】
図３３において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の
方法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としてい
るが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲー
ト構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減す
ることができるという利点がある。なお、本実施例ではダブルゲート構造としているが、
シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つ
マルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用
いて形成しても構わない。
【０２４６】
また、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用い
る。スイッチング用ＴＦＴ４５０２のソース配線（ソース信号線）は３４である。そして
、スイッチング用ＴＦＴ４５０２のドレイン配線である３５は配線３６によって電流制御
用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、ス
イッチング用ＴＦＴ４５０２のゲート電極３９a、３９bを電気的に接続するゲート配線（
ゲート信号線）である。
【０２４７】
電流制御用ＴＦＴ４５０３は発光素子を流れる電流量を制御する素子であるため、多く
の電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。
そのため、電流制御用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲート電極
に重なるようにＬＤＤ領域を設ける構造は極めて有効である。
【０２４８】
また、本実施例では電流制御用ＴＦＴ４５０３をシングルゲート構造で図示しているが
、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴ
を並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２４９】
また、図３４（Ａ）に示すように、電流制御用ＴＦＴ４５０３のゲート電極３７となる
配線３６は４５０４で示される領域で絶縁膜を介して、電流制御用ＴＦＴ４５０３のドレ
イン配線４０と電気的に接続された電源供給線４５０６と重なる。このとき、４５０４で
示される領域ではコンデンサが形成され、電流制御用ＴＦＴ４５０３のゲート電極３７に
かかる電圧を保持するための保持容量として機能する。保持容量４５０４は、電源供給線
４５０６と電気的に接続された半導体膜４５０７、ゲート絶縁膜と同一層の絶縁膜（図示
せず）及び配線３６との間で形成される。また、配線３６、第１層間絶縁膜と同一の層（
図示せず）及び電源供給線４５０６で形成される容量も保持容量として用いることが可能
である。
なお、電流制御用ＴＦＴのドレインは電源供給線（電源線）４５０６に接続され、常に一
定の電圧が加えられている。
【０２５０】
スイッチング用ＴＦＴ４５０２及び電流制御用ＴＦＴ４５０３の上には第１パッシベー
ション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化
膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される
発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従
って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化して
おくことが望ましい。
【０２５１】
また、４３は反射性の高い導電膜でなる画素電極（発光素子の陰極）であり、電流制御
用ＴＦＴ４５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム
合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良い。
【０２５２】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝
（画素に相当する）の中に発光層４５が形成される。なお図３４（Ａ）
では、保持容量４５０４の位置を明確にするために一部バンクを省略しており、バンク４
４a、４４bしか図示していないが、電源供給線４５０６とソース配線（ソース信号線）３
４を一部覆うように電源供給線４５０６とソース配線（ソース信号線）３４の間に設けら
れている。また、ここでは二画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した発光層を作り分けても良い。発光層とする有機発光材料としてはπ共役
ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレ
ン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げら
れる。
【０２５３】
なお、ＰＰＶ系有機発光材料としては様々な型のものがあるが、例えば「H. Shenk,H.B
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
【０２５４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２５５】
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い
。
【０２５６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有
機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料
を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いること
ができる。
【０２５７】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリア
ニリン）でなる正孔注入層４６を設けた積層構造の発光層としている。
そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場
合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射され
るため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化ス
ズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の
低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるもの
が好ましい。
【０２５８】
陽極４７まで形成された時点で発光素子４５０５が完成する。なお、ここでいう発光素
子４５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成
されたコンデンサを指す。図３４（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く
、明るい画像表示が可能となる。
【０２５９】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けて
いる。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい
。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化
を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより
発光装置の信頼性が高められる。
【０２６０】
以上のように本発明の発光装置は図３３のような構造の画素からなる画素部を有し、オ
フ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用Ｔ
ＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が
得られる。
【実施例１２】
【０２６１】
本実施例では、実施例１１に示した画素部において、発光素子４５０５の構造を反転さ
せた構造について説明する。説明には図３５を用いる。なお、図３３の構造と異なる点は
発光素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする
。
【０２６２】
図３５において、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型Ｔ
ＦＴを用いる。
【０２６３】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化イン
ジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズと
の化合物でなる導電膜を用いても良い。
【０２６４】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート
（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうして発光
素子４７０１が形成される。
【０２６５】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成され
た基板の方に向かって放射される。
【実施例１３】
【０２６６】
本実施例では、図３４（Ｂ）に示した回路図とは異なる構造の画素とした場合の例につ
いて図３６（Ａ）〜（Ｃ）に示す。なお、本実施例において、４８０１はスイッチング用
ＴＦＴ４８０２のソース配線（ソース信号線）、４８０３はスイッチング用ＴＦＴ４８０
２のゲート配線（ゲート信号線）、４８０４は電流制御用ＴＦＴ、４８０５は保持容量、
４８０６、４８０８は電源供給線、４８０７は発光素子とする。
【０２６７】
図３６（Ａ）は、二つの画素間で電源供給線４８０６を共通とした場合の例である。即
ち、二つの画素が電源供給線４８０６を中心に線対称となるように形成されている点に特
徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２６８】
また、図３６（Ｂ）は、電源供給線４８０８をゲート配線（ゲート信号線）４８０３と
平行に設けた場合の例である。なお、図３６（Ｂ）では電源供給線４８０８とゲート配線
（ゲート信号線）４８０３とが重ならないように設けた構造となっているが、両者が異な
る層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４８０８とゲート配線（ゲート信号線）４８０３とで専有面積を共有さ
せることができるため、画素部をさらに高精細化することができる。
【０２６９】
また、図３６（Ｃ）は、図３６（Ｂ）の構造と同様に電源供給線４８０８をゲート配線
（ゲート信号線）４８０３と平行に設け、さらに、二つの画素を電源供給線４８０８に対
し線対称となるように形成する点に特徴がある。また、電源供給線４８０８をゲート配線
（ゲート信号線）４８０３のいずれか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することが
できる。
【実施例１４】
【０２７０】
実施例１１に示した図３４（Ａ）、３４（Ｂ）では電流制御用ＴＦＴ４５０３のゲート
にかかる電圧を保持するために保持容量４５０４を設ける構造としているが、保持容量４
５０４を省略することも可能である。実施例１１の場合、電流制御用ＴＦＴ４５０３のド
レイン側に、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有
している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成され
るが、本実施例ではこの寄生容量を保持容量４５０４の代わりとして積極的に用いる点に
特徴がある。
【０２７１】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積
によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決ま
る。
【０２７２】
また、実施例１３に示した図３６（Ａ），（Ｂ），（Ｃ）の構造においても同様に、保
持容量４８０５を省略することは可能である。
【実施例１５】
【０２７３】
本実施例では、本発明の駆動方法を用いたアクティブマトリクス型液晶表示装置或いは
発光装置を組み込んだ電子機器について説明する。これらの電子機器には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パー
ソナルコンピュータ、テレビ等が挙げられる。それらの一例を図３７〜図３９に示す。た
だし、アクティブマトリクス型液晶表示装置については、図３７、図３８、図３９が適用
され、発光装置については、図３７、図３８が適用される。
【０２７４】
図３７（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９０
０３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。
本発明は表示部９００４に適用することができる
【０２７５】
図３７（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１
０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本
発明は表示部９１０２に適用することができる。
【０２７６】
図３７（Ｃ）はパーソナルコンピュータの一種であるモバイルコンピュータ或いは携帯
型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９
２０４、表示部９２０５で構成されている。本発明は表示部９２０５に適用することがで
きる。
【０２７７】
図３７（Ｄ）はヘッドマウントディスプレイ（ゴーグル型ディスプレイ）であり、本体
９３０１、表示部９３０２、アーム部９３０３で構成される。本発明は表示部９３０２に
適用することができる。
【０２７８】
図３７（Ｅ）はテレビであり、本体９４０１、スピーカー９４０２、表示部９４０３、
受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示部９４０３に適用す
ることができる。
【０２７９】
図３７（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、記憶媒体９５０４、
操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）や
ＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は表示部９５０２に適用することが
できる。
【０２８０】
図３８（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、
表示部９６０３、キーボード９６０４で構成される。本発明は表示部９６０３に適用する
ことができる。
【０２８１】
図３８（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体９７０１、表示部９７０２、スピーカ部９７０３、記録媒体９７０４
、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は
表示部９７０２に適用することができる。
【０２８２】
図３８（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０
３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示部９８０
２に適用することができる。
【０２８３】
図３８（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部９９０１、ヘッドマ
ウント部９９０２で構成される。本発明は表示部９９０１に適用することができる。
【０２８４】
図３９（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６
０２で構成される。
【０２８５】
図３９（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラ
ー３７０３、スクリーン３７０４で構成される。
【０２８６】
なお、図３９（Ｃ）は、図３９（Ａ）及び図３９（Ｂ）中における投射装置３６０１、
３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３
８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示部３８０８、位相差板３８０９、投射光学系３８１０で構成される
。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例
を示したが、これに限定されず、例えば単板式であってもよい。また、図３９（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。本発明は液
晶表示部３８０８に適用することができる。
【０２８７】
また、図３９（Ｄ）は、図３９（Ｃ）中における光源光学系３８０１の構造の一例を示
した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８
１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図３９（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２８８】
以上の様に、本発明の適用範囲はきわめて広く、画像表示装置を用いるあらゆる分野の
電子機器に適用することが可能である。
【符号の説明】
【０２８９】
１００ 階調電源線接続切り替えスイッチ
１０１ ソース信号線駆動回路
１０２ ゲート信号線駆動回路
１０３ 画素アレイ部
１０４ 各ソース信号線
１０５ 各ゲート信号線
１０６ 各画素のスイッチング素子であるＴＦＴ
２０１ シフトレジスタ部
２０２ シフトレジスタ基本回路
２０３ ラッチ１回路
２０４ ラッチ２回路
２０５ Ｄ／Ａ変換回路
３０１ パラレル／シリアル変換回路
３０２ ソース線選択回路
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、
前記第１の回路には、Ｎ（Ｎは２以上の自然数）画素分のデジタル映像信号が入力され、
前記第１の回路は、前記Ｎ画素分のデジタル映像信号を１画素分ずつ出力する機能を有し、
前記第２の回路は、前記第１の回路から出力される前記１画素分のデジタル映像信号をアナログ映像信号に変換する機能を有し、
前記第３の回路は、Ｎ本のソース信号線を１本ずつ選択する機能を有し、
前記第４の回路は、複数の第１の配線又は複数の第２の配線の一方を前記第２の回路と電気的に接続する機能を有し、
前記アナログ映像信号は、前記第３の回路によって選択された前記ソース信号線に出力され、
前記アナログ映像信号は、前記複数の第１の配線が前記第２の回路と電気的に接続される場合には対向電極の電位よりも高い値となり、前記複数の第２の配線が前記第２の回路と電気的に接続される場合には前記対向電極の電位よりも低い値となり、
前記第１の回路の制御信号によって、前記第３の回路が制御されることを特徴とする表示装置。
【請求項１】
第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、
前記第１の回路には、Ｎ（Ｎは２以上の自然数）画素分のデジタル映像信号が入力され、
前記第１の回路は、前記Ｎ画素分のデジタル映像信号を１画素分ずつ出力する機能を有し、
前記第２の回路は、前記第１の回路から出力される前記１画素分のデジタル映像信号をアナログ映像信号に変換する機能を有し、
前記第３の回路は、Ｎ本のソース信号線を１本ずつ選択する機能を有し、
前記第４の回路は、複数の第１の配線又は複数の第２の配線の一方を前記第２の回路と電気的に接続する機能を有し、
前記アナログ映像信号は、前記第３の回路によって選択された前記ソース信号線に出力され、
前記アナログ映像信号は、前記複数の第１の配線が前記第２の回路と電気的に接続される場合には対向電極の電位よりも高い値となり、前記複数の第２の配線が前記第２の回路と電気的に接続される場合には前記対向電極の電位よりも低い値となり、
前記第１の回路の制御信号によって、前記第３の回路が制御されることを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【公開番号】特開２０１２−４８２６６（Ｐ２０１２−４８２６６Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１１−２５５０９９（Ｐ２０１１−２５５０９９）
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【分割の表示】特願２０１１−１８６９７（Ｐ２０１１−１８６９７）の分割
【原出願日】平成１２年１２月２６日（２０００．１２．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【分割の表示】特願２０１１−１８６９７（Ｐ２０１１−１８６９７）の分割
【原出願日】平成１２年１２月２６日（２０００．１２．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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