記録素子基板、記録素子基板を備えた記録ヘッド
【課題】 記録素子基板の回路に対するサブヒータの熱の影響を抑制しつつ、記録素子基板の温度を制御するサブヒータを配置できる記録素子基板を提供する。
【解決手段】 複数の記録素子を備えた記録素子列と、前記記録素子を駆動する駆動回路とを備えた記録素子基板であって、前記記録素子基板の表面を垂直な方向からみて前記記録素子列を囲むように配置され、前記記録素子基板の断面をみて前記駆動回路に含まれる容量素子または抵抗素子の上方または下方に配置されているヒータを備える。
【解決手段】 複数の記録素子を備えた記録素子列と、前記記録素子を駆動する駆動回路とを備えた記録素子基板であって、前記記録素子基板の表面を垂直な方向からみて前記記録素子列を囲むように配置され、前記記録素子基板の断面をみて前記駆動回路に含まれる容量素子または抵抗素子の上方または下方に配置されているヒータを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記録素子基板、および記録素子基板を備えた記録ヘッドに関する。
【背景技術】
【０００２】
図８は、特許文献１に開示されている記録素子基板の構成の説明する図である。基板３００は、ヒータ及び駆動回路を半導体プロセスにより一体形成されている。インク供給口３０１に沿ってヒータを複数備えたヒータ列３０２Ａが配置されている。サブヒータ３０１は、基板３００の保温を行い、温度検出手段３０４は基板３００の温度を検知する。端子３０５は、電力や信号を基板外部から入力する。駆動回路３０３は、ヒータを駆動するための回路である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−７９６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
駆動回路３０３には、上述したように熱の影響により動作特性が変わるＭＯＳトランジスタを有している。このため、ＭＯＳトランジスタの近くにサブヒータ３０１が配置されていると、サブヒータの熱がＭＯＳトランジスタの動作に影響を与える可能性がある。図１２は、ＭＯＳトランジスタのゲート・ソース間電圧（横軸）の変化に対するドレイン電流（縦軸）の変化を表すグラフである。温度が変化することにより、電圧−電流特性が変化する。
【０００５】
ロジック回路の動作も、温度の影響を同様にうける。例えば、回路の速度の変化をシミュレーションにより比較したところ、２５℃では１周期が約６５［ｎｓ］であったのに対して１００℃では１周期が約９０［ｎｓ］となり、１．５倍程度遅くなっていることがわかった。つまり、熱のためにロジック回路の応答速度が低下すると、回路が誤動作する恐れある。
【０００６】
本発明の目的は、記録素子基板の回路に対するサブヒータの熱の影響を抑制しつつ、記録素子基板の温度を制御するサブヒータを配置できる記録素子基板を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の記録素子基板は、複数の記録素子を備えた記録素子列と、前記記録素子を駆動する駆動回路とを備えた記録素子基板であって、前記記録素子基板の表面を垂直な方向からみて前記記録素子列を囲むように配置され、前記記録素子基板の断面をみて前記駆動回路に含まれる容量素子または抵抗素子の上方または下方に配置されているヒータを備えることを特徴とする。
【発明の効果】
【０００８】
記録素子基板の回路に対するサブヒータの熱の影響を抑制しつつ、記録素子基板の温度を制御するサブヒータを配置できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態における記録素子基板の回路の配置を示す図である。
【図２】図１の回路の一部を拡大した図である。
【図３】第２の実施形態における記録素子基板の回路の配置を示す図である。
【図４】図３の回路の一部を拡大した図である。
【図５】第２の実施形態における記録素子基板のブロックの説明図である。
【図６】実施形態における記録素子基板の断面図である。
【図７】その他の実施形態における記録素子基板の回路の配置を示す図である。
【図８】従来の記録素子基板の回路のレイアウト図である。
【図９】第１の実施形態と比較を行うための図である。
【図１０】第１の実施形態における記録素子基板のブロックの説明図である。
【図１１】１つのヒータについての駆動回路の構成を説明する図である。
【図１２】ＭＯＳトランジスタの温度特性説明図である。
【図１３】第１の実施形態と第２の実施形態の記録ヘッドの一部の図である。
【発明を実施するための形態】
【００１０】
以下添付図面を参照して本発明の好適な実施形態について説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態における、記録素子基板１００の表面を垂直方向（上方または下方）からみたレイアウトを示す図である。ヒータ（記録素子）１０２は図１に示すように配置されヒータ列（記録素子列）１０２Ａを構成している。駆動回路１０３は、ヒータ１０２を駆動するトランジスタやロジック回路などを備えている。このロジック回路は、シフトレジスタおよびデコーダ等を備えている。配線領域１０４は、電力を供給するための電源ラインや制御信号などを供給するための信号ラインが配置されている。端子１０５は、外部からの信号や電力を入力する。この配線領域１０４は、駆動回路１０３に端子１０５の信号などを供給する信号線が配置されている。容量素子１０９は、信号をノイズの影響を抑制するために、端子１０５と駆動回路１０３とを結ぶ信号線や電源ラインなどに接続されている。図１３は、記録ヘッドの一部の図である。インクがインク供給口から供給され、ヒータ１０２の熱によりインクが、ノズル１２０１から吐出する。
【００１２】
ヒータ（サブヒータ）１０６は、基板１００を加熱することによって、基板１００の温度制御を行なう加熱部である。このヒータ（サブヒータ）１０６は、図１から基板の表面をみると、インク供給口１０１を囲むように配置されている。また、ヒータ１０６は容量素子１０９の上方に設けられている。これは、容量素子（コンデンサ）１０９は、ＭＯＳトランジスタほど熱の影響を受けないからである。
【００１３】
図２は、図１で説明した駆動回路１０３の一部を拡大した図である。図１で説明した符号１０１から１０７については説明を省く。また、説明を簡単にするために、他の信号線などを省いている。図１で説明した駆動回路１０３は、デコーダ１０８、駆動電圧発生回路１１０、データ出力回路１１１、ラッチ回路１１２、シフトレジスタ１１３などのロジック回路を備えている。データ出力回路１１１は、外部からシフトレジスタ１１３へ入力されるデータ信号を確認する。端子１０５は、ロジック電圧ＶＤＤを入力し、電源ライン１１４を介してデコーダ１０８に供給する。容量素子１０９は電源ライン１１４に接続されている。このロジック電圧ＶＤＤを供給する電源ライン１１４は、ラッチ回路１１２やシフトレジスタ１１３等のロジック回路に対して接続されており、容量素子１０９はそれぞれ接続されている。
【００１４】
図６Ａは、記録素子基板１００の断面図である。ヒータ（サブヒータ）１０６の下方に容量素子１０９が配置されている。この記録素子基板は、シリコン基板２０１、酸化膜２０２、ポリシリコン２０３、ＢＰＳＧ（ｂｏｒｏｎ−ｄｏｐｅｄ ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）２０４、絶縁膜２０５、アルミ配線２０７などで構成されている。ＭＯＳトランジスタ１１３は、サブヒータ１０６から離れているので、ヒータ（サブヒータ）１０６から生じる熱の影響を小さくできる。
【００１５】
図１０は、記録素子基板の機能ブロックの説明図である。図を簡略化するために、信号線や回路ブロックを一部省略している。基板１００には端子１０５が備えられ、ＶＨ電圧（２４ボルト）、ＶＨＴ電圧（２４ボルト）、ＶＤＤ電圧（５Ｖ）、ＤＡＴＡ信号、ＣＬＫ信号，ＬＴ信号、ＨＥ信号が入力される。上述したロジック回路は、デコーダ１０８やラッチ回路１１２やシフトレジスタ１１３、レベル変換部（ＬＶＣ）１２１、ＡＮＤ回路１２２Ａ、１２３Ａを備えている。
【００１６】
例えば、ヒータ列１０２Ａは、１２８個のヒータ１０２を備え、１６個のヒータが同時に駆動し、８駆動タイミングにわけて１２８個のヒータを駆動する時分割駆動を行うとする。このためにシフトレジスタ１１３は、１６ビットのデータを格納する。ラッチ回路１１２はシフトレジスタ１１３のデータをラッチする。
【００１７】
駆動電圧発生回路１１０は、電圧ＶＨＴ（２４ボルト）を入力して電圧ＶＨＴＭ（１４ボルト）を生成し、生成した電圧ＶＨＴＭを出力する。ＡＮＤ回路１２２Ａはヒータ１０２に対応して設けられている。
【００１８】
図１１は、駆動回路１０３の一部を説明する図である。説明を簡単にするために１つヒータを駆動する回路の等価回路図である。ＭＯＳトランジスタ（ＭＯＳＦＥＴ）１２０を制御してヒータ１０２を駆動する。ＡＮＤ回路１２２は、デコーダ１０８から入力した信号と論理回路１２３Ａから入力した信号との論理積の処理を行い、レベル変換部１２１へ出力する。レベル変換部（ＬＶＣ）１２１は、電圧ＶＨＴＭの電力供給を受けて、ＡＮＤ回路１２２の出力電圧をトランジスタ１２０の駆動電圧に変換する。ヒータ１０２は電圧ＶＨの電力供給を受ける。ＡＮＤ回路１２２は電圧ＶＤＤの電力供給を受ける。ＭＯＳトランジスタ１２０はグランド（ＧＮＤ）と接続している。
【００１９】
次に、第１の実施形態（図１、図２）を実施しない場合について、図９を用いて説明する。駆動回路は、記録素子駆動回路４０７や、データ出力回路４１１、容量素子（コンデンサ）４０９、駆動電圧生成回路４１０、デコーダ４０８、ラッチ回路４１２、シフトレジスタ４１３を備えている。他の構成は、図１や図２と同様であるので説明を省く。図９の構成では、データ出力回路４１１の配置を、ヒータ（サブヒータ）４０６から生じる熱の影響を考慮せず、ヒータ（サブヒータ）４０６の領域とデータ出力回路４１１との領域が重なるように配置している。このために、ヒータ４０６が発する熱がデータ出力回路４１１の動作へ影響を与えてしまう。
【００２０】
一方で、第１の実施形態（図１、図２）のように、ヒータ１０６の領域と容量素子１０９との領域が重なるように、容量素子１０９を配置している。この理由は、上述したように、容量素子（コンデンサ）１０９は、ＭＯＳトランジスタほど熱の影響を受けないからである。なお、容量素子１０９の他に抵抗素子１０９Ａを配置する形態でも構わない。従って、図６Ｂに示すように、ヒータ１０６の領域と抵抗素子１０９Ａとの領域が重なるように、抵抗素子を配置する形態でも構わない。抵抗素子として、ポリシリコン層に配置されるＰＯＬ抵抗などが挙げられる。
【００２１】
（第２の実施形態）
図３は、第２の実施形態における、記録素子基板１００の回路レイアウトを示すブロック図である。図１と同じ内容については説明を省き、図１と異なる内容について説明する。
【００２２】
容量素子１０９は、ヒータ列１０２Ａと端子１０５との間に配置されている。ヒータ（サブヒータ）１０６は、更に、ヒータ列１０２Ａと駆動回路１０３と間に配置されている。実施形態１と同様に、実施形態２においてもヒータ１０６（サブヒータ）は容量素子１０９の上方に設けられている。
【００２３】
図４は、図３で説明した駆動回路１０３の一部を拡大した図である。第１の実施形態と同じ内容については説明を省く。また、説明を簡単にするために、他の信号線などを省いている。端子１０５から電圧ＶＨＴを入力し、電源ライン１１５を介して記録素子駆動回路１０７に供給する。容量素子１０９は電源ライン１１５に接続されている。
【００２４】
図５は、図４の記録素子駆動回路１０７の説明する図である。記録素子駆動回路１０７は、シフトレジスタ／ラッチ５０６、デコーダ５０５、シフトレジスタ／ラッチ５０８、トランジスタ１２０、論理素子５０３、５０４等を備えている。説明を簡単にするために、駆動電圧発生回路１１０は省略している。
【００２５】
記録ヘッドは、複数のヒータを複数（Ｍ個）のグループに分けて、時分割駆動を行う。各グループはＮ個のヒータ１０２を備えている。１回の駆動タイミングで、各グループから選ばれた１つのヒータが駆動する。そして、駆動タイミング毎に、駆動するヒータが切り替わる。
【００２６】
シフトレジスタ５０６は、各グループに含まれるヒータを選択するためのデータ（ＤＡＴＡＢ）を格納する。デコーダ５０５は、シフトレジスタ５０６が格納しているデータをデコードして信号を信号線５０７へ出力する。シフトレジスタ５０８は、各グループ（Ｇ１，Ｇ２，・・・，ＧＭ）に割当てられ、１ビットのデータを保持する。このシフトレジスタ／ラッチ５０８は、ヒータ１０２が配列する方向に配置されている。デコーダ５０５は、Ｎ個のうちの１つを選択する信号を出力する。デコーダ５０５で駆動するべきヒータ１０２を選択し、シフトレジスタ／ラッチ５０８に保持されたデータの値に従って、トランジスタ１２０が駆動する。
【００２７】
なお、第１の実施形態と同様に、熱の影響が相対的に小さい素子として容量素子１０９の他に、抵抗素子１０９Ａを、ヒータ１０６の下方に配置しても構わない。
【００２８】
（その他の実施形態）
図７は、その他の実施形態の記録素子基板レイアウトである。符号１００から１０９までは、図１や図３と同様である。容量素子１０９をヒータ１０２の配列方向に沿って、配置した構成でも構わない。
【００２９】
また、ヒータ（サブヒータ）１０６は、図１、図３について基板の表面をみると、インク供給口１０１を囲むように配置されている。このヒータ１０６は無端であってもかまわないし、一部に切れ目があっても構わない。
【００３０】
ヒータ１０６の領域との領域が重なるように配置される回路素子は、熱の影響が相対的に小さければ、容量素子１０９や抵抗素子１０９Ａに限定するものではない。
【符号の説明】
【００３１】
１０２ ヒータ
１０５ 端子
１０６ ヒータ（サブヒータ）
１０９ 容量素子
【技術分野】
【０００１】
本発明は記録素子基板、および記録素子基板を備えた記録ヘッドに関する。
【背景技術】
【０００２】
図８は、特許文献１に開示されている記録素子基板の構成の説明する図である。基板３００は、ヒータ及び駆動回路を半導体プロセスにより一体形成されている。インク供給口３０１に沿ってヒータを複数備えたヒータ列３０２Ａが配置されている。サブヒータ３０１は、基板３００の保温を行い、温度検出手段３０４は基板３００の温度を検知する。端子３０５は、電力や信号を基板外部から入力する。駆動回路３０３は、ヒータを駆動するための回路である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−７９６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
駆動回路３０３には、上述したように熱の影響により動作特性が変わるＭＯＳトランジスタを有している。このため、ＭＯＳトランジスタの近くにサブヒータ３０１が配置されていると、サブヒータの熱がＭＯＳトランジスタの動作に影響を与える可能性がある。図１２は、ＭＯＳトランジスタのゲート・ソース間電圧（横軸）の変化に対するドレイン電流（縦軸）の変化を表すグラフである。温度が変化することにより、電圧−電流特性が変化する。
【０００５】
ロジック回路の動作も、温度の影響を同様にうける。例えば、回路の速度の変化をシミュレーションにより比較したところ、２５℃では１周期が約６５［ｎｓ］であったのに対して１００℃では１周期が約９０［ｎｓ］となり、１．５倍程度遅くなっていることがわかった。つまり、熱のためにロジック回路の応答速度が低下すると、回路が誤動作する恐れある。
【０００６】
本発明の目的は、記録素子基板の回路に対するサブヒータの熱の影響を抑制しつつ、記録素子基板の温度を制御するサブヒータを配置できる記録素子基板を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の記録素子基板は、複数の記録素子を備えた記録素子列と、前記記録素子を駆動する駆動回路とを備えた記録素子基板であって、前記記録素子基板の表面を垂直な方向からみて前記記録素子列を囲むように配置され、前記記録素子基板の断面をみて前記駆動回路に含まれる容量素子または抵抗素子の上方または下方に配置されているヒータを備えることを特徴とする。
【発明の効果】
【０００８】
記録素子基板の回路に対するサブヒータの熱の影響を抑制しつつ、記録素子基板の温度を制御するサブヒータを配置できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態における記録素子基板の回路の配置を示す図である。
【図２】図１の回路の一部を拡大した図である。
【図３】第２の実施形態における記録素子基板の回路の配置を示す図である。
【図４】図３の回路の一部を拡大した図である。
【図５】第２の実施形態における記録素子基板のブロックの説明図である。
【図６】実施形態における記録素子基板の断面図である。
【図７】その他の実施形態における記録素子基板の回路の配置を示す図である。
【図８】従来の記録素子基板の回路のレイアウト図である。
【図９】第１の実施形態と比較を行うための図である。
【図１０】第１の実施形態における記録素子基板のブロックの説明図である。
【図１１】１つのヒータについての駆動回路の構成を説明する図である。
【図１２】ＭＯＳトランジスタの温度特性説明図である。
【図１３】第１の実施形態と第２の実施形態の記録ヘッドの一部の図である。
【発明を実施するための形態】
【００１０】
以下添付図面を参照して本発明の好適な実施形態について説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態における、記録素子基板１００の表面を垂直方向（上方または下方）からみたレイアウトを示す図である。ヒータ（記録素子）１０２は図１に示すように配置されヒータ列（記録素子列）１０２Ａを構成している。駆動回路１０３は、ヒータ１０２を駆動するトランジスタやロジック回路などを備えている。このロジック回路は、シフトレジスタおよびデコーダ等を備えている。配線領域１０４は、電力を供給するための電源ラインや制御信号などを供給するための信号ラインが配置されている。端子１０５は、外部からの信号や電力を入力する。この配線領域１０４は、駆動回路１０３に端子１０５の信号などを供給する信号線が配置されている。容量素子１０９は、信号をノイズの影響を抑制するために、端子１０５と駆動回路１０３とを結ぶ信号線や電源ラインなどに接続されている。図１３は、記録ヘッドの一部の図である。インクがインク供給口から供給され、ヒータ１０２の熱によりインクが、ノズル１２０１から吐出する。
【００１２】
ヒータ（サブヒータ）１０６は、基板１００を加熱することによって、基板１００の温度制御を行なう加熱部である。このヒータ（サブヒータ）１０６は、図１から基板の表面をみると、インク供給口１０１を囲むように配置されている。また、ヒータ１０６は容量素子１０９の上方に設けられている。これは、容量素子（コンデンサ）１０９は、ＭＯＳトランジスタほど熱の影響を受けないからである。
【００１３】
図２は、図１で説明した駆動回路１０３の一部を拡大した図である。図１で説明した符号１０１から１０７については説明を省く。また、説明を簡単にするために、他の信号線などを省いている。図１で説明した駆動回路１０３は、デコーダ１０８、駆動電圧発生回路１１０、データ出力回路１１１、ラッチ回路１１２、シフトレジスタ１１３などのロジック回路を備えている。データ出力回路１１１は、外部からシフトレジスタ１１３へ入力されるデータ信号を確認する。端子１０５は、ロジック電圧ＶＤＤを入力し、電源ライン１１４を介してデコーダ１０８に供給する。容量素子１０９は電源ライン１１４に接続されている。このロジック電圧ＶＤＤを供給する電源ライン１１４は、ラッチ回路１１２やシフトレジスタ１１３等のロジック回路に対して接続されており、容量素子１０９はそれぞれ接続されている。
【００１４】
図６Ａは、記録素子基板１００の断面図である。ヒータ（サブヒータ）１０６の下方に容量素子１０９が配置されている。この記録素子基板は、シリコン基板２０１、酸化膜２０２、ポリシリコン２０３、ＢＰＳＧ（ｂｏｒｏｎ−ｄｏｐｅｄ ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）２０４、絶縁膜２０５、アルミ配線２０７などで構成されている。ＭＯＳトランジスタ１１３は、サブヒータ１０６から離れているので、ヒータ（サブヒータ）１０６から生じる熱の影響を小さくできる。
【００１５】
図１０は、記録素子基板の機能ブロックの説明図である。図を簡略化するために、信号線や回路ブロックを一部省略している。基板１００には端子１０５が備えられ、ＶＨ電圧（２４ボルト）、ＶＨＴ電圧（２４ボルト）、ＶＤＤ電圧（５Ｖ）、ＤＡＴＡ信号、ＣＬＫ信号，ＬＴ信号、ＨＥ信号が入力される。上述したロジック回路は、デコーダ１０８やラッチ回路１１２やシフトレジスタ１１３、レベル変換部（ＬＶＣ）１２１、ＡＮＤ回路１２２Ａ、１２３Ａを備えている。
【００１６】
例えば、ヒータ列１０２Ａは、１２８個のヒータ１０２を備え、１６個のヒータが同時に駆動し、８駆動タイミングにわけて１２８個のヒータを駆動する時分割駆動を行うとする。このためにシフトレジスタ１１３は、１６ビットのデータを格納する。ラッチ回路１１２はシフトレジスタ１１３のデータをラッチする。
【００１７】
駆動電圧発生回路１１０は、電圧ＶＨＴ（２４ボルト）を入力して電圧ＶＨＴＭ（１４ボルト）を生成し、生成した電圧ＶＨＴＭを出力する。ＡＮＤ回路１２２Ａはヒータ１０２に対応して設けられている。
【００１８】
図１１は、駆動回路１０３の一部を説明する図である。説明を簡単にするために１つヒータを駆動する回路の等価回路図である。ＭＯＳトランジスタ（ＭＯＳＦＥＴ）１２０を制御してヒータ１０２を駆動する。ＡＮＤ回路１２２は、デコーダ１０８から入力した信号と論理回路１２３Ａから入力した信号との論理積の処理を行い、レベル変換部１２１へ出力する。レベル変換部（ＬＶＣ）１２１は、電圧ＶＨＴＭの電力供給を受けて、ＡＮＤ回路１２２の出力電圧をトランジスタ１２０の駆動電圧に変換する。ヒータ１０２は電圧ＶＨの電力供給を受ける。ＡＮＤ回路１２２は電圧ＶＤＤの電力供給を受ける。ＭＯＳトランジスタ１２０はグランド（ＧＮＤ）と接続している。
【００１９】
次に、第１の実施形態（図１、図２）を実施しない場合について、図９を用いて説明する。駆動回路は、記録素子駆動回路４０７や、データ出力回路４１１、容量素子（コンデンサ）４０９、駆動電圧生成回路４１０、デコーダ４０８、ラッチ回路４１２、シフトレジスタ４１３を備えている。他の構成は、図１や図２と同様であるので説明を省く。図９の構成では、データ出力回路４１１の配置を、ヒータ（サブヒータ）４０６から生じる熱の影響を考慮せず、ヒータ（サブヒータ）４０６の領域とデータ出力回路４１１との領域が重なるように配置している。このために、ヒータ４０６が発する熱がデータ出力回路４１１の動作へ影響を与えてしまう。
【００２０】
一方で、第１の実施形態（図１、図２）のように、ヒータ１０６の領域と容量素子１０９との領域が重なるように、容量素子１０９を配置している。この理由は、上述したように、容量素子（コンデンサ）１０９は、ＭＯＳトランジスタほど熱の影響を受けないからである。なお、容量素子１０９の他に抵抗素子１０９Ａを配置する形態でも構わない。従って、図６Ｂに示すように、ヒータ１０６の領域と抵抗素子１０９Ａとの領域が重なるように、抵抗素子を配置する形態でも構わない。抵抗素子として、ポリシリコン層に配置されるＰＯＬ抵抗などが挙げられる。
【００２１】
（第２の実施形態）
図３は、第２の実施形態における、記録素子基板１００の回路レイアウトを示すブロック図である。図１と同じ内容については説明を省き、図１と異なる内容について説明する。
【００２２】
容量素子１０９は、ヒータ列１０２Ａと端子１０５との間に配置されている。ヒータ（サブヒータ）１０６は、更に、ヒータ列１０２Ａと駆動回路１０３と間に配置されている。実施形態１と同様に、実施形態２においてもヒータ１０６（サブヒータ）は容量素子１０９の上方に設けられている。
【００２３】
図４は、図３で説明した駆動回路１０３の一部を拡大した図である。第１の実施形態と同じ内容については説明を省く。また、説明を簡単にするために、他の信号線などを省いている。端子１０５から電圧ＶＨＴを入力し、電源ライン１１５を介して記録素子駆動回路１０７に供給する。容量素子１０９は電源ライン１１５に接続されている。
【００２４】
図５は、図４の記録素子駆動回路１０７の説明する図である。記録素子駆動回路１０７は、シフトレジスタ／ラッチ５０６、デコーダ５０５、シフトレジスタ／ラッチ５０８、トランジスタ１２０、論理素子５０３、５０４等を備えている。説明を簡単にするために、駆動電圧発生回路１１０は省略している。
【００２５】
記録ヘッドは、複数のヒータを複数（Ｍ個）のグループに分けて、時分割駆動を行う。各グループはＮ個のヒータ１０２を備えている。１回の駆動タイミングで、各グループから選ばれた１つのヒータが駆動する。そして、駆動タイミング毎に、駆動するヒータが切り替わる。
【００２６】
シフトレジスタ５０６は、各グループに含まれるヒータを選択するためのデータ（ＤＡＴＡＢ）を格納する。デコーダ５０５は、シフトレジスタ５０６が格納しているデータをデコードして信号を信号線５０７へ出力する。シフトレジスタ５０８は、各グループ（Ｇ１，Ｇ２，・・・，ＧＭ）に割当てられ、１ビットのデータを保持する。このシフトレジスタ／ラッチ５０８は、ヒータ１０２が配列する方向に配置されている。デコーダ５０５は、Ｎ個のうちの１つを選択する信号を出力する。デコーダ５０５で駆動するべきヒータ１０２を選択し、シフトレジスタ／ラッチ５０８に保持されたデータの値に従って、トランジスタ１２０が駆動する。
【００２７】
なお、第１の実施形態と同様に、熱の影響が相対的に小さい素子として容量素子１０９の他に、抵抗素子１０９Ａを、ヒータ１０６の下方に配置しても構わない。
【００２８】
（その他の実施形態）
図７は、その他の実施形態の記録素子基板レイアウトである。符号１００から１０９までは、図１や図３と同様である。容量素子１０９をヒータ１０２の配列方向に沿って、配置した構成でも構わない。
【００２９】
また、ヒータ（サブヒータ）１０６は、図１、図３について基板の表面をみると、インク供給口１０１を囲むように配置されている。このヒータ１０６は無端であってもかまわないし、一部に切れ目があっても構わない。
【００３０】
ヒータ１０６の領域との領域が重なるように配置される回路素子は、熱の影響が相対的に小さければ、容量素子１０９や抵抗素子１０９Ａに限定するものではない。
【符号の説明】
【００３１】
１０２ ヒータ
１０５ 端子
１０６ ヒータ（サブヒータ）
１０９ 容量素子
【特許請求の範囲】
【請求項１】
複数の記録素子を備えた記録素子列と、前記記録素子を駆動する駆動回路とを備えた記録素子基板であって、
前記記録素子基板の表面を垂直な方向からみて前記記録素子列を囲むように配置され、前記記録素子基板の断面をみて前記駆動回路に含まれる容量素子または抵抗素子の上方または下方に配置されているヒータを備えることを特徴とする記録素子基板。
【請求項２】
前記容量素子は、前記駆動回路へ電力を供給する電源ラインに接続されていることを特徴とする請求項１に記載の記録素子基板。
【請求項３】
前記駆動回路は、少なくともシフトレジスタ、ラッチ回路、デコーダを少なくとも備えていることを特徴とする請求項１または２に記載の記録素子基板。
【請求項４】
前記駆動回路は、前記記録素子を駆動する記録素子駆動回路と、前記記録素子駆動回路へ供給する電圧を生成する電圧生成回路を備え、
前記容量素子は、電圧生成回路と記録素子駆動回路とを結ぶ電源ラインに接続されていることを特徴とする請求項１から３のいずれか１項に記載の記録素子基板。
【請求項５】
前記ヒータは、前記記録素子基板の垂直な方向からみて前記駆動回路を囲むように配置されていることを特徴とする請求項１に記載の記録素子基板。
【請求項６】
請求項１に記載の記録素子基板を備えた記録ヘッド。
【請求項１】
複数の記録素子を備えた記録素子列と、前記記録素子を駆動する駆動回路とを備えた記録素子基板であって、
前記記録素子基板の表面を垂直な方向からみて前記記録素子列を囲むように配置され、前記記録素子基板の断面をみて前記駆動回路に含まれる容量素子または抵抗素子の上方または下方に配置されているヒータを備えることを特徴とする記録素子基板。
【請求項２】
前記容量素子は、前記駆動回路へ電力を供給する電源ラインに接続されていることを特徴とする請求項１に記載の記録素子基板。
【請求項３】
前記駆動回路は、少なくともシフトレジスタ、ラッチ回路、デコーダを少なくとも備えていることを特徴とする請求項１または２に記載の記録素子基板。
【請求項４】
前記駆動回路は、前記記録素子を駆動する記録素子駆動回路と、前記記録素子駆動回路へ供給する電圧を生成する電圧生成回路を備え、
前記容量素子は、電圧生成回路と記録素子駆動回路とを結ぶ電源ラインに接続されていることを特徴とする請求項１から３のいずれか１項に記載の記録素子基板。
【請求項５】
前記ヒータは、前記記録素子基板の垂直な方向からみて前記駆動回路を囲むように配置されていることを特徴とする請求項１に記載の記録素子基板。
【請求項６】
請求項１に記載の記録素子基板を備えた記録ヘッド。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−１４９５１０（Ｐ２０１０−１４９５１０Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００９−２６３０８０（Ｐ２００９−２６３０８０）
【出願日】平成２１年１１月１８日（２００９．１１．１８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２１年１１月１８日（２００９．１１．１８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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