走査線駆動回路、表示装置及び走査線駆動方法
【課題】同一導電型のトランジスタで構成され、走査線を浮遊状態にすることが可能であって、出力パルス立ち上がり、立下り時間を短くする。
【解決手段】ソース電極を電源VDDに接続し、ドレイン電極を走査用配線SLに接続する第1のトランジスタTFT1と、ソース電極を走査用配線SLに接続し、ドレイン電極をクロック信号線CLKに接続する、第1のトランジスタTFT1と同一の導電型の第2のトランジスタTFT2と、を備え、第1および第2のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成する。ここでは、TFT1、TFT2共にNチャネルTFTとし、それぞれのゲート電極をハイ(H)レベルとすることで、TFT1、TFT2をオフ状態とする。
【解決手段】ソース電極を電源VDDに接続し、ドレイン電極を走査用配線SLに接続する第1のトランジスタTFT1と、ソース電極を走査用配線SLに接続し、ドレイン電極をクロック信号線CLKに接続する、第1のトランジスタTFT1と同一の導電型の第2のトランジスタTFT2と、を備え、第1および第2のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成する。ここでは、TFT1、TFT2共にNチャネルTFTとし、それぞれのゲート電極をハイ(H)レベルとすることで、TFT1、TFT2をオフ状態とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、走査線駆動回路、表示装置及び走査線駆動方法に関し、特に表示装置の走査線をある期間浮遊状態(フローティング)にする技術に関する。
【背景技術】
【0002】
近年、ガラス基板上などの絶縁基板上に、低温ポリシリコンTFT(Thin Film Transistor)による駆動回路を集積したシステム・オン・グラス液晶ディスプレイが製品化されている。この構成のディスプレイは、ガラス基板上に直接駆動回路を形成するために外付けの駆動用ICの個数を減らす、あるいは駆動用ICを不要とするため、駆動ICをCOG(Chip on Glass)等の手段で実装したディスプレイに比べコストを下げることができる。一般的に、このディスプレイのガラス基板上に形成する駆動回路は、PチャネルTFTとNチャネルTFTを組み合わせて形成した、いわゆるCMOS回路である。
【0003】
しかし、システム・オン・グラス液晶ディスプレイの製造コストを下げるためには、ガラス基板上に集積する駆動回路を単一チャネル(Nチャネルのみ、若しくはPチャネルのみ)のTFTで構成することが好ましい。つまり単一チャネルで構成することで、プロセス工程を節約し、チャネル特性に関連する工程を約半分にすることができるために、コストダウンを図ることができる。このような単一チャネルの駆動回路は、特許文献1などに記載されている。
【0004】
ところで、駆動周波数を低くしたり、走査方向を上下に切り替えたりする液晶ディスプレイなどでは、走査線を浮遊状態(フローティング)にする機能が走査線駆動回路に求められる。CMOS回路によって走査線を浮遊状態にする方法の一例は、特許文献2の図3に記載されるように、トランスミッションゲートで走査線を切り離すことで浮遊状態を実現している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2004−226429号公報(図1等)
【特許文献2】特開2006−011024号公報(表1、図2、図3等)
【発明の概要】
【発明が解決しようとする課題】
【0006】
以下の分析は本発明において与えられる。
【0007】
しかしながら、特許文献1には、走査線を浮遊状態とする技術そのものが開示されていない。一方、特許文献2には、走査線を浮遊状態とする方法が記載されるものの、単一チャネルの回路構成で走査線を浮遊状態とする方法が開示されていない。
【0008】
単一チャネルの回路で走査線を浮遊状態とする場合、単に特許文献2と同様に単一チャネルのTFTスイッチで走査線を切り離す方法が考えられる。しかしながら、この方法では、以下のような問題があることを、発明者は見出した。
【0009】
すなわち、駆動能力が低下し、走査線駆動回路の出力パルスの立ち上がり又は立下りが遅くなる。これは、走査線上にスイッチ用TFTを設けると、このスイッチ用TFTのオン抵抗が付加されるために起きる。出力パルスの立ち上がり又は立下りが遅くなる結果、液晶ディスプレイのコントラストが低下してしまうことになる。これは、走査線駆動回路の出力パルスの立ち上がり又は立下りが遅くなることによって画素TFTのオン時間が短くなり、液晶にかかる電圧が低下するために生じる。
【0010】
したがって、本発明の目的は、単一チャネルの回路構成(同一導電型のトランジスタ構成)で、走査線を浮遊状態にすることが可能であり、出力パルスの立ち上がり、立下り特性の良好な走査線駆動回路、表示装置及び走査線駆動方法を提供することにある。
【課題を解決するための手段】
【0011】
本発明の1つのアスペクト(側面)に係る走査線駆動回路は、ソース電極を電源に接続し、ドレイン電極を走査用配線に接続する第1のトランジスタと、ソース電極を走査用配線に接続し、ドレイン電極をクロック信号線に接続する、第1のトランジスタと同一の導電型の第2のトランジスタと、を備え、第1および第2のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成する。
【発明の効果】
【0012】
本発明によれば、同一導電型のトランジスタで構成され、走査線を浮遊状態にすることが可能であって、出力パルス立ち上がり、立下り時間を短くすることができる。
【図面の簡単な説明】
【0013】
【図1】本発明の実施形態に係る走査線駆動回路の主要部を示す回路図である。
【図2】本発明の第1の実施例に係る走査線駆動回路の回路図である。
【図3】走査線を浮遊状態とする機能を含まないドライバ部を有する走査線駆動回路の回路図である。
【図4】本発明の第1の実施例に係る走査線駆動回路におけるブートストラップ効果を説明する図(a)および各部のタイミングチャート(b)である。
【図5】本発明の第1の実施例に係る走査線駆動回路における各部のレベル状態を示す図である。
【図6】本発明の第2の実施例に係る走査線駆動回路の回路図である。
【図7】本発明の第2の実施例に係る走査線駆動回路における各部のタイミングチャートである。
【図8】本発明の第3の実施例に係る走査線駆動回路の回路図である。
【図9】本発明の第3の実施例に係る走査線駆動回路における各部のタイミングチャートである。
【図10】本発明の第3の実施例に係る走査線駆動回路の他の回路図である。
【図11】本発明の第4の実施例に係る走査線駆動回路の回路図である。
【図12】本発明の第4の実施例に係る走査線駆動回路における各部のタイミングチャートである。
【図13】本発明の第5の実施例に係る表示装置の構成を示す図である。
【図14】本発明の第5の実施例に係る表示装置の他の構成を示す図である。
【図15】本発明の第6の実施例に係る表示装置の構成を示す図である。
【図16】本発明の第1の実施例に係るドライバ部の変形例を示す回路図である。
【図17】本発明の第1の実施例に係る電圧制御スイッチ回路の回路図である。
【発明を実施するための形態】
【0014】
図1は、本発明の実施形態に係る走査線駆動回路の主要部を示す回路図である。走査線駆動回路を構成するドライバ部11は、ソース電極を電源VDDに接続し、ドレイン電極を走査用配線(走査線という)SLに接続する第1のトランジスタTFT1と、ソース電極を走査用配線SLに接続し、ドレイン電極をクロック信号線CLKに接続する、第1のトランジスタTFT1と同一の導電型の第2のトランジスタTFT2と、を備え、第1および第2のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成する。ここでは、TFT1、TFT2共にPチャネルTFTとし、それぞれのゲート電極をハイ(H)レベルとすることで、TFT1、TFT2をオフ状態とする。この場合、TFT1、TFT2がオフ状態にあるので、走査線SLは、浮遊状態(フローティング)となる。
【0015】
なお、図1において、画素アレイPAに含まれるそれぞれの画素は、スイッチトランジスタTFT0、液晶部(液晶部容量)Lp、保持容量C0で構成される。スイッチトランジスタTFT0は、ゲート電極に走査線SLが接続され、ソース・ドレイン電極の一方に信号線SGが接続され、他方に液晶部容量Lpおよび保持容量C0の一端がそれぞれ接続されている。液晶部容量Lp、保持容量C0の他端は、対向電極Eoに接続される。
【0016】
画素を駆動する場合には、TFT1をオフとし、TFT2をオンとすると共にクロック信号線CLKをロー(L)レベルとすることで、走査線SLがローレベルとなる。したがって、TFT0がオンとなり信号線SGの信号が液晶部容量Lpに供給されることとなる。
【0017】
さらに、以上のような走査線駆動回路において、以下のような変形が可能である。
【0018】
ドレイン電極とゲート電極を共通に第1のトランジスタのゲート電極に接続し、ソース電極に第1のトランジスタの駆動信号を供給する第3のトランジスタと、ソース電極を第1のトランジスタのゲート電極に接続し、ゲート電極を第3のトランジスタのソース電極に接続し、走査用配線を浮遊状態とするための外部制御信号線にドレイン電極を接続する第4のトランジスタと、をさらに備え、第1〜第4のトランジスタが同一の導電型のトランジスタで構成され、第1のトランジスタのゲート電極と、第2のトランジスタのゲート電極と、クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されるようにしてもよい(図2の11a)。
【0019】
第1〜第4のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を第1のトランジスタのゲート電極に接続し、ゲート電極を第2のトランジスタのゲート電極に接続し、ソース電極を電源に接続する第5のトランジスタをさらに備えるようにしてもよい(図6の11c)。
【0020】
第1〜第4のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を第2のトランジスタのゲート電極に接続し、ゲート電極を電源と異なる他の電源に接続し、ソース電極を第5のトランジスタのゲート電極に接続する第6のトランジスタをさらに備え、第5のトランジスタのゲート電極は、第6のトランジスタを介して第2のトランジスタのゲート電極に接続されるようにしてもよい(図8の11d)。
【0021】
表示装置は、上記に記載の走査線駆動回路を備えるようにしてもよい。
【0022】
表示装置は、一本の走査用配線に対し、2組の上記の走査線駆動回路を接続するようにしてもよい。
【0023】
表示装置は、走査用配線が配線される表示エリアを挟んで2組の上記の走査線駆動回路を対向して配置し、2組の一方における外部制御信号線をアクティブとするようにしてもよい。
【0024】
以下、実施例に即し、詳細に説明する。
【実施例1】
【0025】
図2は、本発明の第1の実施例に係る走査線駆動回路の回路図である。図2において、走査線駆動回路置は、図示されない隣接するシフトレジスタ部との間でシフトした信号の送受を行う単位回路となるシフトレジスタ部10と、走査線SLを駆動するドライバ部11aとからなる。シフトレジスタ部10は、PチャネルのトランジスタTFT10〜TFT16を備え、ドライバ部11aは、PチャネルのトランジスタTFT1〜TFT4を備える。
【0026】
TFT1は、ソース電極を電源VDDに接続し、ドレイン電極を走査線SLに接続する。TFT2は、ソース電極を走査線SLに接続し、ドレイン電極をクロック信号線CLK1に接続する。TFT3は、ドレイン電極とゲート電極を共通にTFT1のゲート電極に接続し(ノードN3)、ソース電極にTFT1の駆動信号を供給する(ノードN2)。TFT4は、ソース電極をTFT1のゲート電極に接続し、ゲート電極をTFT3のソース電極に接続し、走査線SLを浮遊状態とするための外部制御信号線Z_CTRLにドレイン電極を接続する。TFT1のゲート電極(ノードN3)と、TFT2のゲート電極(ノードN1)と、クロック信号線CLK1とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給される。
【0027】
TFT10は、ソース電極を電源VDDに接続し、ドレイン電極をノードN2に接続し、ゲート電極に入力信号INを供給する。TFT11は、ソース電極を電源VDDに接続し、ドレイン電極をノードN2に接続し、ゲート電極をTFT12のドレイン電極に接続する。TFT12は、ソース電極を電源VDDに接続し、ドレイン電極を出力信号OUTを出力するTFT13のソース電極に接続し、ゲート電極をノードN2に接続し、出力信号OUTによって次段のシフトレジスタ部にハイレベルを転送するために機能する。TFT13は、ソース電極をTFT12のドレイン電極に接続し、ドレイン電極をクロック信号線CLK1に接続し、ゲート電極をノードN1に接続し、出力信号OUTによって次段のシフトレジスタ部にローレベルを転送するために機能する。TFT14は、ソース電極を電源VDDに接続し、ドレイン電極をノードN1に接続し、ゲート電極をノードN2に接続し、ノードN1に電源VDDを供給するように機能する。TFT15は、ソース電極をノードN1に接続し、ドレイン電極を電源VSSに接続し、ゲート電極に入力信号INを供給する。TFT16は、ドレイン電極とゲート電極を共通にクロック信号線CLK2に接続し、ソース電極をノードN2に接続する。なお、単位回路となる単一チャネルのシフトレジスタ部10の構成は、クロック信号線CLK1、CL2における位相のずれた2つのクロック信号によってシフト機能を実現する回路であれば図2に示す構成に限定されない。
【0028】
次に、ドライバ部11aがどのような動作で、走査線を浮遊状態とするかについて説明する。始めに、走査線SLを浮遊状態とする機能を含まないドライバ部について説明する。
【0029】
図3は、走査線SLを浮遊状態とする機能を含まないドライバ部を有する走査線駆動回路の回路図である。ドライバ部11bは、図2のドライバ部11aにおいて、TFT3、TFT4を省き、ノードN2、N3間を短絡したものである。
【0030】
ドライバ部11bは、ブートストラップ効果を用いて最大(フル)振幅のパルス信号を走査線SLに出力する。ブートストラップ効果とは、フル振幅のパルス信号を出力するために、図4(a)に示すように、ドレイン−ゲート間の容量結合を使って、図4(b)の期間T2におけるノードN1の電圧波形に示すように、ゲート電位(ノードN1の電位)をVSS以下に引き下げる効果をいう。ゲート電位がVSS以下に引き下げられることによって、TFT2のゲート−ソース間電圧がしきい値以上になり、出力パルスの電位がVSSとなるパルス信号(図4(b)の期間T2のOUT)を出力することができる。
【0031】
このように、パルス信号の出力時である期間T1、T2では、TFT1のゲート電極(ノードN2)はハイレベル状態(VDD以上の電位)、TFT2のゲート電極(ノードN1)はローレベル状態(VSS以下の電位)にある。
【0032】
また、パルスを出力しない期間T3では、図4(b)に示すように、ノードN2はローレベル状態、ノードN1はハイレベル状態にある。
【0033】
したがって、ドライバ部11bは、TFT1及びTFT2は、任意の期間においては、どちらか一方がオンしており、走査線SLを浮遊状態にすることがない。
【0034】
そこで、図2のドライバ部11aは、TFT3、TFT4を付加し、さらにその回路に外部制御信号線Z_CTRLからハイレベルを与えてノードN3をコントロールすることで、走査線SLの浮遊状態を作りだす。
【0035】
図5は、図2において、走査線SLがパルス出力時、パルス出力以外の出力時、及び浮遊状態の各状態にあるときのノードN1、N2、N3の各電圧(レベル)状態を示す。図5に示すように、パルス出力以外の出力時は、ノードN2は、ローレベルの状態にあるのでTFT4はオンとなる。そこで、外部制御信号線Z_CTRLによってノードN3の電圧を制御することができる。すなわち、外部制御信号線Z_CTRLからハイレベルの電圧を印加すれば、ノードN3はハイレベルとなる。また、ノードN2がローレベルであるため、TFT14がオンとなってノードN1はハイレベルとなる。ノードN3とノードN1が共にハイレベルとなるため、TFT1及びTFT2を共にオフ状態にすることができ、走査線SLの浮遊状態を作り出すことができる。
【0036】
また、TFT3は、ゲート電極とドレイン電極を接続したいわゆるダイオード接続の構成となっている。このため、ノードN3の電圧をハイレベルの電圧を印加してもTFT3はオン状態とならないので、ノードN3にハイレベルの電圧を印加しつつ、ノードN2をローレベルに保持することができる。ノードN2をローレベルに保持することができれば、TFT14はオン状態を保つこととなり、ノードN1もハイレベルを保つことができる。すなわち、ノードN1及びノードN3を同時にハイレベルの電圧を印加することが可能となる。
【0037】
本実施例の走査線駆動回路によれば、図3においてTFT1のゲート電極に接続されていたノードN2を、図2に示すようにダイオード接続されたTFT3を介してノードN2とノードN3とに分離することで、一方(ノードN3)をハイレベル、他方(ノードN2)をローレベルに保持し、TFT1とTFT2の双方のゲートにハイレベルの電圧を印加することができる。すなわち、外部制御信号線Z_CTRLをハイレベルとすることで走査線SLを浮遊状態にすることができる。この場合、外部制御信号線Z_CTRLがローレベルならば、等価回路は、図3に示すようになり、シフトレジスタ部10がドライバ部11bを直接駆動することとなり、出力パルス立ち上がり、立下り時間が長くなることがない。
【0038】
次に、第1の実施例の変形例について説明する。
【0039】
前述のとおり、TFT3は、回路動作上、2端子素子であるダイオードと等価となるように利用される。また、TFT4は、薄膜トランジスタであり、ドレイン・ソース間をオンオフさせるスイッチとして利用しているため、2端子間のオンオフを制御する電圧制御スイッチ回路と等価である。したがって、図2に示したドライバ部11aは、図16に示すようにダイオードD1と電圧制御スイッチ回路SW1とを用いて置き換えられる。つまり図16のドライバ部11eは、図2のドライバ部11aと等価である。
【0040】
図16において、ダイオードD1は、TFT3を置き換えたものであり、アノードをノードN2に接続し、カソードをノードN3に接続する。ダイオードD1は、TFTを形成する半導体装置において、ウェル、拡散層におけるPN接合によって形成される。あるいは、メタルを注入してPIショットキーダイオードとして構成してもよい。このようなダイオードD1は、PチャネルのTFTの製造プロセスと同一のプロセスを適用して作成可能である。
【0041】
また、電圧制御スイッチ回路SW1は、TFT4を置換えたものである。SW1のノードaとノードeがオンオフの対象となるノードであって、ノードcはオンオフを制御する電圧を与える制御電圧入力ノードである。このSW1がTFT4の置き換えであることを考慮すると、ノードaまたはeのどちらか高電位な側のノードの電位と、ノードcの電位Vcとの電位差によってオンオフが制御される。SW1の動作をさらに詳しく述べると、SW1は、ノードaの電位Vaがノードeの電位Veより高い場合、Vca(=Vc−Va)によってオンオフが決定され、Vca<0のときオン、Vca>0のときオフとされる。一方、ノードeの電位Veがノードaの電位Vaより高い場合、Vce(=Vc−Ve)によってオンオフが決定されVce<0のときオン、Vce>0のときオフとされる。
【0042】
次に、以上のように動作する電圧制御スイッチ回路SW1の具体的な構成例について説明する。図17は、電圧制御スイッチ回路SW1の具体的な回路図である。図17(A)に示すように、図2のTFT4に相当するPチャネルのTFT4a、TFT4bを備え、TFT4a、TFT4bのそれぞれのソース、ドレイン、ゲートを共通に並列接続した回路として電圧制御スイッチ回路SW1を構成しても良い。
【0043】
また、図17(B)に示すように、図2のTFT4に相当するPチャネルのTFT4c、TFT4dを備え、TFT4c、TFT4dを直列接続すると共に、ゲートを共通にノードcとして接続した回路として電圧制御スイッチ回路SW1を構成しても良い。
【0044】
さらに、図17(C)に示すように、図2のTFT4とTFT4を駆動するPチャネルのTFT4eとを備え、TFT4eは、ゲートをノードcとするソースホロワ回路であって、ソースを負荷RLおよびTFT4のゲートに接続した回路として電圧制御スイッチ回路SW1を構成しても良い。なお、負荷RLは、拡散層抵抗やPチャネルのTFTを用いた定電流源によって構成してもよい。
【0045】
また、図17(D)に示すように、図2のTFT4とTFT4を駆動するPチャネルのTFT4fとを備え、TFT4fは、ゲートをノードcとするソース接地アンプであって、ドレインを負荷RLおよびTFT4のゲートに接続した回路として電圧制御スイッチ回路SW1を構成しても良い。
【0046】
次に、図16および図5を用いて具体的な動作例を説明する。図5に示すとおり、パルス出力以外の出力時の状態では、走査線SLにはハイレベルが出力されている。このとき、外部制御信号線Z_CTRLは、ローレベルである。ノードN1、N2、N3のレベルは、図5に示す通り、それぞれHigh、Low、Lowである。
【0047】
この状態から、外部制御信号線Z_CTRLを十分速くハイレベルに遷移させた直後の動作に着目すると、ノードeはハイレベル、ノードaはローレベルであり、高電位な方のノードeとノードcとの電位差によってオンオフが制御される。ノードcとノードeとの電位差Vceは、負の値となるため、SW1はオンする。この結果、ノードN3は、電圧制御スイッチ回路SW1を介してハイレベルまで充電され、図5の浮遊状態に示す状態となる。ノードN1、N3が共にハイレベルであるため、TFT1、TFT2は共にオフ状態であり、故に走査線SLは浮遊状態となる。
【実施例2】
【0048】
図6は、本発明の第2の実施例に係る走査線駆動回路の回路図である。図6において、図2と同一の符号は同一物を表し、その説明を省略する。図6のドライバ部11cは、図2のドライバ部11aに対して、PチャネルのトランジスタTFT5が追加される。TFT5は、ドレイン電極をTFT1のゲート電極(ノードN3)に接続し、ゲート電極をTFT2のゲート電極(ノードN1)に接続し、ソース電極を電源VDDに接続する。TFT5を付加することで、以下のように動作する。
【0049】
図6の走査線駆動回路は、パルス入力時(図7の「T1」の期間)及びパルス出力時(図7の「T2」の期間)には、ノードN1はローレベルに、ノードN2はハイレベル(VDD)になる。このとき、N3は、N2がハイレベルに充電されるに従ってハイレベルに向かって電位が上昇するが、VDDよりTFTのしきい値分下がったところ(VDD−|Vth|)で、電位の上昇が止まる。これは、TFT3はドレイン電極とゲート電極が接続されているために、ドレイン電極の電位が上昇するにしたがってゲート電極の電極も上昇するために生じる。
【0050】
図6の走査線駆動回路のタイミングチャートを図7に示す。図7に示すように、ノードN3の電位がVDD−|Vth|までしか上昇しないと、TFT1のゲートの電極がしきい値分下がっている状態になる。したがって、パルス入力時(「T1」の期間)及びパルス出力時(「T2」の期間)にはTFT1はオン状態になる。また、TFT2のゲート電極も、パルス出力時(「T2」の期間)には、ブートストラップ効果によって電圧がしきい値以下になっているため、TFT2もオン状態になる。そうすると、期間T2において、電源VDDから電源VSSに向かってTFT1、TFT2を貫通する電流(以下、貫通電流)が流れ、消費電力が増大してしまう。
【0051】
そこで、貫通電流が流れないようにするために、パルス出力時、ノードN3の電位をVDDまで上昇させ、TFT1を完全にオフ状態とし、貫通電流を遮断する。具体的には、ソース電極が電源電圧VDDに接続され、ドレイン電極がノードN3に接続され、ゲート電極がノードN1に接続されたTFT5を介して、パルス出力時ノードN3の電位をVDDまで上昇させる。
【0052】
本実施例の走査線駆動回路によれば、走査線を浮遊状態する機能を持ち、かつ、貫通電流が流れず低消費電力が実現される。
【実施例3】
【0053】
図8は、本発明の第3の実施例に係る走査線駆動回路の回路図である。図6と同一の符号は同一物を表し、その説明を省略する。図8のドライバ部11dは、図6のドライバ部11cに対して、TFT14のドレイン電極、TFT15のソース電極、およびTFT5のゲート電極と、TFT2およびTFT13のゲート電極との間に、PチャネルのトランジスタTFT6が追加挿入される。TFT6は、ドレイン電極をTFT2のゲート電極に接続し(ノードN1)、ゲート電極を電源VSSに接続し、ソース電極をTFT5のゲート電極に接続する(ノードN4とする)。なお、ここでは、図示の記載上、TFT13をドライバ部11dに含めて記載しているが、元来はシフトレジスタ部10に属する。
【0054】
図8のドライバ部11dは、図6のドライバ部11cと同様に、パルス出力時にTFT5によってノードN3の電位をVDDまで上昇させ、貫通電流が流れるのを防止する。さらに、図11のドライバ部11dは、図6のドライバ部11cに比べ、TFT5のゲート電極にかかる電圧が高いという特徴を持つ。すなわち、TFT5は、ゲート電極にかかる電圧ストレスが低い。これは、以下のように説明される。
【0055】
図6のドライバ部11cは、パルス出力時に、ノードN1の電圧がブートストラップ効果によってVSS以下に下げられる。この電圧がTFT5のゲート電極に印加され、TFT5がオン状態となりノードN3の電位がVDDに持ち上げられる。
【0056】
一方、図8のドライバ部11dは、TFT2のゲート電極に接続されるノードN1を、TFT6を介在させてノードN1とノードN4とに分離する。このように分離することで、ブートストラップ効果によってN1の電圧がVSS以下に下げられた場合、TFT6はオフ状態となり、図9に示すように、N4の電圧はVSS以下の電圧に下ることがない。
【0057】
図8のドライバ部11dは、N4の電圧をTFT5のゲート電極に印加しており、ブートストラップ効果により下げられた、VSSより低い電圧がTFT5のゲート電極に印加されず、高い電圧を印加することができる。したがって、信頼性の面で有利である。
【0058】
以上、実施例1、2、3で説明した走査線駆動回路は、PチャネルのみのTFTで構成した例を示したが、NチャネルのみのTFTで構成したものであっても良い。例えば、図8のPチャネルのみから構成されたシフトレジスタの単位回路は低消費電力、低耐圧の特徴を有するが、図10に示すようなNチャネルのみから構成した場合であっても、同様の特徴を有する回路が実現される。Nチャンネルのみから構成した場合の各ノードの電位と、Pチャンネルのみから構成した場合の各ノードの電位が反転関係にあることに注意すれば、Nチャンネルのみから構成した場合における動作も、上記と同様に説明することができる。
【0059】
以上、実施例1、2、3で説明した走査線駆動回路によれば、以下のような効果を奏する。
【0060】
(1)ディスプレイのコントラスト低下等の画質低下を引き起こすことなく、走査線を浮遊状態にするシフトレジスタを提供できる。走査線上にスイッチTFTを設ける必要がなく負荷抵抗が増えないため、出力パルスの立下り又は立ち上がりが遅くならないからである。
【0061】
(2)しきい値変動等の特性劣化をおこさない、信頼性の高い、走査線を浮遊状態にするシフトレジスタを提供できる。従来のシフトレジスタでは走査線上にスイッチTFTを設けていた。このスイッチTFTは、走査線を浮遊状態とする、わずかな期間を除いて、スイッチTFTがオン状態に保たれている。この状態では、スイッチTFTに電流ストレスがかかり、スイッチTFTが劣化し、閾値などのTFT特性が変動してしまう。このため液晶ディスプレイのコントラストの低下などディスプレイの画質が低下する。本発明では走査線上にスイッチTFTを設けないため、電流ストレスがかかる特定の状態に置かれるTFTがなく、回路内で使用するTFTに電流ストレスがかかりにくい。
【0062】
(3)走査線を浮遊状態にするシフトレジスタ回路を単一チャネルTFTで構成しているので、CMOS構成の回路に比較してプロセス工程を減らすことができる。
【0063】
以下、実施例1、2、3で説明した走査線駆動回路を表示装置に適用する場合の例について説明する。
【実施例4】
【0064】
図11は、本発明の第4の実施例に係る走査線駆動回路の回路図である。図11において、走査線駆動回路置は、実施例1、2、3で説明した走査線駆動回路を縦続に多段接続して構成される。ここでは、実施例1の走査線駆動回路を縦続接続した例を図示している。それぞれのシフトレジスタ部10は、前段のOUTと自身のINとを接続し、各段でパルス幅だけ位相のずれるクロック信号が供給されるクロック信号線CLK1、CLK2、・・・を接続し、クロック信号によって初段の入力INの信号を次々とシフトするように機能する。また、それぞれのシフトレジスタ部10は、ドライバ部11dを介して走査線SL1、SL2、・・・に駆動信号BOUT1、BOUT2、・・・を供給する。
【0065】
図12は、本発明の第4の実施例に係る走査線駆動回路の動作を表すタイミングチャートである。走査線駆動回路は、パルス幅だけそれぞれ位相のずれたクロック信号CLK1〜CLK4によって初段のシフトレジスタ部10における入力INの信号を次々とシフトして駆動信号BOUT1〜BOUT4として出力する。ここで、外部制御信号線Z_CTRLをハイレベルとすると、ノードN1、N3がハイレベルとなり、駆動信号BOUT1〜BOUT4は浮遊状態(Hi−Z)となる。
【0066】
なお、図11の走査線駆動回路は、4つのクロック信号CLK1、CLK2、CLK3、CLK4で駆動する例を示しているが、駆動クロック信号の数は3つであっても、2つであってもよい。
【実施例5】
【0067】
図13は、本発明の第5の実施例に係る表示装置の構成を示す図である。図13において、表示装置は、ガラス基板20の上に、走査線駆動回路21、信号線駆動回路22、画素エリアである表示エリア23を配し、走査線駆動回路21および信号線駆動回路22と配線される外部接続端子24を設ける。走査線駆動回路21は、実施例4で説明したような走査線駆動回路であって、水平方向の走査線SLを介して走査信号(駆動信号)によって表示エリア23のそれぞれの画素を駆動する。信号線駆動回路22は、垂直方向の信号線SGを介して画像信号によって表示エリア23のそれぞれの画素に画像信号を供給する。
【0068】
ここで、信号線駆動回路22は、COG(Chip on Glass)として実装しても良いし、図14のようにTFTによってガラス基板上に集積化した信号線駆動回路22aであってもよい。
【実施例6】
【0069】
図15は、本発明の第6の実施例に係る表示装置の構成を示す図である。図15において、図13と同一に符号は、同一物を表し、その説明を省略する。本実施例の表示装置は、図15に示すように表示エリア23の両側(左右)に2つの走査線駆動回路21a、21bを対向して配置し、一つの走査線SLを共通に接続することで、表示部の走査方向を変えることができる。
【0070】
例えば、左の走査線駆動回路21aを下部から走査するように動作させ、右の走査線駆動回路21bを上部から走査するように動作させる。そして、図示されない外部制御信号線Z_CTRLによってハイインピーダンスとする走査線駆動回路を左右切り替えることで、表示装置の走査方向を変えることができる。例えば、左の走査線駆動回路21aの出力を浮遊状態にして、右の走査線駆動回路21bの出力によって上部から走査線SLを走査することができる。逆に、右の走査線駆動回路21bの出力を浮遊状態にして、左の走査線駆動回路21aの出力によって下部から走査することができる。
【0071】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【0072】
10 シフトレジスタ部
11、11a、11b、11c、11d ドライバ部
20 ガラス基板
21、21a、21b 走査線駆動回路
22、22a 信号線駆動回路
23 表示エリア
24 外部接続端子
C0 保持容量
CLK、CLK1〜CLK4 クロック信号線
Eo 対向電極
Lp 液晶部(液晶部容量)
SL、SL1〜SL4 走査用配線(走査線)
TFT0〜TFT6、TFT10〜TFT16、TFT4a〜TFT4f PチャネルTFT
TFT0a〜TFT6a、TFT10a〜TFT16a NチャネルTFT
VDD、VSS 電源
Z_CTRL 外部制御信号線
D1 ダイオード
RL 負荷
SW1 電圧制御スイッチ回路
【技術分野】
【0001】
本発明は、走査線駆動回路、表示装置及び走査線駆動方法に関し、特に表示装置の走査線をある期間浮遊状態(フローティング)にする技術に関する。
【背景技術】
【0002】
近年、ガラス基板上などの絶縁基板上に、低温ポリシリコンTFT(Thin Film Transistor)による駆動回路を集積したシステム・オン・グラス液晶ディスプレイが製品化されている。この構成のディスプレイは、ガラス基板上に直接駆動回路を形成するために外付けの駆動用ICの個数を減らす、あるいは駆動用ICを不要とするため、駆動ICをCOG(Chip on Glass)等の手段で実装したディスプレイに比べコストを下げることができる。一般的に、このディスプレイのガラス基板上に形成する駆動回路は、PチャネルTFTとNチャネルTFTを組み合わせて形成した、いわゆるCMOS回路である。
【0003】
しかし、システム・オン・グラス液晶ディスプレイの製造コストを下げるためには、ガラス基板上に集積する駆動回路を単一チャネル(Nチャネルのみ、若しくはPチャネルのみ)のTFTで構成することが好ましい。つまり単一チャネルで構成することで、プロセス工程を節約し、チャネル特性に関連する工程を約半分にすることができるために、コストダウンを図ることができる。このような単一チャネルの駆動回路は、特許文献1などに記載されている。
【0004】
ところで、駆動周波数を低くしたり、走査方向を上下に切り替えたりする液晶ディスプレイなどでは、走査線を浮遊状態(フローティング)にする機能が走査線駆動回路に求められる。CMOS回路によって走査線を浮遊状態にする方法の一例は、特許文献2の図3に記載されるように、トランスミッションゲートで走査線を切り離すことで浮遊状態を実現している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2004−226429号公報(図1等)
【特許文献2】特開2006−011024号公報(表1、図2、図3等)
【発明の概要】
【発明が解決しようとする課題】
【0006】
以下の分析は本発明において与えられる。
【0007】
しかしながら、特許文献1には、走査線を浮遊状態とする技術そのものが開示されていない。一方、特許文献2には、走査線を浮遊状態とする方法が記載されるものの、単一チャネルの回路構成で走査線を浮遊状態とする方法が開示されていない。
【0008】
単一チャネルの回路で走査線を浮遊状態とする場合、単に特許文献2と同様に単一チャネルのTFTスイッチで走査線を切り離す方法が考えられる。しかしながら、この方法では、以下のような問題があることを、発明者は見出した。
【0009】
すなわち、駆動能力が低下し、走査線駆動回路の出力パルスの立ち上がり又は立下りが遅くなる。これは、走査線上にスイッチ用TFTを設けると、このスイッチ用TFTのオン抵抗が付加されるために起きる。出力パルスの立ち上がり又は立下りが遅くなる結果、液晶ディスプレイのコントラストが低下してしまうことになる。これは、走査線駆動回路の出力パルスの立ち上がり又は立下りが遅くなることによって画素TFTのオン時間が短くなり、液晶にかかる電圧が低下するために生じる。
【0010】
したがって、本発明の目的は、単一チャネルの回路構成(同一導電型のトランジスタ構成)で、走査線を浮遊状態にすることが可能であり、出力パルスの立ち上がり、立下り特性の良好な走査線駆動回路、表示装置及び走査線駆動方法を提供することにある。
【課題を解決するための手段】
【0011】
本発明の1つのアスペクト(側面)に係る走査線駆動回路は、ソース電極を電源に接続し、ドレイン電極を走査用配線に接続する第1のトランジスタと、ソース電極を走査用配線に接続し、ドレイン電極をクロック信号線に接続する、第1のトランジスタと同一の導電型の第2のトランジスタと、を備え、第1および第2のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成する。
【発明の効果】
【0012】
本発明によれば、同一導電型のトランジスタで構成され、走査線を浮遊状態にすることが可能であって、出力パルス立ち上がり、立下り時間を短くすることができる。
【図面の簡単な説明】
【0013】
【図1】本発明の実施形態に係る走査線駆動回路の主要部を示す回路図である。
【図2】本発明の第1の実施例に係る走査線駆動回路の回路図である。
【図3】走査線を浮遊状態とする機能を含まないドライバ部を有する走査線駆動回路の回路図である。
【図4】本発明の第1の実施例に係る走査線駆動回路におけるブートストラップ効果を説明する図(a)および各部のタイミングチャート(b)である。
【図5】本発明の第1の実施例に係る走査線駆動回路における各部のレベル状態を示す図である。
【図6】本発明の第2の実施例に係る走査線駆動回路の回路図である。
【図7】本発明の第2の実施例に係る走査線駆動回路における各部のタイミングチャートである。
【図8】本発明の第3の実施例に係る走査線駆動回路の回路図である。
【図9】本発明の第3の実施例に係る走査線駆動回路における各部のタイミングチャートである。
【図10】本発明の第3の実施例に係る走査線駆動回路の他の回路図である。
【図11】本発明の第4の実施例に係る走査線駆動回路の回路図である。
【図12】本発明の第4の実施例に係る走査線駆動回路における各部のタイミングチャートである。
【図13】本発明の第5の実施例に係る表示装置の構成を示す図である。
【図14】本発明の第5の実施例に係る表示装置の他の構成を示す図である。
【図15】本発明の第6の実施例に係る表示装置の構成を示す図である。
【図16】本発明の第1の実施例に係るドライバ部の変形例を示す回路図である。
【図17】本発明の第1の実施例に係る電圧制御スイッチ回路の回路図である。
【発明を実施するための形態】
【0014】
図1は、本発明の実施形態に係る走査線駆動回路の主要部を示す回路図である。走査線駆動回路を構成するドライバ部11は、ソース電極を電源VDDに接続し、ドレイン電極を走査用配線(走査線という)SLに接続する第1のトランジスタTFT1と、ソース電極を走査用配線SLに接続し、ドレイン電極をクロック信号線CLKに接続する、第1のトランジスタTFT1と同一の導電型の第2のトランジスタTFT2と、を備え、第1および第2のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成する。ここでは、TFT1、TFT2共にPチャネルTFTとし、それぞれのゲート電極をハイ(H)レベルとすることで、TFT1、TFT2をオフ状態とする。この場合、TFT1、TFT2がオフ状態にあるので、走査線SLは、浮遊状態(フローティング)となる。
【0015】
なお、図1において、画素アレイPAに含まれるそれぞれの画素は、スイッチトランジスタTFT0、液晶部(液晶部容量)Lp、保持容量C0で構成される。スイッチトランジスタTFT0は、ゲート電極に走査線SLが接続され、ソース・ドレイン電極の一方に信号線SGが接続され、他方に液晶部容量Lpおよび保持容量C0の一端がそれぞれ接続されている。液晶部容量Lp、保持容量C0の他端は、対向電極Eoに接続される。
【0016】
画素を駆動する場合には、TFT1をオフとし、TFT2をオンとすると共にクロック信号線CLKをロー(L)レベルとすることで、走査線SLがローレベルとなる。したがって、TFT0がオンとなり信号線SGの信号が液晶部容量Lpに供給されることとなる。
【0017】
さらに、以上のような走査線駆動回路において、以下のような変形が可能である。
【0018】
ドレイン電極とゲート電極を共通に第1のトランジスタのゲート電極に接続し、ソース電極に第1のトランジスタの駆動信号を供給する第3のトランジスタと、ソース電極を第1のトランジスタのゲート電極に接続し、ゲート電極を第3のトランジスタのソース電極に接続し、走査用配線を浮遊状態とするための外部制御信号線にドレイン電極を接続する第4のトランジスタと、をさらに備え、第1〜第4のトランジスタが同一の導電型のトランジスタで構成され、第1のトランジスタのゲート電極と、第2のトランジスタのゲート電極と、クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されるようにしてもよい(図2の11a)。
【0019】
第1〜第4のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を第1のトランジスタのゲート電極に接続し、ゲート電極を第2のトランジスタのゲート電極に接続し、ソース電極を電源に接続する第5のトランジスタをさらに備えるようにしてもよい(図6の11c)。
【0020】
第1〜第4のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を第2のトランジスタのゲート電極に接続し、ゲート電極を電源と異なる他の電源に接続し、ソース電極を第5のトランジスタのゲート電極に接続する第6のトランジスタをさらに備え、第5のトランジスタのゲート電極は、第6のトランジスタを介して第2のトランジスタのゲート電極に接続されるようにしてもよい(図8の11d)。
【0021】
表示装置は、上記に記載の走査線駆動回路を備えるようにしてもよい。
【0022】
表示装置は、一本の走査用配線に対し、2組の上記の走査線駆動回路を接続するようにしてもよい。
【0023】
表示装置は、走査用配線が配線される表示エリアを挟んで2組の上記の走査線駆動回路を対向して配置し、2組の一方における外部制御信号線をアクティブとするようにしてもよい。
【0024】
以下、実施例に即し、詳細に説明する。
【実施例1】
【0025】
図2は、本発明の第1の実施例に係る走査線駆動回路の回路図である。図2において、走査線駆動回路置は、図示されない隣接するシフトレジスタ部との間でシフトした信号の送受を行う単位回路となるシフトレジスタ部10と、走査線SLを駆動するドライバ部11aとからなる。シフトレジスタ部10は、PチャネルのトランジスタTFT10〜TFT16を備え、ドライバ部11aは、PチャネルのトランジスタTFT1〜TFT4を備える。
【0026】
TFT1は、ソース電極を電源VDDに接続し、ドレイン電極を走査線SLに接続する。TFT2は、ソース電極を走査線SLに接続し、ドレイン電極をクロック信号線CLK1に接続する。TFT3は、ドレイン電極とゲート電極を共通にTFT1のゲート電極に接続し(ノードN3)、ソース電極にTFT1の駆動信号を供給する(ノードN2)。TFT4は、ソース電極をTFT1のゲート電極に接続し、ゲート電極をTFT3のソース電極に接続し、走査線SLを浮遊状態とするための外部制御信号線Z_CTRLにドレイン電極を接続する。TFT1のゲート電極(ノードN3)と、TFT2のゲート電極(ノードN1)と、クロック信号線CLK1とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給される。
【0027】
TFT10は、ソース電極を電源VDDに接続し、ドレイン電極をノードN2に接続し、ゲート電極に入力信号INを供給する。TFT11は、ソース電極を電源VDDに接続し、ドレイン電極をノードN2に接続し、ゲート電極をTFT12のドレイン電極に接続する。TFT12は、ソース電極を電源VDDに接続し、ドレイン電極を出力信号OUTを出力するTFT13のソース電極に接続し、ゲート電極をノードN2に接続し、出力信号OUTによって次段のシフトレジスタ部にハイレベルを転送するために機能する。TFT13は、ソース電極をTFT12のドレイン電極に接続し、ドレイン電極をクロック信号線CLK1に接続し、ゲート電極をノードN1に接続し、出力信号OUTによって次段のシフトレジスタ部にローレベルを転送するために機能する。TFT14は、ソース電極を電源VDDに接続し、ドレイン電極をノードN1に接続し、ゲート電極をノードN2に接続し、ノードN1に電源VDDを供給するように機能する。TFT15は、ソース電極をノードN1に接続し、ドレイン電極を電源VSSに接続し、ゲート電極に入力信号INを供給する。TFT16は、ドレイン電極とゲート電極を共通にクロック信号線CLK2に接続し、ソース電極をノードN2に接続する。なお、単位回路となる単一チャネルのシフトレジスタ部10の構成は、クロック信号線CLK1、CL2における位相のずれた2つのクロック信号によってシフト機能を実現する回路であれば図2に示す構成に限定されない。
【0028】
次に、ドライバ部11aがどのような動作で、走査線を浮遊状態とするかについて説明する。始めに、走査線SLを浮遊状態とする機能を含まないドライバ部について説明する。
【0029】
図3は、走査線SLを浮遊状態とする機能を含まないドライバ部を有する走査線駆動回路の回路図である。ドライバ部11bは、図2のドライバ部11aにおいて、TFT3、TFT4を省き、ノードN2、N3間を短絡したものである。
【0030】
ドライバ部11bは、ブートストラップ効果を用いて最大(フル)振幅のパルス信号を走査線SLに出力する。ブートストラップ効果とは、フル振幅のパルス信号を出力するために、図4(a)に示すように、ドレイン−ゲート間の容量結合を使って、図4(b)の期間T2におけるノードN1の電圧波形に示すように、ゲート電位(ノードN1の電位)をVSS以下に引き下げる効果をいう。ゲート電位がVSS以下に引き下げられることによって、TFT2のゲート−ソース間電圧がしきい値以上になり、出力パルスの電位がVSSとなるパルス信号(図4(b)の期間T2のOUT)を出力することができる。
【0031】
このように、パルス信号の出力時である期間T1、T2では、TFT1のゲート電極(ノードN2)はハイレベル状態(VDD以上の電位)、TFT2のゲート電極(ノードN1)はローレベル状態(VSS以下の電位)にある。
【0032】
また、パルスを出力しない期間T3では、図4(b)に示すように、ノードN2はローレベル状態、ノードN1はハイレベル状態にある。
【0033】
したがって、ドライバ部11bは、TFT1及びTFT2は、任意の期間においては、どちらか一方がオンしており、走査線SLを浮遊状態にすることがない。
【0034】
そこで、図2のドライバ部11aは、TFT3、TFT4を付加し、さらにその回路に外部制御信号線Z_CTRLからハイレベルを与えてノードN3をコントロールすることで、走査線SLの浮遊状態を作りだす。
【0035】
図5は、図2において、走査線SLがパルス出力時、パルス出力以外の出力時、及び浮遊状態の各状態にあるときのノードN1、N2、N3の各電圧(レベル)状態を示す。図5に示すように、パルス出力以外の出力時は、ノードN2は、ローレベルの状態にあるのでTFT4はオンとなる。そこで、外部制御信号線Z_CTRLによってノードN3の電圧を制御することができる。すなわち、外部制御信号線Z_CTRLからハイレベルの電圧を印加すれば、ノードN3はハイレベルとなる。また、ノードN2がローレベルであるため、TFT14がオンとなってノードN1はハイレベルとなる。ノードN3とノードN1が共にハイレベルとなるため、TFT1及びTFT2を共にオフ状態にすることができ、走査線SLの浮遊状態を作り出すことができる。
【0036】
また、TFT3は、ゲート電極とドレイン電極を接続したいわゆるダイオード接続の構成となっている。このため、ノードN3の電圧をハイレベルの電圧を印加してもTFT3はオン状態とならないので、ノードN3にハイレベルの電圧を印加しつつ、ノードN2をローレベルに保持することができる。ノードN2をローレベルに保持することができれば、TFT14はオン状態を保つこととなり、ノードN1もハイレベルを保つことができる。すなわち、ノードN1及びノードN3を同時にハイレベルの電圧を印加することが可能となる。
【0037】
本実施例の走査線駆動回路によれば、図3においてTFT1のゲート電極に接続されていたノードN2を、図2に示すようにダイオード接続されたTFT3を介してノードN2とノードN3とに分離することで、一方(ノードN3)をハイレベル、他方(ノードN2)をローレベルに保持し、TFT1とTFT2の双方のゲートにハイレベルの電圧を印加することができる。すなわち、外部制御信号線Z_CTRLをハイレベルとすることで走査線SLを浮遊状態にすることができる。この場合、外部制御信号線Z_CTRLがローレベルならば、等価回路は、図3に示すようになり、シフトレジスタ部10がドライバ部11bを直接駆動することとなり、出力パルス立ち上がり、立下り時間が長くなることがない。
【0038】
次に、第1の実施例の変形例について説明する。
【0039】
前述のとおり、TFT3は、回路動作上、2端子素子であるダイオードと等価となるように利用される。また、TFT4は、薄膜トランジスタであり、ドレイン・ソース間をオンオフさせるスイッチとして利用しているため、2端子間のオンオフを制御する電圧制御スイッチ回路と等価である。したがって、図2に示したドライバ部11aは、図16に示すようにダイオードD1と電圧制御スイッチ回路SW1とを用いて置き換えられる。つまり図16のドライバ部11eは、図2のドライバ部11aと等価である。
【0040】
図16において、ダイオードD1は、TFT3を置き換えたものであり、アノードをノードN2に接続し、カソードをノードN3に接続する。ダイオードD1は、TFTを形成する半導体装置において、ウェル、拡散層におけるPN接合によって形成される。あるいは、メタルを注入してPIショットキーダイオードとして構成してもよい。このようなダイオードD1は、PチャネルのTFTの製造プロセスと同一のプロセスを適用して作成可能である。
【0041】
また、電圧制御スイッチ回路SW1は、TFT4を置換えたものである。SW1のノードaとノードeがオンオフの対象となるノードであって、ノードcはオンオフを制御する電圧を与える制御電圧入力ノードである。このSW1がTFT4の置き換えであることを考慮すると、ノードaまたはeのどちらか高電位な側のノードの電位と、ノードcの電位Vcとの電位差によってオンオフが制御される。SW1の動作をさらに詳しく述べると、SW1は、ノードaの電位Vaがノードeの電位Veより高い場合、Vca(=Vc−Va)によってオンオフが決定され、Vca<0のときオン、Vca>0のときオフとされる。一方、ノードeの電位Veがノードaの電位Vaより高い場合、Vce(=Vc−Ve)によってオンオフが決定されVce<0のときオン、Vce>0のときオフとされる。
【0042】
次に、以上のように動作する電圧制御スイッチ回路SW1の具体的な構成例について説明する。図17は、電圧制御スイッチ回路SW1の具体的な回路図である。図17(A)に示すように、図2のTFT4に相当するPチャネルのTFT4a、TFT4bを備え、TFT4a、TFT4bのそれぞれのソース、ドレイン、ゲートを共通に並列接続した回路として電圧制御スイッチ回路SW1を構成しても良い。
【0043】
また、図17(B)に示すように、図2のTFT4に相当するPチャネルのTFT4c、TFT4dを備え、TFT4c、TFT4dを直列接続すると共に、ゲートを共通にノードcとして接続した回路として電圧制御スイッチ回路SW1を構成しても良い。
【0044】
さらに、図17(C)に示すように、図2のTFT4とTFT4を駆動するPチャネルのTFT4eとを備え、TFT4eは、ゲートをノードcとするソースホロワ回路であって、ソースを負荷RLおよびTFT4のゲートに接続した回路として電圧制御スイッチ回路SW1を構成しても良い。なお、負荷RLは、拡散層抵抗やPチャネルのTFTを用いた定電流源によって構成してもよい。
【0045】
また、図17(D)に示すように、図2のTFT4とTFT4を駆動するPチャネルのTFT4fとを備え、TFT4fは、ゲートをノードcとするソース接地アンプであって、ドレインを負荷RLおよびTFT4のゲートに接続した回路として電圧制御スイッチ回路SW1を構成しても良い。
【0046】
次に、図16および図5を用いて具体的な動作例を説明する。図5に示すとおり、パルス出力以外の出力時の状態では、走査線SLにはハイレベルが出力されている。このとき、外部制御信号線Z_CTRLは、ローレベルである。ノードN1、N2、N3のレベルは、図5に示す通り、それぞれHigh、Low、Lowである。
【0047】
この状態から、外部制御信号線Z_CTRLを十分速くハイレベルに遷移させた直後の動作に着目すると、ノードeはハイレベル、ノードaはローレベルであり、高電位な方のノードeとノードcとの電位差によってオンオフが制御される。ノードcとノードeとの電位差Vceは、負の値となるため、SW1はオンする。この結果、ノードN3は、電圧制御スイッチ回路SW1を介してハイレベルまで充電され、図5の浮遊状態に示す状態となる。ノードN1、N3が共にハイレベルであるため、TFT1、TFT2は共にオフ状態であり、故に走査線SLは浮遊状態となる。
【実施例2】
【0048】
図6は、本発明の第2の実施例に係る走査線駆動回路の回路図である。図6において、図2と同一の符号は同一物を表し、その説明を省略する。図6のドライバ部11cは、図2のドライバ部11aに対して、PチャネルのトランジスタTFT5が追加される。TFT5は、ドレイン電極をTFT1のゲート電極(ノードN3)に接続し、ゲート電極をTFT2のゲート電極(ノードN1)に接続し、ソース電極を電源VDDに接続する。TFT5を付加することで、以下のように動作する。
【0049】
図6の走査線駆動回路は、パルス入力時(図7の「T1」の期間)及びパルス出力時(図7の「T2」の期間)には、ノードN1はローレベルに、ノードN2はハイレベル(VDD)になる。このとき、N3は、N2がハイレベルに充電されるに従ってハイレベルに向かって電位が上昇するが、VDDよりTFTのしきい値分下がったところ(VDD−|Vth|)で、電位の上昇が止まる。これは、TFT3はドレイン電極とゲート電極が接続されているために、ドレイン電極の電位が上昇するにしたがってゲート電極の電極も上昇するために生じる。
【0050】
図6の走査線駆動回路のタイミングチャートを図7に示す。図7に示すように、ノードN3の電位がVDD−|Vth|までしか上昇しないと、TFT1のゲートの電極がしきい値分下がっている状態になる。したがって、パルス入力時(「T1」の期間)及びパルス出力時(「T2」の期間)にはTFT1はオン状態になる。また、TFT2のゲート電極も、パルス出力時(「T2」の期間)には、ブートストラップ効果によって電圧がしきい値以下になっているため、TFT2もオン状態になる。そうすると、期間T2において、電源VDDから電源VSSに向かってTFT1、TFT2を貫通する電流(以下、貫通電流)が流れ、消費電力が増大してしまう。
【0051】
そこで、貫通電流が流れないようにするために、パルス出力時、ノードN3の電位をVDDまで上昇させ、TFT1を完全にオフ状態とし、貫通電流を遮断する。具体的には、ソース電極が電源電圧VDDに接続され、ドレイン電極がノードN3に接続され、ゲート電極がノードN1に接続されたTFT5を介して、パルス出力時ノードN3の電位をVDDまで上昇させる。
【0052】
本実施例の走査線駆動回路によれば、走査線を浮遊状態する機能を持ち、かつ、貫通電流が流れず低消費電力が実現される。
【実施例3】
【0053】
図8は、本発明の第3の実施例に係る走査線駆動回路の回路図である。図6と同一の符号は同一物を表し、その説明を省略する。図8のドライバ部11dは、図6のドライバ部11cに対して、TFT14のドレイン電極、TFT15のソース電極、およびTFT5のゲート電極と、TFT2およびTFT13のゲート電極との間に、PチャネルのトランジスタTFT6が追加挿入される。TFT6は、ドレイン電極をTFT2のゲート電極に接続し(ノードN1)、ゲート電極を電源VSSに接続し、ソース電極をTFT5のゲート電極に接続する(ノードN4とする)。なお、ここでは、図示の記載上、TFT13をドライバ部11dに含めて記載しているが、元来はシフトレジスタ部10に属する。
【0054】
図8のドライバ部11dは、図6のドライバ部11cと同様に、パルス出力時にTFT5によってノードN3の電位をVDDまで上昇させ、貫通電流が流れるのを防止する。さらに、図11のドライバ部11dは、図6のドライバ部11cに比べ、TFT5のゲート電極にかかる電圧が高いという特徴を持つ。すなわち、TFT5は、ゲート電極にかかる電圧ストレスが低い。これは、以下のように説明される。
【0055】
図6のドライバ部11cは、パルス出力時に、ノードN1の電圧がブートストラップ効果によってVSS以下に下げられる。この電圧がTFT5のゲート電極に印加され、TFT5がオン状態となりノードN3の電位がVDDに持ち上げられる。
【0056】
一方、図8のドライバ部11dは、TFT2のゲート電極に接続されるノードN1を、TFT6を介在させてノードN1とノードN4とに分離する。このように分離することで、ブートストラップ効果によってN1の電圧がVSS以下に下げられた場合、TFT6はオフ状態となり、図9に示すように、N4の電圧はVSS以下の電圧に下ることがない。
【0057】
図8のドライバ部11dは、N4の電圧をTFT5のゲート電極に印加しており、ブートストラップ効果により下げられた、VSSより低い電圧がTFT5のゲート電極に印加されず、高い電圧を印加することができる。したがって、信頼性の面で有利である。
【0058】
以上、実施例1、2、3で説明した走査線駆動回路は、PチャネルのみのTFTで構成した例を示したが、NチャネルのみのTFTで構成したものであっても良い。例えば、図8のPチャネルのみから構成されたシフトレジスタの単位回路は低消費電力、低耐圧の特徴を有するが、図10に示すようなNチャネルのみから構成した場合であっても、同様の特徴を有する回路が実現される。Nチャンネルのみから構成した場合の各ノードの電位と、Pチャンネルのみから構成した場合の各ノードの電位が反転関係にあることに注意すれば、Nチャンネルのみから構成した場合における動作も、上記と同様に説明することができる。
【0059】
以上、実施例1、2、3で説明した走査線駆動回路によれば、以下のような効果を奏する。
【0060】
(1)ディスプレイのコントラスト低下等の画質低下を引き起こすことなく、走査線を浮遊状態にするシフトレジスタを提供できる。走査線上にスイッチTFTを設ける必要がなく負荷抵抗が増えないため、出力パルスの立下り又は立ち上がりが遅くならないからである。
【0061】
(2)しきい値変動等の特性劣化をおこさない、信頼性の高い、走査線を浮遊状態にするシフトレジスタを提供できる。従来のシフトレジスタでは走査線上にスイッチTFTを設けていた。このスイッチTFTは、走査線を浮遊状態とする、わずかな期間を除いて、スイッチTFTがオン状態に保たれている。この状態では、スイッチTFTに電流ストレスがかかり、スイッチTFTが劣化し、閾値などのTFT特性が変動してしまう。このため液晶ディスプレイのコントラストの低下などディスプレイの画質が低下する。本発明では走査線上にスイッチTFTを設けないため、電流ストレスがかかる特定の状態に置かれるTFTがなく、回路内で使用するTFTに電流ストレスがかかりにくい。
【0062】
(3)走査線を浮遊状態にするシフトレジスタ回路を単一チャネルTFTで構成しているので、CMOS構成の回路に比較してプロセス工程を減らすことができる。
【0063】
以下、実施例1、2、3で説明した走査線駆動回路を表示装置に適用する場合の例について説明する。
【実施例4】
【0064】
図11は、本発明の第4の実施例に係る走査線駆動回路の回路図である。図11において、走査線駆動回路置は、実施例1、2、3で説明した走査線駆動回路を縦続に多段接続して構成される。ここでは、実施例1の走査線駆動回路を縦続接続した例を図示している。それぞれのシフトレジスタ部10は、前段のOUTと自身のINとを接続し、各段でパルス幅だけ位相のずれるクロック信号が供給されるクロック信号線CLK1、CLK2、・・・を接続し、クロック信号によって初段の入力INの信号を次々とシフトするように機能する。また、それぞれのシフトレジスタ部10は、ドライバ部11dを介して走査線SL1、SL2、・・・に駆動信号BOUT1、BOUT2、・・・を供給する。
【0065】
図12は、本発明の第4の実施例に係る走査線駆動回路の動作を表すタイミングチャートである。走査線駆動回路は、パルス幅だけそれぞれ位相のずれたクロック信号CLK1〜CLK4によって初段のシフトレジスタ部10における入力INの信号を次々とシフトして駆動信号BOUT1〜BOUT4として出力する。ここで、外部制御信号線Z_CTRLをハイレベルとすると、ノードN1、N3がハイレベルとなり、駆動信号BOUT1〜BOUT4は浮遊状態(Hi−Z)となる。
【0066】
なお、図11の走査線駆動回路は、4つのクロック信号CLK1、CLK2、CLK3、CLK4で駆動する例を示しているが、駆動クロック信号の数は3つであっても、2つであってもよい。
【実施例5】
【0067】
図13は、本発明の第5の実施例に係る表示装置の構成を示す図である。図13において、表示装置は、ガラス基板20の上に、走査線駆動回路21、信号線駆動回路22、画素エリアである表示エリア23を配し、走査線駆動回路21および信号線駆動回路22と配線される外部接続端子24を設ける。走査線駆動回路21は、実施例4で説明したような走査線駆動回路であって、水平方向の走査線SLを介して走査信号(駆動信号)によって表示エリア23のそれぞれの画素を駆動する。信号線駆動回路22は、垂直方向の信号線SGを介して画像信号によって表示エリア23のそれぞれの画素に画像信号を供給する。
【0068】
ここで、信号線駆動回路22は、COG(Chip on Glass)として実装しても良いし、図14のようにTFTによってガラス基板上に集積化した信号線駆動回路22aであってもよい。
【実施例6】
【0069】
図15は、本発明の第6の実施例に係る表示装置の構成を示す図である。図15において、図13と同一に符号は、同一物を表し、その説明を省略する。本実施例の表示装置は、図15に示すように表示エリア23の両側(左右)に2つの走査線駆動回路21a、21bを対向して配置し、一つの走査線SLを共通に接続することで、表示部の走査方向を変えることができる。
【0070】
例えば、左の走査線駆動回路21aを下部から走査するように動作させ、右の走査線駆動回路21bを上部から走査するように動作させる。そして、図示されない外部制御信号線Z_CTRLによってハイインピーダンスとする走査線駆動回路を左右切り替えることで、表示装置の走査方向を変えることができる。例えば、左の走査線駆動回路21aの出力を浮遊状態にして、右の走査線駆動回路21bの出力によって上部から走査線SLを走査することができる。逆に、右の走査線駆動回路21bの出力を浮遊状態にして、左の走査線駆動回路21aの出力によって下部から走査することができる。
【0071】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【0072】
10 シフトレジスタ部
11、11a、11b、11c、11d ドライバ部
20 ガラス基板
21、21a、21b 走査線駆動回路
22、22a 信号線駆動回路
23 表示エリア
24 外部接続端子
C0 保持容量
CLK、CLK1〜CLK4 クロック信号線
Eo 対向電極
Lp 液晶部(液晶部容量)
SL、SL1〜SL4 走査用配線(走査線)
TFT0〜TFT6、TFT10〜TFT16、TFT4a〜TFT4f PチャネルTFT
TFT0a〜TFT6a、TFT10a〜TFT16a NチャネルTFT
VDD、VSS 電源
Z_CTRL 外部制御信号線
D1 ダイオード
RL 負荷
SW1 電圧制御スイッチ回路
【特許請求の範囲】
【請求項1】
ソース電極を電源に接続し、ドレイン電極を走査用配線に接続する第1のトランジスタと、
ソース電極を前記走査用配線に接続し、ドレイン電極をクロック信号線に接続する、第1のトランジスタと同一の導電型の第2のトランジスタと、
を備え、
前記第1および第2のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成することを特徴とする走査線駆動回路。
【請求項2】
ドレイン電極とゲート電極を共通に前記第1のトランジスタのゲート電極に接続し、ソース電極に前記第1のトランジスタの駆動信号を供給する第3のトランジスタと、
ソース電極を前記第1のトランジスタのゲート電極に接続し、ゲート電極を前記第3のトランジスタのソース電極に接続し、前記走査用配線を浮遊状態とするための外部制御信号線にドレイン電極を接続する第4のトランジスタと、
をさらに備え、
前記第1〜第4のトランジスタが同一の導電型のトランジスタで構成され、
前記第1のトランジスタのゲート電極と、前記第2のトランジスタのゲート電極と、前記クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されることを特徴とする請求項1記載の走査線駆動回路。
【請求項3】
前記第1〜第4のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を前記第1のトランジスタのゲート電極に接続し、ゲート電極を前記第2のトランジスタのゲート電極に接続し、ソース電極を前記電源に接続する第5のトランジスタをさらに備えることを特徴とする請求項2記載の走査線駆動回路。
【請求項4】
前記第1〜第4のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を前記第2のトランジスタのゲート電極に接続し、ゲート電極を前記電源と異なる他の電源に接続し、ソース電極を前記第5のトランジスタのゲート電極に接続する第6のトランジスタをさらに備え、
前記第5のトランジスタのゲート電極は、前記第6のトランジスタを介して前記第2のトランジスタのゲート電極に接続されることを特徴とする請求項3記載の走査線駆動回路。
【請求項5】
請求項1乃至4のいずれか一に記載の走査線駆動回路を備える表示装置。
【請求項6】
一本の前記走査用配線に対し、2組の請求項1乃至4のいずれか一に記載の走査線駆動回路を接続する表示装置。
【請求項7】
前記走査用配線が配線される表示エリアを挟んで前記2組の走査線駆動回路を対向して配置し、前記2組の一方における前記外部制御信号線をアクティブとすることを特徴とする請求項6記載の表示装置。
【請求項8】
前記外部制御信号線を制御することで走査方向を反転することを特徴とする請求項7記載の表示装置。
【請求項9】
請求項1乃至4のいずれか一に記載の第1および第2のトランジスタを同時にオフ状態となるように前記バイアスを印加する走査線駆動方法。
【請求項10】
一端を前記第1のトランジスタのゲート電極に接続し、他端に前記第1のトランジスタの駆動信号が供給されるダイオードと、
一端を前記第1のトランジスタのゲート電極に接続し、制御端を前記ダイオードの他端に接続し、前記走査用配線を浮遊状態とするための外部制御信号線に他端を接続する電圧制御スイッチ回路と、
をさらに備え、
前記ダイオードは、前記第1のトランジスタがP型トランジスタである場合に一端をカソードとして他端をアノードとし、前記第1のトランジスタがN型トランジスタである場合に一端をアノードとして他端をカソードとし、
前記電圧制御スイッチ回路は、前記第1のトランジスタと同一の導電型のトランジスタから構成される回路であって、
前記第1のトランジスタのゲート電極と、前記第2のトランジスタのゲート電極と、前記クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されることを特徴とする請求項1記載の走査線駆動回路。
【請求項11】
前記第1のトランジスタと同一の導電型の第3のトランジスタをダイオード接続することで前記ダイオードを構成することを特徴とする請求項10記載の走査線駆動回路。
【請求項12】
前記クロック信号線の信号のレベルが遷移する際に前記第2のトランジスタのゲート電極が浮遊状態に制御されることを特徴とする請求項1記載の走査線駆動回路。
【請求項1】
ソース電極を電源に接続し、ドレイン電極を走査用配線に接続する第1のトランジスタと、
ソース電極を前記走査用配線に接続し、ドレイン電極をクロック信号線に接続する、第1のトランジスタと同一の導電型の第2のトランジスタと、
を備え、
前記第1および第2のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成することを特徴とする走査線駆動回路。
【請求項2】
ドレイン電極とゲート電極を共通に前記第1のトランジスタのゲート電極に接続し、ソース電極に前記第1のトランジスタの駆動信号を供給する第3のトランジスタと、
ソース電極を前記第1のトランジスタのゲート電極に接続し、ゲート電極を前記第3のトランジスタのソース電極に接続し、前記走査用配線を浮遊状態とするための外部制御信号線にドレイン電極を接続する第4のトランジスタと、
をさらに備え、
前記第1〜第4のトランジスタが同一の導電型のトランジスタで構成され、
前記第1のトランジスタのゲート電極と、前記第2のトランジスタのゲート電極と、前記クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されることを特徴とする請求項1記載の走査線駆動回路。
【請求項3】
前記第1〜第4のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を前記第1のトランジスタのゲート電極に接続し、ゲート電極を前記第2のトランジスタのゲート電極に接続し、ソース電極を前記電源に接続する第5のトランジスタをさらに備えることを特徴とする請求項2記載の走査線駆動回路。
【請求項4】
前記第1〜第4のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を前記第2のトランジスタのゲート電極に接続し、ゲート電極を前記電源と異なる他の電源に接続し、ソース電極を前記第5のトランジスタのゲート電極に接続する第6のトランジスタをさらに備え、
前記第5のトランジスタのゲート電極は、前記第6のトランジスタを介して前記第2のトランジスタのゲート電極に接続されることを特徴とする請求項3記載の走査線駆動回路。
【請求項5】
請求項1乃至4のいずれか一に記載の走査線駆動回路を備える表示装置。
【請求項6】
一本の前記走査用配線に対し、2組の請求項1乃至4のいずれか一に記載の走査線駆動回路を接続する表示装置。
【請求項7】
前記走査用配線が配線される表示エリアを挟んで前記2組の走査線駆動回路を対向して配置し、前記2組の一方における前記外部制御信号線をアクティブとすることを特徴とする請求項6記載の表示装置。
【請求項8】
前記外部制御信号線を制御することで走査方向を反転することを特徴とする請求項7記載の表示装置。
【請求項9】
請求項1乃至4のいずれか一に記載の第1および第2のトランジスタを同時にオフ状態となるように前記バイアスを印加する走査線駆動方法。
【請求項10】
一端を前記第1のトランジスタのゲート電極に接続し、他端に前記第1のトランジスタの駆動信号が供給されるダイオードと、
一端を前記第1のトランジスタのゲート電極に接続し、制御端を前記ダイオードの他端に接続し、前記走査用配線を浮遊状態とするための外部制御信号線に他端を接続する電圧制御スイッチ回路と、
をさらに備え、
前記ダイオードは、前記第1のトランジスタがP型トランジスタである場合に一端をカソードとして他端をアノードとし、前記第1のトランジスタがN型トランジスタである場合に一端をアノードとして他端をカソードとし、
前記電圧制御スイッチ回路は、前記第1のトランジスタと同一の導電型のトランジスタから構成される回路であって、
前記第1のトランジスタのゲート電極と、前記第2のトランジスタのゲート電極と、前記クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されることを特徴とする請求項1記載の走査線駆動回路。
【請求項11】
前記第1のトランジスタと同一の導電型の第3のトランジスタをダイオード接続することで前記ダイオードを構成することを特徴とする請求項10記載の走査線駆動回路。
【請求項12】
前記クロック信号線の信号のレベルが遷移する際に前記第2のトランジスタのゲート電極が浮遊状態に制御されることを特徴とする請求項1記載の走査線駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2010−266849(P2010−266849A)
【公開日】平成22年11月25日(2010.11.25)
【国際特許分類】
【出願番号】特願2010−54379(P2010−54379)
【出願日】平成22年3月11日(2010.3.11)
【出願人】(303018827)NEC液晶テクノロジー株式会社 (547)
【Fターム(参考)】
【公開日】平成22年11月25日(2010.11.25)
【国際特許分類】
【出願日】平成22年3月11日(2010.3.11)
【出願人】(303018827)NEC液晶テクノロジー株式会社 (547)
【Fターム(参考)】
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