走査線駆動回路
【課題】スタートパルス生成回路が不要な走査線駆動回路を提供する。
【解決手段】ゲート線駆動回路３０は、それぞれ位相の異なるクロック信号ＣＬＫ１〜ＣＬＫ３により駆動され、縦続接続した複数の単位シフトレジスタSRを含む。通常動作において、クロック信号ＣＬＫ１〜ＣＬＫ３の活性期間は重ならないが、フレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３を同時に活性化させる。第１段目の単位シフトレジスタＳＲ1は、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化したのに応じて出力信号Ｇを活性化させるように構成されている。
【解決手段】ゲート線駆動回路３０は、それぞれ位相の異なるクロック信号ＣＬＫ１〜ＣＬＫ３により駆動され、縦続接続した複数の単位シフトレジスタSRを含む。通常動作において、クロック信号ＣＬＫ１〜ＣＬＫ３の活性期間は重ならないが、フレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３を同時に活性化させる。第１段目の単位シフトレジスタＳＲ1は、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化したのに応じて出力信号Ｇを活性化させるように構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置、撮像装置等の電気光学装置に使用される走査線駆動回路に関するものであり、特に同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に関するものである。
【背景技術】
【０００２】
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示素子（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
【０００４】
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、対応するゲート線に接続されるだけでなく、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
【０００５】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくしコスト低減をするために、同一導電型の電界効果トランジスタのみを用いて構成されることが望ましい。
【０００６】
ゲート線駆動回路は、最前段の単位シフトレジスタに入力されるスタートパルスを次々に後段の単位シフトレジスタへと伝達することによって、ゲート線を順番に選択するように動作する。そのスタートパルスはゲート線駆動回路の外部から供給される信号（外部信号）であり、ゲート線駆動回路とは異なる基板に形成されたスタートパルス生成回路で生成される。
【０００７】
しかし外部信号が増えると、その生成回路や外部信号のレベル調整を行うレベルシフタなど必要な回路が増加し、装置のコスト増大の要因となる。従って、電気光学装置の製造コストを低減するためには、外部信号をできるだけ少なくすることが好ましい。そのためスタートパルス生成回路をゲート線駆動回路と同一の基板上に設けることで、スタートパルスを外部から供給する必要を無くし、外部信号の数を削減する試みも成されている（例えば特許文献１，２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２６９００２号公報
【特許文献２】米国特許出願公開第２００８／０１２２７７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１，２のように、スタートパルス生成回路をゲート線駆動回路と同一の基板上に設ければ外部信号の数を少なくできる。しかし当然のことながら、スタートパルス生成回路の形成するための面積を基板上に確保する必要がある。製造コストの観点からは、基板の面積は小さいことが好ましい。
【００１０】
本発明は以上の課題を解決するためになされたものであり、同一導電型のトランジスタのみで構成され、スタートパルス生成回路が不要な走査線駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の局面に係る走査線駆動回路は、それぞれ位相の異なる少なくとも３つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、前記複数の単位シフトレジスタは、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる特定の単位シフトレジスタを含むものである。
【００１２】
本発明の第２の局面に係る走査線駆動回路は、それぞれ位相の異なる少なくとも３つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、前記複数の単位シフトレジスタの前段から後段へ向けて信号をシフトさせる順方向シフトおよび後段から前段へ向けて信号をシフトさせる逆方向シフトが可能であり、前記複数の単位シフトレジスタは、順方向シフト時に、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる第１の単位シフトレジスタと、逆方向シフト時に、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる第２の単位シフトレジスタを含むものである。
【００１３】
本発明の第３の局面に係る走査線駆動回路は、それぞれ位相の異なる少なくとも２つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、前記複数の単位シフトレジスタの前段から後段へ向けて信号をシフトさせる順方向シフトおよび後段から前段へ向けて信号をシフトさせる逆方向シフトが可能であり、順方向シフト時に活性レベル、逆方向シフト時に非活性レベルに設定される第１電圧信号が供給される第１電圧信号端子と、逆方向シフト時に活性レベル、順方向シフト時に非活性レベルに設定される第１電圧信号が供給される第２電圧信号端子を備え、前記複数の単位シフトレジスタは、順方向シフト時に、前記第１および第２電圧信号を共に活性レベルに設定すると出力信号を活性化させる第１の単位シフトレジスタと、逆方向シフト時に、前記第１および第２電圧信号を共に活性レベルに設定すると出力信号を活性化させる第２の単位シフトレジスタを含むものである。
【発明の効果】
【００１４】
本発明に係る走査線駆動回路によれば、スタートパルス生成回路が不要であるため、基板面積を小さくでき、製造コストの削減に寄与できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の適用例である表示装置の構成を示す概略ブロック図である。
【図２】実施の形態１に係るゲート線駆動回路のブロック図である。
【図３】単位シフトレジスタの一例を示す回路図である。
【図４】実施の形態１に係る第１段目の単位シフトレジスタの回路図である。
【図５】実施の形態１に係るゲート線駆動回路の回路構成を示す図である。
【図６】実施の形態１に係るゲート線駆動回路の回路構成を示す図である。
【図７】図３の単位シフトレジスタの動作を示すタイミング図である。
【図８】実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。
【図９】実施の形態１に係るゲート線駆動回路の動作を示すタイミング図である。
【図１０】実施の形態１の変更例を説明するための図である。
【図１１】実施の形態２に係るゲート線駆動回路のブロック図である。
【図１２】双方向単位シフトレジスタの一例の回路図である。
【図１３】実施の形態２に係る第１段目の単位シフトレジスタの回路図である。
【図１４】実施の形態２に係る最後段の単位シフトレジスタの回路図である。
【図１５】最後段の次段に設けられたダミーの単位シフトレジスタの回路図である。
【図１６】第１段目の前段に設けられたダミーの単位シフトレジスタの回路図である。
【図１７】実施の形態２に係るゲート線駆動回路の回路構成を示す図である。
【図１８】実施の形態２に係るゲート線駆動回路の回路構成を示す図である。
【図１９】実施の形態２に係るゲート線駆動回路の順方向シフト時における動作を示すタイミング図である。
【図２０】実施の形態２に係るゲート線駆動回路の逆方向シフト時における動作を示すタイミング図である。
【図２１】実施の形態２の変更例に係るゲート線駆動回路のブロック図である。
【図２２】実施の形態２の変更例に係る第１段目の単位シフトレジスタの回路図である。
【図２３】実施の形態２の変更例に係る最後段の単位シフトレジスタの回路図である。
【図２４】実施の形態２の変更例に係るゲート線駆動回路の回路構成を示す図である。
【図２５】実施の形態２の変更例に係るゲート線駆動回路の回路構成を示す図である。
【図２６】実施の形態２の変更例に係るゲート線駆動回路の順方向シフト時における動作を示すタイミング図である。
【図２７】実施の形態２の変更例に係るゲート線駆動回路の逆方向シフト時における動作を示すタイミング図である。
【図２８】実施の形態３に係るゲート線駆動回路のブロック図である。
【図２９】実施の形態３に係る第１段目（最前段）の単位シフトレジスタの回路図である。
【図３０】実施の形態３に係る第ｎ段目（最後段）の単位シフトレジスタの回路図である。
【図３１】最後段の次段に設けられたダミーの単位シフトレジスタの回路図である。
【図３２】第１段目の前段に設けられたダミーの単位シフトレジスタの回路図である。
【図３３】実施の形態３に係るゲート線駆動回路の回路構成を示す図である。
【図３４】実施の形態３に係るゲート線駆動回路の回路構成を示す図である。
【図３５】実施の形態３に係るゲート線駆動回路の順方向シフト時における動作を示すタイミング図である。
【図３６】実施の形態３に係るゲート線駆動回路の逆方向シフト時における動作を示すタイミング図である。
【図３７】実施の形態３の変更例に係るゲート線駆動回路のブロック図である。
【図３８】実施の形態３の変更例に係る第１段目の単位シフトレジスタの回路図である。
【図３９】実施の形態３の変更例に係る最後段の単位シフトレジスタの回路図である。
【図４０】実施の形態３の変更例に係るゲート線駆動回路の回路構成を示す図である。
【図４１】実施の形態３の変更例に係るゲート線駆動回路の回路構成を示す図である。
【図４２】実施の形態３の変更例に係るゲート線駆動回路の順方向シフト時における動作を示すタイミング図である。
【図４３】実施の形態３の変更例に係るゲート線駆動回路の逆方向シフト時における動作を示すタイミング図である。
【図４４】実施の形態４に係るゲート線駆動回路のブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１７】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００１８】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００１９】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００２０】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２１】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２２】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２３】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２４】
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（例えば図８の時刻ｔ1〜ｔ2）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。
【００２５】
＜実施の形態１＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。
【００２６】
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００２７】
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００２８】
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００２９】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００３０】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３１】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３２】
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
【００３３】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３４】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００３５】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００３６】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００３７】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００３８】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００３９】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００４０】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
【００４１】
図２は、ゲート線駆動回路３０の構成を示すブロック図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数（ｎ個）の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4,…，ＳＲnで構成される多段のシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００４２】
本実施の形態に係るゲート線駆動回路３０において、第２段目〜第ｎ段目（最後段）の単位シフトレジスタＳＲ2〜ＳＲnは全て同じ構成であり、それぞれ入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。第１段目（最前段）の単位シフトレジスタＳＲ1は、他の段とは異なり、入力端子を２つ有している。即ち、単位シフトレジスタＳＲ1は、第１および第２入力端子ＩＮ１，ＩＮ２と、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。
【００４３】
各単位シフトレジスタＳＲの出力端子ＯＵＴは、それぞれ対応するゲート線ＧＬに接続される。つまり各単位シフトレジスタＳＲの出力信号Ｇは、垂直（又は水平）走査パルスとしてゲート線ＧＬへと出力される。
【００４４】
またクロック発生器３１は、それぞれ位相が異なる（活性期間が重ならない）３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、繰り返し順番に（即ち、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に）活性化するように制御されている（図７参照）。
【００４５】
図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫにはクロック信号ＣＬＫ１〜ＣＬＫ３のうちの何れかが供給される。
【００４６】
具体的には、クロック信号ＣＬＫ１は、第［３ｍ−２］行目の（ｍは自然数、以下同じ）のゲート線ＧＬ3m-2を駆動する単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給される。クロック信号ＣＬＫ２は、第［３ｍ−１］行目のゲート線ＧＬ3m-1を駆動する単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給される。クロック信号ＣＬＫ３は、第［３ｍ］行目のゲート線ＧＬ3mを駆動する単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、この順番で繰り返し活性化するので、シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…のクロック端子ＣＫはその順番で活性化されることとなる。
【００４７】
なお、一般的な表示装置の走査線数は３の倍数ではないので、３相のクロック信号ＣＬＫ１〜ＣＬＫ３により制御されるシフトレジスタでは、最終行である第ｎ段目の単位シフトレジスタＳＲnのクロック端子ＣＫに供給されるクロック信号は、表示装置の走査線数によって変わる。図２の例では、単位シフトレジスタＳＲnのクロック端子ＣＫにはクロック信号ＣＬＫ１が供給されている。
【００４８】
第１段目の単位シフトレジスタＳＲ1の第１および第２入力端子ＩＮ１，ＩＮ２には、互いに位相が異なり、且つ、クロック端子ＣＫに入力されるクロック信号ＣＬＫ１とも位相が異なるクロック信号がそれぞれ入力される。ここでは第１入力端子ＩＮ１にクロック信号ＣＬＫ２が入力され、第２入力端子ＩＮ２にクロック信号ＣＬＫ３が入力されている。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮには、その前段の出力信号Ｇが入力される。
【００４９】
また各単位シフトレジスタＳＲのリセット端子ＲＳＴには次段の出力信号Ｇが供給される。但し、最後段の単位シフトレジスタＳＲnでは、リセット端子ＲＳＴには、クロック端子ＣＫに入力されるクロック信号ＣＬＫ１の次に活性化するクロック信号ＣＬＫ２が入力される。
【００５０】
ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ１〜ＣＬＫ３に同期して、自身の前段の出力信号Ｇを時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。その結果、各単位シフトレジスタＳＲの出力信号Ｇは、Ｇ1，Ｇ2，Ｇ3…と順番に活性化される（単位シフトレジスタＳＲの動作の詳細は後述する）。それにより一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００５１】
従来のゲート線駆動回路３０では、第１段目の単位シフトレジスタＳＲ1の出力信号Ｇ1を活性化させるために、外部から単位シフトレジスタＳＲ1の入力端子ＩＮにスタートパルスを供給していたが、図２からも分かるように、本実施の形態の単位シフトレジスタＳＲ1にはスタートパルスは供給されない。
【００５２】
以下、各単位シフトレジスタＳＲの回路構成について説明する。まず第２段目以降の単位シフトレジスタＳＲの構成を説明する。図３はその回路図である。ゲート線駆動回路３０においては、単位シフトレジスタＳＲ2〜ＳＲnの構成は実質的にどれも同じであるので、ここでは代表的に第ｋ段目（２≦ｋ≦ｎ）の単位シフトレジスタＳＲkの構成について説明する。この単位シフトレジスタＳＲkを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここではＮ型ＴＦＴが用いられている。
【００５３】
図３の如く、従来の単位シフトレジスタＳＲkは、図２で示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、ロー側電源電位ＶＳＳを回路の基準電位としているが（ＶＳＳ＝０）、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤは１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００５４】
単位シフトレジスタＳＲkの出力段は、ゲート線ＧＬkの選択期間に出力信号Ｇkを活性レベル（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間に出力信号Ｇkを非活性レベル（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とから構成されている。
【００５５】
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって出力信号Ｇkを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、出力信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
【００５６】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１（昇圧容量）が接続されている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。
【００５７】
ノードＮ１と第２電源端子Ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。トランジスタＱ３は、入力端子ＩＮに供給される信号（入力信号）の活性化に応じてノードＮ１を充電するよう機能する。
【００５８】
ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。トランジスタＱ４は、リセット端子ＲＳＴに供給される信号（リセット信号）の活性化に応じてノードＮ１を放電するよう機能する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ５も接続されている。トランジスタＱ５は、ノードＮ２が活性レベル（Ｈレベル）の期間、ノードＮ１を放電して当該ノードＮ１を非活性レベル（Ｌレベル）に維持するよう機能する。
【００５９】
これらトランジスタＱ３，Ｑ４，Ｑ５から成る回路は、ノードＮ１を充放電することによってトランジスタＱ１（出力プルアップトランジスタ）を駆動する「プルアップ駆動回路」を構成している。
【００６０】
ノードＮ２と第２電源端子Ｓ２との間には、ゲートが第２電源端子Ｓ２に接続したトランジスタＱ６が接続される（即ちトランジスタＱ６はダイオード接続されている）。ノードＮ２と第１電源端子Ｓ１との間には、ゲートがノードＮ１に接続したトランジスタＱ７が接続される。
【００６１】
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ１）がＨレベルになりトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになり、逆にノードＮ１がＬレベルになりトランジスタＱ７がオフするとノードＮ２はＨレベルになる。即ちトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。このインバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。
【００６２】
当該インバータは、ノードＮ２を充放電することによってトランジスタＱ２（出力プルダウントランジスタ）を駆動する「プルダウン駆動回路」を構成している。
【００６３】
次に、単位シフトレジスタＳＲ1の構成を説明する。図４はその回路図である。同図の如く、単位シフトレジスタＳＲ1は、図３の回路に対し、トランジスタＱ３を、直列接続した２つのトランジスタＱ３１，Ｑ３２（充電回路）に置き換えたものである。トランジスタＱ３１，Ｑ３２間の接続ノードを「ノードＮ３」と定義する。
【００６４】
トランジスタＱ３１は、第２電源端子Ｓ２ノードＮ３との間に接続し、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ３２は、ノードＮ１とノードＮ３との間に接続し、そのゲートは第２入力端子ＩＮ２に接続される。単位シフトレジスタＳＲ1におけるその他の回路構成は図３の単位シフトレジスタＳＲkと同様である。
【００６５】
図５および図６は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図５には最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図６には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnの接続関係が示されている。
【００６６】
続いて、図３の単位シフトレジスタＳＲkの動作を説明する。図７はその動作を示す信号波形図である。ここでは当該単位シフトレジスタＳＲkのクロック端子ＣＫにクロック信号ＣＬＫ１が入力されているものとして説明を行う（例えば図２の単位シフトレジスタＳＲ4がこれに該当する）。
【００６７】
説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３のＨレベル電位は、ハイ側電源電位ＶＤＤに等しいと仮定する。またクロック信号ＣＬＫ１〜ＣＬＫ３およびスタートパルスＳＰのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なお、クロック信号ＣＬＫ１〜ＣＬＫ３は、それぞれ１水平期間（１Ｈ）ずつの位相差を持つ繰り返し信号である。
【００６８】
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルであると仮定する。このときトランジスタＱ１はオフ（遮断状態）、トランジスタＱ２はオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇk）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる（以下、この状態を「リセット状態」と称す）。即ち、この単位シフトレジスタＳＲkが接続するゲート線ＧＬkは非選択状態である。また初期状態では、クロック信号ＣＬＫ１〜ＣＬＫ３および前段（単位シフトレジスタＳＲk-1）の出力信号Ｇk-1は、何れもＬレベルであるとする。
【００６９】
その状態から、時刻ｔ100において、クロック信号ＣＬＫ３の立ち上がりと共に前段の出力信号Ｇk-1がＨレベルになると、当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（駆動能力が充分大きく）設定されているため、ノードＮ１のレベルが上昇する。
【００７０】
それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、トランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【００７１】
このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、トランジスタＱ１がオン、トランジスタＱ２がオフになる（以下、この状態を「セット状態」称す）。但しこの時点ではクロック信号ＣＬＫ１はＬレベルであるため、出力信号ＧkはＬレベルに維持されている。
【００７２】
そして時刻ｔ101で、クロック信号ＣＬＫ３の立ち下がりと共に前段の出力信号Ｇk-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態（フローティング状態）でＨレベルに維持される。
【００７３】
時刻ｔ102でクロック信号ＣＬＫ１が立ち上がってＨレベルになると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇkのレベルが上昇する。このとき、容量素子Ｃ１並びにトランジスタＱ１のゲート容量（ゲート・ソース間容量、ゲート・ドレイン間容量およびゲート・チャネル間容量）を介する結合のため、出力信号Ｇkのレベル上昇に応じてノードＮ１の電位が昇圧される。そのため出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。
【００７４】
従って、出力信号Ｇkは、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作して出力端子ＯＵＴを充電するため、出力信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧分の損失を伴わずクロック信号ＣＬＫ１と同じ電位ＶＤＤまで上昇する。
【００７５】
このように出力信号ＧkがＨレベルになると、ゲート線ＧＬkが選択状態になる。また出力信号Ｇkは次段の単位シフトレジスタＳＲk+1の入力端子ＩＮにも供給されているので、次段の単位シフトレジスタＳＲk+1はセット状態になる。
【００７６】
その後、時刻ｔ103でクロック信号ＣＬＫ１が立ち下がってＬレベルに戻ると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号ＧkはＬレベル（ＶＳＳ）になり、ゲート線ＧＬkは非選択状態に戻る。またこのときノードＮ１は昇圧前の電位（ＶＤＤ−Ｖｔｈ）に戻る。
【００７７】
続いて時刻ｔ104で、クロック信号ＣＬＫ２が立ち上がりＨレベルになると、次段の出力信号Ｇk+1がＨレベルになる。すると単位シフトレジスタＳＲkでは、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。またこのときトランジスタＱ５はオンになる。
【００７８】
そして時刻ｔ105で次段の出力信号Ｇk+1が立ち下がると、トランジスタＱ４はオフになるが、トランジスタＱ５がオンに維持されるため、ノードＮ１は低インピーダンスでＬレベルに維持される。
【００７９】
時刻ｔ105以降は、次のフレーム期間に前段の出力信号Ｇk-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＬレベル、ノードＮ２をＨレベルに保持するため、単位シフトレジスタＳＲkはリセット状態に維持される。よってゲート線ＧＬkの非選択期間の間は、出力信号Ｇkは低インピーダンスでＬレベルに維持される。
【００８０】
以上のように、２段目以降の単位シフトレジスタＳＲkは、入力端子ＩＮの信号（前段の出力信号Ｇk-1）の活性化に応じてセット状態になり、その次のクロック端子ＣＫの信号（クロック信号ＣＬＫ１）の活性期間に出力信号Ｇkを活性化させる。そして、リセット端子ＲＳＴの信号（次段の出力信号Ｇk+1（単位シフトレジスタＳＲnではクロック信号ＣＬＫ２））の活性化に応じてリセット状態に戻り、以降は出力信号ＧkをＬレベルに維持する。
【００８１】
続いて、図４に示した第１段目の単位シフトレジスタＳＲ1の動作を説明する。図８はその動作を示す信号波形図である。上記したように、単位シフトレジスタＳＲ1においては、クロック端子ＣＫにクロック信号ＣＬＫ１が入力され、第１入力端子ＩＮ１にはクロック信号ＣＬＫ２が入力され、入力端子ＩＮ３にはクロック信号ＣＬＫ３が入力される。
【００８２】
クロック信号発生器３１は、ゲート線駆動回路３０の通常動作時には、クロック信号ＣＬＫ１〜ＣＬＫ３の活性期間が重ならないように制御するが、ゲート線駆動回路３０に信号にシフト動作を開始させるタイミング、すなわちフレーム期間の先頭に対応するタイミングでは、例外的にクロック信号ＣＬＫ２，ＣＬＫ３を同時に活性化させる。
【００８３】
まず単位シフトレジスタＳＲ1の初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態を仮定する。このときトランジスタＱ１はオフ、トランジスタＱ２はオンであるので、出力端子ＯＵＴ（出力信号Ｇ1）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。また初期状態では、クロック信号ＣＬＫ１〜ＣＬＫ３は何れもＬレベルであるとする。よってトランジスタＱ３１，Ｑ３２は共にオフしており、ノードＮ３のレベルは不定状態である。
【００８４】
そしてフレーム期間の先頭に対応する時刻ｔ0において、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化される。するとトランジスタＱ３１，Ｑ３２が共にオンする。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３１，Ｑ３２のオン抵抗の和がトランジスタＱ５のオン抵抗よりも充分小さく設定されているため、ノードＮ１はＨレベルになる。よってトランジスタＱ７がオンし、ノードＮ２はＬレベル（ＶＳＳ）になる。このときトランジスタＱ５がオフになるので、ノードＮ１の電位はＶＤＤ−Ｖｔｈまで上昇する。
【００８５】
その結果、単位シフトレジスタＳＲ1は、ノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態となり、トランジスタＱ１がオン、トランジスタＱ２がオフになる。但しこの時点ではクロック信号ＣＬＫ１はＬレベルであるため、出力信号Ｇ1はＬレベルに維持されている。
【００８６】
その後、時刻ｔ1でクロック信号ＣＬＫ２，ＣＬＫ３がＬレベルに戻る。よってトランジスタＱ３１，Ｑ３２はオフになるが、トランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態でＨレベルに維持される。またノードＮ３も高インピーダンス状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【００８７】
時刻ｔ2でクロック信号ＣＬＫ１がＨレベルになると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇ1がＨレベルになる。このとき、容量素子Ｃ１並びにトランジスタＱ１のゲート容量（ゲート・ソース間容量、ゲート・ドレイン間容量およびゲート・チャネル間容量）を介する結合のため、ノードＮ１の電位が昇圧され、トランジスタＱ１は低インピーダンスに維持される。従って、出力信号Ｇ1は、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作するため、出力信号Ｇ1のＨレベル電位はＶＤＤになる。
【００８８】
このように出力信号Ｇ1がＨレベルになると、ゲート線ＧＬ1が選択状態になる。また出力信号Ｇ1は第２段目の単位シフトレジスタＳＲ2の入力端子ＩＮにも供給されているので、単位シフトレジスタＳＲ2はセット状態になる。
【００８９】
その後、時刻ｔ3でクロック信号ＣＬＫ１がＬレベルに戻ると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号Ｇ1はＬレベル（ＶＳＳ）になり、ゲート線ＧＬ1は非選択状態に戻る。またこのときノードＮ１は昇圧前の電位（ＶＤＤ−Ｖｔｈ）に戻る。
【００９０】
時刻ｔ4でクロック信号ＣＬＫ２がＨレベルになると、第２段目の出力信号Ｇ2がＨレベルになる。すると単位シフトレジスタＳＲ1では、トランジスタＱ４がオンする。このときトランジスタＱ３１のゲートがＨレベル（ＶＤＤ）になるが、トランジスタＱ３２がオフしているので、トランジスタＱ３１，Ｑ３２を通してノードＮ１へは電流が流れない。よってノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするので、ノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲ1は、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。またこのときトランジスタＱ５はオンになる。
【００９１】
そして時刻ｔ5で、クロック信号ＣＬＫ２と共に第２段目の出力信号Ｇ2が立ち下がると、トランジスタＱ４はオフになるが、トランジスタＱ５がオンに維持されるため、ノードＮ１は低インピーダンスでＬレベルに維持される。ノードＮ３は、時刻ｔ5では高インピーダンス状態のＨレベル（ＶＤＤ−Ｖｔｈ）のままであるが、時刻ｔ6でクロック信号ＣＬＫ３がＨレベルになったとき、トランジスタＱ３２，Ｑ５を通して放電されてＬレベル（ＶＤＤ）になる。
【００９２】
時刻ｔ6以降は、次のフレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３が共に活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＬレベル、ノードＮ２をＨレベルに保持するため、単位シフトレジスタＳＲ1はリセット状態に維持される。よってゲート線ＧＬ1の非選択期間の間は、出力信号Ｇ1は低インピーダンスでＬレベルに維持される。
【００９３】
以上のように、単位シフトレジスタＳＲ1の動作は、セット状態へ移行するときの動作を除けば、上記した２段目以降の単位シフトレジスタＳＲkの動作と同様である。すなわち、単位シフトレジスタＳＲ1は、第１および第２入力端子ＩＮ１，ＩＮ２の信号（クロック信号ＣＬＫ２，ＣＬＫ３）が共に活性化するのに応じてセット状態になり、その次のクロック端子ＣＫの信号（クロック信号ＣＬＫ１）の活性期間に出力信号Ｇ1を活性化させる。そして、リセット端子ＲＳＴの信号（第２段目の出力信号Ｇ2）の活性化に応じてリセット状態に戻り、以降は出力信号Ｇ1をＬレベルに維持する。
【００９４】
このように単位シフトレジスタＳＲ1は、スタートパルスを用いることなく、クロック信号ＣＬＫ２，ＣＬＫ３の活性期間を重ねることによって、出力信号Ｇ1を活性化させることができる。
【００９５】
従って、単位シフトレジスタＳＲ1〜ＳＲnが縦続接続して構成されるゲート線駆動回路３０においては、図９に示すように、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化するのを切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…，Ｇnが順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。本実施の形態のゲート線駆動回路３０によれば、スタートパルス生成回路が不要であるため、基板面積を小さくでき、製造コストの削減に寄与できる。
【００９６】
図９の時刻ｔ0〜ｔ6は、それぞれ図８に示したものに対応している。図９の時刻ｔ7は、最後段（単位シフトレジスタＳＲn）の出力信号Ｇnの活性期間が終わる時刻を示しており、時刻ｔ7から次フレームの時刻ｔ0までが「ブランキング期間」である。さらに時刻ｔ8〜ｔ9は、時刻ｔ7に続くクロック信号ＣＬＫ２の活性期間を示している。本実施の形態では、単位シフトレジスタＳＲnのリセット端子ＲＳＴにはクロック信号ＣＬＫ２が入力されているので、単位シフトレジスタＳＲnは時刻ｔ8でセット状態からリセット状態に移行する。
【００９７】
このように本実施の形態ではクロック信号ＣＬＫ２を用いて単位シフトレジスタＳＲnをリセット状態にしているが、例えば単位シフトレジスタＳＲnのさらに次段にダミーの単位シフトレジスタを設け、その出力信号（その活性期間は時刻ｔ8〜ｔ9となる）を単位シフトレジスタＳＲnのリセット端子ＲＳＴに供給してもよい。
【００９８】
また本実施の形態では、単位シフトレジスタＳＲkを３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて動作させる例を示したが、当該単位シフトレジスタＳＲkは４相以上のクロック信号を使用して動作させることも可能である。
【００９９】
［変更例］
ここでは第１段目の単位シフトレジスタＳＲ1の変更例を示す。
【０１００】
図３の単位シフトレジスタＳＲ1では、第１入力端子ＩＮ１（トランジスタＱ３１のゲート）にクロック信号ＣＬＫ２を、第２入力端子ＩＮ２（トランジスタＱ３２のゲート）にクロック信号ＣＬＫ３をそれぞれ入力させたが、図１０（ａ）のようにそれを入れ替えて、第１入力端子ＩＮ１にクロック信号ＣＬＫ３を、第２入力端子ＩＮ２にクロック信号ＣＬＫ２をそれぞれ入力させてもよい。この場合、ノードＮ３が放電されるタイミングが図８の時刻ｔ4になるが、この違いは単位シフトレジスタＳＲ1が出力信号Ｇ1を活性化させる動作には影響しない。
【０１０１】
図３の単位シフトレジスタＳＲ1では、トランジスタＱ３１のドレインを第２電源端子Ｓ２に接続させていたが、図１０（ｂ）のようにそれを第１入力端子ＩＮ１に接続させてもよい（すなわちトランジスタＱ３１をダイオード接続させる）。また図示は省略するが、トランジスタＱ３１のドレインは第２入力端子ＩＮ２に接続させてもよい。
【０１０２】
図３の単位シフトレジスタＳＲ1のトランジスタＱ３１，Ｑ３２を、図１０（ｃ）に示す１つのトランジスタＱ３に置き換えてもよい。当該トランジスタＱ３は、ノードＮ１と第２入力端子ＩＮ２（クロック信号ＣＬＫ３）との間に接続し、そのゲートは第１入力端子ＩＮ１（クロック信号ＣＬＫ２）に接続される。
【０１０３】
但しこの場合は、クロック信号ＣＬＫ２，ＣＬＫ３を共に活性化して単位シフトレジスタＳＲ1のノードＮ１を充電した後、クロック信号ＣＬＫ３を、クロック信号ＣＬＫ２と同時あるいはそれよりも遅らせて非活性化させる必要がある。クロック信号ＣＬＫ３がクロック信号ＣＬＫ２より先に非活性レベルになると、トランジスタＱ３を通してノードＮ１が放電されるからである。
【０１０４】
また図１０（ｃ）のトランジスタＱ３において、クロック信号ＣＬＫ２，ＣＬＫ３を入れ替えてもよい。その場合には、クロック信号ＣＬＫ２，ＣＬＫ３を共に活性化して単位シフトレジスタＳＲ1のノードＮ１を充電した後、クロック信号ＣＬＫ３と同時あるいはそれよりも遅らせて、クロック信号ＣＬＫ２を非活性化させる。
【０１０５】
＜実施の形態２＞
実施の形態２では、信号のシフト方向を変更可能なシフトレジスタに本発明を適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路３０は、双方向の走査が可能である。ここで、前段から後段への方向（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順）に信号をシフトさせる動作を「順方向シフト」、後段から前段への方向（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順）に信号をシフトさせる動作を「逆方向シフト」と定義する。
【０１０６】
図１１は、実施の形態２に係るゲート線駆動回路３０の構成を示すブロック図である。当該ゲート線駆動回路３０は、双方向シフトが可能な単位シフトレジスタ（双方向単位シフトレジスタ）ＳＲ1，ＳＲ2，ＳＲ3，…，ＳＲnと、その最後段（単位シフトレジスタＳＲn）のさらに次段に設けられたダミーの単位シフトレジスタＳＲＤｎ（以下「順方向ダミー段」）と、最前段（単位シフトレジスタＳＲ1）のさらに前段に設けられたダミーの単位シフトレジスタＳＲＤｒ（以下「逆方向ダミー段」）とから成っている。
【０１０７】
電圧信号発生器３２は、ゲート線駆動回路３０における信号のシフト方向（ゲート線ＧＬの走査方向）を規定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。第１電圧信号Ｖｎおよび第２電圧信号Ｖｒは互いに相補な信号であり、ゲート線駆動回路３０が順方向シフトを行う場合（以下、単に「順方向シフト時」と称す）には、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定され、当該ゲート線駆動回路３０が逆方向シフトを行う場合（以下、単に「逆方向シフト時」と称す）には、第２電圧信号ＶｒがＨレベル、第１電圧信号ＶｎがＬレベルに設定される。
【０１０８】
クロック信号発生器３１は、それぞれ位相の異なる３相クロックであるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力するものであるが、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３がＨレベルになる順番を、信号のシフト方向に応じて変更する。例えば、順方向シフト時にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，…の順にＨレベルにし、逆方向シフト時にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３，…の順にＨレベルにする。
【０１０９】
各単位シフトレジスタＳＲのクロック端子ＣＫに供給される信号は、基本的に図２と同じである。つまり、クロック信号ＣＬＫ１は、第［３ｍ−２］段目のゲート線ＧＬ3m-2を駆動する単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給される。クロック信号ＣＬＫ２は、第［３ｍ−１］段目のゲート線ＧＬ3m-1を駆動する単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給される。クロック信号ＣＬＫ３は、第［３ｍ］段目のゲート線ＧＬ3mを駆動する単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される。
【０１１０】
本実施の形態では、第２段目から第ｎ−１段目の単位シフトレジスタＳＲはどれも同じ回路構成であるが、最前段である単位シフトレジスタＳＲ1、最後段である単位シフトレジスタＳＲn、順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒは、それぞれ異なる回路構成を有している。
【０１１１】
図１２は、第２段目から第ｎ−１段目の単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３とほぼ同様の構成であるが、以下の点で異なっている。
【０１１２】
すなわち図１２の単位シフトレジスタＳＲkは、前段の出力信号Ｇk-1を受ける順方向入力端子ＩＮｎと、次段の出力信号Ｇk+1を受ける逆方向入力端子ＩＮｒと、上記の第１および第２電圧信号Ｖｎ，Ｖｒがそれぞれ供給される第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。またトランジスタＱ３がトランジスタＱ３ｎに、トランジスタＱ４がトランジスタＱ３ｒにそれぞれ置き換えられている。トランジスタＱ３ｎは、順方向入力端子ＩＮｎに接続したゲートを有し、ノードＮ１と第１電圧信号端子Ｔ１との間に接続される。トランジスタＱ３ｒは、逆方向入力端子ＩＮｒに接続したゲートを有し、ノードＮ１と第２電圧信号端子Ｔ２との間に接続される。
【０１１３】
図１３は、第１段目の単位シフトレジスタＳＲ1の回路図である。単位シフトレジスタＳＲ1は、図１２の回路に対して以下の点で異なっている。
【０１１４】
まず図１３の単位シフトレジスタＳＲ1では、図１２のトランジスタＱ３ｎが、直列接続した２つのトランジスタＱ３１ｎ，Ｑ３２ｎに置き換えられている。トランジスタＱ３１ｎ，Ｑ３２ｎ間の接続ノードを「ノードＮ３ｎ」と定義すると、トランジスタＱ３１ｎは、第１順方向入力端子ＩＮ１ｎに接続したゲートを有し、ノードＮ３ｎと第１電圧信号端子Ｔ１との間に接続される。トランジスタＱ３２ｎは、第２順方向入力端子ＩＮ２ｎに接続したゲートを有し、ノードＮ３ｎとノードＮ１との間に接続される。また図１３の単位シフトレジスタＳＲ1は、図３と同様に、リセット端子ＲＳＴに接続したゲートを有しノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ４を有している。
【０１１５】
単位シフトレジスタＳＲ1において、第１順方向入力端子ＩＮ１ｎおよび第２順方向入力端子ＩＮ２ｎには、クロック端子ＣＫに入力されるクロック信号ＣＬＫ１とは異なる位相を有し、且つ、互いに位相が異なるクロック信号ＣＬＫ２，ＣＬＫ３がそれぞれ入力される。ここでは第１順方向入力端子ＩＮ１ｎにクロック信号ＣＬＫ２、第２順方向入力端子ＩＮ２ｎにクロック信号ＣＬＫ３をそれぞれ供給しているが、これを入れ替えてもよい。
【０１１６】
単位シフトレジスタＳＲ1の逆方向入力端子ＩＮｒには、単位シフトレジスタＳＲ2の出力信号Ｇ2が入力され、リセット端子ＲＳＴには、逆方向ダミー段ＳＲＤｒの出力信号ＧＤｒ（以下「逆方向ダミー信号」）が入力される。
【０１１７】
図１４は、第ｎ段目の単位シフトレジスタＳＲnの回路図である。単位シフトレジスタＳＲnは、図１２に対して以下の点で異なっている。
【０１１８】
まず図１４の単位シフトレジスタＳＲnでは、図１２のトランジスタＱ３ｒが、直列接続した２つのトランジスタＱ３１ｒ，Ｑ３２ｒに置き換えられている。トランジスタＱ３１ｒ，Ｑ３２ｒ間の接続ノードを「ノードＮ３ｒ」と定義すると、トランジスタＱ３１ｒは、第１逆方向入力端子ＩＮ１ｒに接続したゲートを有し、ノードＮ３ｒと第２電圧信号端子Ｔ２との間に接続される。トランジスタＱ３２ｒは、第２逆方向入力端子ＩＮ２ｒに接続したゲートを有し、ノードＮ３ｒとノードＮ１との間に接続される。また図１４の単位シフトレジスタＳＲnは、図３と同様に、リセット端子ＲＳＴに接続したゲートを有しノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ４を有している。
【０１１９】
単位シフトレジスタＳＲnにおいて、第１逆方向入力端子ＩＮ１ｒおよび第２逆方向入力端子ＩＮ２ｒには、クロック端子ＣＫに入力されるクロック信号ＣＬＫ１とは異なる位相を有し、且つ、互いに位相が異なるクロック信号ＣＬＫ２，ＣＬＫ３がそれぞれ入力される。ここでは第１逆方向入力端子ＩＮ１ｒにクロック信号ＣＬＫ２、第２逆方向入力端子ＩＮ２ｒにクロック信号ＣＬＫ３をそれぞれ供給しているが、これを入れ換えてもよい。
【０１２０】
また単位シフトレジスタＳＲnの順方向入力端子ＩＮｎには、単位シフトレジスタＳＲn-1の出力信号Ｇn-1が入力され、リセット端子ＲＳＴには、順方向ダミー段ＳＲＤｎの出力信号ＧＤｎ（以下「順方向ダミー信号」）が入力される。
【０１２１】
図１５は、順方向ダミー段ＳＲＤｎの回路図である。順方向ダミー段ＳＲＤｎは、図１２の回路からトランジスタＱ３ｒを削除し、且つ、リセット端子ＲＳＴに接続したゲートを有しノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ４を設けたものである。順方向ダミー段ＳＲＤｎにおいて、順方向入力端子ＩＮｎには単位シフトレジスタＳＲnの出力信号Ｇnが入力され、クロック端子ＣＫにはクロック信号ＣＬＫ２が入力され、リセット端子ＲＳＴにはクロック信号ＣＬＫ３が入力される。
【０１２２】
図１６は、逆方向ダミー段ＳＲＤｒの回路図である。逆方向ダミー段ＳＲＤｒは、図１２の回路からトランジスタＱ３ｎを削除し、且つ、リセット端子ＲＳＴに接続したゲートを有しノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ４を設けたものである。逆方向ダミー段ＳＲＤｒにおいて、逆方向入力端子ＩＮｒには単位シフトレジスタＳＲ1の出力信号Ｇ1が入力され、クロック端子ＣＫにはクロック信号ＣＬＫ３が入力され、リセット端子ＲＳＴにはクロック信号ＣＬＫ２が入力される。
【０１２３】
図１７および図１８は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図１７には逆方向ダミー段ＳＲＤｒおよび最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図１８には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnおよび順方向ダミー段ＳＲＤｎの接続関係が示されている。
【０１２４】
本実施の形態に係るゲート線駆動回路３０の順方向シフト時の動作を説明する。ゲート線駆動回路３０が順方向シフトを行う場合、電圧信号発生器３２は、第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルに設定する。
【０１２５】
すると図１２の単位シフトレジスタＳＲk（２≦ｋ≦ｎ−１）では、トランジスタＱ３ｎが図３のトランジスタＱ３と等価になり、トランジスタＱ３ｒが図３のトランジスタＱ４と等価になる。よって図１２の単位シフトレジスタＳＲkは、図３の回路と等価になる。
【０１２６】
また図１３の単位シフトレジスタＳＲ1では、トランジスタＱ３１ｎ，Ｑ３２ｎが図４のトランジスタＱ３１，Ｑ３２と等価になり、トランジスタＱ３ｒが図４のトランジスタＱ４と等価になる。後述するように、順方向シフト時には逆方向ダミー信号ＧＤｒは活性化しないので、図１２のトランジスタＱ４はオフに維持される。よって図１３の単位シフトレジスタＳＲ1は、図４の回路と等価になる。
【０１２７】
図１４の単位シフトレジスタＳＲnでは、トランジスタＱ３ｎが図３のトランジスタＱ３と等価になり、トランジスタＱ４が図３のトランジスタＱ４と等価になる。またクロック信号ＣＬＫ２，ＣＬＫ３は互いに位相が異なるので、トランジスタＱ３１ｒ，Ｑ３２ｒは同時にオンせず、ノードＮ１と第２電圧信号端子Ｔ２の間は導通しない。後述するように、クロック信号ＣＬＫ２，ＣＬＫ３はフレーム期間の先頭で同時にＨレベルにされ、そのときは例外的にトランジスタＱ３１ｒ，Ｑ３２ｒが同時にオンするが、これは順方向シフト時の単位シフトレジスタＳＲnの動作には影響しない。よって図１４の単位シフトレジスタＳＲnは、図３の回路と等価になる。
【０１２８】
図１５の順方向ダミー段ＳＲＤｎでは、トランジスタＱ３ｎが図３のトランジスタＱ３と等価になり、トランジスタＱ４が図３のトランジスタＱ４と等価になる。よって図１５の順方向ダミー段ＳＲＤｎは、図３の回路と等価になる。
【０１２９】
図１６の逆方向ダミー段ＳＲＤｒでは、トランジスタＱ３ｒ，Ｑ４がそれぞれ図３のトランジスタＱ４に相当するものとなるが、図３のトランジスタＱ３に相当するものが無い。そのため逆方向ダミー段ＳＲＤｒは常にリセット状態であり、逆方向ダミー信号ＧＤｒは非活性レベルに維持される。よって図１６の逆方向ダミー段ＳＲＤｒは、実質的に休止状態となる。
【０１３０】
以上より、本実施の形態に係るゲート線駆動回路３０（図１１、図１７および図１８）は、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルのとき、実施の形態１のゲート線駆動回路３０（図２、図５および図６）と等価になり、順方向シフトの動作が可能になる。
【０１３１】
本実施の形態でも実施の形態１と同様に、スタートパルスは用いられず、その代わりにフレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３が共に活性化される。ゲート線駆動回路３０は、図１９のように、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化するのを切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…，Ｇnが順に活性化される（順方向シフト時の動作は、実施の形態１と同じなので詳細な説明は省略する）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3，…，ＧＬnを順番に駆動することができる。
【０１３２】
なお、図１９の時刻ｔ0〜ｔ9は、それぞれ図９に示したものに対応している。本実施の形態では、単位シフトレジスタＳＲnは、その出力信号Ｇnの次に活性化する順方向ダミー信号ＧＤｎの活性化に応じて、セット状態からリセット状態に移行する（時刻ｔ8）。
【０１３３】
次に、ゲート線駆動回路３０の逆方向シフト時の動作を説明する。ゲート線駆動回路３０が逆方向シフトを行う場合、電圧信号発生器３２は、第１電圧信号ＶｎをＬレベル、第２電圧信号ＶｒをＨレベルに設定する。
【０１３４】
すると図１２の単位シフトレジスタＳＲk（２≦ｋ≦ｎ−１）では、順方向シフト時に対して、トランジスタＱ３ｎ，Ｑ３ｒの機能が入れ替わる。つまりトランジスタＱ３ｒがノードＮ１を充電するように機能し、トランジスタＱ３ｎがノードＮ１を放電するように機能する。よって図１２の単位シフトレジスタＳＲkは、次段の出力信号Ｇk+1の活性化に応じてセット状態になり、前段の出力信号Ｇk-1の活性化に応じてリセット状態になる。
【０１３５】
図１３の単位シフトレジスタＳＲ1では、トランジスタＱ３ｒがノードＮ１を充電するように機能し、トランジスタＱ４がノードＮ１を放電するように機能する。またクロック信号ＣＬＫ２，ＣＬＫ３は互いに位相が異なるので、トランジスタＱ３１ｎ，Ｑ３２ｎは同時にオンせず、ノードＮ１と第１電圧信号端子Ｔ１との間は導通しない。後述するように、クロック信号ＣＬＫ２，ＣＬＫ３はフレーム期間の先頭で同時にＨレベルにされ、そのときは例外的にトランジスタＱ３１ｎ，Ｑ３２ｎが同時にオンするが、これは逆方向シフト時の単位シフトレジスタＳＲ1の動作には影響しない。よって図１３の単位シフトレジスタＳＲ1は、第２段目の出力信号Ｇ2の活性化に応じてセット状態になり、逆方向ダミー信号ＧＤｒの活性化に応じてリセット状態になる。
【０１３６】
図１４の単位シフトレジスタＳＲnでは、トランジスタＱ３１ｒ，Ｑ３２ｒがノードＮ１を充電するように機能し、トランジスタＱ３ｎがノードＮ１を放電するように機能する。また後述するように、逆方向シフト時には順方向ダミー信号ＧＤｎは活性化しないので、図１４のトランジスタＱ４はオフに維持される。よって図１４の単位シフトレジスタＳＲnは、クロック信号ＣＬＫ２，ＣＬＫ３が同時に活性化するのに応じてセット状態になり、第ｎ−１段目の出力信号Ｇn-1の活性化に応じてリセット状態になる。
【０１３７】
図１５の順方向ダミー段ＳＲＤｎでは、トランジスタＱ３ｎ，Ｑ４がそれぞれノードＮ１を放電するように機能するが、ノードＮ１を充電するトランジスタが無い。そのため順方向ダミー段ＳＲＤｎは常にリセット状態であり、順方向ダミー信号ＧＤｎは非活性レベルに維持される。よって図１５の順方向ダミー段ＳＲＤｎは、実質的に休止状態となる。
【０１３８】
図１６の逆方向ダミー段ＳＲＤｒでは、トランジスタＱ３ｒがノードＮ１を充電するように機能し、トランジスタＱ４がノードＮ１を放電するように機能する。よって図１６の逆方向ダミー段ＳＲＤｒは、第１段目の出力信号Ｇ1の活性化に応じてセット状態になり、クロック信号ＣＬＫ２の活性化に応じてリセット状態になる。
【０１３９】
その結果、本実施の形態に係るゲート線駆動回路３０（図１１、図１７および図１８）は、逆方向シフトの動作が可能になる。図２０を参照して、ゲート線駆動回路３０の逆方向シフト時の動作を説明する。
【０１４０】
逆方向シフト時においても、各フレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３が共に活性化される（時刻ｔ10〜ｔ11）。それにより最後段の単位シフトレジスタＳＲnがセット状態になる。よって次にクロック信号ＣＬＫ１が活性化するとき最後段の出力信号Ｇnが活性化する（時刻ｔ12〜ｔ13）。このとき単位シフトレジスタＳＲn-1がセット状態になるので、次にクロック信号ＣＬＫ３が活性化するとき、単位シフトレジスタＳＲn-1の出力信号Ｇn-1が活性化する（時刻ｔ14〜ｔ15）。以降、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇn-2，Ｇn-3，…，Ｇ1が順に活性化される。
【０１４１】
つまり逆方向シフト時のゲート線駆動回路３０は、図２０のように、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化するのを切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…，Ｇ1を順に活性化する。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…，ＧＬ1を順番に駆動することができる。
【０１４２】
なお、図２０の時刻ｔ17は、最前段（単位シフトレジスタＳＲ1）の出力信号Ｇ1の活性期間が終わる時刻を示しており、時刻ｔ17から次フレームの時刻ｔ10までが「ブランキング期間」である。逆方向ダミー段ＳＲＤｒが出力する逆方向ダミー信号ＧＤｒは、時刻ｔ17の次にクロック信号ＣＬＫ３が活性すると活性化し（時刻ｔ18〜ｔ19）、単位シフトレジスタＳＲ1はそれに応じてセット状態からリセット状態に移行する。
【０１４３】
本実施の形態によれば、双方向シフトが可能なゲート線駆動回路３０において、スタートパルス生成回路が不要になる。よって基板面積を小さくでき、製造コストの削減に寄与できる。
【０１４４】
また本実施の形態では、単位シフトレジスタＳＲkを３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて動作させる例を示したが、当該単位シフトレジスタＳＲkは４相以上のクロック信号を使用して動作させることも可能である。
【０１４５】
［変更例］
図１１では、ダミーの単位シフトレジスタ（順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒ）を有するゲート線駆動回路３０を示したが、本変更例では、ダミーの単位シフトレジスタを不要にする手法を示す。
【０１４６】
図２１は、本変更例に係るゲート線駆動回路３０のブロック図である。順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒが削除されたことを除いて、図１１と同様である。また、順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒが削除されたのに伴い、図１１の単位シフトレジスタＳＲ1，ＳＲnが有していたリセット端子ＲＳＴも不要になる。
【０１４７】
本変更例のゲート線駆動回路３０において、第２段目から第ｎ−１段目までの単位シフトレジスタＳＲkは、図１２と同様の回路である。第１段目の単位シフトレジスタＳＲ1の回路図は図２２に示される。単位シフトレジスタＳＲ1は、図１３の回路からトランジスタＱ４を削除したものである。また最後段の単位シフトレジスタＳＲnの回路図は図２３に示される。単位シフトレジスタＳＲnは、図１４の回路からトランジスタＱ４を削除したものである。
【０１４８】
図２４および図２５は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図２４には最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図２５には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnの接続関係が示されている。
【０１４９】
図２６は、本変更例に係るゲート線駆動回路３０の順方向シフト時における動作を示すタイミング図である。図２６の時刻ｔ0〜ｔ9は、それぞれ図１９に示したものに対応している。
【０１５０】
順方向シフト時には、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定される。その場合、最前段の単位シフトレジスタＳＲ1（図２２）では、トランジスタＱ３ｎ，Ｑ３ｒが図４のトランジスタＱ３と等価になり、トランジスタＱ３ｒが図４のトランジスタＱ４と等価になるので、当該単位シフトレジスタＳＲ1は、図４の回路と等価になる。また、第２段目から第ｎ−１段目までの単位シフトレジスタＳＲk（図１２）は、図３の回路と等価になる。さらに、最後段の単位シフトレジスタＳＲn（図２３）では、トランジスタＱ３ｎがノードＮ１を充電するように機能し、トランジスタＱ３１ｒ，Ｑ３２ｒがノードＮ１を放電するように機能する。
【０１５１】
本変更例においても、フレーム期間の先頭（時刻ｔ0〜ｔ1）でクロック信号ＣＬＫ２，ＣＬＫ３の両方を活性化させる。ゲート線駆動回路３０は、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化するのを切っ掛けにして、図２６のようにクロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…，Ｇnを順に活性化させる。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
【０１５２】
但し本変更例では、最後段である単位シフトレジスタＳＲnの活性期間が終わった後の時刻ｔ8で、クロック信号ＣＬＫ２，ＣＬＫ３の両方をＨレベルに設定すると共に、第１電圧信号ＶｎをＬレベルに設定する。
【０１５３】
クロック信号ＣＬＫ２，ＣＬＫ３の両方がＨレベルになると、単位シフトレジスタＳＲnでは、トランジスタＱ３１ｒ，Ｑ３２ｒがオンしてノードＮ１を放電する。よって単位シフトレジスタＳＲnはセット状態からリセット状態に移行する。
【０１５４】
一方、単位シフトレジスタＳＲ1でも、トランジスタＱ３１ｎ，３２ｎがオンになるが、第１電圧信号ＶｎがＬレベルに設定されているので、単位シフトレジスタＳＲ1はリセット状態に維持される。時刻ｔ8で単位シフトレジスタＳＲ1がセット状態になるとブランキング期間に出力信号Ｇ1が活性化されるという誤動作が生じるため、これを防止するために第１電圧信号Ｖｎは時刻ｔ8でＬレベルに設定される。
【０１５５】
その後、時刻ｔ9でクロック信号ＣＬＫ２，ＣＬＫ３をＬレベルにすると共に、第１電圧信号ＶｎをＨレベルに戻す。このとき第１電圧信号ＶｎをＨレベルに戻すタイミングは、クロック信号ＣＬＫ２，ＣＬＫ３がＬレベルになるタイミングと同時か、好ましくはそれよりも後にする。クロック信号ＣＬＫ２，ＣＬＫ３がＬレベルになるよりも先に第１電圧信号ＶｎがＨレベルなると、単位シフトレジスタＳＲ1のノードＮ１がトランジスタＱ３１ｎ，Ｑ３２ｎによって充電され、上記の誤動作が生じる可能性があるからである。なお、第１電圧信号Ｖｎは、次のフレーム期間の先頭（時刻ｔ0）までＬレベルに維持されてもよい。
【０１５６】
図２７は、ゲート線駆動回路３０の逆方向シフト時における動作を示すタイミング図である。図２７の時刻ｔ10〜ｔ19は、それぞれ図２０に示したものに対応している。
【０１５７】
逆方向シフト時には、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルに設定される。その場合、最前段の単位シフトレジスタＳＲ1（図２２）では、トランジスタＱ３１ｎ，Ｑ３１ｎがノードＮ１を放電するように機能し、トランジスタＱ３ｒがノードＮ１を充電するように機能する。第２段目から第ｎ−１段目までの単位シフトレジスタＳＲk（図１２）は、逆方向シフトの動作が可能になる。また最後段の単位シフトレジスタＳＲn（図２３）では、トランジスタＱ３ｎがノードＮ１を放電するように機能し、トランジスタＱ３１ｒ，Ｑ３２ｒがノードＮ１を充電するように機能する。
【０１５８】
本変更例においても、フレーム期間の先頭（時刻ｔ10〜ｔ11）でクロック信号ＣＬＫ２，ＣＬＫ３の両方を活性化させる。するとゲート線駆動回路３０は、それを切っ掛けにして、図２７のようにクロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…，Ｇ1を順に活性化させる。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-1，…，ＧＬ1を順番に駆動することができる。
【０１５９】
逆方向シフト時には、最前段である単位シフトレジスタＳＲ1の活性期間が終わった後の時刻ｔ18で、クロック信号ＣＬＫ２，ＣＬＫ３の両方をＨレベルに設定すると共に、第２電圧信号ＶｒをＬレベルに設定する。
【０１６０】
それにより、単位シフトレジスタＳＲ1では、トランジスタＱ３１ｎ，Ｑ３２ｎがオンしてノードＮ１を放電する。よって単位シフトレジスタＳＲ1はセット状態からリセット状態に移行する。このとき単位シフトレジスタＳＲnでもトランジスタＱ３１ｒ，３２ｒもオンするが、第２電圧信号ＶｒがＬレベルに設定されているので、単位シフトレジスタＳＲnはリセット状態に維持され、誤動作の発生が防止される。
【０１６１】
その後、時刻ｔ19で、クロック信号ＣＬＫ２，ＣＬＫ３をＬレベルにすると共に、第２電圧信号ＶｒをＨレベルに戻す。このとき第２電圧信号ＶｒをＨレベルに戻すタイミングは、クロック信号ＣＬＫ２，ＣＬＫ３がＬレベルになるタイミングと同時か、好ましくはそれよりも後にする。クロック信号ＣＬＫ２，ＣＬＫ３がＬレベルになるよりも先に第２電圧信号ＶｒがＨレベルになると、単位シフトレジスタＳＲnのノードＮ１がトランジスタＱ３１ｒ，Ｑ３２ｒによって充電されて、当該単位シフトレジスタＳＲnがセット状態に維持されなくなる可能性があるからである。第２電圧信号Ｖｒは、次のフレーム期間の先頭（時刻ｔ10）までＬレベルに維持されてもよい。
【０１６２】
本変更例によれば、ゲート線駆動回路３０にダミーの単位シフトレジスタ（順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒ）を設ける必要がないため、回路の形成面積を小さくできる。
【０１６３】
＜実施の形態３＞
図１２に示した双方向単位シフトレジスタは２相のクロック信号を用いても駆動可能である。しかし実施の形態２では、最前段の単位シフトレジスタＳＲ1および最後段の単位シフトレジスタＳＲnの制御に、少なくとも３相のクロック信号が必要になるため、ゲート線駆動回路３０を３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動させた。本実施の形態では、スタートパルスが不要であり、且つ、２相のクロック信号を用いて動作させることができる双方向シフトが可能なゲート線駆動回路３０を提案する。
【０１６４】
図２８は、実施の形態３に係るゲート線駆動回路のブロック図である。本実施の形態のクロック信号発生器３１は、互いに位相の異なる２相のクロック信号ＣＬＫ，／ＣＬＫを生成し、各単位シフトレジスタＳＲのクロック端子ＣＫには、その片方が入力される。図２８の例では、奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5，…，ＳＲn-1のクロック端子ＣＫにはクロック信号ＣＬＫが、偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6，…，ＳＲnのクロック端子ＣＫにはクロック信号／ＣＬＫがそれぞれ入力されている。
【０１６５】
また単位シフトレジスタＳＲ1の前段には逆方向ダミー段ＳＲＤｒが設けられ、単位シフトレジスタＳＲnの次段には順方向ダミー段ＳＲＤｎが設けられている。
【０１６６】
本変更例のゲート線駆動回路３０において、第２段目から第ｎ−１段目までの単位シフトレジスタＳＲkは、図１２と同様の回路である。
【０１６７】
第１段目の単位シフトレジスタＳＲ1の回路図を図２９に示す。当該単位シフトレジスタＳＲ1は、図１３の回路とほぼ同じ回路構成であるが、トランジスタＱ３１ｎの電流電極が第１電圧信号端子Ｔ１ではなく、第３順方向入力端子ＩＮ３ｎに接続される。そして第１順方向入力端子ＩＮ１ｎ（トランジスタＱ３１ｎのゲート）には第１電圧信号Ｖｎが入力され、第２順方向入力端子ＩＮ２ｎ（トランジスタＱ３２ｎのゲート）には第２電圧信号Ｖｒが入力される。第３順方向入力端子ＩＮ３ｎには、クロック端子ＣＫに入力されるクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。
【０１６８】
第１順方向入力端子ＩＮ１ｎと第２順方向入力端子ＩＮ２ｎに入力される信号は、入れ替えてもよい。すなわち第１順方向入力端子ＩＮ１ｎに第２電圧信号Ｖｒを入力し、第２順方向入力端子ＩＮ２ｎに第１電圧信号Ｖｎを入力してもよい。
【０１６９】
最後段の単位シフトレジスタＳＲnの回路図を図３０に示す。当該単位シフトレジスタＳＲnは、図１４の回路とほぼ同じ回路構成であるが、トランジスタＱ３１ｒの電流電極が第２電圧信号端子Ｔ２ではなく、第３逆方向入力端子ＩＮ３ｒに接続される。そして第１逆方向入力端子ＩＮ１ｒ（トランジスタＱ３１ｒのゲート）には第１電圧信号Ｖｎが入力され、第２逆方向入力端子ＩＮ２ｒ（トランジスタＱ３２ｒのゲート）には第２電圧信号Ｖｒが入力される。第３逆方向入力端子ＩＮ３ｒには、クロック端子ＣＫに入力されるクロック信号／ＣＬＫとは位相の異なるクロック信号ＣＬＫが入力される。
【０１７０】
第１逆方向入力端子ＩＮ１ｒと第２逆方向入力端子ＩＮ２ｒに入力される信号は、入れ替えてもよい。すなわち第１逆方向入力端子ＩＮ１ｒに第２電圧信号Ｖｒを入力し、第２逆方向入力端子ＩＮ２ｒに第１電圧信号Ｖｎを入力してもよい。
【０１７１】
順方向ダミー段ＳＲＤｎの回路図を図３１に示す。当該順方向ダミー段ＳＲＤｎは、図１５の回路とほぼ同じ回路構成であるが、トランジスタＱ４のソースの接続先が順方向入力端子ＩＮｎに変更されている。なお順方向ダミー段ＳＲＤｎのクロック端子ＣＫにはクロック信号ＣＬＫが入力され、リセット端子ＲＳＴにはクロック信号／ＣＬＫが入力される。
【０１７２】
逆方向ダミー段ＳＲＤｒの回路図を図３２に示す。当該逆方向ダミー段ＳＲＤｒは、図１５の回路とほぼ同じ回路構成であるが、トランジスタＱ４のソースの接続先が逆方向入力端子ＩＮｒに変更されている。なお逆方向ダミー段ＳＲＤｒのクロック端子ＣＫにはクロック信号／ＣＬＫが入力され、リセット端子ＲＳＴにはクロック信号ＣＬＫが入力される。
【０１７３】
図３３および図３４は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図３３には逆方向ダミー段ＳＲＤｒおよび最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図３４には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnおよび順方向ダミー段ＳＲＤｎの接続関係が示されている。
【０１７４】
図３５は、本変更例に係るゲート線駆動回路３０の順方向シフト時における動作を示すタイミング図である。図３５の時刻ｔ0〜ｔ9は、それぞれ図１９に示したものに対応している。
【０１７５】
順方向シフト時には、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定されるが、各フレームの先頭でクロック信号／ＣＬＫが活性化するとき、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルにする（時刻ｔ0〜ｔ1）。すると単位シフトレジスタＳＲ1では、トランジスタＱ３１ｎ，Ｑ３２ｎがオンし、且つ第３順方向入力端子ＩＮ３ｎがＨレベルなので、ノードＮ１が充電される。よって単位シフトレジスタＳＲ1はセット状態になる。
【０１７６】
なお時刻ｔ0〜ｔ1に第２電圧信号ＶｒがＨレベルになると、各単位シフトレジスタＳＲと逆方向ダミー段ＳＲＤｒの第２電圧信号端子Ｔ２もＨレベルになるが、それに接続するトランジスタ（Ｑ３ｒ，Ｑ３１ｒ）は全てオフしているため、ゲート線駆動回路３０の動作には影響しない。
【０１７７】
その後、時刻ｔ1で、第１電圧信号ＶｎはＨレベルのまま、第２電圧信号ＶｒをＬレベルに戻す。このとき第２電圧信号ＶｒをＬレベルに戻すタイミングは、クロック信号／ＣＬＫがＬレベルになるのと同時、好ましくはそれよりも前にする。クロック信号／ＣＬＫがＬレベルになった後も第１および第２電圧信号Ｖｎ，Ｖｒの両方がＨレベルになっていると、単位シフトレジスタＳＲ1のノードＮ１がトランジスタＱ３１ｎ，Ｑ３２ｎにより放電され、単位シフトレジスタＳＲ1が、出力信号Ｇ1を活性化させる前にリセット状態に戻る可能性があるからである。
【０１７８】
次にクロック信号ＣＬＫがＨレベルになると、単位シフトレジスタＳＲ1の出力信号Ｇ1がＨレベルになる（時刻ｔ2〜ｔ3）。その後は、図３５のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ2，Ｇ3，…，Ｇnが順に活性化する。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3，…，Ｇnを順番に駆動することができる。
【０１７９】
最後段の出力信号ＧnがＨレベルになると、順方向ダミー段ＳＲＤｎ（図３１）がセット状態になる。よって次にクロック信号ＣＬＫがＨレベルになると、順方向ダミー信号ＧＤｎがＨレベルになり（時刻ｔ8）、それによって単位シフトレジスタＳＲnはリセット状態になる。
【０１８０】
本実施の形態では順方向ダミー段ＳＲＤｎのトランジスタＱ４のソースを順方向入力端子ＩＮｎに接続させたが、これは最後段の出力信号Ｇnの活性化に応じてトランジスタＱ３ｎがノードＮ１を充電しようとするときに、トランジスタＱ４がノードＮ１を放電しないようにするためである。
【０１８１】
図３６は、本変更例に係るゲート線駆動回路３０の逆方向シフト時における動作を示すタイミング図である。図３６の時刻ｔ10〜ｔ19は、それぞれ図２０に示したものに対応している。
【０１８２】
逆方向シフト時には、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルに設定されるが、各フレームの先頭でクロック信号ＣＬＫが活性化するとき、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルにする（時刻ｔ10〜ｔ11）。すると単位シフトレジスタＳＲnでは、トランジスタＱ３１ｒ，Ｑ３２ｒがオンし、且つ第３逆方向入力端子ＩＮ３ｒがＨレベルなので、ノードＮ１が充電される。よって単位シフトレジスタＳＲnはセット状態になる。
【０１８３】
なお時刻ｔ10〜ｔ11に第１電圧信号ＶｎがＨレベルになると、各単位シフトレジスタＳＲと順方向ダミー段ＳＲＤｎの第１電圧信号端子Ｔ１もＨレベルになるが、それに接続するトランジスタ（Ｑ３ｎ，Ｑ３１ｎ）は全てオフしているため、ゲート線駆動回路３０の動作には影響しない。
【０１８４】
その後、時刻ｔ11で、第２電圧信号ＶｒはＨレベルのまま、第１電圧信号ＶｎをＬレベルに戻す。このとき第１電圧信号ＶｎをＬレベルに戻すタイミングは、クロック信号ＣＬＫがＬレベルになるのと同時、好ましくはそれよりも前にする。クロック信号ＣＬＫがＬレベルになった後も第１および第２電圧信号Ｖｎ，Ｖｒの両方がＨレベルになっていると、単位シフトレジスタＳＲnのノードＮ１がトランジスタＱ３１ｒ，Ｑ３２ｒにより放電され、単位シフトレジスタＳＲnが、出力信号Ｇｎを活性化させる前にリセット状態に戻る可能性があるからである。
【０１８５】
次にクロック信号／ＣＬＫがＨレベルになると、単位シフトレジスタＳＲnの出力信号ＧnがＨレベルになる（時刻ｔ12〜ｔ13）。その後は、図３６のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇn-1，Ｇn-2，…，Ｇ1が順に活性化する。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…，ＧＬ1を順番に駆動することができる。
【０１８６】
最前段の出力信号Ｇ1がＨレベルになると、逆方向ダミー段ＳＲＤｒ（図３２）がセット状態になる。よって次にクロック信号／ＣＬＫがＨレベルになると、逆方向ダミー信号ＧＤｒがＨレベルになり（時刻ｔ18）、それによって単位シフトレジスタＳＲ1はリセット状態になる。
【０１８７】
本実施の形態では、逆方向ダミー段ＳＲＤｒのトランジスタＱ４のソースを逆方向入力端子ＩＮｒに接続させたが、これは最前段の出力信号Ｇ1の活性化に応じてトランジスタＱ３ｒがノードＮ１を充電しようとするときに、トランジスタＱ４がノードＮ１を放電しないようにするためである。
【０１８８】
［変更例］
本変更例では、ダミーの単位シフトレジスタを不要にする手法を示す。
【０１８９】
図３７は、本変更例に係るゲート線駆動回路３０のブロック図である。順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒが削除されたことを除いて、図２８と同様である。また、順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒが削除されたのに伴い、図２８の単位シフトレジスタＳＲ1，ＳＲnが有していたリセット端子ＲＳＴも不要になる。
【０１９０】
本変更例のゲート線駆動回路３０において、第２段目から第ｎ−１段目までの単位シフトレジスタＳＲkは、図１２と同様の回路である。第１段目の単位シフトレジスタＳＲ1の回路図は図３８に示される。当該単位シフトレジスタＳＲ1は、図２９の回路からトランジスタＱ４を削除したものである。また最後段の単位シフトレジスタＳＲnの回路図は図３９に示される。当該単位シフトレジスタＳＲnは、図３０の回路からトランジスタＱ４を削除したものである。
【０１９１】
図４０および図４１は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図４０には最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図４１には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnの接続関係が示されている。
【０１９２】
図４２は、本変更例に係るゲート線駆動回路３０の順方向シフト時における動作を示すタイミング図である。図４２の時刻ｔ0〜ｔ9は、それぞれ図３５に示したものに対応している。
【０１９３】
時刻ｔ0〜時刻ｔ7におけるゲート線駆動回路３０の動作は、図３５の場合と同じである。すなわち本変更例においても、フレーム期間の先頭（時刻ｔ0〜ｔ1）でクロック信号／ＣＬＫが活性化するとき、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルにする。するとゲート線駆動回路３０は、それを切っ掛けにして、図４２のようにクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…，Ｇnを順に活性化させる。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3，…，ＧＬnを順番に駆動することができる。
【０１９４】
但し、本変更例では、最後段である単位シフトレジスタＳＲnの活性期間が終わった後の時刻ｔ8で、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルに設定すると共に、クロック信号ＣＬＫ，／ＣＬＫの両方をＬレベルにする。
【０１９５】
それにより、単位シフトレジスタＳＲnでは、トランジスタＱ３１ｒ，Ｑ３２ｒがオンしてノードＮ１を放電する。よって単位シフトレジスタＳＲnはセット状態からリセット状態に移行する。このとき単位シフトレジスタＳＲ1のトランジスタＱ３１ｎ，３２ｎもオンするが、第３順方向入力端子ＩＮ３ｎがＬレベルに設定されているので、単位シフトレジスタＳＲ1はリセット状態に維持される。
【０１９６】
図４３は、本変更例に係るゲート線駆動回路３０の逆方向シフト時における動作を示すタイミング図である。図４３の時刻ｔ10〜ｔ19は、それぞれ図３６に示したものに対応している。
【０１９７】
時刻ｔ10〜時刻ｔ17におけるゲート線駆動回路３０の動作は、図３６の場合と同じである。すなわち本変更例においても、フレーム期間の先頭（時刻ｔ10〜ｔ11）でクロック信号ＣＬＫが活性化するとき、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルにする。するとゲート線駆動回路３０は、それを切っ掛けにして、図４３のようにクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…，Ｇ1を順に活性化させる。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…，ＧＬ1を順番に駆動することができる。
【０１９８】
但し、本変更例では、最後段である単位シフトレジスタＳＲ1の活性期間が終わった後の時刻ｔ18で、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルに設定すると共に、クロック信号ＣＬＫ，／ＣＬＫの両方をＬレベルにする。
【０１９９】
それにより、単位シフトレジスタＳＲ1では、トランジスタＱ３１ｎ，Ｑ３２ｎがオンしてノードＮ１を放電する。よって単位シフトレジスタＳＲ1はセット状態からリセット状態に移行する。このとき単位シフトレジスタＳＲnのトランジスタＱ３１ｒ，３２ｒもオンするが、第３逆方向入力端子ＩＮ３ｒがＬレベルに設定されているので、単位シフトレジスタＳＲnはリセット状態に維持される。
【０２００】
本変更例によれば、ゲート線駆動回路３０にダミーの単位シフトレジスタ（順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒ）を設ける必要がないため、回路の形成面積を小さくできる。
【０２０１】
＜実施の形態４＞
実施の形態１〜３では、スタートパルスの生成回路を不要にすることを目的としていたが、本発明に係る図４の回路は、スタートパルス生成回路としても使用可能である。通常、スタートパルスとして、単位シフトレジスタＳＲの出力信号Ｇと同じ波形の信号を用いることができるからである。
【０２０２】
図４の回路をスタートパルス生成回路として用いた場合のゲート線駆動回路３０の構成を図４４に示す。図４４において、ゲート線ＧＬ1〜ＧＬnを駆動する単位シフトレジスタＳＲ1〜ＳＲnは全て図３の回路であり、単位シフトレジスタＳＲ1の入力端子ＩＮにスタートパルスＳＰを供給するスタートパルス生成回路３３が図４の回路である。
【０２０３】
図４４のゲート線駆動回路３０は、スタートパルス生成回路３３も含めて、多段のシフトレジスタを構成している。つまり当該ゲート線駆動回路３０は、スタートパルス生成回路３３としての単位シフトレジスタと、ゲート線ＧＬ１〜ＧＬｎを駆動する単位シフトレジスタＳＲ１〜ＳＲｎとが従属接続して、多段のシフトレジスタを構成している。スタートパルス生成回路３３の出力信号（スタートパルスＳＰ）ゲート線ＧＬを駆動する用途には用いられない。
【０２０４】
図４の回路の出力信号は、Ｈレベル、Ｌレベルとも低インピーダンスで出力されるので、安定した出力レベルのスタートパルスＳＰが得られる。
【０２０５】
本実施の形態は、スタートパルスを他の用途にも使用したい場合に有効である。例えば、通常動作の前（電源投入時など）に各単位シフトレジスタＳＲをリセット状態に初期化する信号（初期リセット信号）が用いられる場合、初期リセット信号の生成回路において、初期リセット信号の出力を終了させる信号としてスタートパルスを用いることができる。そのような初期リセット信号の生成回路は、例えば本発明者による特許出願である特願２００９−０２５４４９号において説明されている。
【符号の説明】
【０２０６】
１０ 液晶アレイ部、１００ 液晶表示装置、３０ ゲート線駆動回路、３１ クロック信号発生器、３２ 電圧信号発生器、３３ スタートパルス生成回路、ＤＬ データ線、ＧＬ ゲート線、ＳＲ 単位シフトレジスタ、ＳＤＲｒ 逆方向ダミー段、ＳＤＲｎ 順方向ダミー段。
【技術分野】
【０００１】
本発明は、画像表示装置、撮像装置等の電気光学装置に使用される走査線駆動回路に関するものであり、特に同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に関するものである。
【背景技術】
【０００２】
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示素子（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
【０００４】
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、対応するゲート線に接続されるだけでなく、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
【０００５】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくしコスト低減をするために、同一導電型の電界効果トランジスタのみを用いて構成されることが望ましい。
【０００６】
ゲート線駆動回路は、最前段の単位シフトレジスタに入力されるスタートパルスを次々に後段の単位シフトレジスタへと伝達することによって、ゲート線を順番に選択するように動作する。そのスタートパルスはゲート線駆動回路の外部から供給される信号（外部信号）であり、ゲート線駆動回路とは異なる基板に形成されたスタートパルス生成回路で生成される。
【０００７】
しかし外部信号が増えると、その生成回路や外部信号のレベル調整を行うレベルシフタなど必要な回路が増加し、装置のコスト増大の要因となる。従って、電気光学装置の製造コストを低減するためには、外部信号をできるだけ少なくすることが好ましい。そのためスタートパルス生成回路をゲート線駆動回路と同一の基板上に設けることで、スタートパルスを外部から供給する必要を無くし、外部信号の数を削減する試みも成されている（例えば特許文献１，２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２６９００２号公報
【特許文献２】米国特許出願公開第２００８／０１２２７７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１，２のように、スタートパルス生成回路をゲート線駆動回路と同一の基板上に設ければ外部信号の数を少なくできる。しかし当然のことながら、スタートパルス生成回路の形成するための面積を基板上に確保する必要がある。製造コストの観点からは、基板の面積は小さいことが好ましい。
【００１０】
本発明は以上の課題を解決するためになされたものであり、同一導電型のトランジスタのみで構成され、スタートパルス生成回路が不要な走査線駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の局面に係る走査線駆動回路は、それぞれ位相の異なる少なくとも３つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、前記複数の単位シフトレジスタは、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる特定の単位シフトレジスタを含むものである。
【００１２】
本発明の第２の局面に係る走査線駆動回路は、それぞれ位相の異なる少なくとも３つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、前記複数の単位シフトレジスタの前段から後段へ向けて信号をシフトさせる順方向シフトおよび後段から前段へ向けて信号をシフトさせる逆方向シフトが可能であり、前記複数の単位シフトレジスタは、順方向シフト時に、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる第１の単位シフトレジスタと、逆方向シフト時に、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる第２の単位シフトレジスタを含むものである。
【００１３】
本発明の第３の局面に係る走査線駆動回路は、それぞれ位相の異なる少なくとも２つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、前記複数の単位シフトレジスタの前段から後段へ向けて信号をシフトさせる順方向シフトおよび後段から前段へ向けて信号をシフトさせる逆方向シフトが可能であり、順方向シフト時に活性レベル、逆方向シフト時に非活性レベルに設定される第１電圧信号が供給される第１電圧信号端子と、逆方向シフト時に活性レベル、順方向シフト時に非活性レベルに設定される第１電圧信号が供給される第２電圧信号端子を備え、前記複数の単位シフトレジスタは、順方向シフト時に、前記第１および第２電圧信号を共に活性レベルに設定すると出力信号を活性化させる第１の単位シフトレジスタと、逆方向シフト時に、前記第１および第２電圧信号を共に活性レベルに設定すると出力信号を活性化させる第２の単位シフトレジスタを含むものである。
【発明の効果】
【００１４】
本発明に係る走査線駆動回路によれば、スタートパルス生成回路が不要であるため、基板面積を小さくでき、製造コストの削減に寄与できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の適用例である表示装置の構成を示す概略ブロック図である。
【図２】実施の形態１に係るゲート線駆動回路のブロック図である。
【図３】単位シフトレジスタの一例を示す回路図である。
【図４】実施の形態１に係る第１段目の単位シフトレジスタの回路図である。
【図５】実施の形態１に係るゲート線駆動回路の回路構成を示す図である。
【図６】実施の形態１に係るゲート線駆動回路の回路構成を示す図である。
【図７】図３の単位シフトレジスタの動作を示すタイミング図である。
【図８】実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。
【図９】実施の形態１に係るゲート線駆動回路の動作を示すタイミング図である。
【図１０】実施の形態１の変更例を説明するための図である。
【図１１】実施の形態２に係るゲート線駆動回路のブロック図である。
【図１２】双方向単位シフトレジスタの一例の回路図である。
【図１３】実施の形態２に係る第１段目の単位シフトレジスタの回路図である。
【図１４】実施の形態２に係る最後段の単位シフトレジスタの回路図である。
【図１５】最後段の次段に設けられたダミーの単位シフトレジスタの回路図である。
【図１６】第１段目の前段に設けられたダミーの単位シフトレジスタの回路図である。
【図１７】実施の形態２に係るゲート線駆動回路の回路構成を示す図である。
【図１８】実施の形態２に係るゲート線駆動回路の回路構成を示す図である。
【図１９】実施の形態２に係るゲート線駆動回路の順方向シフト時における動作を示すタイミング図である。
【図２０】実施の形態２に係るゲート線駆動回路の逆方向シフト時における動作を示すタイミング図である。
【図２１】実施の形態２の変更例に係るゲート線駆動回路のブロック図である。
【図２２】実施の形態２の変更例に係る第１段目の単位シフトレジスタの回路図である。
【図２３】実施の形態２の変更例に係る最後段の単位シフトレジスタの回路図である。
【図２４】実施の形態２の変更例に係るゲート線駆動回路の回路構成を示す図である。
【図２５】実施の形態２の変更例に係るゲート線駆動回路の回路構成を示す図である。
【図２６】実施の形態２の変更例に係るゲート線駆動回路の順方向シフト時における動作を示すタイミング図である。
【図２７】実施の形態２の変更例に係るゲート線駆動回路の逆方向シフト時における動作を示すタイミング図である。
【図２８】実施の形態３に係るゲート線駆動回路のブロック図である。
【図２９】実施の形態３に係る第１段目（最前段）の単位シフトレジスタの回路図である。
【図３０】実施の形態３に係る第ｎ段目（最後段）の単位シフトレジスタの回路図である。
【図３１】最後段の次段に設けられたダミーの単位シフトレジスタの回路図である。
【図３２】第１段目の前段に設けられたダミーの単位シフトレジスタの回路図である。
【図３３】実施の形態３に係るゲート線駆動回路の回路構成を示す図である。
【図３４】実施の形態３に係るゲート線駆動回路の回路構成を示す図である。
【図３５】実施の形態３に係るゲート線駆動回路の順方向シフト時における動作を示すタイミング図である。
【図３６】実施の形態３に係るゲート線駆動回路の逆方向シフト時における動作を示すタイミング図である。
【図３７】実施の形態３の変更例に係るゲート線駆動回路のブロック図である。
【図３８】実施の形態３の変更例に係る第１段目の単位シフトレジスタの回路図である。
【図３９】実施の形態３の変更例に係る最後段の単位シフトレジスタの回路図である。
【図４０】実施の形態３の変更例に係るゲート線駆動回路の回路構成を示す図である。
【図４１】実施の形態３の変更例に係るゲート線駆動回路の回路構成を示す図である。
【図４２】実施の形態３の変更例に係るゲート線駆動回路の順方向シフト時における動作を示すタイミング図である。
【図４３】実施の形態３の変更例に係るゲート線駆動回路の逆方向シフト時における動作を示すタイミング図である。
【図４４】実施の形態４に係るゲート線駆動回路のブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１７】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００１８】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００１９】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００２０】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２１】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２２】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２３】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２４】
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（例えば図８の時刻ｔ1〜ｔ2）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。
【００２５】
＜実施の形態１＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。
【００２６】
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００２７】
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００２８】
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００２９】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００３０】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３１】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３２】
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
【００３３】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３４】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００３５】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００３６】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００３７】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００３８】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００３９】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００４０】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
【００４１】
図２は、ゲート線駆動回路３０の構成を示すブロック図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数（ｎ個）の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4,…，ＳＲnで構成される多段のシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００４２】
本実施の形態に係るゲート線駆動回路３０において、第２段目〜第ｎ段目（最後段）の単位シフトレジスタＳＲ2〜ＳＲnは全て同じ構成であり、それぞれ入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。第１段目（最前段）の単位シフトレジスタＳＲ1は、他の段とは異なり、入力端子を２つ有している。即ち、単位シフトレジスタＳＲ1は、第１および第２入力端子ＩＮ１，ＩＮ２と、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。
【００４３】
各単位シフトレジスタＳＲの出力端子ＯＵＴは、それぞれ対応するゲート線ＧＬに接続される。つまり各単位シフトレジスタＳＲの出力信号Ｇは、垂直（又は水平）走査パルスとしてゲート線ＧＬへと出力される。
【００４４】
またクロック発生器３１は、それぞれ位相が異なる（活性期間が重ならない）３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、繰り返し順番に（即ち、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に）活性化するように制御されている（図７参照）。
【００４５】
図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫにはクロック信号ＣＬＫ１〜ＣＬＫ３のうちの何れかが供給される。
【００４６】
具体的には、クロック信号ＣＬＫ１は、第［３ｍ−２］行目の（ｍは自然数、以下同じ）のゲート線ＧＬ3m-2を駆動する単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給される。クロック信号ＣＬＫ２は、第［３ｍ−１］行目のゲート線ＧＬ3m-1を駆動する単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給される。クロック信号ＣＬＫ３は、第［３ｍ］行目のゲート線ＧＬ3mを駆動する単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、この順番で繰り返し活性化するので、シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…のクロック端子ＣＫはその順番で活性化されることとなる。
【００４７】
なお、一般的な表示装置の走査線数は３の倍数ではないので、３相のクロック信号ＣＬＫ１〜ＣＬＫ３により制御されるシフトレジスタでは、最終行である第ｎ段目の単位シフトレジスタＳＲnのクロック端子ＣＫに供給されるクロック信号は、表示装置の走査線数によって変わる。図２の例では、単位シフトレジスタＳＲnのクロック端子ＣＫにはクロック信号ＣＬＫ１が供給されている。
【００４８】
第１段目の単位シフトレジスタＳＲ1の第１および第２入力端子ＩＮ１，ＩＮ２には、互いに位相が異なり、且つ、クロック端子ＣＫに入力されるクロック信号ＣＬＫ１とも位相が異なるクロック信号がそれぞれ入力される。ここでは第１入力端子ＩＮ１にクロック信号ＣＬＫ２が入力され、第２入力端子ＩＮ２にクロック信号ＣＬＫ３が入力されている。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮには、その前段の出力信号Ｇが入力される。
【００４９】
また各単位シフトレジスタＳＲのリセット端子ＲＳＴには次段の出力信号Ｇが供給される。但し、最後段の単位シフトレジスタＳＲnでは、リセット端子ＲＳＴには、クロック端子ＣＫに入力されるクロック信号ＣＬＫ１の次に活性化するクロック信号ＣＬＫ２が入力される。
【００５０】
ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ１〜ＣＬＫ３に同期して、自身の前段の出力信号Ｇを時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。その結果、各単位シフトレジスタＳＲの出力信号Ｇは、Ｇ1，Ｇ2，Ｇ3…と順番に活性化される（単位シフトレジスタＳＲの動作の詳細は後述する）。それにより一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００５１】
従来のゲート線駆動回路３０では、第１段目の単位シフトレジスタＳＲ1の出力信号Ｇ1を活性化させるために、外部から単位シフトレジスタＳＲ1の入力端子ＩＮにスタートパルスを供給していたが、図２からも分かるように、本実施の形態の単位シフトレジスタＳＲ1にはスタートパルスは供給されない。
【００５２】
以下、各単位シフトレジスタＳＲの回路構成について説明する。まず第２段目以降の単位シフトレジスタＳＲの構成を説明する。図３はその回路図である。ゲート線駆動回路３０においては、単位シフトレジスタＳＲ2〜ＳＲnの構成は実質的にどれも同じであるので、ここでは代表的に第ｋ段目（２≦ｋ≦ｎ）の単位シフトレジスタＳＲkの構成について説明する。この単位シフトレジスタＳＲkを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここではＮ型ＴＦＴが用いられている。
【００５３】
図３の如く、従来の単位シフトレジスタＳＲkは、図２で示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、ロー側電源電位ＶＳＳを回路の基準電位としているが（ＶＳＳ＝０）、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤは１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００５４】
単位シフトレジスタＳＲkの出力段は、ゲート線ＧＬkの選択期間に出力信号Ｇkを活性レベル（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間に出力信号Ｇkを非活性レベル（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とから構成されている。
【００５５】
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって出力信号Ｇkを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、出力信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
【００５６】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１（昇圧容量）が接続されている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。
【００５７】
ノードＮ１と第２電源端子Ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。トランジスタＱ３は、入力端子ＩＮに供給される信号（入力信号）の活性化に応じてノードＮ１を充電するよう機能する。
【００５８】
ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。トランジスタＱ４は、リセット端子ＲＳＴに供給される信号（リセット信号）の活性化に応じてノードＮ１を放電するよう機能する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ５も接続されている。トランジスタＱ５は、ノードＮ２が活性レベル（Ｈレベル）の期間、ノードＮ１を放電して当該ノードＮ１を非活性レベル（Ｌレベル）に維持するよう機能する。
【００５９】
これらトランジスタＱ３，Ｑ４，Ｑ５から成る回路は、ノードＮ１を充放電することによってトランジスタＱ１（出力プルアップトランジスタ）を駆動する「プルアップ駆動回路」を構成している。
【００６０】
ノードＮ２と第２電源端子Ｓ２との間には、ゲートが第２電源端子Ｓ２に接続したトランジスタＱ６が接続される（即ちトランジスタＱ６はダイオード接続されている）。ノードＮ２と第１電源端子Ｓ１との間には、ゲートがノードＮ１に接続したトランジスタＱ７が接続される。
【００６１】
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ１）がＨレベルになりトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになり、逆にノードＮ１がＬレベルになりトランジスタＱ７がオフするとノードＮ２はＨレベルになる。即ちトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。このインバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。
【００６２】
当該インバータは、ノードＮ２を充放電することによってトランジスタＱ２（出力プルダウントランジスタ）を駆動する「プルダウン駆動回路」を構成している。
【００６３】
次に、単位シフトレジスタＳＲ1の構成を説明する。図４はその回路図である。同図の如く、単位シフトレジスタＳＲ1は、図３の回路に対し、トランジスタＱ３を、直列接続した２つのトランジスタＱ３１，Ｑ３２（充電回路）に置き換えたものである。トランジスタＱ３１，Ｑ３２間の接続ノードを「ノードＮ３」と定義する。
【００６４】
トランジスタＱ３１は、第２電源端子Ｓ２ノードＮ３との間に接続し、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ３２は、ノードＮ１とノードＮ３との間に接続し、そのゲートは第２入力端子ＩＮ２に接続される。単位シフトレジスタＳＲ1におけるその他の回路構成は図３の単位シフトレジスタＳＲkと同様である。
【００６５】
図５および図６は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図５には最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図６には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnの接続関係が示されている。
【００６６】
続いて、図３の単位シフトレジスタＳＲkの動作を説明する。図７はその動作を示す信号波形図である。ここでは当該単位シフトレジスタＳＲkのクロック端子ＣＫにクロック信号ＣＬＫ１が入力されているものとして説明を行う（例えば図２の単位シフトレジスタＳＲ4がこれに該当する）。
【００６７】
説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３のＨレベル電位は、ハイ側電源電位ＶＤＤに等しいと仮定する。またクロック信号ＣＬＫ１〜ＣＬＫ３およびスタートパルスＳＰのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なお、クロック信号ＣＬＫ１〜ＣＬＫ３は、それぞれ１水平期間（１Ｈ）ずつの位相差を持つ繰り返し信号である。
【００６８】
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルであると仮定する。このときトランジスタＱ１はオフ（遮断状態）、トランジスタＱ２はオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇk）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる（以下、この状態を「リセット状態」と称す）。即ち、この単位シフトレジスタＳＲkが接続するゲート線ＧＬkは非選択状態である。また初期状態では、クロック信号ＣＬＫ１〜ＣＬＫ３および前段（単位シフトレジスタＳＲk-1）の出力信号Ｇk-1は、何れもＬレベルであるとする。
【００６９】
その状態から、時刻ｔ100において、クロック信号ＣＬＫ３の立ち上がりと共に前段の出力信号Ｇk-1がＨレベルになると、当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（駆動能力が充分大きく）設定されているため、ノードＮ１のレベルが上昇する。
【００７０】
それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、トランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【００７１】
このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、トランジスタＱ１がオン、トランジスタＱ２がオフになる（以下、この状態を「セット状態」称す）。但しこの時点ではクロック信号ＣＬＫ１はＬレベルであるため、出力信号ＧkはＬレベルに維持されている。
【００７２】
そして時刻ｔ101で、クロック信号ＣＬＫ３の立ち下がりと共に前段の出力信号Ｇk-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態（フローティング状態）でＨレベルに維持される。
【００７３】
時刻ｔ102でクロック信号ＣＬＫ１が立ち上がってＨレベルになると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇkのレベルが上昇する。このとき、容量素子Ｃ１並びにトランジスタＱ１のゲート容量（ゲート・ソース間容量、ゲート・ドレイン間容量およびゲート・チャネル間容量）を介する結合のため、出力信号Ｇkのレベル上昇に応じてノードＮ１の電位が昇圧される。そのため出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。
【００７４】
従って、出力信号Ｇkは、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作して出力端子ＯＵＴを充電するため、出力信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧分の損失を伴わずクロック信号ＣＬＫ１と同じ電位ＶＤＤまで上昇する。
【００７５】
このように出力信号ＧkがＨレベルになると、ゲート線ＧＬkが選択状態になる。また出力信号Ｇkは次段の単位シフトレジスタＳＲk+1の入力端子ＩＮにも供給されているので、次段の単位シフトレジスタＳＲk+1はセット状態になる。
【００７６】
その後、時刻ｔ103でクロック信号ＣＬＫ１が立ち下がってＬレベルに戻ると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号ＧkはＬレベル（ＶＳＳ）になり、ゲート線ＧＬkは非選択状態に戻る。またこのときノードＮ１は昇圧前の電位（ＶＤＤ−Ｖｔｈ）に戻る。
【００７７】
続いて時刻ｔ104で、クロック信号ＣＬＫ２が立ち上がりＨレベルになると、次段の出力信号Ｇk+1がＨレベルになる。すると単位シフトレジスタＳＲkでは、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。またこのときトランジスタＱ５はオンになる。
【００７８】
そして時刻ｔ105で次段の出力信号Ｇk+1が立ち下がると、トランジスタＱ４はオフになるが、トランジスタＱ５がオンに維持されるため、ノードＮ１は低インピーダンスでＬレベルに維持される。
【００７９】
時刻ｔ105以降は、次のフレーム期間に前段の出力信号Ｇk-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＬレベル、ノードＮ２をＨレベルに保持するため、単位シフトレジスタＳＲkはリセット状態に維持される。よってゲート線ＧＬkの非選択期間の間は、出力信号Ｇkは低インピーダンスでＬレベルに維持される。
【００８０】
以上のように、２段目以降の単位シフトレジスタＳＲkは、入力端子ＩＮの信号（前段の出力信号Ｇk-1）の活性化に応じてセット状態になり、その次のクロック端子ＣＫの信号（クロック信号ＣＬＫ１）の活性期間に出力信号Ｇkを活性化させる。そして、リセット端子ＲＳＴの信号（次段の出力信号Ｇk+1（単位シフトレジスタＳＲnではクロック信号ＣＬＫ２））の活性化に応じてリセット状態に戻り、以降は出力信号ＧkをＬレベルに維持する。
【００８１】
続いて、図４に示した第１段目の単位シフトレジスタＳＲ1の動作を説明する。図８はその動作を示す信号波形図である。上記したように、単位シフトレジスタＳＲ1においては、クロック端子ＣＫにクロック信号ＣＬＫ１が入力され、第１入力端子ＩＮ１にはクロック信号ＣＬＫ２が入力され、入力端子ＩＮ３にはクロック信号ＣＬＫ３が入力される。
【００８２】
クロック信号発生器３１は、ゲート線駆動回路３０の通常動作時には、クロック信号ＣＬＫ１〜ＣＬＫ３の活性期間が重ならないように制御するが、ゲート線駆動回路３０に信号にシフト動作を開始させるタイミング、すなわちフレーム期間の先頭に対応するタイミングでは、例外的にクロック信号ＣＬＫ２，ＣＬＫ３を同時に活性化させる。
【００８３】
まず単位シフトレジスタＳＲ1の初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態を仮定する。このときトランジスタＱ１はオフ、トランジスタＱ２はオンであるので、出力端子ＯＵＴ（出力信号Ｇ1）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。また初期状態では、クロック信号ＣＬＫ１〜ＣＬＫ３は何れもＬレベルであるとする。よってトランジスタＱ３１，Ｑ３２は共にオフしており、ノードＮ３のレベルは不定状態である。
【００８４】
そしてフレーム期間の先頭に対応する時刻ｔ0において、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化される。するとトランジスタＱ３１，Ｑ３２が共にオンする。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３１，Ｑ３２のオン抵抗の和がトランジスタＱ５のオン抵抗よりも充分小さく設定されているため、ノードＮ１はＨレベルになる。よってトランジスタＱ７がオンし、ノードＮ２はＬレベル（ＶＳＳ）になる。このときトランジスタＱ５がオフになるので、ノードＮ１の電位はＶＤＤ−Ｖｔｈまで上昇する。
【００８５】
その結果、単位シフトレジスタＳＲ1は、ノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態となり、トランジスタＱ１がオン、トランジスタＱ２がオフになる。但しこの時点ではクロック信号ＣＬＫ１はＬレベルであるため、出力信号Ｇ1はＬレベルに維持されている。
【００８６】
その後、時刻ｔ1でクロック信号ＣＬＫ２，ＣＬＫ３がＬレベルに戻る。よってトランジスタＱ３１，Ｑ３２はオフになるが、トランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態でＨレベルに維持される。またノードＮ３も高インピーダンス状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【００８７】
時刻ｔ2でクロック信号ＣＬＫ１がＨレベルになると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇ1がＨレベルになる。このとき、容量素子Ｃ１並びにトランジスタＱ１のゲート容量（ゲート・ソース間容量、ゲート・ドレイン間容量およびゲート・チャネル間容量）を介する結合のため、ノードＮ１の電位が昇圧され、トランジスタＱ１は低インピーダンスに維持される。従って、出力信号Ｇ1は、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作するため、出力信号Ｇ1のＨレベル電位はＶＤＤになる。
【００８８】
このように出力信号Ｇ1がＨレベルになると、ゲート線ＧＬ1が選択状態になる。また出力信号Ｇ1は第２段目の単位シフトレジスタＳＲ2の入力端子ＩＮにも供給されているので、単位シフトレジスタＳＲ2はセット状態になる。
【００８９】
その後、時刻ｔ3でクロック信号ＣＬＫ１がＬレベルに戻ると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号Ｇ1はＬレベル（ＶＳＳ）になり、ゲート線ＧＬ1は非選択状態に戻る。またこのときノードＮ１は昇圧前の電位（ＶＤＤ−Ｖｔｈ）に戻る。
【００９０】
時刻ｔ4でクロック信号ＣＬＫ２がＨレベルになると、第２段目の出力信号Ｇ2がＨレベルになる。すると単位シフトレジスタＳＲ1では、トランジスタＱ４がオンする。このときトランジスタＱ３１のゲートがＨレベル（ＶＤＤ）になるが、トランジスタＱ３２がオフしているので、トランジスタＱ３１，Ｑ３２を通してノードＮ１へは電流が流れない。よってノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするので、ノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲ1は、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。またこのときトランジスタＱ５はオンになる。
【００９１】
そして時刻ｔ5で、クロック信号ＣＬＫ２と共に第２段目の出力信号Ｇ2が立ち下がると、トランジスタＱ４はオフになるが、トランジスタＱ５がオンに維持されるため、ノードＮ１は低インピーダンスでＬレベルに維持される。ノードＮ３は、時刻ｔ5では高インピーダンス状態のＨレベル（ＶＤＤ−Ｖｔｈ）のままであるが、時刻ｔ6でクロック信号ＣＬＫ３がＨレベルになったとき、トランジスタＱ３２，Ｑ５を通して放電されてＬレベル（ＶＤＤ）になる。
【００９２】
時刻ｔ6以降は、次のフレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３が共に活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＬレベル、ノードＮ２をＨレベルに保持するため、単位シフトレジスタＳＲ1はリセット状態に維持される。よってゲート線ＧＬ1の非選択期間の間は、出力信号Ｇ1は低インピーダンスでＬレベルに維持される。
【００９３】
以上のように、単位シフトレジスタＳＲ1の動作は、セット状態へ移行するときの動作を除けば、上記した２段目以降の単位シフトレジスタＳＲkの動作と同様である。すなわち、単位シフトレジスタＳＲ1は、第１および第２入力端子ＩＮ１，ＩＮ２の信号（クロック信号ＣＬＫ２，ＣＬＫ３）が共に活性化するのに応じてセット状態になり、その次のクロック端子ＣＫの信号（クロック信号ＣＬＫ１）の活性期間に出力信号Ｇ1を活性化させる。そして、リセット端子ＲＳＴの信号（第２段目の出力信号Ｇ2）の活性化に応じてリセット状態に戻り、以降は出力信号Ｇ1をＬレベルに維持する。
【００９４】
このように単位シフトレジスタＳＲ1は、スタートパルスを用いることなく、クロック信号ＣＬＫ２，ＣＬＫ３の活性期間を重ねることによって、出力信号Ｇ1を活性化させることができる。
【００９５】
従って、単位シフトレジスタＳＲ1〜ＳＲnが縦続接続して構成されるゲート線駆動回路３０においては、図９に示すように、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化するのを切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…，Ｇnが順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。本実施の形態のゲート線駆動回路３０によれば、スタートパルス生成回路が不要であるため、基板面積を小さくでき、製造コストの削減に寄与できる。
【００９６】
図９の時刻ｔ0〜ｔ6は、それぞれ図８に示したものに対応している。図９の時刻ｔ7は、最後段（単位シフトレジスタＳＲn）の出力信号Ｇnの活性期間が終わる時刻を示しており、時刻ｔ7から次フレームの時刻ｔ0までが「ブランキング期間」である。さらに時刻ｔ8〜ｔ9は、時刻ｔ7に続くクロック信号ＣＬＫ２の活性期間を示している。本実施の形態では、単位シフトレジスタＳＲnのリセット端子ＲＳＴにはクロック信号ＣＬＫ２が入力されているので、単位シフトレジスタＳＲnは時刻ｔ8でセット状態からリセット状態に移行する。
【００９７】
このように本実施の形態ではクロック信号ＣＬＫ２を用いて単位シフトレジスタＳＲnをリセット状態にしているが、例えば単位シフトレジスタＳＲnのさらに次段にダミーの単位シフトレジスタを設け、その出力信号（その活性期間は時刻ｔ8〜ｔ9となる）を単位シフトレジスタＳＲnのリセット端子ＲＳＴに供給してもよい。
【００９８】
また本実施の形態では、単位シフトレジスタＳＲkを３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて動作させる例を示したが、当該単位シフトレジスタＳＲkは４相以上のクロック信号を使用して動作させることも可能である。
【００９９】
［変更例］
ここでは第１段目の単位シフトレジスタＳＲ1の変更例を示す。
【０１００】
図３の単位シフトレジスタＳＲ1では、第１入力端子ＩＮ１（トランジスタＱ３１のゲート）にクロック信号ＣＬＫ２を、第２入力端子ＩＮ２（トランジスタＱ３２のゲート）にクロック信号ＣＬＫ３をそれぞれ入力させたが、図１０（ａ）のようにそれを入れ替えて、第１入力端子ＩＮ１にクロック信号ＣＬＫ３を、第２入力端子ＩＮ２にクロック信号ＣＬＫ２をそれぞれ入力させてもよい。この場合、ノードＮ３が放電されるタイミングが図８の時刻ｔ4になるが、この違いは単位シフトレジスタＳＲ1が出力信号Ｇ1を活性化させる動作には影響しない。
【０１０１】
図３の単位シフトレジスタＳＲ1では、トランジスタＱ３１のドレインを第２電源端子Ｓ２に接続させていたが、図１０（ｂ）のようにそれを第１入力端子ＩＮ１に接続させてもよい（すなわちトランジスタＱ３１をダイオード接続させる）。また図示は省略するが、トランジスタＱ３１のドレインは第２入力端子ＩＮ２に接続させてもよい。
【０１０２】
図３の単位シフトレジスタＳＲ1のトランジスタＱ３１，Ｑ３２を、図１０（ｃ）に示す１つのトランジスタＱ３に置き換えてもよい。当該トランジスタＱ３は、ノードＮ１と第２入力端子ＩＮ２（クロック信号ＣＬＫ３）との間に接続し、そのゲートは第１入力端子ＩＮ１（クロック信号ＣＬＫ２）に接続される。
【０１０３】
但しこの場合は、クロック信号ＣＬＫ２，ＣＬＫ３を共に活性化して単位シフトレジスタＳＲ1のノードＮ１を充電した後、クロック信号ＣＬＫ３を、クロック信号ＣＬＫ２と同時あるいはそれよりも遅らせて非活性化させる必要がある。クロック信号ＣＬＫ３がクロック信号ＣＬＫ２より先に非活性レベルになると、トランジスタＱ３を通してノードＮ１が放電されるからである。
【０１０４】
また図１０（ｃ）のトランジスタＱ３において、クロック信号ＣＬＫ２，ＣＬＫ３を入れ替えてもよい。その場合には、クロック信号ＣＬＫ２，ＣＬＫ３を共に活性化して単位シフトレジスタＳＲ1のノードＮ１を充電した後、クロック信号ＣＬＫ３と同時あるいはそれよりも遅らせて、クロック信号ＣＬＫ２を非活性化させる。
【０１０５】
＜実施の形態２＞
実施の形態２では、信号のシフト方向を変更可能なシフトレジスタに本発明を適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路３０は、双方向の走査が可能である。ここで、前段から後段への方向（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順）に信号をシフトさせる動作を「順方向シフト」、後段から前段への方向（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順）に信号をシフトさせる動作を「逆方向シフト」と定義する。
【０１０６】
図１１は、実施の形態２に係るゲート線駆動回路３０の構成を示すブロック図である。当該ゲート線駆動回路３０は、双方向シフトが可能な単位シフトレジスタ（双方向単位シフトレジスタ）ＳＲ1，ＳＲ2，ＳＲ3，…，ＳＲnと、その最後段（単位シフトレジスタＳＲn）のさらに次段に設けられたダミーの単位シフトレジスタＳＲＤｎ（以下「順方向ダミー段」）と、最前段（単位シフトレジスタＳＲ1）のさらに前段に設けられたダミーの単位シフトレジスタＳＲＤｒ（以下「逆方向ダミー段」）とから成っている。
【０１０７】
電圧信号発生器３２は、ゲート線駆動回路３０における信号のシフト方向（ゲート線ＧＬの走査方向）を規定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。第１電圧信号Ｖｎおよび第２電圧信号Ｖｒは互いに相補な信号であり、ゲート線駆動回路３０が順方向シフトを行う場合（以下、単に「順方向シフト時」と称す）には、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定され、当該ゲート線駆動回路３０が逆方向シフトを行う場合（以下、単に「逆方向シフト時」と称す）には、第２電圧信号ＶｒがＨレベル、第１電圧信号ＶｎがＬレベルに設定される。
【０１０８】
クロック信号発生器３１は、それぞれ位相の異なる３相クロックであるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力するものであるが、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３がＨレベルになる順番を、信号のシフト方向に応じて変更する。例えば、順方向シフト時にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，…の順にＨレベルにし、逆方向シフト時にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３，…の順にＨレベルにする。
【０１０９】
各単位シフトレジスタＳＲのクロック端子ＣＫに供給される信号は、基本的に図２と同じである。つまり、クロック信号ＣＬＫ１は、第［３ｍ−２］段目のゲート線ＧＬ3m-2を駆動する単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給される。クロック信号ＣＬＫ２は、第［３ｍ−１］段目のゲート線ＧＬ3m-1を駆動する単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給される。クロック信号ＣＬＫ３は、第［３ｍ］段目のゲート線ＧＬ3mを駆動する単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される。
【０１１０】
本実施の形態では、第２段目から第ｎ−１段目の単位シフトレジスタＳＲはどれも同じ回路構成であるが、最前段である単位シフトレジスタＳＲ1、最後段である単位シフトレジスタＳＲn、順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒは、それぞれ異なる回路構成を有している。
【０１１１】
図１２は、第２段目から第ｎ−１段目の単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３とほぼ同様の構成であるが、以下の点で異なっている。
【０１１２】
すなわち図１２の単位シフトレジスタＳＲkは、前段の出力信号Ｇk-1を受ける順方向入力端子ＩＮｎと、次段の出力信号Ｇk+1を受ける逆方向入力端子ＩＮｒと、上記の第１および第２電圧信号Ｖｎ，Ｖｒがそれぞれ供給される第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。またトランジスタＱ３がトランジスタＱ３ｎに、トランジスタＱ４がトランジスタＱ３ｒにそれぞれ置き換えられている。トランジスタＱ３ｎは、順方向入力端子ＩＮｎに接続したゲートを有し、ノードＮ１と第１電圧信号端子Ｔ１との間に接続される。トランジスタＱ３ｒは、逆方向入力端子ＩＮｒに接続したゲートを有し、ノードＮ１と第２電圧信号端子Ｔ２との間に接続される。
【０１１３】
図１３は、第１段目の単位シフトレジスタＳＲ1の回路図である。単位シフトレジスタＳＲ1は、図１２の回路に対して以下の点で異なっている。
【０１１４】
まず図１３の単位シフトレジスタＳＲ1では、図１２のトランジスタＱ３ｎが、直列接続した２つのトランジスタＱ３１ｎ，Ｑ３２ｎに置き換えられている。トランジスタＱ３１ｎ，Ｑ３２ｎ間の接続ノードを「ノードＮ３ｎ」と定義すると、トランジスタＱ３１ｎは、第１順方向入力端子ＩＮ１ｎに接続したゲートを有し、ノードＮ３ｎと第１電圧信号端子Ｔ１との間に接続される。トランジスタＱ３２ｎは、第２順方向入力端子ＩＮ２ｎに接続したゲートを有し、ノードＮ３ｎとノードＮ１との間に接続される。また図１３の単位シフトレジスタＳＲ1は、図３と同様に、リセット端子ＲＳＴに接続したゲートを有しノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ４を有している。
【０１１５】
単位シフトレジスタＳＲ1において、第１順方向入力端子ＩＮ１ｎおよび第２順方向入力端子ＩＮ２ｎには、クロック端子ＣＫに入力されるクロック信号ＣＬＫ１とは異なる位相を有し、且つ、互いに位相が異なるクロック信号ＣＬＫ２，ＣＬＫ３がそれぞれ入力される。ここでは第１順方向入力端子ＩＮ１ｎにクロック信号ＣＬＫ２、第２順方向入力端子ＩＮ２ｎにクロック信号ＣＬＫ３をそれぞれ供給しているが、これを入れ替えてもよい。
【０１１６】
単位シフトレジスタＳＲ1の逆方向入力端子ＩＮｒには、単位シフトレジスタＳＲ2の出力信号Ｇ2が入力され、リセット端子ＲＳＴには、逆方向ダミー段ＳＲＤｒの出力信号ＧＤｒ（以下「逆方向ダミー信号」）が入力される。
【０１１７】
図１４は、第ｎ段目の単位シフトレジスタＳＲnの回路図である。単位シフトレジスタＳＲnは、図１２に対して以下の点で異なっている。
【０１１８】
まず図１４の単位シフトレジスタＳＲnでは、図１２のトランジスタＱ３ｒが、直列接続した２つのトランジスタＱ３１ｒ，Ｑ３２ｒに置き換えられている。トランジスタＱ３１ｒ，Ｑ３２ｒ間の接続ノードを「ノードＮ３ｒ」と定義すると、トランジスタＱ３１ｒは、第１逆方向入力端子ＩＮ１ｒに接続したゲートを有し、ノードＮ３ｒと第２電圧信号端子Ｔ２との間に接続される。トランジスタＱ３２ｒは、第２逆方向入力端子ＩＮ２ｒに接続したゲートを有し、ノードＮ３ｒとノードＮ１との間に接続される。また図１４の単位シフトレジスタＳＲnは、図３と同様に、リセット端子ＲＳＴに接続したゲートを有しノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ４を有している。
【０１１９】
単位シフトレジスタＳＲnにおいて、第１逆方向入力端子ＩＮ１ｒおよび第２逆方向入力端子ＩＮ２ｒには、クロック端子ＣＫに入力されるクロック信号ＣＬＫ１とは異なる位相を有し、且つ、互いに位相が異なるクロック信号ＣＬＫ２，ＣＬＫ３がそれぞれ入力される。ここでは第１逆方向入力端子ＩＮ１ｒにクロック信号ＣＬＫ２、第２逆方向入力端子ＩＮ２ｒにクロック信号ＣＬＫ３をそれぞれ供給しているが、これを入れ換えてもよい。
【０１２０】
また単位シフトレジスタＳＲnの順方向入力端子ＩＮｎには、単位シフトレジスタＳＲn-1の出力信号Ｇn-1が入力され、リセット端子ＲＳＴには、順方向ダミー段ＳＲＤｎの出力信号ＧＤｎ（以下「順方向ダミー信号」）が入力される。
【０１２１】
図１５は、順方向ダミー段ＳＲＤｎの回路図である。順方向ダミー段ＳＲＤｎは、図１２の回路からトランジスタＱ３ｒを削除し、且つ、リセット端子ＲＳＴに接続したゲートを有しノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ４を設けたものである。順方向ダミー段ＳＲＤｎにおいて、順方向入力端子ＩＮｎには単位シフトレジスタＳＲnの出力信号Ｇnが入力され、クロック端子ＣＫにはクロック信号ＣＬＫ２が入力され、リセット端子ＲＳＴにはクロック信号ＣＬＫ３が入力される。
【０１２２】
図１６は、逆方向ダミー段ＳＲＤｒの回路図である。逆方向ダミー段ＳＲＤｒは、図１２の回路からトランジスタＱ３ｎを削除し、且つ、リセット端子ＲＳＴに接続したゲートを有しノードＮ１と第１電源端子Ｓ１との間に接続したトランジスタＱ４を設けたものである。逆方向ダミー段ＳＲＤｒにおいて、逆方向入力端子ＩＮｒには単位シフトレジスタＳＲ1の出力信号Ｇ1が入力され、クロック端子ＣＫにはクロック信号ＣＬＫ３が入力され、リセット端子ＲＳＴにはクロック信号ＣＬＫ２が入力される。
【０１２３】
図１７および図１８は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図１７には逆方向ダミー段ＳＲＤｒおよび最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図１８には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnおよび順方向ダミー段ＳＲＤｎの接続関係が示されている。
【０１２４】
本実施の形態に係るゲート線駆動回路３０の順方向シフト時の動作を説明する。ゲート線駆動回路３０が順方向シフトを行う場合、電圧信号発生器３２は、第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルに設定する。
【０１２５】
すると図１２の単位シフトレジスタＳＲk（２≦ｋ≦ｎ−１）では、トランジスタＱ３ｎが図３のトランジスタＱ３と等価になり、トランジスタＱ３ｒが図３のトランジスタＱ４と等価になる。よって図１２の単位シフトレジスタＳＲkは、図３の回路と等価になる。
【０１２６】
また図１３の単位シフトレジスタＳＲ1では、トランジスタＱ３１ｎ，Ｑ３２ｎが図４のトランジスタＱ３１，Ｑ３２と等価になり、トランジスタＱ３ｒが図４のトランジスタＱ４と等価になる。後述するように、順方向シフト時には逆方向ダミー信号ＧＤｒは活性化しないので、図１２のトランジスタＱ４はオフに維持される。よって図１３の単位シフトレジスタＳＲ1は、図４の回路と等価になる。
【０１２７】
図１４の単位シフトレジスタＳＲnでは、トランジスタＱ３ｎが図３のトランジスタＱ３と等価になり、トランジスタＱ４が図３のトランジスタＱ４と等価になる。またクロック信号ＣＬＫ２，ＣＬＫ３は互いに位相が異なるので、トランジスタＱ３１ｒ，Ｑ３２ｒは同時にオンせず、ノードＮ１と第２電圧信号端子Ｔ２の間は導通しない。後述するように、クロック信号ＣＬＫ２，ＣＬＫ３はフレーム期間の先頭で同時にＨレベルにされ、そのときは例外的にトランジスタＱ３１ｒ，Ｑ３２ｒが同時にオンするが、これは順方向シフト時の単位シフトレジスタＳＲnの動作には影響しない。よって図１４の単位シフトレジスタＳＲnは、図３の回路と等価になる。
【０１２８】
図１５の順方向ダミー段ＳＲＤｎでは、トランジスタＱ３ｎが図３のトランジスタＱ３と等価になり、トランジスタＱ４が図３のトランジスタＱ４と等価になる。よって図１５の順方向ダミー段ＳＲＤｎは、図３の回路と等価になる。
【０１２９】
図１６の逆方向ダミー段ＳＲＤｒでは、トランジスタＱ３ｒ，Ｑ４がそれぞれ図３のトランジスタＱ４に相当するものとなるが、図３のトランジスタＱ３に相当するものが無い。そのため逆方向ダミー段ＳＲＤｒは常にリセット状態であり、逆方向ダミー信号ＧＤｒは非活性レベルに維持される。よって図１６の逆方向ダミー段ＳＲＤｒは、実質的に休止状態となる。
【０１３０】
以上より、本実施の形態に係るゲート線駆動回路３０（図１１、図１７および図１８）は、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルのとき、実施の形態１のゲート線駆動回路３０（図２、図５および図６）と等価になり、順方向シフトの動作が可能になる。
【０１３１】
本実施の形態でも実施の形態１と同様に、スタートパルスは用いられず、その代わりにフレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３が共に活性化される。ゲート線駆動回路３０は、図１９のように、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化するのを切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…，Ｇnが順に活性化される（順方向シフト時の動作は、実施の形態１と同じなので詳細な説明は省略する）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3，…，ＧＬnを順番に駆動することができる。
【０１３２】
なお、図１９の時刻ｔ0〜ｔ9は、それぞれ図９に示したものに対応している。本実施の形態では、単位シフトレジスタＳＲnは、その出力信号Ｇnの次に活性化する順方向ダミー信号ＧＤｎの活性化に応じて、セット状態からリセット状態に移行する（時刻ｔ8）。
【０１３３】
次に、ゲート線駆動回路３０の逆方向シフト時の動作を説明する。ゲート線駆動回路３０が逆方向シフトを行う場合、電圧信号発生器３２は、第１電圧信号ＶｎをＬレベル、第２電圧信号ＶｒをＨレベルに設定する。
【０１３４】
すると図１２の単位シフトレジスタＳＲk（２≦ｋ≦ｎ−１）では、順方向シフト時に対して、トランジスタＱ３ｎ，Ｑ３ｒの機能が入れ替わる。つまりトランジスタＱ３ｒがノードＮ１を充電するように機能し、トランジスタＱ３ｎがノードＮ１を放電するように機能する。よって図１２の単位シフトレジスタＳＲkは、次段の出力信号Ｇk+1の活性化に応じてセット状態になり、前段の出力信号Ｇk-1の活性化に応じてリセット状態になる。
【０１３５】
図１３の単位シフトレジスタＳＲ1では、トランジスタＱ３ｒがノードＮ１を充電するように機能し、トランジスタＱ４がノードＮ１を放電するように機能する。またクロック信号ＣＬＫ２，ＣＬＫ３は互いに位相が異なるので、トランジスタＱ３１ｎ，Ｑ３２ｎは同時にオンせず、ノードＮ１と第１電圧信号端子Ｔ１との間は導通しない。後述するように、クロック信号ＣＬＫ２，ＣＬＫ３はフレーム期間の先頭で同時にＨレベルにされ、そのときは例外的にトランジスタＱ３１ｎ，Ｑ３２ｎが同時にオンするが、これは逆方向シフト時の単位シフトレジスタＳＲ1の動作には影響しない。よって図１３の単位シフトレジスタＳＲ1は、第２段目の出力信号Ｇ2の活性化に応じてセット状態になり、逆方向ダミー信号ＧＤｒの活性化に応じてリセット状態になる。
【０１３６】
図１４の単位シフトレジスタＳＲnでは、トランジスタＱ３１ｒ，Ｑ３２ｒがノードＮ１を充電するように機能し、トランジスタＱ３ｎがノードＮ１を放電するように機能する。また後述するように、逆方向シフト時には順方向ダミー信号ＧＤｎは活性化しないので、図１４のトランジスタＱ４はオフに維持される。よって図１４の単位シフトレジスタＳＲnは、クロック信号ＣＬＫ２，ＣＬＫ３が同時に活性化するのに応じてセット状態になり、第ｎ−１段目の出力信号Ｇn-1の活性化に応じてリセット状態になる。
【０１３７】
図１５の順方向ダミー段ＳＲＤｎでは、トランジスタＱ３ｎ，Ｑ４がそれぞれノードＮ１を放電するように機能するが、ノードＮ１を充電するトランジスタが無い。そのため順方向ダミー段ＳＲＤｎは常にリセット状態であり、順方向ダミー信号ＧＤｎは非活性レベルに維持される。よって図１５の順方向ダミー段ＳＲＤｎは、実質的に休止状態となる。
【０１３８】
図１６の逆方向ダミー段ＳＲＤｒでは、トランジスタＱ３ｒがノードＮ１を充電するように機能し、トランジスタＱ４がノードＮ１を放電するように機能する。よって図１６の逆方向ダミー段ＳＲＤｒは、第１段目の出力信号Ｇ1の活性化に応じてセット状態になり、クロック信号ＣＬＫ２の活性化に応じてリセット状態になる。
【０１３９】
その結果、本実施の形態に係るゲート線駆動回路３０（図１１、図１７および図１８）は、逆方向シフトの動作が可能になる。図２０を参照して、ゲート線駆動回路３０の逆方向シフト時の動作を説明する。
【０１４０】
逆方向シフト時においても、各フレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３が共に活性化される（時刻ｔ10〜ｔ11）。それにより最後段の単位シフトレジスタＳＲnがセット状態になる。よって次にクロック信号ＣＬＫ１が活性化するとき最後段の出力信号Ｇnが活性化する（時刻ｔ12〜ｔ13）。このとき単位シフトレジスタＳＲn-1がセット状態になるので、次にクロック信号ＣＬＫ３が活性化するとき、単位シフトレジスタＳＲn-1の出力信号Ｇn-1が活性化する（時刻ｔ14〜ｔ15）。以降、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇn-2，Ｇn-3，…，Ｇ1が順に活性化される。
【０１４１】
つまり逆方向シフト時のゲート線駆動回路３０は、図２０のように、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化するのを切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…，Ｇ1を順に活性化する。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…，ＧＬ1を順番に駆動することができる。
【０１４２】
なお、図２０の時刻ｔ17は、最前段（単位シフトレジスタＳＲ1）の出力信号Ｇ1の活性期間が終わる時刻を示しており、時刻ｔ17から次フレームの時刻ｔ10までが「ブランキング期間」である。逆方向ダミー段ＳＲＤｒが出力する逆方向ダミー信号ＧＤｒは、時刻ｔ17の次にクロック信号ＣＬＫ３が活性すると活性化し（時刻ｔ18〜ｔ19）、単位シフトレジスタＳＲ1はそれに応じてセット状態からリセット状態に移行する。
【０１４３】
本実施の形態によれば、双方向シフトが可能なゲート線駆動回路３０において、スタートパルス生成回路が不要になる。よって基板面積を小さくでき、製造コストの削減に寄与できる。
【０１４４】
また本実施の形態では、単位シフトレジスタＳＲkを３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて動作させる例を示したが、当該単位シフトレジスタＳＲkは４相以上のクロック信号を使用して動作させることも可能である。
【０１４５】
［変更例］
図１１では、ダミーの単位シフトレジスタ（順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒ）を有するゲート線駆動回路３０を示したが、本変更例では、ダミーの単位シフトレジスタを不要にする手法を示す。
【０１４６】
図２１は、本変更例に係るゲート線駆動回路３０のブロック図である。順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒが削除されたことを除いて、図１１と同様である。また、順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒが削除されたのに伴い、図１１の単位シフトレジスタＳＲ1，ＳＲnが有していたリセット端子ＲＳＴも不要になる。
【０１４７】
本変更例のゲート線駆動回路３０において、第２段目から第ｎ−１段目までの単位シフトレジスタＳＲkは、図１２と同様の回路である。第１段目の単位シフトレジスタＳＲ1の回路図は図２２に示される。単位シフトレジスタＳＲ1は、図１３の回路からトランジスタＱ４を削除したものである。また最後段の単位シフトレジスタＳＲnの回路図は図２３に示される。単位シフトレジスタＳＲnは、図１４の回路からトランジスタＱ４を削除したものである。
【０１４８】
図２４および図２５は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図２４には最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図２５には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnの接続関係が示されている。
【０１４９】
図２６は、本変更例に係るゲート線駆動回路３０の順方向シフト時における動作を示すタイミング図である。図２６の時刻ｔ0〜ｔ9は、それぞれ図１９に示したものに対応している。
【０１５０】
順方向シフト時には、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定される。その場合、最前段の単位シフトレジスタＳＲ1（図２２）では、トランジスタＱ３ｎ，Ｑ３ｒが図４のトランジスタＱ３と等価になり、トランジスタＱ３ｒが図４のトランジスタＱ４と等価になるので、当該単位シフトレジスタＳＲ1は、図４の回路と等価になる。また、第２段目から第ｎ−１段目までの単位シフトレジスタＳＲk（図１２）は、図３の回路と等価になる。さらに、最後段の単位シフトレジスタＳＲn（図２３）では、トランジスタＱ３ｎがノードＮ１を充電するように機能し、トランジスタＱ３１ｒ，Ｑ３２ｒがノードＮ１を放電するように機能する。
【０１５１】
本変更例においても、フレーム期間の先頭（時刻ｔ0〜ｔ1）でクロック信号ＣＬＫ２，ＣＬＫ３の両方を活性化させる。ゲート線駆動回路３０は、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化するのを切っ掛けにして、図２６のようにクロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…，Ｇnを順に活性化させる。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
【０１５２】
但し本変更例では、最後段である単位シフトレジスタＳＲnの活性期間が終わった後の時刻ｔ8で、クロック信号ＣＬＫ２，ＣＬＫ３の両方をＨレベルに設定すると共に、第１電圧信号ＶｎをＬレベルに設定する。
【０１５３】
クロック信号ＣＬＫ２，ＣＬＫ３の両方がＨレベルになると、単位シフトレジスタＳＲnでは、トランジスタＱ３１ｒ，Ｑ３２ｒがオンしてノードＮ１を放電する。よって単位シフトレジスタＳＲnはセット状態からリセット状態に移行する。
【０１５４】
一方、単位シフトレジスタＳＲ1でも、トランジスタＱ３１ｎ，３２ｎがオンになるが、第１電圧信号ＶｎがＬレベルに設定されているので、単位シフトレジスタＳＲ1はリセット状態に維持される。時刻ｔ8で単位シフトレジスタＳＲ1がセット状態になるとブランキング期間に出力信号Ｇ1が活性化されるという誤動作が生じるため、これを防止するために第１電圧信号Ｖｎは時刻ｔ8でＬレベルに設定される。
【０１５５】
その後、時刻ｔ9でクロック信号ＣＬＫ２，ＣＬＫ３をＬレベルにすると共に、第１電圧信号ＶｎをＨレベルに戻す。このとき第１電圧信号ＶｎをＨレベルに戻すタイミングは、クロック信号ＣＬＫ２，ＣＬＫ３がＬレベルになるタイミングと同時か、好ましくはそれよりも後にする。クロック信号ＣＬＫ２，ＣＬＫ３がＬレベルになるよりも先に第１電圧信号ＶｎがＨレベルなると、単位シフトレジスタＳＲ1のノードＮ１がトランジスタＱ３１ｎ，Ｑ３２ｎによって充電され、上記の誤動作が生じる可能性があるからである。なお、第１電圧信号Ｖｎは、次のフレーム期間の先頭（時刻ｔ0）までＬレベルに維持されてもよい。
【０１５６】
図２７は、ゲート線駆動回路３０の逆方向シフト時における動作を示すタイミング図である。図２７の時刻ｔ10〜ｔ19は、それぞれ図２０に示したものに対応している。
【０１５７】
逆方向シフト時には、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルに設定される。その場合、最前段の単位シフトレジスタＳＲ1（図２２）では、トランジスタＱ３１ｎ，Ｑ３１ｎがノードＮ１を放電するように機能し、トランジスタＱ３ｒがノードＮ１を充電するように機能する。第２段目から第ｎ−１段目までの単位シフトレジスタＳＲk（図１２）は、逆方向シフトの動作が可能になる。また最後段の単位シフトレジスタＳＲn（図２３）では、トランジスタＱ３ｎがノードＮ１を放電するように機能し、トランジスタＱ３１ｒ，Ｑ３２ｒがノードＮ１を充電するように機能する。
【０１５８】
本変更例においても、フレーム期間の先頭（時刻ｔ10〜ｔ11）でクロック信号ＣＬＫ２，ＣＬＫ３の両方を活性化させる。するとゲート線駆動回路３０は、それを切っ掛けにして、図２７のようにクロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…，Ｇ1を順に活性化させる。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-1，…，ＧＬ1を順番に駆動することができる。
【０１５９】
逆方向シフト時には、最前段である単位シフトレジスタＳＲ1の活性期間が終わった後の時刻ｔ18で、クロック信号ＣＬＫ２，ＣＬＫ３の両方をＨレベルに設定すると共に、第２電圧信号ＶｒをＬレベルに設定する。
【０１６０】
それにより、単位シフトレジスタＳＲ1では、トランジスタＱ３１ｎ，Ｑ３２ｎがオンしてノードＮ１を放電する。よって単位シフトレジスタＳＲ1はセット状態からリセット状態に移行する。このとき単位シフトレジスタＳＲnでもトランジスタＱ３１ｒ，３２ｒもオンするが、第２電圧信号ＶｒがＬレベルに設定されているので、単位シフトレジスタＳＲnはリセット状態に維持され、誤動作の発生が防止される。
【０１６１】
その後、時刻ｔ19で、クロック信号ＣＬＫ２，ＣＬＫ３をＬレベルにすると共に、第２電圧信号ＶｒをＨレベルに戻す。このとき第２電圧信号ＶｒをＨレベルに戻すタイミングは、クロック信号ＣＬＫ２，ＣＬＫ３がＬレベルになるタイミングと同時か、好ましくはそれよりも後にする。クロック信号ＣＬＫ２，ＣＬＫ３がＬレベルになるよりも先に第２電圧信号ＶｒがＨレベルになると、単位シフトレジスタＳＲnのノードＮ１がトランジスタＱ３１ｒ，Ｑ３２ｒによって充電されて、当該単位シフトレジスタＳＲnがセット状態に維持されなくなる可能性があるからである。第２電圧信号Ｖｒは、次のフレーム期間の先頭（時刻ｔ10）までＬレベルに維持されてもよい。
【０１６２】
本変更例によれば、ゲート線駆動回路３０にダミーの単位シフトレジスタ（順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒ）を設ける必要がないため、回路の形成面積を小さくできる。
【０１６３】
＜実施の形態３＞
図１２に示した双方向単位シフトレジスタは２相のクロック信号を用いても駆動可能である。しかし実施の形態２では、最前段の単位シフトレジスタＳＲ1および最後段の単位シフトレジスタＳＲnの制御に、少なくとも３相のクロック信号が必要になるため、ゲート線駆動回路３０を３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動させた。本実施の形態では、スタートパルスが不要であり、且つ、２相のクロック信号を用いて動作させることができる双方向シフトが可能なゲート線駆動回路３０を提案する。
【０１６４】
図２８は、実施の形態３に係るゲート線駆動回路のブロック図である。本実施の形態のクロック信号発生器３１は、互いに位相の異なる２相のクロック信号ＣＬＫ，／ＣＬＫを生成し、各単位シフトレジスタＳＲのクロック端子ＣＫには、その片方が入力される。図２８の例では、奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5，…，ＳＲn-1のクロック端子ＣＫにはクロック信号ＣＬＫが、偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6，…，ＳＲnのクロック端子ＣＫにはクロック信号／ＣＬＫがそれぞれ入力されている。
【０１６５】
また単位シフトレジスタＳＲ1の前段には逆方向ダミー段ＳＲＤｒが設けられ、単位シフトレジスタＳＲnの次段には順方向ダミー段ＳＲＤｎが設けられている。
【０１６６】
本変更例のゲート線駆動回路３０において、第２段目から第ｎ−１段目までの単位シフトレジスタＳＲkは、図１２と同様の回路である。
【０１６７】
第１段目の単位シフトレジスタＳＲ1の回路図を図２９に示す。当該単位シフトレジスタＳＲ1は、図１３の回路とほぼ同じ回路構成であるが、トランジスタＱ３１ｎの電流電極が第１電圧信号端子Ｔ１ではなく、第３順方向入力端子ＩＮ３ｎに接続される。そして第１順方向入力端子ＩＮ１ｎ（トランジスタＱ３１ｎのゲート）には第１電圧信号Ｖｎが入力され、第２順方向入力端子ＩＮ２ｎ（トランジスタＱ３２ｎのゲート）には第２電圧信号Ｖｒが入力される。第３順方向入力端子ＩＮ３ｎには、クロック端子ＣＫに入力されるクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。
【０１６８】
第１順方向入力端子ＩＮ１ｎと第２順方向入力端子ＩＮ２ｎに入力される信号は、入れ替えてもよい。すなわち第１順方向入力端子ＩＮ１ｎに第２電圧信号Ｖｒを入力し、第２順方向入力端子ＩＮ２ｎに第１電圧信号Ｖｎを入力してもよい。
【０１６９】
最後段の単位シフトレジスタＳＲnの回路図を図３０に示す。当該単位シフトレジスタＳＲnは、図１４の回路とほぼ同じ回路構成であるが、トランジスタＱ３１ｒの電流電極が第２電圧信号端子Ｔ２ではなく、第３逆方向入力端子ＩＮ３ｒに接続される。そして第１逆方向入力端子ＩＮ１ｒ（トランジスタＱ３１ｒのゲート）には第１電圧信号Ｖｎが入力され、第２逆方向入力端子ＩＮ２ｒ（トランジスタＱ３２ｒのゲート）には第２電圧信号Ｖｒが入力される。第３逆方向入力端子ＩＮ３ｒには、クロック端子ＣＫに入力されるクロック信号／ＣＬＫとは位相の異なるクロック信号ＣＬＫが入力される。
【０１７０】
第１逆方向入力端子ＩＮ１ｒと第２逆方向入力端子ＩＮ２ｒに入力される信号は、入れ替えてもよい。すなわち第１逆方向入力端子ＩＮ１ｒに第２電圧信号Ｖｒを入力し、第２逆方向入力端子ＩＮ２ｒに第１電圧信号Ｖｎを入力してもよい。
【０１７１】
順方向ダミー段ＳＲＤｎの回路図を図３１に示す。当該順方向ダミー段ＳＲＤｎは、図１５の回路とほぼ同じ回路構成であるが、トランジスタＱ４のソースの接続先が順方向入力端子ＩＮｎに変更されている。なお順方向ダミー段ＳＲＤｎのクロック端子ＣＫにはクロック信号ＣＬＫが入力され、リセット端子ＲＳＴにはクロック信号／ＣＬＫが入力される。
【０１７２】
逆方向ダミー段ＳＲＤｒの回路図を図３２に示す。当該逆方向ダミー段ＳＲＤｒは、図１５の回路とほぼ同じ回路構成であるが、トランジスタＱ４のソースの接続先が逆方向入力端子ＩＮｒに変更されている。なお逆方向ダミー段ＳＲＤｒのクロック端子ＣＫにはクロック信号／ＣＬＫが入力され、リセット端子ＲＳＴにはクロック信号ＣＬＫが入力される。
【０１７３】
図３３および図３４は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図３３には逆方向ダミー段ＳＲＤｒおよび最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図３４には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnおよび順方向ダミー段ＳＲＤｎの接続関係が示されている。
【０１７４】
図３５は、本変更例に係るゲート線駆動回路３０の順方向シフト時における動作を示すタイミング図である。図３５の時刻ｔ0〜ｔ9は、それぞれ図１９に示したものに対応している。
【０１７５】
順方向シフト時には、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定されるが、各フレームの先頭でクロック信号／ＣＬＫが活性化するとき、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルにする（時刻ｔ0〜ｔ1）。すると単位シフトレジスタＳＲ1では、トランジスタＱ３１ｎ，Ｑ３２ｎがオンし、且つ第３順方向入力端子ＩＮ３ｎがＨレベルなので、ノードＮ１が充電される。よって単位シフトレジスタＳＲ1はセット状態になる。
【０１７６】
なお時刻ｔ0〜ｔ1に第２電圧信号ＶｒがＨレベルになると、各単位シフトレジスタＳＲと逆方向ダミー段ＳＲＤｒの第２電圧信号端子Ｔ２もＨレベルになるが、それに接続するトランジスタ（Ｑ３ｒ，Ｑ３１ｒ）は全てオフしているため、ゲート線駆動回路３０の動作には影響しない。
【０１７７】
その後、時刻ｔ1で、第１電圧信号ＶｎはＨレベルのまま、第２電圧信号ＶｒをＬレベルに戻す。このとき第２電圧信号ＶｒをＬレベルに戻すタイミングは、クロック信号／ＣＬＫがＬレベルになるのと同時、好ましくはそれよりも前にする。クロック信号／ＣＬＫがＬレベルになった後も第１および第２電圧信号Ｖｎ，Ｖｒの両方がＨレベルになっていると、単位シフトレジスタＳＲ1のノードＮ１がトランジスタＱ３１ｎ，Ｑ３２ｎにより放電され、単位シフトレジスタＳＲ1が、出力信号Ｇ1を活性化させる前にリセット状態に戻る可能性があるからである。
【０１７８】
次にクロック信号ＣＬＫがＨレベルになると、単位シフトレジスタＳＲ1の出力信号Ｇ1がＨレベルになる（時刻ｔ2〜ｔ3）。その後は、図３５のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ2，Ｇ3，…，Ｇnが順に活性化する。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3，…，Ｇnを順番に駆動することができる。
【０１７９】
最後段の出力信号ＧnがＨレベルになると、順方向ダミー段ＳＲＤｎ（図３１）がセット状態になる。よって次にクロック信号ＣＬＫがＨレベルになると、順方向ダミー信号ＧＤｎがＨレベルになり（時刻ｔ8）、それによって単位シフトレジスタＳＲnはリセット状態になる。
【０１８０】
本実施の形態では順方向ダミー段ＳＲＤｎのトランジスタＱ４のソースを順方向入力端子ＩＮｎに接続させたが、これは最後段の出力信号Ｇnの活性化に応じてトランジスタＱ３ｎがノードＮ１を充電しようとするときに、トランジスタＱ４がノードＮ１を放電しないようにするためである。
【０１８１】
図３６は、本変更例に係るゲート線駆動回路３０の逆方向シフト時における動作を示すタイミング図である。図３６の時刻ｔ10〜ｔ19は、それぞれ図２０に示したものに対応している。
【０１８２】
逆方向シフト時には、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルに設定されるが、各フレームの先頭でクロック信号ＣＬＫが活性化するとき、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルにする（時刻ｔ10〜ｔ11）。すると単位シフトレジスタＳＲnでは、トランジスタＱ３１ｒ，Ｑ３２ｒがオンし、且つ第３逆方向入力端子ＩＮ３ｒがＨレベルなので、ノードＮ１が充電される。よって単位シフトレジスタＳＲnはセット状態になる。
【０１８３】
なお時刻ｔ10〜ｔ11に第１電圧信号ＶｎがＨレベルになると、各単位シフトレジスタＳＲと順方向ダミー段ＳＲＤｎの第１電圧信号端子Ｔ１もＨレベルになるが、それに接続するトランジスタ（Ｑ３ｎ，Ｑ３１ｎ）は全てオフしているため、ゲート線駆動回路３０の動作には影響しない。
【０１８４】
その後、時刻ｔ11で、第２電圧信号ＶｒはＨレベルのまま、第１電圧信号ＶｎをＬレベルに戻す。このとき第１電圧信号ＶｎをＬレベルに戻すタイミングは、クロック信号ＣＬＫがＬレベルになるのと同時、好ましくはそれよりも前にする。クロック信号ＣＬＫがＬレベルになった後も第１および第２電圧信号Ｖｎ，Ｖｒの両方がＨレベルになっていると、単位シフトレジスタＳＲnのノードＮ１がトランジスタＱ３１ｒ，Ｑ３２ｒにより放電され、単位シフトレジスタＳＲnが、出力信号Ｇｎを活性化させる前にリセット状態に戻る可能性があるからである。
【０１８５】
次にクロック信号／ＣＬＫがＨレベルになると、単位シフトレジスタＳＲnの出力信号ＧnがＨレベルになる（時刻ｔ12〜ｔ13）。その後は、図３６のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇn-1，Ｇn-2，…，Ｇ1が順に活性化する。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…，ＧＬ1を順番に駆動することができる。
【０１８６】
最前段の出力信号Ｇ1がＨレベルになると、逆方向ダミー段ＳＲＤｒ（図３２）がセット状態になる。よって次にクロック信号／ＣＬＫがＨレベルになると、逆方向ダミー信号ＧＤｒがＨレベルになり（時刻ｔ18）、それによって単位シフトレジスタＳＲ1はリセット状態になる。
【０１８７】
本実施の形態では、逆方向ダミー段ＳＲＤｒのトランジスタＱ４のソースを逆方向入力端子ＩＮｒに接続させたが、これは最前段の出力信号Ｇ1の活性化に応じてトランジスタＱ３ｒがノードＮ１を充電しようとするときに、トランジスタＱ４がノードＮ１を放電しないようにするためである。
【０１８８】
［変更例］
本変更例では、ダミーの単位シフトレジスタを不要にする手法を示す。
【０１８９】
図３７は、本変更例に係るゲート線駆動回路３０のブロック図である。順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒが削除されたことを除いて、図２８と同様である。また、順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒが削除されたのに伴い、図２８の単位シフトレジスタＳＲ1，ＳＲnが有していたリセット端子ＲＳＴも不要になる。
【０１９０】
本変更例のゲート線駆動回路３０において、第２段目から第ｎ−１段目までの単位シフトレジスタＳＲkは、図１２と同様の回路である。第１段目の単位シフトレジスタＳＲ1の回路図は図３８に示される。当該単位シフトレジスタＳＲ1は、図２９の回路からトランジスタＱ４を削除したものである。また最後段の単位シフトレジスタＳＲnの回路図は図３９に示される。当該単位シフトレジスタＳＲnは、図３０の回路からトランジスタＱ４を削除したものである。
【０１９１】
図４０および図４１は、ゲート線駆動回路３０の回路構成を具体的に示す図である。図４０には最前の２段である単位シフトレジスタＳＲ1，ＳＲ2の接続関係が示されており、図４１には最後の２段である単位シフトレジスタＳＲn-1，ＳＲnの接続関係が示されている。
【０１９２】
図４２は、本変更例に係るゲート線駆動回路３０の順方向シフト時における動作を示すタイミング図である。図４２の時刻ｔ0〜ｔ9は、それぞれ図３５に示したものに対応している。
【０１９３】
時刻ｔ0〜時刻ｔ7におけるゲート線駆動回路３０の動作は、図３５の場合と同じである。すなわち本変更例においても、フレーム期間の先頭（時刻ｔ0〜ｔ1）でクロック信号／ＣＬＫが活性化するとき、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルにする。するとゲート線駆動回路３０は、それを切っ掛けにして、図４２のようにクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…，Ｇnを順に活性化させる。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3，…，ＧＬnを順番に駆動することができる。
【０１９４】
但し、本変更例では、最後段である単位シフトレジスタＳＲnの活性期間が終わった後の時刻ｔ8で、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルに設定すると共に、クロック信号ＣＬＫ，／ＣＬＫの両方をＬレベルにする。
【０１９５】
それにより、単位シフトレジスタＳＲnでは、トランジスタＱ３１ｒ，Ｑ３２ｒがオンしてノードＮ１を放電する。よって単位シフトレジスタＳＲnはセット状態からリセット状態に移行する。このとき単位シフトレジスタＳＲ1のトランジスタＱ３１ｎ，３２ｎもオンするが、第３順方向入力端子ＩＮ３ｎがＬレベルに設定されているので、単位シフトレジスタＳＲ1はリセット状態に維持される。
【０１９６】
図４３は、本変更例に係るゲート線駆動回路３０の逆方向シフト時における動作を示すタイミング図である。図４３の時刻ｔ10〜ｔ19は、それぞれ図３６に示したものに対応している。
【０１９７】
時刻ｔ10〜時刻ｔ17におけるゲート線駆動回路３０の動作は、図３６の場合と同じである。すなわち本変更例においても、フレーム期間の先頭（時刻ｔ10〜ｔ11）でクロック信号ＣＬＫが活性化するとき、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルにする。するとゲート線駆動回路３０は、それを切っ掛けにして、図４３のようにクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…，Ｇ1を順に活性化させる。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…，ＧＬ1を順番に駆動することができる。
【０１９８】
但し、本変更例では、最後段である単位シフトレジスタＳＲ1の活性期間が終わった後の時刻ｔ18で、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＨレベルに設定すると共に、クロック信号ＣＬＫ，／ＣＬＫの両方をＬレベルにする。
【０１９９】
それにより、単位シフトレジスタＳＲ1では、トランジスタＱ３１ｎ，Ｑ３２ｎがオンしてノードＮ１を放電する。よって単位シフトレジスタＳＲ1はセット状態からリセット状態に移行する。このとき単位シフトレジスタＳＲnのトランジスタＱ３１ｒ，３２ｒもオンするが、第３逆方向入力端子ＩＮ３ｒがＬレベルに設定されているので、単位シフトレジスタＳＲnはリセット状態に維持される。
【０２００】
本変更例によれば、ゲート線駆動回路３０にダミーの単位シフトレジスタ（順方向ダミー段ＳＲＤｎおよび逆方向ダミー段ＳＲＤｒ）を設ける必要がないため、回路の形成面積を小さくできる。
【０２０１】
＜実施の形態４＞
実施の形態１〜３では、スタートパルスの生成回路を不要にすることを目的としていたが、本発明に係る図４の回路は、スタートパルス生成回路としても使用可能である。通常、スタートパルスとして、単位シフトレジスタＳＲの出力信号Ｇと同じ波形の信号を用いることができるからである。
【０２０２】
図４の回路をスタートパルス生成回路として用いた場合のゲート線駆動回路３０の構成を図４４に示す。図４４において、ゲート線ＧＬ1〜ＧＬnを駆動する単位シフトレジスタＳＲ1〜ＳＲnは全て図３の回路であり、単位シフトレジスタＳＲ1の入力端子ＩＮにスタートパルスＳＰを供給するスタートパルス生成回路３３が図４の回路である。
【０２０３】
図４４のゲート線駆動回路３０は、スタートパルス生成回路３３も含めて、多段のシフトレジスタを構成している。つまり当該ゲート線駆動回路３０は、スタートパルス生成回路３３としての単位シフトレジスタと、ゲート線ＧＬ１〜ＧＬｎを駆動する単位シフトレジスタＳＲ１〜ＳＲｎとが従属接続して、多段のシフトレジスタを構成している。スタートパルス生成回路３３の出力信号（スタートパルスＳＰ）ゲート線ＧＬを駆動する用途には用いられない。
【０２０４】
図４の回路の出力信号は、Ｈレベル、Ｌレベルとも低インピーダンスで出力されるので、安定した出力レベルのスタートパルスＳＰが得られる。
【０２０５】
本実施の形態は、スタートパルスを他の用途にも使用したい場合に有効である。例えば、通常動作の前（電源投入時など）に各単位シフトレジスタＳＲをリセット状態に初期化する信号（初期リセット信号）が用いられる場合、初期リセット信号の生成回路において、初期リセット信号の出力を終了させる信号としてスタートパルスを用いることができる。そのような初期リセット信号の生成回路は、例えば本発明者による特許出願である特願２００９−０２５４４９号において説明されている。
【符号の説明】
【０２０６】
１０ 液晶アレイ部、１００ 液晶表示装置、３０ ゲート線駆動回路、３１ クロック信号発生器、３２ 電圧信号発生器、３３ スタートパルス生成回路、ＤＬ データ線、ＧＬ ゲート線、ＳＲ 単位シフトレジスタ、ＳＤＲｒ 逆方向ダミー段、ＳＤＲｎ 順方向ダミー段。
【特許請求の範囲】
【請求項１】
それぞれ位相の異なる少なくとも３つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、
前記複数の単位シフトレジスタは、
前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる特定の単位シフトレジスタを含む
ことを特徴とする走査線駆動回路。
【請求項２】
前記特定の単位シフトレジスタは、縦続接続の最前段である
請求項１記載の走査線駆動回路。
【請求項３】
前記特定の単位シフトレジスタの出力信号は、画素に接続するゲート線に供給されている
請求項２記載の走査線駆動回路。
【請求項４】
請求項１から請求項３のいずれか記載の走査線駆動回路であって、
前記特定の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
第２クロック信号が供給される第１入力端子と、
第３クロック信号が供給される第２入力端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードに接続し、前記第２クロック信号および前記第３クロック信号が共に活性レベルになると前記第１ノードを充電する充電回路を含む
ことを特徴とする走査線駆動回路。
【請求項５】
請求項４記載の走査線駆動回路であって、
前記充電回路は、
前記第１入力端子に接続した制御電極を有する第２トランジスタと前記第２入力端子に接続した制御電極を有する第３トランジスタとの直列回路を含む
ことを特徴とする走査線駆動回路。
【請求項６】
請求項５記載の走査線駆動回路であって、
前記直列回路は、一定電位の電源と前記第１ノードとの間に接続されている
ことを特徴とする走査線駆動回路。
【請求項７】
請求項５記載の走査線駆動回路であって、
前記直列回路は、前記第１または第２入力端子と前記第１ノードとの間に接続されている
ことを特徴とする走査線駆動回路。
【請求項８】
請求項４記載の走査線駆動回路であって、
前記充電回路は、
前記第１および第２入力端子の一方に接続した制御電極を有し、前記第１および第２入力端子のもう一方と前記第１ノードとの間に接続した第４トランジスタである
ことを特徴とする走査線駆動回路。
【請求項９】
それぞれ位相の異なる少なくとも３つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、
前記複数の単位シフトレジスタの前段から後段へ向けて信号をシフトさせる順方向シフトおよび後段から前段へ向けて信号をシフトさせる逆方向シフトが可能であり、
前記複数の単位シフトレジスタは、
順方向シフト時に、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる第１の単位シフトレジスタと、
逆方向シフト時に、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる第２の単位シフトレジスタを含む
ことを特徴とする走査線駆動回路。
【請求項１０】
前記第１の単位シフトレジスタは、縦続接続の最前段であり、
前記第２の単位シフトレジスタは、縦続接続の最後段である
請求項９記載の走査線駆動回路。
【請求項１１】
前記第１および第２の単位シフトレジスタの出力信号は、それぞれ画素に接続するゲート線に供給されている
請求項１０記載の走査線駆動回路。
【請求項１２】
請求項９記載の走査線駆動回路であって、
前記第１の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
第２クロック信号が供給される第１入力端子と、
第３クロック信号が供給される第２入力端子と、
順方向シフト時に活性レベル、逆方向シフト時に非活性レベルに設定される第１電圧信号が供給される第１電圧信号端子と、
逆方向シフト時に活性レベル、順方向シフト時に非活性レベルに設定される第２電圧信号が供給される第２電圧信号端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１電圧信号端子と前記第１ノードとの間に直列接続した第２および第３トランジスタと、
次段の単位シフトレジスタの出力信号が入力される制御電極を有し、前記第１ノードと前記第２電圧信号端子との間に接続した第４トランジスタとを備え、
前記第２トランジスタの制御電極は、前記第１入力端子に接続され、
前記第３トランジスタの制御電極は、前記第２入力端子に接続されている
ことを特徴とする走査線駆動回路。
【請求項１３】
請求項１２記載の走査線駆動回路であって、
前記第１の単位シフトレジスタは、縦続接続の最前段であり、
逆方向シフト時において、前記第２および第３クロック信号は、前記第１の単位シフトレジスタの出力信号の活性期間後の一定期間、共に活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１４】
請求項１３記載の走査線駆動回路であって、
前記一定期間の間、前記第２電圧信号は、非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１５】
請求項９記載の走査線駆動回路であって、
前記第２の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
第２クロック信号が供給される第１入力端子と、
第３クロック信号が供給される第２入力端子と、
順方向シフト時に活性レベル、逆方向シフト時に非活性レベルに設定される第１電圧信号が供給される第１電圧信号端子と、
逆方向シフト時に活性レベル、順方向シフト時に非活性レベルに設定される第２電圧信号が供給される第２電圧信号端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第２電圧信号端子と前記第１ノードとの間に直列接続した第２および第３トランジスタと、
前段の単位シフトレジスタの出力信号が入力される制御電極を有し、前記第１ノードと前記第１電圧信号端子との間に接続した第４トランジスタとを備え、
前記第２トランジスタの制御電極は、前記第１入力端子に接続され、
前記第３トランジスタの制御電極は、前記第２入力端子に接続されている
ことを特徴とする走査線駆動回路。
【請求項１６】
請求項１５記載の走査線駆動回路であって、
前記第２の単位シフトレジスタは、縦続接続の最後段であり、
順方向シフト時において、前記第２および第３クロック信号は、前記第２の単位シフトレジスタの出力信号の活性期間後の一定期間、共に活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１７】
請求項１６記載の走査線駆動回路であって、
前記一定期間の間、前記第１電圧信号は、非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１８】
それぞれ位相の異なる少なくとも２つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、
前記複数の単位シフトレジスタの前段から後段へ向けて信号をシフトさせる順方向シフトおよび後段から前段へ向けて信号をシフトさせる逆方向シフトが可能であり、
順方向シフト時に活性レベル、逆方向シフト時に非活性レベルに設定される第１電圧信号が供給される第１電圧信号端子と、
逆方向シフト時に活性レベル、順方向シフト時に非活性レベルに設定される第１電圧信号が供給される第２電圧信号端子を備え、
前記複数の単位シフトレジスタは、
順方向シフト時に、前記第１および第２電圧信号を共に活性レベルに設定すると出力信号を活性化させる第１の単位シフトレジスタと、
逆方向シフト時に、前記第１および第２電圧信号を共に活性レベルに設定すると出力信号を活性化させる第２の単位シフトレジスタを含む
ことを特徴とする走査線駆動回路。
【請求項１９】
前記第１の単位シフトレジスタは、縦続接続の最前段であり、
前記第２の単位シフトレジスタは、縦続接続の最後段である
請求項１８記載の走査線駆動回路。
【請求項２０】
前記第１および第２の単位シフトレジスタの出力信号は、それぞれ画素に接続するゲート線に供給されている
請求項１９記載の走査線駆動回路。
【請求項２１】
請求項１８記載の走査線駆動回路であって、
前記第１の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
前記第１電圧信号が供給される第１入力端子と、
前記第２電圧信号が供給される第２入力端子と、
第２クロック信号が供給される第３入力端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードと前記第３入力端子との間に直列接続した第２および第３トランジスタと、
次段の単位シフトレジスタの出力信号が入力される制御電極を有し、前記第１ノードと前記第２電圧信号端子との間に接続した第４トランジスタとを備え、
前記第２トランジスタの制御電極は、前記第１入力端子に接続し、
前記第３トランジスタの制御電極は、前記第２入力端子に接続している
ことを特徴とする走査線駆動回路。
【請求項２２】
請求項２１記載の走査線駆動回路であって、
前記第１の単位シフトレジスタは、縦続接続の最前段であり、
逆方向シフト時において、前記第１の単位シフトレジスタの出力信号の活性期間後の一定期間、前記第１および第２電圧信号は共に活性レベル、第２クロック信号は非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項２３】
請求項２２記載の走査線駆動回路であって、
前記一定期間の間、前記第１クロック信号は、非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項２４】
請求項１８記載の走査線駆動回路であって、
前記第２の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
前記第１電圧信号が供給される第１入力端子と、
前記第２電圧信号が供給される第２入力端子と、
第２クロック信号が供給される第３入力端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードと前記第３入力端子との間直列接続した第２および第３トランジスタと、
前段の単位シフトレジスタの出力信号が入力される制御電極を有し、前記第１ノードと前記第１電圧信号端子との間に接続した第４トランジスタとを備え、
前記第２トランジスタの制御電極は、前記第１入力端子に接続し、
前記第３トランジスタの制御電極は、前記第２入力端子に接続している
ことを特徴とする走査線駆動回路。
【請求項２５】
請求項２４記載の走査線駆動回路であって、
前記第２の単位シフトレジスタは、縦続接続の最後段であり、
順方向シフト時において、前記第２の単位シフトレジスタの出力信号の活性期間後の一定期間、前記第１および第２電圧信号は共に活性レベル、第２クロック信号は非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項２６】
請求項２５記載の走査線駆動回路であって、
前記一定期間の間、前記第１クロック信号は、非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１】
それぞれ位相の異なる少なくとも３つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、
前記複数の単位シフトレジスタは、
前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる特定の単位シフトレジスタを含む
ことを特徴とする走査線駆動回路。
【請求項２】
前記特定の単位シフトレジスタは、縦続接続の最前段である
請求項１記載の走査線駆動回路。
【請求項３】
前記特定の単位シフトレジスタの出力信号は、画素に接続するゲート線に供給されている
請求項２記載の走査線駆動回路。
【請求項４】
請求項１から請求項３のいずれか記載の走査線駆動回路であって、
前記特定の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
第２クロック信号が供給される第１入力端子と、
第３クロック信号が供給される第２入力端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードに接続し、前記第２クロック信号および前記第３クロック信号が共に活性レベルになると前記第１ノードを充電する充電回路を含む
ことを特徴とする走査線駆動回路。
【請求項５】
請求項４記載の走査線駆動回路であって、
前記充電回路は、
前記第１入力端子に接続した制御電極を有する第２トランジスタと前記第２入力端子に接続した制御電極を有する第３トランジスタとの直列回路を含む
ことを特徴とする走査線駆動回路。
【請求項６】
請求項５記載の走査線駆動回路であって、
前記直列回路は、一定電位の電源と前記第１ノードとの間に接続されている
ことを特徴とする走査線駆動回路。
【請求項７】
請求項５記載の走査線駆動回路であって、
前記直列回路は、前記第１または第２入力端子と前記第１ノードとの間に接続されている
ことを特徴とする走査線駆動回路。
【請求項８】
請求項４記載の走査線駆動回路であって、
前記充電回路は、
前記第１および第２入力端子の一方に接続した制御電極を有し、前記第１および第２入力端子のもう一方と前記第１ノードとの間に接続した第４トランジスタである
ことを特徴とする走査線駆動回路。
【請求項９】
それぞれ位相の異なる少なくとも３つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、
前記複数の単位シフトレジスタの前段から後段へ向けて信号をシフトさせる順方向シフトおよび後段から前段へ向けて信号をシフトさせる逆方向シフトが可能であり、
前記複数の単位シフトレジスタは、
順方向シフト時に、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる第１の単位シフトレジスタと、
逆方向シフト時に、前記３つのクロック信号のうちの２つを共に活性レベルに設定すると出力信号を活性化させる第２の単位シフトレジスタを含む
ことを特徴とする走査線駆動回路。
【請求項１０】
前記第１の単位シフトレジスタは、縦続接続の最前段であり、
前記第２の単位シフトレジスタは、縦続接続の最後段である
請求項９記載の走査線駆動回路。
【請求項１１】
前記第１および第２の単位シフトレジスタの出力信号は、それぞれ画素に接続するゲート線に供給されている
請求項１０記載の走査線駆動回路。
【請求項１２】
請求項９記載の走査線駆動回路であって、
前記第１の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
第２クロック信号が供給される第１入力端子と、
第３クロック信号が供給される第２入力端子と、
順方向シフト時に活性レベル、逆方向シフト時に非活性レベルに設定される第１電圧信号が供給される第１電圧信号端子と、
逆方向シフト時に活性レベル、順方向シフト時に非活性レベルに設定される第２電圧信号が供給される第２電圧信号端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１電圧信号端子と前記第１ノードとの間に直列接続した第２および第３トランジスタと、
次段の単位シフトレジスタの出力信号が入力される制御電極を有し、前記第１ノードと前記第２電圧信号端子との間に接続した第４トランジスタとを備え、
前記第２トランジスタの制御電極は、前記第１入力端子に接続され、
前記第３トランジスタの制御電極は、前記第２入力端子に接続されている
ことを特徴とする走査線駆動回路。
【請求項１３】
請求項１２記載の走査線駆動回路であって、
前記第１の単位シフトレジスタは、縦続接続の最前段であり、
逆方向シフト時において、前記第２および第３クロック信号は、前記第１の単位シフトレジスタの出力信号の活性期間後の一定期間、共に活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１４】
請求項１３記載の走査線駆動回路であって、
前記一定期間の間、前記第２電圧信号は、非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１５】
請求項９記載の走査線駆動回路であって、
前記第２の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
第２クロック信号が供給される第１入力端子と、
第３クロック信号が供給される第２入力端子と、
順方向シフト時に活性レベル、逆方向シフト時に非活性レベルに設定される第１電圧信号が供給される第１電圧信号端子と、
逆方向シフト時に活性レベル、順方向シフト時に非活性レベルに設定される第２電圧信号が供給される第２電圧信号端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第２電圧信号端子と前記第１ノードとの間に直列接続した第２および第３トランジスタと、
前段の単位シフトレジスタの出力信号が入力される制御電極を有し、前記第１ノードと前記第１電圧信号端子との間に接続した第４トランジスタとを備え、
前記第２トランジスタの制御電極は、前記第１入力端子に接続され、
前記第３トランジスタの制御電極は、前記第２入力端子に接続されている
ことを特徴とする走査線駆動回路。
【請求項１６】
請求項１５記載の走査線駆動回路であって、
前記第２の単位シフトレジスタは、縦続接続の最後段であり、
順方向シフト時において、前記第２および第３クロック信号は、前記第２の単位シフトレジスタの出力信号の活性期間後の一定期間、共に活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１７】
請求項１６記載の走査線駆動回路であって、
前記一定期間の間、前記第１電圧信号は、非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項１８】
それぞれ位相の異なる少なくとも２つのクロック信号を用いて駆動され、縦続接続した複数の単位シフトレジスタを含む走査線駆動回路であって、
前記複数の単位シフトレジスタの前段から後段へ向けて信号をシフトさせる順方向シフトおよび後段から前段へ向けて信号をシフトさせる逆方向シフトが可能であり、
順方向シフト時に活性レベル、逆方向シフト時に非活性レベルに設定される第１電圧信号が供給される第１電圧信号端子と、
逆方向シフト時に活性レベル、順方向シフト時に非活性レベルに設定される第１電圧信号が供給される第２電圧信号端子を備え、
前記複数の単位シフトレジスタは、
順方向シフト時に、前記第１および第２電圧信号を共に活性レベルに設定すると出力信号を活性化させる第１の単位シフトレジスタと、
逆方向シフト時に、前記第１および第２電圧信号を共に活性レベルに設定すると出力信号を活性化させる第２の単位シフトレジスタを含む
ことを特徴とする走査線駆動回路。
【請求項１９】
前記第１の単位シフトレジスタは、縦続接続の最前段であり、
前記第２の単位シフトレジスタは、縦続接続の最後段である
請求項１８記載の走査線駆動回路。
【請求項２０】
前記第１および第２の単位シフトレジスタの出力信号は、それぞれ画素に接続するゲート線に供給されている
請求項１９記載の走査線駆動回路。
【請求項２１】
請求項１８記載の走査線駆動回路であって、
前記第１の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
前記第１電圧信号が供給される第１入力端子と、
前記第２電圧信号が供給される第２入力端子と、
第２クロック信号が供給される第３入力端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードと前記第３入力端子との間に直列接続した第２および第３トランジスタと、
次段の単位シフトレジスタの出力信号が入力される制御電極を有し、前記第１ノードと前記第２電圧信号端子との間に接続した第４トランジスタとを備え、
前記第２トランジスタの制御電極は、前記第１入力端子に接続し、
前記第３トランジスタの制御電極は、前記第２入力端子に接続している
ことを特徴とする走査線駆動回路。
【請求項２２】
請求項２１記載の走査線駆動回路であって、
前記第１の単位シフトレジスタは、縦続接続の最前段であり、
逆方向シフト時において、前記第１の単位シフトレジスタの出力信号の活性期間後の一定期間、前記第１および第２電圧信号は共に活性レベル、第２クロック信号は非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項２３】
請求項２２記載の走査線駆動回路であって、
前記一定期間の間、前記第１クロック信号は、非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項２４】
請求項１８記載の走査線駆動回路であって、
前記第２の単位シフトレジスタは、
前記出力信号が出力される出力端子と、
第１クロック信号が供給されるクロック端子と、
前記第１電圧信号が供給される第１入力端子と、
前記第２電圧信号が供給される第２入力端子と、
第２クロック信号が供給される第３入力端子と、
前記第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードと前記第３入力端子との間直列接続した第２および第３トランジスタと、
前段の単位シフトレジスタの出力信号が入力される制御電極を有し、前記第１ノードと前記第１電圧信号端子との間に接続した第４トランジスタとを備え、
前記第２トランジスタの制御電極は、前記第１入力端子に接続し、
前記第３トランジスタの制御電極は、前記第２入力端子に接続している
ことを特徴とする走査線駆動回路。
【請求項２５】
請求項２４記載の走査線駆動回路であって、
前記第２の単位シフトレジスタは、縦続接続の最後段であり、
順方向シフト時において、前記第２の単位シフトレジスタの出力信号の活性期間後の一定期間、前記第１および第２電圧信号は共に活性レベル、第２クロック信号は非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項２６】
請求項２５記載の走査線駆動回路であって、
前記一定期間の間、前記第１クロック信号は、非活性レベルにされる
ことを特徴とする走査線駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２０１１−２４８９４４（Ｐ２０１１−２４８９４４Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１１９１１８（Ｐ２０１０−１１９１１８）
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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