連続時間ΔΣ変調器
【解決課題】遅延の影響を軽減し、出力信号の品質を向上させることができるようにする。
【解決手段】入力されたアナログ信号が、フィルタ２１６を通過して、アナログデジタル変換器２０によって、デジタル信号に変換される。そして、アナログデジタル変換器２０の出力をフィルタ２１６にフィードバックするために、デジタルアナログ変換器２４によって、アナログデジタル変換器２０の出力をアナログ信号に変換し、減算器２２６によって、入力されたアナログ信号とデジタルアナログ変換器２４の出力との差を演算してフィルタ２１６にフィードバックする。そして、フィルタ２１６及びアナログデジタル変換器２０を介して、デジタル信号が出力される。このとき、タイムデジタイザ３４によって、エクセスループディレイを検出し、コントローラ３６によって、検出されたエクセスループディレイに基づいて、デジタルアナログ変換器２４のゲインを調整する。
【解決手段】入力されたアナログ信号が、フィルタ２１６を通過して、アナログデジタル変換器２０によって、デジタル信号に変換される。そして、アナログデジタル変換器２０の出力をフィルタ２１６にフィードバックするために、デジタルアナログ変換器２４によって、アナログデジタル変換器２０の出力をアナログ信号に変換し、減算器２２６によって、入力されたアナログ信号とデジタルアナログ変換器２４の出力との差を演算してフィルタ２１６にフィードバックする。そして、フィルタ２１６及びアナログデジタル変換器２０を介して、デジタル信号が出力される。このとき、タイムデジタイザ３４によって、エクセスループディレイを検出し、コントローラ３６によって、検出されたエクセスループディレイに基づいて、デジタルアナログ変換器２４のゲインを調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、連続時間ΔΣ変調器に係り、特に、入力されたアナログ信号を、デジタル信号に変換すると共に、フィードバックして出力する連続時間ΔΣ変調器に関する。
【背景技術】
【０００２】
従来より、ΔΣ変調器は、通信機などに使用されており、フィードバック信号を与えることにより、入力となるアナログ信号と出力となるデジタル信号とのＳ／Ｎ比（ＳＮＲ）を改善することが知られている（特許文献１〜４）。
【０００３】
また、ΔΣ変調器として、低消費電力であり、かつ、高速、高周波の信号を扱うことができる連続時間ΔΣ変調器が知られている。
【特許文献１】特許３３５８７２８
【特許文献２】特許３４８３０００
【特許文献３】特開２００１−１３６０７２
【特許文献４】特開２００２−１３５１２０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の連続時間ΔΣ変調器では、高速の信号を扱った場合に、デジタルアナログ変換回路のトランジスタが即座にスイッチできないため、連続時間ΔΣ変調器内のアナログデジタル変換回路の出力とデジタルアナログ変換回路のパルスの立ち上がりとに遅延が生じ、出力信号の品質を劣化させてしまう、という問題がある。
【０００５】
本発明は、上記の問題点を解決するためになされたもので、遅延の影響を軽減し、出力信号の品質を向上させることができる連続時間ΔΣ変調器を提示することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために第１の発明に係る連続時間ΔΣ変調器は、特定周波数のアナログ信号を通過させるフィルタ、前記フィルタの出力をデジタル信号に変換するアナログデジタル変換器、前記アナログデジタル変換器の出力を前記フィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能なデジタルアナログ変換器、及び入力されたアナログ信号と前記デジタルアナログ変換器の出力との差を演算して前記フィルタにフィードバックする演算器を備えたΔΣ変調器と、前記アナログデジタル変換器及び前記デジタルアナログ変換器を含むループ経路で生じる遅延時間を検出する遅延時間検出器と、前記遅延時間検出器で検出された遅延時間に基づいて、前記遅延時間による影響が小さくなるように前記デジタルアナログ変換器のゲインを調整するゲイン調整器とを含んで構成されている。
【０００７】
第１の発明に係る連続時間ΔΣ変調器によれば、入力されたアナログ信号が、フィルタを通過して、特定周波数のアナログ信号として出力され、アナログデジタル変換器によって、デジタル信号に変換される。そして、アナログデジタル変換器の出力をフィルタにフィードバックするために、デジタルアナログ変換器によって、アナログデジタル変換器の出力をアナログ信号に変換し、演算器によって、入力されたアナログ信号とデジタルアナログ変換器の出力との差を演算してフィルタにフィードバックする。そして、フィルタ及びアナログデジタル変換器を介して、デジタル信号が出力される。
【０００８】
このとき、遅延時間検出器によって、アナログデジタル変換器及びデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、ゲイン調整器によって、遅延時間検出器で検出された遅延時間に基づいて、遅延時間が小さくなるようにデジタルアナログ変換器のゲインを調整する。
【０００９】
このように、アナログデジタル変換器及びデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、アナログデジタル変換器の出力をフィルタにフィードバックするためにアナログデジタル変換器の出力をアナログ信号に変換するデジタルアナログ変換器に対して、検出された遅延時間に基づいて、遅延時間による特性劣化が小さくなるようにゲインを調整するため、遅延の影響を軽減し、出力信号の品質を向上させることができる。
【００１０】
第１の発明に係る遅延時間検出器は、アナログデジタル変換器と同一構成の検出用アナログデジタル変換器と、検出用アナログデジタル変換器の出力をデジタル信号に変換するデジタルアナログ変換器と同一構成の検出用デジタルアナログ変換器とを備え、検出用アナログデジタル変換器の出力と、検出用デジタルアナログ変換器の出力とに基づいて、遅延時間を検出することができる。
【００１１】
また、第１の発明に係るデジタルアナログ変換器は、可変電流源と、可変電流源からの出力をオンオフする電流スイッチとを備え、電流スイッチをオンオフすることにより、アナログデジタル変換器の出力をアナログ信号に変換し、ゲイン調整器は、可変電流源の出力を調整することにより、デジタルアナログ変換器のゲインを調整することができる。
【００１２】
第２の発明に係る連続時間ΔΣ変調器は、特定周波数のアナログ信号を通過させる第１のフィルタ、前記特定周波数のアナログ信号を通過させる第２のフィルタ、前記第２のフィルタの出力をデジタル信号に変換するアナログデジタル変換器、前記アナログデジタル変換器の出力を前記第１のフィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能な第１のデジタルアナログ変換器、前記アナログデジタル変換器の出力を前記第２のフィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能な第２のデジタルアナログ変換器、入力されたアナログ信号と前記第１のデジタルアナログ変換器の出力との差を演算して前記第１のフィルタにフィードバックする第１の演算器、及び前記第１のフィルタの出力と前記第２のデジタルアナログ変換器の出力との差を演算して前記第２のフィルタにフィードバックする第２の演算器を備えたΔΣ変調器と、前記第２のアナログデジタル変換器及び前記デジタルアナログ変換器を含むループ経路で生じる遅延時間を検出する遅延時間検出器と、前記第１のデジタルアナログ変換器のゲインを所定のゲインに設定すると共に、前記遅延時間検出器で検出された遅延時間に基づいて、前記遅延時間による影響が小さくなるように前記第２のデジタルアナログ変換器のゲインを調整するゲイン調整器とを含んで構成されている。
【００１３】
第２の発明に係る連続時間ΔΣ変調器によれば、入力されたアナログ信号が、第１のフィルタを通過して、特定周波数のアナログ信号として出力され、更に、第２のフィルタを通過して、特定周波数のアナログ信号として出力され、アナログデジタル変換器によって、デジタル信号に変換される。そして、アナログデジタル変換器の出力を第１のフィルタにフィードバックするために、第１のデジタルアナログ変換器によって、アナログデジタル変換器の出力をアナログ信号に変換し、第１の演算器によって、入力されたアナログ信号と第１のデジタルアナログ変換器の出力との差を演算して第１のフィルタにフィードバックする。
【００１４】
また、アナログデジタル変換器の出力を第２のフィルタにフィードバックするために、第２のデジタルアナログ変換器によって、アナログデジタル変換器の出力をアナログ信号に変換し、第２の演算器によって、第１のフィルタの出力と第２のデジタルアナログ変換器の出力との差を演算して第２のフィルタにフィードバックする。
【００１５】
そして、第２のフィルタ及びアナログデジタル変換器を介して、デジタル信号が出力される。
【００１６】
このとき、ゲイン調整器によって、第１のデジタルアナログ変換器のゲインを所定のゲインに設定し、また、遅延時間検出器によって、アナログデジタル変換器及び第２のデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、ゲイン調整器によって、遅延時間検出器で検出された遅延時間に基づいて、遅延時間による影響が小さくなるように第２のデジタルアナログ変換器のゲインを調整する。
【００１７】
このように、アナログデジタル変換器及び第２のデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、アナログデジタル変換器の出力を第２のフィルタにフィードバックするためにアナログデジタル変換器の出力をアナログ信号に変換する第２のデジタルアナログ変換器に対して、検出された遅延時間に基づいて、遅延時間による影響が小さくなるようにゲインを調整するため、出力信号の品質を向上させることができる。
【００１８】
第２の発明に係る遅延時間検出器は、アナログデジタル変換器と同一構成の検出用アナログデジタル変換器と、検出用アナログデジタル変換器の出力をデジタル信号に変換する第２のデジタルアナログ変換器と同一構成の検出用デジタルアナログ変換器とを備え、検出用アナログデジタル変換器の出力と、検出用デジタルアナログ変換器の出力とに基づいて、遅延時間を検出することができる。
【００１９】
また、第２の発明に係る第１のデジタルアナログ変換器及び第２のデジタルアナログ変換器は、可変電流源と、可変電流源からの出力をオンオフする電流スイッチとを備え、電流スイッチをオンオフすることにより、アナログデジタル変換器の出力をアナログ信号に変換し、ゲイン調整器は、可変電流源の出力を調整することにより、第１のデジタルアナログ変換器及び第２のデジタルアナログ変換器のゲインを調整することができる。
【発明の効果】
【００２０】
以上説明したように、本発明の連続時間ΔΣ変調器によれば、アナログデジタル変換器及びデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、アナログデジタル変換器の出力をフィルタにフィードバックするためにアナログデジタル変換器の出力をアナログ信号に変換するデジタルアナログ変換器に対して、検出された遅延時間に基づいて、遅延時間による影響が小さくなるようにゲインを調整するため、出力信号の品質を向上させることができる、という効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、本発明の好適な実施の形態について説明する。なお、本実施の形態では、２次ローパス連続時間ΔΣＡＤ変調器に本発明を適用した場合について説明する。
【００２２】
図１に示すように、第１の実施の形態に係る連続時間ΔΣＡＤ変調器１０は、入力されたアナログ信号を変調すると共に、デジタル信号に変換して出力するΔΣＡＤ変調部１２と、ΔΣＡＤ変調部１２内の後述するデジタルアナログ変換回路のゲインを調整するゲイン調整部１４とから構成されている。
【００２３】
ΔΣＡＤ変調部１２は、特定の周波数のアナログ信号を通過させる２つのローパスフィルタ１６、１８と、アナログ信号をデジタル信号に変換するアナログデジタル変換回路２０と、デジタル信号をアナログ信号に変換する２つのデジタルアナログ変換回路２２、２４と、２種類のアナログ信号を減算して出力する２つの減算器２６、２８とを備えている。
【００２４】
減算器２６の出力は、ローパスフィルタ１６に入力され、減算器２８の出力は、ローパスフィルタ１８に入力され、また、ローパスフィルタ１８の出力は、アナログデジタル変換回路２０に入力されている。
【００２５】
デジタルアナログ変換回路２２は、アナログデジタル変換回路２０の出力を、アナログ信号に変換して、ローパスフィルタ１６にフィードバックするように、アナログデジタル変換回路２０及び減算器２６の間に設けられている。また、デジタルアナログ変換回路２４は、アナログデジタル変換回路２０の出力を、アナログ信号に変換して、ローパスフィルタ１８にフィードバックするように、アナログデジタル変換回路２０及び減算器２８の間に設けられている。
【００２６】
また、減算器２６は、連続時間ΔΣＡＤ変調器１０の入力となるアナログ信号から、デジタルアナログ変換回路２２の出力を減算して出力し、また、減算器２８は、ローパスフィルタ１６の出力から、デジタルアナログ変換回路２４の出力を減算して出力する。
【００２７】
デジタルアナログ変換回路２２、２４は、ゲイン調整部１４によるゲインの調整が可能となっており、図２に示すように、デジタルアナログ変換回路２２、２４は、アナログデジタル変換回路２０の出力に応じてオンオフする電流スイッチ５０と、テール電流源となる可変電流源５２とを備えている。電流スイッチ５０は、ハイレベルのデジタル信号が入力されるとオンするスイッチ５０Ａと、ローレベルのデジタル信号が入力されるとオンするスイッチ５０Ｂとから構成されている。また、可変電流源５２は、ゲイン調整部１４の後述するコントローラ３６によるゲイン調整に応じて、テール電流を変更する。
【００２８】
連続時間ΔΣＡＤ変調器１０のゲイン調整部１４は、アナログデジタル変換回路２０と同一構成の検出用アナログデジタル変換回路３０と、デジタルアナログ変換回路２２、２４と同一構成であって、検出用アナログデジタル変換回路３０の出力をアナログ信号に変換する検出用デジタルアナログ変換回路３２と、検出用アナログデジタル変換回路３０の出力がローレベルからハイレベルに切り替わるタイミングから、検出用デジタルアナログ変換回路３２の出力のパルスの立ち上がりまでの遅延時間を検出するタイムデジタイザ（Ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ−ｃｏｎｖｅｒｔｅｒ）３４と、タイムデジタイザ３４によって検出された遅延時間に基づいて、デジタルアナログ変換回路２２、２４のゲインを調整するゲイン調整器としてのコントローラ３６とを備えている。
【００２９】
検出用アナログデジタル変換回路３０には、連続時間ΔΣＡＤ変調器１０の入力となるアナログ信号と同一周波数のパルスからなるアナログ信号が入力されるため、タイムデジタイザ３４によって検出される遅延時間が、ΔΣＡＤ変調部１２のアナログデジタル変換回路２０とデジタルアナログ変換回路２４とを含むループ経路における遅延時間（エクセスループディレイ）と同一となっている。
【００３０】
コントローラ３６は、デジタルアナログ変換回路２４と同様に検出用デジタルアナログ変換回路３２のゲインも調整し、検出用アナログデジタル変換回路３０と検出用デジタルアナログ変換回路３２とによる遅延時間の発生条件が、アナログデジタル変換回路２０とデジタルアナログ変換回路２４とによる遅延時間の発生条件と同一となっている。
【００３１】
タイムデジタイザ３４は、図３に示すように、直列に接続された複数のインバータ６６、位相検出回路６８、チャージポンプ回路７０、及びローパスフィルタ７２を含むディレイロックドループ６０と、複数のフリップフロップ６２と、各フリップフロップ６２の出力を記録するためのレジスタ６４を備えている。
【００３２】
直列接続されたインバータ６６には、検出用アナログデジタル変換回路３０の出力が、タイムデジタイザ３４の基準信号として入力され、フリップフロップ６２には、検出用デジタルアナログ変換回路３２の出力が遅延信号として入力され、タイムデジタイザ３４によって、レジスタ６４に記録された各フリップフロップ６２の出力に基づいて、検出用アナログデジタル変換回路３０の出力のハイレベルへの切り替わりから、検出用デジタルアナログ変換回路３２の出力の立ち上がりまでの遅延時間をデジタルで検出する。
【００３３】
例えば、図４に示すように、検出用デジタルアナログ変換回路３２の出力の立ち上がりのタイミング（例えば、タイミングＴ１）で、各フリップフロップ６２の出力を取り込み、各フリップフロップ６２の出力（例えば、Ｑ１＝１、Ｑ２＝０、Ｑ３＝０）に基づいて、インバータ６６の１個分の遅延時間が、エクセスループディレイとして検出される。
【００３４】
コントローラ３６には、デジタルアナログ変換回路２２、２４の各々のゲインを調整するためのフィードバック係数を決定するルックアップテーブルが記憶されており、このルックアップテーブルを用いて、タイムデジタイザ３４によって検出された遅延時間に対するフィードバック係数を決定する。
【００３５】
このルックアップテーブルは以下のように生成される。例えば、デジタルアナログ変換回路２２、２４のラプラス変換の式を考慮して、ｓ領域のループゲインの式を立て、その式に対して拡張ｚ変換（Ｍｏｄｉｆｉｅｄ ｚ−ｔｒａｎｓｆｏｒｍ）を行い、離散時間ΔΣ変調器のｚ領域での式に合わせこむことにより、デジタルアナログ変換回路２２のフィードバック係数ｋ１、及びデジタルアナログ変換回路２４のフィードバック係数ｋ２を決定する。このとき、デジタルアナログ変換回路２２、２４のラプラス変換の式において、エクセスループディレイを考慮した式を立てて、その式に対して拡張ｚ変換を行い、ｚ領域の式を求める。例えば、デジタルアナログ変換回路２２、２４に、５０％のＲＴＺデジタルアナログ変換回路を用いた場合、ループゲインは以下で表せられる。
【００３６】
【数１】
【００３７】
ここで、離散時間ΔΣ変調器の場合には、以下の式となる。
【００３８】
【数２】
【００３９】
従って、それぞれの係数ｋ１、ｋ２は、以下のように表すことができる。
【００４０】
【数３】
【００４１】
上記（３）式のように、エクセスループディレイτｄに関わらず、デジタルアナログ変換回路２２のフィードバック係数ｋ２は、−２に固定的に設定され、デジタルアナログ変換回路２４のフィードバック係数ｋ１は、エクセスループディレイτｄに応じて変化する。
【００４２】
上記の（３）式のエクセスループディレイτｄとフィードバック係数ｋ１、ｋ２との関係を表すルックアップテーブルを予め生成し、コントローラ３６に記憶しておく。
【００４３】
従って、エクセスループディレイτｄをタイムデジタイザ３４によって検出した場合には、このルックアップテーブルを用いて、検出されたエクセスループディレイτｄに対応するフィードバック係数ｋ１、ｋ２を決定することができる。また、決定されたフィードバック係数ｋ１、ｋ２に基づいて、デジタルアナログ変換回路２２、２４の可変電流源５２のスイッチが調整され、ゲインが調整される。なお、可変電流源５２に含まれる複数の電流源は、Ｉ、２Ｉ、４Ｉ、８Ｉ、・・・、２ｎＩの電流を供給するテール電流源となっており、ルックアップテーブルによってフィードバック係数ｋが決定されると、可変電流源５２からｋＩのテール電流が供給されるように、可変電流源５２のスイッチが調整される。
【００４４】
次に、第１の実施の形態に係る連続時間ΔΣＡＤ変調器１０の動作について説明する。まず、アナログ信号が入力されると、２段のローパスフィルタ１６、１８によって、特定の周波数のアナログ信号が出力され、そして、アナログデジタル変換回路２０によって、ローパスフィルタ１８から出力されたアナログ信号がデジタル信号に変換され、フィードバックするために、デジタルアナログ変換回路２２、２４に入力される。
【００４５】
デジタルアナログ変換回路２２では、入力されたアナログデジタル変換回路２０の出力を、アナログ信号に変換して、減算器２６に入力し、入力となるアナログ信号からデジタルアナログ変換回路２２の出力を減算して、ローパスフィルタ１６にフィードバックする。
【００４６】
また、デジタルアナログ変換回路２４では、入力されたアナログデジタル変換回路２０の出力を、アナログ信号に変換して、減算器２８に入力し、ローパスフィルタ１６の出力となるアナログ信号からデジタルアナログ変換回路２４の出力を減算して、ローパスフィルタ１８にフィードバックする。そして、ローパスフィルタ１８を介して、アナログ信号がアナログデジタル変換回路２０に入力され、連続時間ΔΣＡＤ変調器１０の出力として、アナログデジタル変換回路２０からデジタル信号が出力される。
【００４７】
このとき、ゲイン調整部１４では、上記の入力となるアナログ信号と同一周波数のパルス信号が、検出用アナログデジタル変換回路３０に入力され、検出用アナログデジタル変換回路３０によってデジタル信号に変換されて、タイムデジタイザ３４に入力される。また、検出用デジタルアナログ変換回路３２は、検出用アナログデジタル変換回路３０から出力されたデジタル信号をアナログ信号に変換して、タイムデジタイザ３４に入力する。
【００４８】
タイムデジタイザ３４は、検出用アナログデジタル変換回路３０からの出力及び検出用デジタルアナログ変換回路３２からの出力に基づいて、遅延時間（エクセスループディレイ）を検出し、コントローラ３６において、検出された遅延時間に応じて、デジタルアナログ変換回路２４のフィードバック係数及び検出用デジタルアナログ変換回路３２のフィードバック係数を調整して、デジタルアナログ変換回路２４及び検出用デジタルアナログ変換回路３２のゲイン調整を行う。また、コントローラ３６は、デジタルアナログ変換回路２２のフィードバック係数を所定値に設定して、デジタルアナログ変換回路２２のゲイン調整を行う。
【００４９】
上記のようにゲイン調整を行うことにより、ΔΣＡＤ変調部１２におけるエクセスループディレイの影響が軽減される。また、図５に示すように、エクセスループディレイがある場合に、フィードバック係数の調整を行わない場合に比べて、例えば、オーバーサンプリング比を６４とすると、ＳＮＲが約１４．５［ｄＢ］改善している。従って、ＳＮＲの劣化を軽減した高品質のデジタル信号が連続時間ΔΣＡＤ変調器１０から出力される。
【００５０】
以上説明したように、第１の実施の形態に係る連続時間ΔΣＡＤ変調器によれば、次数やローパスフィルタやデジタルアナログ変換回路に合わせて、式を導出し、導出された式に合わせたルックアップテーブルを生成しておき、生成されたルックアップテーブルを用いて、エクセスループディレイの影響を軽減するように、検出された遅延時間に基づいてフィードバック係数を決定し、デジタルアナログ変換回路のテール電流源の調整を行ってゲインを調整するため、エクセスループディレイの影響を軽減して、連続時間ΔΣＡＤ変調器の出力信号のＳＮＲの劣化を軽減し、出力信号の品質を向上させることができる。
【００５１】
なお、上記の実施の形態では、コントローラにルックアップテーブルが記憶されている場合を例に説明したが、上述した式を用いて、検出された遅延時間に対応するフィードバック係数を算出するようにしてもよい。
【００５２】
また、ローパスフィルタを設けた場合を例に説明したが、これに限定されるものではなく、バンドパスフィルタを設けて構成してもよい。
【００５３】
次に、第２の実施の形態に係る連続時間ΔΣＡＤ変調器について説明する。なお、第１の実施の形態と同様の構成の部分については、同一符号を付して、説明を省略する。
【００５４】
第２の実施の形態では、１次ローパス連続時間ΔΣＡＤ変調器である点が第１の実施の形態と異なっている。
【００５５】
図６に示すように、第２の実施の形態に係る連続時間ΔΣＡＤ変調器２１０のΔΣＡＤ変調部２１２は、特定の周波数のアナログ信号を通過させるローパスフィルタ２１６と、アナログデジタル変換回路２０と、デジタルアナログ変換回路２４と、アナログ信号を減算して出力する減算器２２６とを備えている。
【００５６】
減算器２２６の出力は、ローパスフィルタ２１６に入力され、ローパスフィルタ２１６の出力は、アナログデジタル変換回路２０に入力されている。また、デジタルアナログ変換回路２４は、アナログデジタル変換回路２０の出力をアナログ信号に変換してローパスフィルタ２１６にフィードバックするように、アナログデジタル変換回路２０及び減算器２２６の間に設けられている。
【００５７】
減算器２２６は、連続時間ΔΣＡＤ変調器２１０の入力となるアナログ信号から、デジタルアナログ変換回路２４の出力を減算して出力する。
【００５８】
なお、ゲイン調整部１４の構成は、第１の実施の形態と同様であるため、説明を省略する。
【００５９】
次に、第２の実施の形態に係る連続時間ΔΣＡＤ変調器２１０の動作について説明する。まず、アナログ信号が入力されると、ローパスフィルタ２１６によって、特定の周波数のアナログ信号が出力され、アナログデジタル変換回路２０によって、ローパスフィルタ２１６から出力されたアナログ信号がデジタル信号に変換され、フィードバックするために、デジタル信号がデジタルアナログ変換回路２４に入力される。
【００６０】
デジタルアナログ変換回路２４では、入力されたアナログデジタル変換回路２０の出力を、アナログ信号に変換して、減算器２２６に入力し、入力となるアナログ信号から、デジタルアナログ変換回路２４の出力を減算して、ローパスフィルタ２１６にフィードバックする。そして、ローパスフィルタ２１６の出力が、アナログデジタル変換回路２０によってデジタル信号に変換されて、連続時間ΔΣＡＤ変調器２１０の出力としてデジタル信号が出力される。
【００６１】
このとき、ゲイン調整部１４では、タイムデジタイザ３４によって、検出用アナログデジタル変換回路３０からの出力及び検出用デジタルアナログ変換回路３２からの出力に基づいて、エクセスループディレイとしての遅延時間を検出し、コントローラ３６において、検出された遅延時間に応じて、デジタルアナログ変換回路２４のフィードバック係数を調整してゲイン調整を行う。
【００６２】
上記のようにゲイン調整を行うことにより、ΔΣＡＤ変調部１２におけるエクセスループディレイによる影響が軽減され、ＳＮＲの劣化を軽減した高品質のデジタル信号が、連続時間ΔΣＡＤ変調器１０から出力される。
【００６３】
次に、第３の実施の形態に係る連続時間ΔΣＡＤ変調器について説明する。なお、第１の実施の形態と同様の構成の部分については、同一符号を付して、説明を省略する。
【００６４】
第３の実施の形態では、複数ビットのアナログ信号を変調して、デジタル信号を出力する点が第１の実施の形態と異なっている。
【００６５】
第３の実施の形態に係る連続時間ΔΣＡＤ変調器では、図７に示すように、デジタルアナログ変換回路３２２、３２４が、複数の電流スイッチ３５０と、複数の可変電流源３５２とから構成されており、電流スイッチ３５０は、ハイレベルのデジタル信号が入力されるとオンするスイッチ３５０Ａと、ローレベルのデジタル信号が入力されるとオンするスイッチ３５０Ｂとから構成されている。また、可変電流源３５２は、ゲイン調整部１４のコントローラ３６によるゲイン調整に応じて、テール電流を変更する。
【００６６】
コントローラ３６には、デジタルアナログ変換回路３２２、３２４の各々のビット毎のフィードバック係数を決定するためのルックアップテーブルが複数記憶されている。このルックアップテーブルは、デジタルアナログ変換回路３２２、３２４のラプラス変換の式を考慮して予め作成されており、ルックアップテーブルを用いて、タイムデジタイザ３４によって検出された遅延時間に対するデジタルアナログ変換回路３２２のフィードバック係数ｋ１１、ｋ１２、ｋ１３、及びデジタルアナログ変換回路３２４のフィードバック係数ｋ２１、ｋ２２、ｋ２３を決定する。なお、上記ではルックアップテーブルを用いた例について説明したが、ルックアップテーブルを用いるのではなく、演算器を用い、検出された遅延時間からフィードバック係数を算出するようにしてもよい。これにより、遅延時間による影響が減少するように、デジタルアナログ変換回路３２２、３２４のゲインが調整され、ＳＮＲの劣化を軽減した高品質の複数ビットのデジタル信号が、連続時間ΔΣＡＤ変調器から出力される。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態に係る連続時間ΔΣＡＤ変調器の構成を示す概略図である。
【図２】本発明の第１の実施の形態に係るデジタルアナログ変換回路の構成を示す回路図である。
【図３】本発明の第１の実施の形態に係るタイムデジタイザの構成を示す回路図である。
【図４】タイムデジタイザにおける各信号の様子を示すタイムチャートである。
【図５】フィードバック係数を調整した場合と調整していない場合とにおけるオーバーサンプリング比とＳＮＲとの関係を示すグラフである。
【図６】本発明の第２の実施の形態に係る連続時間ΔΣＡＤ変調器の構成を示す概略図である。
【図７】本発明の第３の実施の形態に係るデジタルアナログ変換回路の構成を示す回路図である。
【符号の説明】
【００６８】
１０、２１０ 連続時間ΔΣＡＤ変調器
１２、２１２ ΔΣＡＤ変調部
１４ ゲイン調整部
１６、１８、２１６ ローパスフィルタ
２０ アナログデジタル変換回路
２２、２４、３２２、３２４ デジタルアナログ変換回路
２６、２８、２２６ 減算器
３０ 検出用アナログデジタル変換回路
３２ 検出用デジタルアナログ変換回路
３４ タイムデジタイザ
３６ コントローラ
５０、３５０ 電流スイッチ
５２、３５２ 可変電流源
【技術分野】
【０００１】
この発明は、連続時間ΔΣ変調器に係り、特に、入力されたアナログ信号を、デジタル信号に変換すると共に、フィードバックして出力する連続時間ΔΣ変調器に関する。
【背景技術】
【０００２】
従来より、ΔΣ変調器は、通信機などに使用されており、フィードバック信号を与えることにより、入力となるアナログ信号と出力となるデジタル信号とのＳ／Ｎ比（ＳＮＲ）を改善することが知られている（特許文献１〜４）。
【０００３】
また、ΔΣ変調器として、低消費電力であり、かつ、高速、高周波の信号を扱うことができる連続時間ΔΣ変調器が知られている。
【特許文献１】特許３３５８７２８
【特許文献２】特許３４８３０００
【特許文献３】特開２００１−１３６０７２
【特許文献４】特開２００２−１３５１２０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の連続時間ΔΣ変調器では、高速の信号を扱った場合に、デジタルアナログ変換回路のトランジスタが即座にスイッチできないため、連続時間ΔΣ変調器内のアナログデジタル変換回路の出力とデジタルアナログ変換回路のパルスの立ち上がりとに遅延が生じ、出力信号の品質を劣化させてしまう、という問題がある。
【０００５】
本発明は、上記の問題点を解決するためになされたもので、遅延の影響を軽減し、出力信号の品質を向上させることができる連続時間ΔΣ変調器を提示することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために第１の発明に係る連続時間ΔΣ変調器は、特定周波数のアナログ信号を通過させるフィルタ、前記フィルタの出力をデジタル信号に変換するアナログデジタル変換器、前記アナログデジタル変換器の出力を前記フィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能なデジタルアナログ変換器、及び入力されたアナログ信号と前記デジタルアナログ変換器の出力との差を演算して前記フィルタにフィードバックする演算器を備えたΔΣ変調器と、前記アナログデジタル変換器及び前記デジタルアナログ変換器を含むループ経路で生じる遅延時間を検出する遅延時間検出器と、前記遅延時間検出器で検出された遅延時間に基づいて、前記遅延時間による影響が小さくなるように前記デジタルアナログ変換器のゲインを調整するゲイン調整器とを含んで構成されている。
【０００７】
第１の発明に係る連続時間ΔΣ変調器によれば、入力されたアナログ信号が、フィルタを通過して、特定周波数のアナログ信号として出力され、アナログデジタル変換器によって、デジタル信号に変換される。そして、アナログデジタル変換器の出力をフィルタにフィードバックするために、デジタルアナログ変換器によって、アナログデジタル変換器の出力をアナログ信号に変換し、演算器によって、入力されたアナログ信号とデジタルアナログ変換器の出力との差を演算してフィルタにフィードバックする。そして、フィルタ及びアナログデジタル変換器を介して、デジタル信号が出力される。
【０００８】
このとき、遅延時間検出器によって、アナログデジタル変換器及びデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、ゲイン調整器によって、遅延時間検出器で検出された遅延時間に基づいて、遅延時間が小さくなるようにデジタルアナログ変換器のゲインを調整する。
【０００９】
このように、アナログデジタル変換器及びデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、アナログデジタル変換器の出力をフィルタにフィードバックするためにアナログデジタル変換器の出力をアナログ信号に変換するデジタルアナログ変換器に対して、検出された遅延時間に基づいて、遅延時間による特性劣化が小さくなるようにゲインを調整するため、遅延の影響を軽減し、出力信号の品質を向上させることができる。
【００１０】
第１の発明に係る遅延時間検出器は、アナログデジタル変換器と同一構成の検出用アナログデジタル変換器と、検出用アナログデジタル変換器の出力をデジタル信号に変換するデジタルアナログ変換器と同一構成の検出用デジタルアナログ変換器とを備え、検出用アナログデジタル変換器の出力と、検出用デジタルアナログ変換器の出力とに基づいて、遅延時間を検出することができる。
【００１１】
また、第１の発明に係るデジタルアナログ変換器は、可変電流源と、可変電流源からの出力をオンオフする電流スイッチとを備え、電流スイッチをオンオフすることにより、アナログデジタル変換器の出力をアナログ信号に変換し、ゲイン調整器は、可変電流源の出力を調整することにより、デジタルアナログ変換器のゲインを調整することができる。
【００１２】
第２の発明に係る連続時間ΔΣ変調器は、特定周波数のアナログ信号を通過させる第１のフィルタ、前記特定周波数のアナログ信号を通過させる第２のフィルタ、前記第２のフィルタの出力をデジタル信号に変換するアナログデジタル変換器、前記アナログデジタル変換器の出力を前記第１のフィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能な第１のデジタルアナログ変換器、前記アナログデジタル変換器の出力を前記第２のフィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能な第２のデジタルアナログ変換器、入力されたアナログ信号と前記第１のデジタルアナログ変換器の出力との差を演算して前記第１のフィルタにフィードバックする第１の演算器、及び前記第１のフィルタの出力と前記第２のデジタルアナログ変換器の出力との差を演算して前記第２のフィルタにフィードバックする第２の演算器を備えたΔΣ変調器と、前記第２のアナログデジタル変換器及び前記デジタルアナログ変換器を含むループ経路で生じる遅延時間を検出する遅延時間検出器と、前記第１のデジタルアナログ変換器のゲインを所定のゲインに設定すると共に、前記遅延時間検出器で検出された遅延時間に基づいて、前記遅延時間による影響が小さくなるように前記第２のデジタルアナログ変換器のゲインを調整するゲイン調整器とを含んで構成されている。
【００１３】
第２の発明に係る連続時間ΔΣ変調器によれば、入力されたアナログ信号が、第１のフィルタを通過して、特定周波数のアナログ信号として出力され、更に、第２のフィルタを通過して、特定周波数のアナログ信号として出力され、アナログデジタル変換器によって、デジタル信号に変換される。そして、アナログデジタル変換器の出力を第１のフィルタにフィードバックするために、第１のデジタルアナログ変換器によって、アナログデジタル変換器の出力をアナログ信号に変換し、第１の演算器によって、入力されたアナログ信号と第１のデジタルアナログ変換器の出力との差を演算して第１のフィルタにフィードバックする。
【００１４】
また、アナログデジタル変換器の出力を第２のフィルタにフィードバックするために、第２のデジタルアナログ変換器によって、アナログデジタル変換器の出力をアナログ信号に変換し、第２の演算器によって、第１のフィルタの出力と第２のデジタルアナログ変換器の出力との差を演算して第２のフィルタにフィードバックする。
【００１５】
そして、第２のフィルタ及びアナログデジタル変換器を介して、デジタル信号が出力される。
【００１６】
このとき、ゲイン調整器によって、第１のデジタルアナログ変換器のゲインを所定のゲインに設定し、また、遅延時間検出器によって、アナログデジタル変換器及び第２のデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、ゲイン調整器によって、遅延時間検出器で検出された遅延時間に基づいて、遅延時間による影響が小さくなるように第２のデジタルアナログ変換器のゲインを調整する。
【００１７】
このように、アナログデジタル変換器及び第２のデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、アナログデジタル変換器の出力を第２のフィルタにフィードバックするためにアナログデジタル変換器の出力をアナログ信号に変換する第２のデジタルアナログ変換器に対して、検出された遅延時間に基づいて、遅延時間による影響が小さくなるようにゲインを調整するため、出力信号の品質を向上させることができる。
【００１８】
第２の発明に係る遅延時間検出器は、アナログデジタル変換器と同一構成の検出用アナログデジタル変換器と、検出用アナログデジタル変換器の出力をデジタル信号に変換する第２のデジタルアナログ変換器と同一構成の検出用デジタルアナログ変換器とを備え、検出用アナログデジタル変換器の出力と、検出用デジタルアナログ変換器の出力とに基づいて、遅延時間を検出することができる。
【００１９】
また、第２の発明に係る第１のデジタルアナログ変換器及び第２のデジタルアナログ変換器は、可変電流源と、可変電流源からの出力をオンオフする電流スイッチとを備え、電流スイッチをオンオフすることにより、アナログデジタル変換器の出力をアナログ信号に変換し、ゲイン調整器は、可変電流源の出力を調整することにより、第１のデジタルアナログ変換器及び第２のデジタルアナログ変換器のゲインを調整することができる。
【発明の効果】
【００２０】
以上説明したように、本発明の連続時間ΔΣ変調器によれば、アナログデジタル変換器及びデジタルアナログ変換器を含むループ経路で生じる遅延時間を検出し、アナログデジタル変換器の出力をフィルタにフィードバックするためにアナログデジタル変換器の出力をアナログ信号に変換するデジタルアナログ変換器に対して、検出された遅延時間に基づいて、遅延時間による影響が小さくなるようにゲインを調整するため、出力信号の品質を向上させることができる、という効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、本発明の好適な実施の形態について説明する。なお、本実施の形態では、２次ローパス連続時間ΔΣＡＤ変調器に本発明を適用した場合について説明する。
【００２２】
図１に示すように、第１の実施の形態に係る連続時間ΔΣＡＤ変調器１０は、入力されたアナログ信号を変調すると共に、デジタル信号に変換して出力するΔΣＡＤ変調部１２と、ΔΣＡＤ変調部１２内の後述するデジタルアナログ変換回路のゲインを調整するゲイン調整部１４とから構成されている。
【００２３】
ΔΣＡＤ変調部１２は、特定の周波数のアナログ信号を通過させる２つのローパスフィルタ１６、１８と、アナログ信号をデジタル信号に変換するアナログデジタル変換回路２０と、デジタル信号をアナログ信号に変換する２つのデジタルアナログ変換回路２２、２４と、２種類のアナログ信号を減算して出力する２つの減算器２６、２８とを備えている。
【００２４】
減算器２６の出力は、ローパスフィルタ１６に入力され、減算器２８の出力は、ローパスフィルタ１８に入力され、また、ローパスフィルタ１８の出力は、アナログデジタル変換回路２０に入力されている。
【００２５】
デジタルアナログ変換回路２２は、アナログデジタル変換回路２０の出力を、アナログ信号に変換して、ローパスフィルタ１６にフィードバックするように、アナログデジタル変換回路２０及び減算器２６の間に設けられている。また、デジタルアナログ変換回路２４は、アナログデジタル変換回路２０の出力を、アナログ信号に変換して、ローパスフィルタ１８にフィードバックするように、アナログデジタル変換回路２０及び減算器２８の間に設けられている。
【００２６】
また、減算器２６は、連続時間ΔΣＡＤ変調器１０の入力となるアナログ信号から、デジタルアナログ変換回路２２の出力を減算して出力し、また、減算器２８は、ローパスフィルタ１６の出力から、デジタルアナログ変換回路２４の出力を減算して出力する。
【００２７】
デジタルアナログ変換回路２２、２４は、ゲイン調整部１４によるゲインの調整が可能となっており、図２に示すように、デジタルアナログ変換回路２２、２４は、アナログデジタル変換回路２０の出力に応じてオンオフする電流スイッチ５０と、テール電流源となる可変電流源５２とを備えている。電流スイッチ５０は、ハイレベルのデジタル信号が入力されるとオンするスイッチ５０Ａと、ローレベルのデジタル信号が入力されるとオンするスイッチ５０Ｂとから構成されている。また、可変電流源５２は、ゲイン調整部１４の後述するコントローラ３６によるゲイン調整に応じて、テール電流を変更する。
【００２８】
連続時間ΔΣＡＤ変調器１０のゲイン調整部１４は、アナログデジタル変換回路２０と同一構成の検出用アナログデジタル変換回路３０と、デジタルアナログ変換回路２２、２４と同一構成であって、検出用アナログデジタル変換回路３０の出力をアナログ信号に変換する検出用デジタルアナログ変換回路３２と、検出用アナログデジタル変換回路３０の出力がローレベルからハイレベルに切り替わるタイミングから、検出用デジタルアナログ変換回路３２の出力のパルスの立ち上がりまでの遅延時間を検出するタイムデジタイザ（Ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ−ｃｏｎｖｅｒｔｅｒ）３４と、タイムデジタイザ３４によって検出された遅延時間に基づいて、デジタルアナログ変換回路２２、２４のゲインを調整するゲイン調整器としてのコントローラ３６とを備えている。
【００２９】
検出用アナログデジタル変換回路３０には、連続時間ΔΣＡＤ変調器１０の入力となるアナログ信号と同一周波数のパルスからなるアナログ信号が入力されるため、タイムデジタイザ３４によって検出される遅延時間が、ΔΣＡＤ変調部１２のアナログデジタル変換回路２０とデジタルアナログ変換回路２４とを含むループ経路における遅延時間（エクセスループディレイ）と同一となっている。
【００３０】
コントローラ３６は、デジタルアナログ変換回路２４と同様に検出用デジタルアナログ変換回路３２のゲインも調整し、検出用アナログデジタル変換回路３０と検出用デジタルアナログ変換回路３２とによる遅延時間の発生条件が、アナログデジタル変換回路２０とデジタルアナログ変換回路２４とによる遅延時間の発生条件と同一となっている。
【００３１】
タイムデジタイザ３４は、図３に示すように、直列に接続された複数のインバータ６６、位相検出回路６８、チャージポンプ回路７０、及びローパスフィルタ７２を含むディレイロックドループ６０と、複数のフリップフロップ６２と、各フリップフロップ６２の出力を記録するためのレジスタ６４を備えている。
【００３２】
直列接続されたインバータ６６には、検出用アナログデジタル変換回路３０の出力が、タイムデジタイザ３４の基準信号として入力され、フリップフロップ６２には、検出用デジタルアナログ変換回路３２の出力が遅延信号として入力され、タイムデジタイザ３４によって、レジスタ６４に記録された各フリップフロップ６２の出力に基づいて、検出用アナログデジタル変換回路３０の出力のハイレベルへの切り替わりから、検出用デジタルアナログ変換回路３２の出力の立ち上がりまでの遅延時間をデジタルで検出する。
【００３３】
例えば、図４に示すように、検出用デジタルアナログ変換回路３２の出力の立ち上がりのタイミング（例えば、タイミングＴ１）で、各フリップフロップ６２の出力を取り込み、各フリップフロップ６２の出力（例えば、Ｑ１＝１、Ｑ２＝０、Ｑ３＝０）に基づいて、インバータ６６の１個分の遅延時間が、エクセスループディレイとして検出される。
【００３４】
コントローラ３６には、デジタルアナログ変換回路２２、２４の各々のゲインを調整するためのフィードバック係数を決定するルックアップテーブルが記憶されており、このルックアップテーブルを用いて、タイムデジタイザ３４によって検出された遅延時間に対するフィードバック係数を決定する。
【００３５】
このルックアップテーブルは以下のように生成される。例えば、デジタルアナログ変換回路２２、２４のラプラス変換の式を考慮して、ｓ領域のループゲインの式を立て、その式に対して拡張ｚ変換（Ｍｏｄｉｆｉｅｄ ｚ−ｔｒａｎｓｆｏｒｍ）を行い、離散時間ΔΣ変調器のｚ領域での式に合わせこむことにより、デジタルアナログ変換回路２２のフィードバック係数ｋ１、及びデジタルアナログ変換回路２４のフィードバック係数ｋ２を決定する。このとき、デジタルアナログ変換回路２２、２４のラプラス変換の式において、エクセスループディレイを考慮した式を立てて、その式に対して拡張ｚ変換を行い、ｚ領域の式を求める。例えば、デジタルアナログ変換回路２２、２４に、５０％のＲＴＺデジタルアナログ変換回路を用いた場合、ループゲインは以下で表せられる。
【００３６】
【数１】
【００３７】
ここで、離散時間ΔΣ変調器の場合には、以下の式となる。
【００３８】
【数２】
【００３９】
従って、それぞれの係数ｋ１、ｋ２は、以下のように表すことができる。
【００４０】
【数３】
【００４１】
上記（３）式のように、エクセスループディレイτｄに関わらず、デジタルアナログ変換回路２２のフィードバック係数ｋ２は、−２に固定的に設定され、デジタルアナログ変換回路２４のフィードバック係数ｋ１は、エクセスループディレイτｄに応じて変化する。
【００４２】
上記の（３）式のエクセスループディレイτｄとフィードバック係数ｋ１、ｋ２との関係を表すルックアップテーブルを予め生成し、コントローラ３６に記憶しておく。
【００４３】
従って、エクセスループディレイτｄをタイムデジタイザ３４によって検出した場合には、このルックアップテーブルを用いて、検出されたエクセスループディレイτｄに対応するフィードバック係数ｋ１、ｋ２を決定することができる。また、決定されたフィードバック係数ｋ１、ｋ２に基づいて、デジタルアナログ変換回路２２、２４の可変電流源５２のスイッチが調整され、ゲインが調整される。なお、可変電流源５２に含まれる複数の電流源は、Ｉ、２Ｉ、４Ｉ、８Ｉ、・・・、２ｎＩの電流を供給するテール電流源となっており、ルックアップテーブルによってフィードバック係数ｋが決定されると、可変電流源５２からｋＩのテール電流が供給されるように、可変電流源５２のスイッチが調整される。
【００４４】
次に、第１の実施の形態に係る連続時間ΔΣＡＤ変調器１０の動作について説明する。まず、アナログ信号が入力されると、２段のローパスフィルタ１６、１８によって、特定の周波数のアナログ信号が出力され、そして、アナログデジタル変換回路２０によって、ローパスフィルタ１８から出力されたアナログ信号がデジタル信号に変換され、フィードバックするために、デジタルアナログ変換回路２２、２４に入力される。
【００４５】
デジタルアナログ変換回路２２では、入力されたアナログデジタル変換回路２０の出力を、アナログ信号に変換して、減算器２６に入力し、入力となるアナログ信号からデジタルアナログ変換回路２２の出力を減算して、ローパスフィルタ１６にフィードバックする。
【００４６】
また、デジタルアナログ変換回路２４では、入力されたアナログデジタル変換回路２０の出力を、アナログ信号に変換して、減算器２８に入力し、ローパスフィルタ１６の出力となるアナログ信号からデジタルアナログ変換回路２４の出力を減算して、ローパスフィルタ１８にフィードバックする。そして、ローパスフィルタ１８を介して、アナログ信号がアナログデジタル変換回路２０に入力され、連続時間ΔΣＡＤ変調器１０の出力として、アナログデジタル変換回路２０からデジタル信号が出力される。
【００４７】
このとき、ゲイン調整部１４では、上記の入力となるアナログ信号と同一周波数のパルス信号が、検出用アナログデジタル変換回路３０に入力され、検出用アナログデジタル変換回路３０によってデジタル信号に変換されて、タイムデジタイザ３４に入力される。また、検出用デジタルアナログ変換回路３２は、検出用アナログデジタル変換回路３０から出力されたデジタル信号をアナログ信号に変換して、タイムデジタイザ３４に入力する。
【００４８】
タイムデジタイザ３４は、検出用アナログデジタル変換回路３０からの出力及び検出用デジタルアナログ変換回路３２からの出力に基づいて、遅延時間（エクセスループディレイ）を検出し、コントローラ３６において、検出された遅延時間に応じて、デジタルアナログ変換回路２４のフィードバック係数及び検出用デジタルアナログ変換回路３２のフィードバック係数を調整して、デジタルアナログ変換回路２４及び検出用デジタルアナログ変換回路３２のゲイン調整を行う。また、コントローラ３６は、デジタルアナログ変換回路２２のフィードバック係数を所定値に設定して、デジタルアナログ変換回路２２のゲイン調整を行う。
【００４９】
上記のようにゲイン調整を行うことにより、ΔΣＡＤ変調部１２におけるエクセスループディレイの影響が軽減される。また、図５に示すように、エクセスループディレイがある場合に、フィードバック係数の調整を行わない場合に比べて、例えば、オーバーサンプリング比を６４とすると、ＳＮＲが約１４．５［ｄＢ］改善している。従って、ＳＮＲの劣化を軽減した高品質のデジタル信号が連続時間ΔΣＡＤ変調器１０から出力される。
【００５０】
以上説明したように、第１の実施の形態に係る連続時間ΔΣＡＤ変調器によれば、次数やローパスフィルタやデジタルアナログ変換回路に合わせて、式を導出し、導出された式に合わせたルックアップテーブルを生成しておき、生成されたルックアップテーブルを用いて、エクセスループディレイの影響を軽減するように、検出された遅延時間に基づいてフィードバック係数を決定し、デジタルアナログ変換回路のテール電流源の調整を行ってゲインを調整するため、エクセスループディレイの影響を軽減して、連続時間ΔΣＡＤ変調器の出力信号のＳＮＲの劣化を軽減し、出力信号の品質を向上させることができる。
【００５１】
なお、上記の実施の形態では、コントローラにルックアップテーブルが記憶されている場合を例に説明したが、上述した式を用いて、検出された遅延時間に対応するフィードバック係数を算出するようにしてもよい。
【００５２】
また、ローパスフィルタを設けた場合を例に説明したが、これに限定されるものではなく、バンドパスフィルタを設けて構成してもよい。
【００５３】
次に、第２の実施の形態に係る連続時間ΔΣＡＤ変調器について説明する。なお、第１の実施の形態と同様の構成の部分については、同一符号を付して、説明を省略する。
【００５４】
第２の実施の形態では、１次ローパス連続時間ΔΣＡＤ変調器である点が第１の実施の形態と異なっている。
【００５５】
図６に示すように、第２の実施の形態に係る連続時間ΔΣＡＤ変調器２１０のΔΣＡＤ変調部２１２は、特定の周波数のアナログ信号を通過させるローパスフィルタ２１６と、アナログデジタル変換回路２０と、デジタルアナログ変換回路２４と、アナログ信号を減算して出力する減算器２２６とを備えている。
【００５６】
減算器２２６の出力は、ローパスフィルタ２１６に入力され、ローパスフィルタ２１６の出力は、アナログデジタル変換回路２０に入力されている。また、デジタルアナログ変換回路２４は、アナログデジタル変換回路２０の出力をアナログ信号に変換してローパスフィルタ２１６にフィードバックするように、アナログデジタル変換回路２０及び減算器２２６の間に設けられている。
【００５７】
減算器２２６は、連続時間ΔΣＡＤ変調器２１０の入力となるアナログ信号から、デジタルアナログ変換回路２４の出力を減算して出力する。
【００５８】
なお、ゲイン調整部１４の構成は、第１の実施の形態と同様であるため、説明を省略する。
【００５９】
次に、第２の実施の形態に係る連続時間ΔΣＡＤ変調器２１０の動作について説明する。まず、アナログ信号が入力されると、ローパスフィルタ２１６によって、特定の周波数のアナログ信号が出力され、アナログデジタル変換回路２０によって、ローパスフィルタ２１６から出力されたアナログ信号がデジタル信号に変換され、フィードバックするために、デジタル信号がデジタルアナログ変換回路２４に入力される。
【００６０】
デジタルアナログ変換回路２４では、入力されたアナログデジタル変換回路２０の出力を、アナログ信号に変換して、減算器２２６に入力し、入力となるアナログ信号から、デジタルアナログ変換回路２４の出力を減算して、ローパスフィルタ２１６にフィードバックする。そして、ローパスフィルタ２１６の出力が、アナログデジタル変換回路２０によってデジタル信号に変換されて、連続時間ΔΣＡＤ変調器２１０の出力としてデジタル信号が出力される。
【００６１】
このとき、ゲイン調整部１４では、タイムデジタイザ３４によって、検出用アナログデジタル変換回路３０からの出力及び検出用デジタルアナログ変換回路３２からの出力に基づいて、エクセスループディレイとしての遅延時間を検出し、コントローラ３６において、検出された遅延時間に応じて、デジタルアナログ変換回路２４のフィードバック係数を調整してゲイン調整を行う。
【００６２】
上記のようにゲイン調整を行うことにより、ΔΣＡＤ変調部１２におけるエクセスループディレイによる影響が軽減され、ＳＮＲの劣化を軽減した高品質のデジタル信号が、連続時間ΔΣＡＤ変調器１０から出力される。
【００６３】
次に、第３の実施の形態に係る連続時間ΔΣＡＤ変調器について説明する。なお、第１の実施の形態と同様の構成の部分については、同一符号を付して、説明を省略する。
【００６４】
第３の実施の形態では、複数ビットのアナログ信号を変調して、デジタル信号を出力する点が第１の実施の形態と異なっている。
【００６５】
第３の実施の形態に係る連続時間ΔΣＡＤ変調器では、図７に示すように、デジタルアナログ変換回路３２２、３２４が、複数の電流スイッチ３５０と、複数の可変電流源３５２とから構成されており、電流スイッチ３５０は、ハイレベルのデジタル信号が入力されるとオンするスイッチ３５０Ａと、ローレベルのデジタル信号が入力されるとオンするスイッチ３５０Ｂとから構成されている。また、可変電流源３５２は、ゲイン調整部１４のコントローラ３６によるゲイン調整に応じて、テール電流を変更する。
【００６６】
コントローラ３６には、デジタルアナログ変換回路３２２、３２４の各々のビット毎のフィードバック係数を決定するためのルックアップテーブルが複数記憶されている。このルックアップテーブルは、デジタルアナログ変換回路３２２、３２４のラプラス変換の式を考慮して予め作成されており、ルックアップテーブルを用いて、タイムデジタイザ３４によって検出された遅延時間に対するデジタルアナログ変換回路３２２のフィードバック係数ｋ１１、ｋ１２、ｋ１３、及びデジタルアナログ変換回路３２４のフィードバック係数ｋ２１、ｋ２２、ｋ２３を決定する。なお、上記ではルックアップテーブルを用いた例について説明したが、ルックアップテーブルを用いるのではなく、演算器を用い、検出された遅延時間からフィードバック係数を算出するようにしてもよい。これにより、遅延時間による影響が減少するように、デジタルアナログ変換回路３２２、３２４のゲインが調整され、ＳＮＲの劣化を軽減した高品質の複数ビットのデジタル信号が、連続時間ΔΣＡＤ変調器から出力される。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態に係る連続時間ΔΣＡＤ変調器の構成を示す概略図である。
【図２】本発明の第１の実施の形態に係るデジタルアナログ変換回路の構成を示す回路図である。
【図３】本発明の第１の実施の形態に係るタイムデジタイザの構成を示す回路図である。
【図４】タイムデジタイザにおける各信号の様子を示すタイムチャートである。
【図５】フィードバック係数を調整した場合と調整していない場合とにおけるオーバーサンプリング比とＳＮＲとの関係を示すグラフである。
【図６】本発明の第２の実施の形態に係る連続時間ΔΣＡＤ変調器の構成を示す概略図である。
【図７】本発明の第３の実施の形態に係るデジタルアナログ変換回路の構成を示す回路図である。
【符号の説明】
【００６８】
１０、２１０ 連続時間ΔΣＡＤ変調器
１２、２１２ ΔΣＡＤ変調部
１４ ゲイン調整部
１６、１８、２１６ ローパスフィルタ
２０ アナログデジタル変換回路
２２、２４、３２２、３２４ デジタルアナログ変換回路
２６、２８、２２６ 減算器
３０ 検出用アナログデジタル変換回路
３２ 検出用デジタルアナログ変換回路
３４ タイムデジタイザ
３６ コントローラ
５０、３５０ 電流スイッチ
５２、３５２ 可変電流源
【特許請求の範囲】
【請求項１】
特定周波数のアナログ信号を通過させるフィルタ、
前記フィルタの出力をデジタル信号に変換するアナログデジタル変換器、
前記アナログデジタル変換器の出力を前記フィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能なデジタルアナログ変換器、及び
入力されたアナログ信号と前記デジタルアナログ変換器の出力との差を演算して前記フィルタにフィードバックする演算器を備えたΔΣ変調器と、
前記アナログデジタル変換器及び前記デジタルアナログ変換器を含むループ経路で生じる遅延時間を検出する遅延時間検出器と、
前記遅延時間検出器で検出された遅延時間に基づいて、前記遅延時間による影響が小さくなるように前記デジタルアナログ変換器のゲインを調整するゲイン調整器と、
を含む連続時間ΔΣ変調器。
【請求項２】
前記遅延時間検出器は、前記アナログデジタル変換器と同一構成の検出用アナログデジタル変換器と、前記検出用アナログデジタル変換器の出力をデジタル信号に変換する前記デジタルアナログ変換器と同一構成の検出用デジタルアナログ変換器とを備え、前記検出用アナログデジタル変換器の出力と、前記検出用デジタルアナログ変換器の出力とに基づいて、前記遅延時間を検出する請求項１記載の連続時間ΔΣ変調器。
【請求項３】
前記デジタルアナログ変換器は、可変電流源と、前記可変電流源からの出力をオンオフする電流スイッチとを備え、前記電流スイッチをオンオフすることにより、前記アナログデジタル変換器の出力をアナログ信号に変換し、
前記ゲイン調整器は、前記可変電流源の出力を調整することにより、前記デジタルアナログ変換器のゲインを調整する請求項１又は２記載の連続時間ΔΣ変調器。
【請求項４】
特定周波数のアナログ信号を通過させる第１のフィルタ、
前記特定周波数のアナログ信号を通過させる第２のフィルタ、
前記第２のフィルタの出力をデジタル信号に変換するアナログデジタル変換器、
前記アナログデジタル変換器の出力を前記第１のフィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能な第１のデジタルアナログ変換器、
前記アナログデジタル変換器の出力を前記第２のフィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能な第２のデジタルアナログ変換器、
入力されたアナログ信号と前記第１のデジタルアナログ変換器の出力との差を演算して前記第１のフィルタにフィードバックする第１の演算器、及び
前記第１のフィルタの出力と前記第２のデジタルアナログ変換器の出力との差を演算して前記第２のフィルタにフィードバックする第２の演算器を備えたΔΣ変調器と、
前記第２のアナログデジタル変換器及び前記デジタルアナログ変換器を含むループ経路で生じる遅延時間を検出する遅延時間検出器と、
前記第１のデジタルアナログ変換器のゲインを所定のゲインに設定すると共に、前記遅延時間検出器で検出された遅延時間に基づいて、前記遅延時間による影響が小さくなるように前記第２のデジタルアナログ変換器のゲインを調整するゲイン調整器と、
を含む連続時間ΔΣ変調器。
【請求項５】
前記遅延時間検出器は、前記アナログデジタル変換器と同一構成の検出用アナログデジタル変換器と、前記検出用アナログデジタル変換器の出力をデジタル信号に変換する前記第２のデジタルアナログ変換器と同一構成の検出用デジタルアナログ変換器とを備え、前記検出用アナログデジタル変換器の出力と、前記検出用デジタルアナログ変換器の出力とに基づいて、前記遅延時間を検出する請求項４記載の連続時間ΔΣ変調器。
【請求項６】
前記第１のデジタルアナログ変換器及び前記第２のデジタルアナログ変換器は、可変電流源と、前記可変電流源からの出力をオンオフする電流スイッチとを備え、前記電流スイッチをオンオフすることにより、前記アナログデジタル変換器の出力をアナログ信号に変換し、
前記ゲイン調整器は、前記可変電流源の出力を調整することにより、前記第１のデジタルアナログ変換器及び前記第２のデジタルアナログ変換器のゲインを調整する請求項４又は５記載の連続時間ΔΣ変調器。
【請求項１】
特定周波数のアナログ信号を通過させるフィルタ、
前記フィルタの出力をデジタル信号に変換するアナログデジタル変換器、
前記アナログデジタル変換器の出力を前記フィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能なデジタルアナログ変換器、及び
入力されたアナログ信号と前記デジタルアナログ変換器の出力との差を演算して前記フィルタにフィードバックする演算器を備えたΔΣ変調器と、
前記アナログデジタル変換器及び前記デジタルアナログ変換器を含むループ経路で生じる遅延時間を検出する遅延時間検出器と、
前記遅延時間検出器で検出された遅延時間に基づいて、前記遅延時間による影響が小さくなるように前記デジタルアナログ変換器のゲインを調整するゲイン調整器と、
を含む連続時間ΔΣ変調器。
【請求項２】
前記遅延時間検出器は、前記アナログデジタル変換器と同一構成の検出用アナログデジタル変換器と、前記検出用アナログデジタル変換器の出力をデジタル信号に変換する前記デジタルアナログ変換器と同一構成の検出用デジタルアナログ変換器とを備え、前記検出用アナログデジタル変換器の出力と、前記検出用デジタルアナログ変換器の出力とに基づいて、前記遅延時間を検出する請求項１記載の連続時間ΔΣ変調器。
【請求項３】
前記デジタルアナログ変換器は、可変電流源と、前記可変電流源からの出力をオンオフする電流スイッチとを備え、前記電流スイッチをオンオフすることにより、前記アナログデジタル変換器の出力をアナログ信号に変換し、
前記ゲイン調整器は、前記可変電流源の出力を調整することにより、前記デジタルアナログ変換器のゲインを調整する請求項１又は２記載の連続時間ΔΣ変調器。
【請求項４】
特定周波数のアナログ信号を通過させる第１のフィルタ、
前記特定周波数のアナログ信号を通過させる第２のフィルタ、
前記第２のフィルタの出力をデジタル信号に変換するアナログデジタル変換器、
前記アナログデジタル変換器の出力を前記第１のフィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能な第１のデジタルアナログ変換器、
前記アナログデジタル変換器の出力を前記第２のフィルタにフィードバックするために、前記アナログデジタル変換器の出力をアナログ信号に変換するゲインが調整可能な第２のデジタルアナログ変換器、
入力されたアナログ信号と前記第１のデジタルアナログ変換器の出力との差を演算して前記第１のフィルタにフィードバックする第１の演算器、及び
前記第１のフィルタの出力と前記第２のデジタルアナログ変換器の出力との差を演算して前記第２のフィルタにフィードバックする第２の演算器を備えたΔΣ変調器と、
前記第２のアナログデジタル変換器及び前記デジタルアナログ変換器を含むループ経路で生じる遅延時間を検出する遅延時間検出器と、
前記第１のデジタルアナログ変換器のゲインを所定のゲインに設定すると共に、前記遅延時間検出器で検出された遅延時間に基づいて、前記遅延時間による影響が小さくなるように前記第２のデジタルアナログ変換器のゲインを調整するゲイン調整器と、
を含む連続時間ΔΣ変調器。
【請求項５】
前記遅延時間検出器は、前記アナログデジタル変換器と同一構成の検出用アナログデジタル変換器と、前記検出用アナログデジタル変換器の出力をデジタル信号に変換する前記第２のデジタルアナログ変換器と同一構成の検出用デジタルアナログ変換器とを備え、前記検出用アナログデジタル変換器の出力と、前記検出用デジタルアナログ変換器の出力とに基づいて、前記遅延時間を検出する請求項４記載の連続時間ΔΣ変調器。
【請求項６】
前記第１のデジタルアナログ変換器及び前記第２のデジタルアナログ変換器は、可変電流源と、前記可変電流源からの出力をオンオフする電流スイッチとを備え、前記電流スイッチをオンオフすることにより、前記アナログデジタル変換器の出力をアナログ信号に変換し、
前記ゲイン調整器は、前記可変電流源の出力を調整することにより、前記第１のデジタルアナログ変換器及び前記第２のデジタルアナログ変換器のゲインを調整する請求項４又は５記載の連続時間ΔΣ変調器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−９９０３５（Ｐ２００８−９９０３５Ａ）
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願番号】特願２００６−２７９２３０（Ｐ２００６−２７９２３０）
【出願日】平成１８年１０月１２日（２００６．１０．１２）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願日】平成１８年１０月１２日（２００６．１０．１２）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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