集積回路中のマルチプロトコルチャネル統合された構成可能送受信機
本開示の実施形態は、受信および／または送信回路の構成可能配列を含むマルチプロトコル送受信機を含む。例示的送受信機は、複数の高速通信プロトコルのうちの選択された１つに相当するデータ通信を効果的に送信および／または受信に相当するように選択的に構成可能である。開示される別の実施形態は、リンクワイドクロック補償、エンコーディング／デコーディング、およびスクランブリング／デスクランブリング回路と、レーンストライピング／デストライピング回路とを含む、リンクワイド物理符号化副層（「ＰＣＳ」）回路を通る構成可能データパスを含み、さらに、クロック補償、エンコーディング／デコーディング、受信ブロック同期、および物理媒体アクセス副層（「ＰＭＡ」）回路と、を含む、レーンワイド回路を含み、さらに、物理的媒体依存（「ＰＭＤ」）副層回路に連結される、ビットマルチプレクシング／デマルチプレクシング回路を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
発明者：Ｄｉｖｙａ Ｖｉｊａｙａｒａｇｈａｖａｎ、Ｃｕｒｔ Ｗｏｒｔｍａｎ、およびＣｈｏｎｇ Ｌｅｅ
本発明は、システム相互接続技術の分野に関する。
【背景技術】
【０００２】
ＣＰＵ速度が、マルチギガヘルツ領域に近づきつつあるのに伴って、システム設計者は、チップとチップ、基板と基板、バックプレーン、およびボックスとボックスレベルにおける主要な障害として、システム相互接続にますます焦点を当てている。システム相互接続は、ソース同期クロッキングまたはシステム同期クロッキングを伴うパラレルＩ／Ｏ技術の利用から、クロックデータ復元（「ＣＤＲ」）を伴うマルチギガビットシリアルＩ／Ｏへと進化している。チャネル統合は、個々のシリアルＩ／Ｏレーンを結合して、マルチレーンリンクを生成し、単一送受信機チャネルの帯域幅制限を超過し、４０／１００ギガビットイーサネット（登録商標）およびＰＣＩエクスプレスジェネレーション３等の次世代シリアルプロトコルによって要求される高帯域を提供する。しかしながら、種々の通信プロトコルは、異なる機能要件を有する。同時に、ある特定のプロトコルに対して、別のプロトコルでも作用するように、システムを設計する柔軟性を有するシステム設計の必要性が高まりつつある。さらに、プロトコルは、進化を続け、したがって、高速通信プロトコルにおける将来の潜在的変形例のニーズを満たすように、再構成可能な送受信機の必要性が存在する。そのようなプロトコルは、集積回路（「ＩＣ」）の製品寿命の間に変化し得る。したがって、そのような変化に潜在的に対応するために十分な柔軟性のある構成可能送受信機設計の必要性が存在する。
【発明の概要】
【課題を解決するための手段】
【０００３】
一側面では、本発明の実施形態は、受信および／または送信回路の構成可能配列を含む、マルチプロトコル送受信機を含む。送受信機は、複数の高速通信プロトコルのうちの選択させた１つに相当するデータ通信を効果的に送信および／または受信相当するように選択的に構成可能である。本発明の別のより特定の実施形態は、リンクワイドクロック補償、エンコーディング／デコーディング、およびスクランブリング／デスクランブリング回路と、レーンストライピング／デストライピング回路と、を含む、リンクワイド物理符号化副層（「ＰＣＳ」）回路を通る構成可能データパスを含み、さらに、構成可能データパスは、クロック補償、エンコーディング／デコーディング、受信ブロック同期、および物理媒体アクセス副層（「ＰＭＡ」）回路と、を含む、レーンワイド回路を含み、さらに、物理的媒体依存（「ＰＭＤ」）副層回路に連結される、ビットマルチプレクシング／デマルチプレクシング回路を含む。
【図面の簡単な説明】
【０００４】
例証のみの目的として、本発明の特定の実施形態いくつかの側面が、以下の図面を参照して説明される。
【図１】図１は、本発明の例示的実施形態による、送信回路１０００を例証する。
【図２】図２は、本発明の例示的実施形態による、受信回路２０００を例証する。
【図３】図３は、プログラム可能論理デバイス（「ＰＬＤ」）３１０を含む、例示的データ処理システム３００を例証する。ＰＬＤ３１０は、送受信機３０１を含む。送受信機３０１は、図１および図２に例証されるような、本発明の実施形態による、送信および受信回路を含む。
【発明を実施するための形態】
【０００５】
以下の説明は、当業者が、本発明を作製および使用可能となるように提示され、特定の用途およびその要件に照らして提供される。例示的実施形態への種々の修正は、当業者には容易に明白となるものであって、本明細書に定義される一般的原理は、発明の精神および範囲から逸脱することなく、他の実施形態および用途に適用されてもよい。したがって、本発明は、示される実施形態に限定されることが意図されるものではなく、本明細書に開示される原理および特徴と一致する最大限の範囲が認められる。
【０００６】
図１は、本発明の例示的実施形態による、送信回路１０００を例証する。送信回路１０００は、物理符号化副層（「ＰＣＳ」）回路１００を含む。ＰＣＳ回路１００は、物理的媒体アクセスコントローラ（「ＰｈｙＭＡＣ」）回路から送信されるデータを受信する。ＰＣＳ回路１００は、選択回路１０１と、リンクワイドクロック補償回路１１０と、リンクワイドエンコーディング回路１２０と、リンクワイドスクランブリング回路１３０と、選択回路１０２と、データパス幅変換（「ギヤボクシング」）回路１４０と、レーンストライピング回路１５０と、を含む。リンクワイドスクランブリング回路は、データスクランブリング回路１３２と、ヘッダ処理回路１３１と、を含む。レーンストライピング回路１５０は、データレーン０−Ｎのためのレーンストライピングサブ回路１５１を含む。さらに、送信回路１０００は、選択回路１０３と、レーンワイドエンコーディング回路１６１と、物理的媒体アクセス（「ＰＭＡ」）副層回路１６２（例示的回路ブロック１６２ ０−Ｎが示される；ＰＭＡ回路１６２は、データを直列化する）と、選択回路１０４と、ビットマルチプレクシング（Ｎ／Ｍチャネル変換）回路１７０と、物理的媒体依存（「ＰＭＤ」）副層回路１８１（例示的回路ブロック１８１ ０−Ｍが示される）と、を含む。リンクワイドエンコーディング回路１２０は、データ処理回路１２２と、ヘッダ処理回路１２１と、を含む。リンクワイドエンコーディング回路１２０は、データに作用し、適切なヘッダをデータに加える。
【０００７】
送信回路１０００は、データ送信が適合するはずである通信プロトコルに応じて、異なるように構成されてもよい。具体的には、所与の用途に対して、選択回路１０１、１０２、１０３、および１０４は、以下のうちの１つ以上を選択的にバイパスする（または、バイパスしない）ように構成されてもよい：リンクワイドクロック補償回路１１０、ギヤボクシング回路１４０、レーンワイドエンコーディング回路１６１、およびビットマルチプレクシング回路１７０。当業者によって理解されるように、選択回路１０１、１０２、１０３、および１０４は、種々の方法で実装されてもよい。示されるように、本回路は、機能ブロックが、特定の構成において、バイパスされるかどうかに応じて、異なる出力を選択するように構成され得る、デマルチプレクサ回路として実装される。リンクワイドクロック補償回路１１０が、バイパスされるべきである場合、選択回路１０１は、出力Ｂを非選択状態にし、出力Ａを選択するように構成されるであろう。反対に、リンクワイドクロック補償回路１１０が、利用されるべきである場合、選択回路１０１は、出力Ａを非選択状態にし、出力Ｂを選択するように構成されるであろう。当業者は、選択回路１０２に関する類似構成も、ギヤボクシング回路１４０をバイパスする、またはバイパスしないように選択可能であることを理解するであろう。同様に、選択回路１０３は、レーンワイドエンコーディング回路１６１をバイパスする、またはバイパスしないように構成可能である。同様に、選択回路１０４は、ビットマルチプレクシング回路１７０をバイパスする、またはバイパスしないように構成可能である。また、当業者は、代替実施形態において、構成可能バイパスが、デマルチプレクサ回路ではなく、マルチプレクサ回路によって実装されてもよいことを理解するであろう。例えば、マルチプレクサを使用して、バイパス可能ブロックまたはバイパス可能ブロックに先行するブロックからの入力を選択してもよい。
【０００８】
一例として、送信回路１０００は、以下の方式において、ＰＣＩエクスプレスジェネレーション３プロトコルによって効果的に動作するように構成されてもよい。選択回路１０１は、リンクワイドクロック補償回路１１０をバイパスするように構成されるであろう。選択回路１０２は、ギヤボクシング回路１４０をバイパスしないように構成されるであろう。選択回路１０３は、レーンワイドエンコーディング回路１６１をバイパスしないように構成されるであろう。さらに、選択回路１０４は、ビットマルチプレクシング回路１７０をバイパスするように構成されるであろう。
【０００９】
別の実施例として、送信回路１０００は、以下の方式において、４０／１００ギガビットイーサネット（登録商標）プロトコルによって効果的に動作するように構成されてもよい。選択回路１０１は、リンクワイドクロック補償回路１１０をバイパスしないように構成されるであろう。選択回路１０２は、ギヤボクシング回路１４０をバイパスしないように構成されるであろう。選択回路１０３は、レーンワイドエンコーディング回路１６１をバイパスするように構成されるであろう。さらに、選択回路１０４は、ビットマルチプレクシング回路１７０をバイパスしないように構成されるであろう。
【００１０】
図２は、本発明の例示的実施形態による、受信回路２０００を例証する。受信回路２０００は、物理符号化副層（「ＰＣＳ」）受信回路２００を含む。ＰＣＳ回路２００は、選択回路２０１と、リンクワイドクロック補償回路２１０と、リンクワイドデコーディング回路２２０と、リンクワイド自己同期デスクランブリング回路２３０と、選択回路２０２と、データパス幅変換（「ギヤボクシング」）回路２４０と、レーンデストライピング回路２５０と、を含む。リンクワイドデスクランブリング回路は、データデスクランブリング回路２３２と、ヘッダ処理回路２３１と、を含む。レーンデストライピング回路２５０は、データレーン０−Ｎのためのレーンデストライピングサブ回路２５１を含む。さらに、受信回路２０００は、レーンワイドクロック補償およびデコーディング回路２６１と、選択回路２０３と、ブロック同期回路２６３と、物理的媒体アクセス（「ＰＭＡ」）副層回路２６２（例示的ＰＭＡ回路ブロック０−Ｎが示される；ＰＭＡ回路２６２は、データを非直列化する）と、ビットデマルチプレクシング（Ｍ／Ｎチャネル変換）回路２７０と、選択回路２０４と、物理的媒体依存（「ＰＭＤ」）副層回路２８１（例示的回路ブロック２８１ ０−Ｍが示される）と、を含む。リンクワイドデコーディング回路２２０は、データ処理回路２２２と、ヘッダ処理回路２２１と、を含む。リンクワイドデコーディング回路２２０は、データに作用し、ヘッダをデータから除去する。
【００１１】
受信回路２０００は、データ送信が適合するはずである通信プロトコルに応じて、異なるように構成されてもよい。具体的には、所与の用途に対して、選択回路２０１、２０２、２０３、および２０４は、以下のうちの１つ以上を選択的にバイパスする（または、バイパスしない）ように構成されてもよい：リンクワイドクロック補償回路２１０、ギヤボクシング回路２４０、レーンワイドクロック補償およびデコーディング回路２６１、ならびにビットデマルチプレクシング回路２７０。当業者によって理解されるように、選択回路２０１、２０２、２０３、および２０４は、種々の方法で実装されてもよい。示されるように、本回路は、機能ブロックが、特定の構成において、バイパスされるかどうかに応じて、異なる出力を選択するように構成され得る、デマルチプレクサ回路として実装される。リンクワイドクロック補償回路２１０が、バイパスされるべきである場合、選択回路２０１は、出力Ａを非選択状態にし、出力Ｂを選択するように構成されるであろう。反対に、リンクワイドクロック補償回路２１０が、利用されるべきである場合、選択回路２０１は、出力Ｂを非選択状態にし、出力Ａを選択するように構成されるであろう。当業者は、選択回路２０２に関する類似構成も、ギヤボクシング回路２４０をバイパスする、またはバイパスしないように選択可能であることを理解するであろう。同様に、選択回路２０３は、レーンワイドクロック補償およびデコーディング回路２６１をバイパスする、またはバイパスしないように構成されてもよい。また、選択回路２０４は、ビットデマルチプレクシング回路２７０をバイパスする、またはバイパスしないように構成されてもよい。また、当業者は、代替実施形態において、構成可能バイパスが、デマルチプレクサ回路ではなく、マルチプレクサ回路によって実装されてもよいことを理解するであろう。例えば、マルチプレクサを使用して、バイパス可能ブロックまたはバイパス可能ブロックに先行するブロックからの入力を選択してもよい。
【００１２】
一例として、受信回路２０００は、以下の方式において、ＰＣＩエクスプレスジェネレーション３プロトコルによって効果的に動作するように構成されてもよい。選択回路２０４は、ビットデマルチプレクシング回路２７０をバイパスするように構成されるであろう。選択回路２０３は、レーンワイドクロック補償およびデコーディング回路２６１をバイパスしないように構成されるであろう。選択回路２０２は、バイパスデータパス幅変換回路２４０をバイパスしないように構成されるであろう。さらに、選択回路２０１は、リンクワイドクロック補償回路２１０をバイパスしないように構成されるであろう。
【００１３】
別の実施例として、受信回路２０００は、以下の方式において、４０／１００ギガビットイーサネット（登録商標）プロトコルによって効果的に動作するように構成されてもよい。選択回路２０４は、ビットデマルチプレクシング回路２７０をバイパスしないように構成されるであろう。選択回路２０３は、レーンワイドクロック補償およびデコーディング回路２６１をバイパスするように構成されるであろう。選択回路２０２は、データパス幅変換回路２４０をバイパスしないように構成されるであろう。さらに、選択回路２０１は、リンクワイドクロック補償回路２１０をバイパスしないように構成されるであろう。
【００１４】
図１に示される送信回路１０００および図２に示される受信回路２０００は、送受信機構成をサポートする、任意のＩＣ内の送受信機の一部として実装されてもよい。そのような構成は、ＩＣ上のプログラム可能要素内に格納されるデータを介して、達成されてもよい。プログラム可能要素は、動的または静的ＲＡＭ、フリップ・フロップ、電気的消去可能プログラム可能読取専用メモリ（ＥＥＰＲＯＭ）セル、フラッシュ、ヒューズ、アンチヒューズプログラム可能接続、または他のメモリ要素を含んでもよい。また、送受信機構成は、ＩＣの動作の間、ＩＣによって受信される１つ以上の外部発生信号を介して、達成されてもよい。そのような信号によって表されるデータは、ＩＣの動作の間、ＩＣ上に格納されてもよく、または格納されなくてもよい。また、送受信機構成は、ＩＣの製造の際、マスクプログラミングを介して、達成されてもよい。マスクプログラミングは、既に列挙されたフィールドプログラム可能選択肢のうちのいくつかと比較して、不利点を有し得るが、ある高容量用途では、有用である場合がある。
【００１５】
送受信機構成をサポートするＩＣの具体的実施例は、プログラム可能論理デバイス（「ＰＬＤ」）である。ＰＬＤ（また、複合ＰＬＤ、プログラム可能アレイ論理、プログラム可能論理アレイ、フィールドＰＬＡ、消去可能ＰＬＤ、電気的に消去可能ＰＬＤ、論理セルアレイ、フィールドプログラム可能ゲートアレイ、または他の名称でも称される）は、カスタムＩＣの柔軟性とともに、固定ＩＣの利点を提供する。ＰＬＤは、プログラムまたは再プログラムされ得る構成要素（すなわち、プログラム可能要素）を有する。新しいデータを構成要素に置くことによって、ＰＬＤの論理関数および関連付けられたルーティング経路がプログラムまたは再プログラムされる。
【００１６】
図３は、ＰＬＤ３１０を含む、例示的データ処理システム３００を例証する。ＰＬＤ３１０は、送受信機３０１を含む。例証を容易にするため、単一送受信機のみ示されるが、しかしながら、ＰＬＤ３１０等のＰＬＤは、複数の送受信機３０１を含んでもよい。送受信機３０１は、例えば、図１に示される送信回路１０００および図２に示される受信回路２０００等、本発明の実施形態による、送信および受信回路を含む。
【００１７】
データ処理システム３００は、以下の付加的構成要素のうちの１つ以上を含んでもよい：プロセッサ３４０、メモリ３５０、入／出力（Ｉ／Ｏ）回路３２０、ならびに周辺デバイス３３０および／または他の構成要素。これらの構成要素は、システムバス３６５によってともに連結され、エンドユーザシステム３７０内に含有される、回路基板３６０上に装着される。システム３００等のデータ処理システムは、エンドユーザシステム３７０等の単一エンドユーザシステムを含んでもよく、またはデータ処理システムとして、協働する複数のシステムを含んでもよい。
【００１８】
システム３００は、コンピュータネットワーキング、データコンピュータネットワーキング、計測手段、動画処理、デジタル信号処理、あるいはシステム設計内でプログラム可能または再プログラム可能論理を使用する利点が望ましい任意の他の用途等、様々な用途において使用可能である。ＰＬＤ３１０を使用して、種々の異なる論理関数を行うことが可能である。例えば、ＰＬＤ３１０は、プロセッサ３４０と協働する（または、代替実施形態では、ＰＬＤ自体が、単独システムプロセッサとして作用してもよい）、プロセッサまたはコントローラとして構成可能である。また、ＰＬＤ３１０は、システム３００内の共有リソースへのアクセスを調整する、アービタとして使用されてもよい。らに別の実施例では、ＰＬＤ３１０は、プロセッサ３４０と、システム３００内の他の構成要素のうちの１つとの間のインターフェースとして構成可能である。システム３００は、例示にすぎないことに留意されたい。
【００１９】
一実施形態では、システム３００は、デジタルシステムである。本明細書で使用されるように、デジタルシステムは、単なるデジタルシステムに限定されることが意図されるものではなく、また、デジタルおよびアナログサブシステムの両方を含む、混合システムも包含する。
【００２０】
本発明は、特に、例証される実施形態に関して説明されたが、本開示に基づいて、種々の代替、修正、および適応が成されてもよく、それらは、本発明の範囲内であることを理解されるであろう。本発明は、最も実用的かつ好ましい実施形態と現在考えられるものに関して説明されたが、本発明は、開示される実施形態に限定されるものではなく、以下の請求項によってのみ限定されることを理解されたい。
【技術分野】
【０００１】
発明者：Ｄｉｖｙａ Ｖｉｊａｙａｒａｇｈａｖａｎ、Ｃｕｒｔ Ｗｏｒｔｍａｎ、およびＣｈｏｎｇ Ｌｅｅ
本発明は、システム相互接続技術の分野に関する。
【背景技術】
【０００２】
ＣＰＵ速度が、マルチギガヘルツ領域に近づきつつあるのに伴って、システム設計者は、チップとチップ、基板と基板、バックプレーン、およびボックスとボックスレベルにおける主要な障害として、システム相互接続にますます焦点を当てている。システム相互接続は、ソース同期クロッキングまたはシステム同期クロッキングを伴うパラレルＩ／Ｏ技術の利用から、クロックデータ復元（「ＣＤＲ」）を伴うマルチギガビットシリアルＩ／Ｏへと進化している。チャネル統合は、個々のシリアルＩ／Ｏレーンを結合して、マルチレーンリンクを生成し、単一送受信機チャネルの帯域幅制限を超過し、４０／１００ギガビットイーサネット（登録商標）およびＰＣＩエクスプレスジェネレーション３等の次世代シリアルプロトコルによって要求される高帯域を提供する。しかしながら、種々の通信プロトコルは、異なる機能要件を有する。同時に、ある特定のプロトコルに対して、別のプロトコルでも作用するように、システムを設計する柔軟性を有するシステム設計の必要性が高まりつつある。さらに、プロトコルは、進化を続け、したがって、高速通信プロトコルにおける将来の潜在的変形例のニーズを満たすように、再構成可能な送受信機の必要性が存在する。そのようなプロトコルは、集積回路（「ＩＣ」）の製品寿命の間に変化し得る。したがって、そのような変化に潜在的に対応するために十分な柔軟性のある構成可能送受信機設計の必要性が存在する。
【発明の概要】
【課題を解決するための手段】
【０００３】
一側面では、本発明の実施形態は、受信および／または送信回路の構成可能配列を含む、マルチプロトコル送受信機を含む。送受信機は、複数の高速通信プロトコルのうちの選択させた１つに相当するデータ通信を効果的に送信および／または受信相当するように選択的に構成可能である。本発明の別のより特定の実施形態は、リンクワイドクロック補償、エンコーディング／デコーディング、およびスクランブリング／デスクランブリング回路と、レーンストライピング／デストライピング回路と、を含む、リンクワイド物理符号化副層（「ＰＣＳ」）回路を通る構成可能データパスを含み、さらに、構成可能データパスは、クロック補償、エンコーディング／デコーディング、受信ブロック同期、および物理媒体アクセス副層（「ＰＭＡ」）回路と、を含む、レーンワイド回路を含み、さらに、物理的媒体依存（「ＰＭＤ」）副層回路に連結される、ビットマルチプレクシング／デマルチプレクシング回路を含む。
【図面の簡単な説明】
【０００４】
例証のみの目的として、本発明の特定の実施形態いくつかの側面が、以下の図面を参照して説明される。
【図１】図１は、本発明の例示的実施形態による、送信回路１０００を例証する。
【図２】図２は、本発明の例示的実施形態による、受信回路２０００を例証する。
【図３】図３は、プログラム可能論理デバイス（「ＰＬＤ」）３１０を含む、例示的データ処理システム３００を例証する。ＰＬＤ３１０は、送受信機３０１を含む。送受信機３０１は、図１および図２に例証されるような、本発明の実施形態による、送信および受信回路を含む。
【発明を実施するための形態】
【０００５】
以下の説明は、当業者が、本発明を作製および使用可能となるように提示され、特定の用途およびその要件に照らして提供される。例示的実施形態への種々の修正は、当業者には容易に明白となるものであって、本明細書に定義される一般的原理は、発明の精神および範囲から逸脱することなく、他の実施形態および用途に適用されてもよい。したがって、本発明は、示される実施形態に限定されることが意図されるものではなく、本明細書に開示される原理および特徴と一致する最大限の範囲が認められる。
【０００６】
図１は、本発明の例示的実施形態による、送信回路１０００を例証する。送信回路１０００は、物理符号化副層（「ＰＣＳ」）回路１００を含む。ＰＣＳ回路１００は、物理的媒体アクセスコントローラ（「ＰｈｙＭＡＣ」）回路から送信されるデータを受信する。ＰＣＳ回路１００は、選択回路１０１と、リンクワイドクロック補償回路１１０と、リンクワイドエンコーディング回路１２０と、リンクワイドスクランブリング回路１３０と、選択回路１０２と、データパス幅変換（「ギヤボクシング」）回路１４０と、レーンストライピング回路１５０と、を含む。リンクワイドスクランブリング回路は、データスクランブリング回路１３２と、ヘッダ処理回路１３１と、を含む。レーンストライピング回路１５０は、データレーン０−Ｎのためのレーンストライピングサブ回路１５１を含む。さらに、送信回路１０００は、選択回路１０３と、レーンワイドエンコーディング回路１６１と、物理的媒体アクセス（「ＰＭＡ」）副層回路１６２（例示的回路ブロック１６２ ０−Ｎが示される；ＰＭＡ回路１６２は、データを直列化する）と、選択回路１０４と、ビットマルチプレクシング（Ｎ／Ｍチャネル変換）回路１７０と、物理的媒体依存（「ＰＭＤ」）副層回路１８１（例示的回路ブロック１８１ ０−Ｍが示される）と、を含む。リンクワイドエンコーディング回路１２０は、データ処理回路１２２と、ヘッダ処理回路１２１と、を含む。リンクワイドエンコーディング回路１２０は、データに作用し、適切なヘッダをデータに加える。
【０００７】
送信回路１０００は、データ送信が適合するはずである通信プロトコルに応じて、異なるように構成されてもよい。具体的には、所与の用途に対して、選択回路１０１、１０２、１０３、および１０４は、以下のうちの１つ以上を選択的にバイパスする（または、バイパスしない）ように構成されてもよい：リンクワイドクロック補償回路１１０、ギヤボクシング回路１４０、レーンワイドエンコーディング回路１６１、およびビットマルチプレクシング回路１７０。当業者によって理解されるように、選択回路１０１、１０２、１０３、および１０４は、種々の方法で実装されてもよい。示されるように、本回路は、機能ブロックが、特定の構成において、バイパスされるかどうかに応じて、異なる出力を選択するように構成され得る、デマルチプレクサ回路として実装される。リンクワイドクロック補償回路１１０が、バイパスされるべきである場合、選択回路１０１は、出力Ｂを非選択状態にし、出力Ａを選択するように構成されるであろう。反対に、リンクワイドクロック補償回路１１０が、利用されるべきである場合、選択回路１０１は、出力Ａを非選択状態にし、出力Ｂを選択するように構成されるであろう。当業者は、選択回路１０２に関する類似構成も、ギヤボクシング回路１４０をバイパスする、またはバイパスしないように選択可能であることを理解するであろう。同様に、選択回路１０３は、レーンワイドエンコーディング回路１６１をバイパスする、またはバイパスしないように構成可能である。同様に、選択回路１０４は、ビットマルチプレクシング回路１７０をバイパスする、またはバイパスしないように構成可能である。また、当業者は、代替実施形態において、構成可能バイパスが、デマルチプレクサ回路ではなく、マルチプレクサ回路によって実装されてもよいことを理解するであろう。例えば、マルチプレクサを使用して、バイパス可能ブロックまたはバイパス可能ブロックに先行するブロックからの入力を選択してもよい。
【０００８】
一例として、送信回路１０００は、以下の方式において、ＰＣＩエクスプレスジェネレーション３プロトコルによって効果的に動作するように構成されてもよい。選択回路１０１は、リンクワイドクロック補償回路１１０をバイパスするように構成されるであろう。選択回路１０２は、ギヤボクシング回路１４０をバイパスしないように構成されるであろう。選択回路１０３は、レーンワイドエンコーディング回路１６１をバイパスしないように構成されるであろう。さらに、選択回路１０４は、ビットマルチプレクシング回路１７０をバイパスするように構成されるであろう。
【０００９】
別の実施例として、送信回路１０００は、以下の方式において、４０／１００ギガビットイーサネット（登録商標）プロトコルによって効果的に動作するように構成されてもよい。選択回路１０１は、リンクワイドクロック補償回路１１０をバイパスしないように構成されるであろう。選択回路１０２は、ギヤボクシング回路１４０をバイパスしないように構成されるであろう。選択回路１０３は、レーンワイドエンコーディング回路１６１をバイパスするように構成されるであろう。さらに、選択回路１０４は、ビットマルチプレクシング回路１７０をバイパスしないように構成されるであろう。
【００１０】
図２は、本発明の例示的実施形態による、受信回路２０００を例証する。受信回路２０００は、物理符号化副層（「ＰＣＳ」）受信回路２００を含む。ＰＣＳ回路２００は、選択回路２０１と、リンクワイドクロック補償回路２１０と、リンクワイドデコーディング回路２２０と、リンクワイド自己同期デスクランブリング回路２３０と、選択回路２０２と、データパス幅変換（「ギヤボクシング」）回路２４０と、レーンデストライピング回路２５０と、を含む。リンクワイドデスクランブリング回路は、データデスクランブリング回路２３２と、ヘッダ処理回路２３１と、を含む。レーンデストライピング回路２５０は、データレーン０−Ｎのためのレーンデストライピングサブ回路２５１を含む。さらに、受信回路２０００は、レーンワイドクロック補償およびデコーディング回路２６１と、選択回路２０３と、ブロック同期回路２６３と、物理的媒体アクセス（「ＰＭＡ」）副層回路２６２（例示的ＰＭＡ回路ブロック０−Ｎが示される；ＰＭＡ回路２６２は、データを非直列化する）と、ビットデマルチプレクシング（Ｍ／Ｎチャネル変換）回路２７０と、選択回路２０４と、物理的媒体依存（「ＰＭＤ」）副層回路２８１（例示的回路ブロック２８１ ０−Ｍが示される）と、を含む。リンクワイドデコーディング回路２２０は、データ処理回路２２２と、ヘッダ処理回路２２１と、を含む。リンクワイドデコーディング回路２２０は、データに作用し、ヘッダをデータから除去する。
【００１１】
受信回路２０００は、データ送信が適合するはずである通信プロトコルに応じて、異なるように構成されてもよい。具体的には、所与の用途に対して、選択回路２０１、２０２、２０３、および２０４は、以下のうちの１つ以上を選択的にバイパスする（または、バイパスしない）ように構成されてもよい：リンクワイドクロック補償回路２１０、ギヤボクシング回路２４０、レーンワイドクロック補償およびデコーディング回路２６１、ならびにビットデマルチプレクシング回路２７０。当業者によって理解されるように、選択回路２０１、２０２、２０３、および２０４は、種々の方法で実装されてもよい。示されるように、本回路は、機能ブロックが、特定の構成において、バイパスされるかどうかに応じて、異なる出力を選択するように構成され得る、デマルチプレクサ回路として実装される。リンクワイドクロック補償回路２１０が、バイパスされるべきである場合、選択回路２０１は、出力Ａを非選択状態にし、出力Ｂを選択するように構成されるであろう。反対に、リンクワイドクロック補償回路２１０が、利用されるべきである場合、選択回路２０１は、出力Ｂを非選択状態にし、出力Ａを選択するように構成されるであろう。当業者は、選択回路２０２に関する類似構成も、ギヤボクシング回路２４０をバイパスする、またはバイパスしないように選択可能であることを理解するであろう。同様に、選択回路２０３は、レーンワイドクロック補償およびデコーディング回路２６１をバイパスする、またはバイパスしないように構成されてもよい。また、選択回路２０４は、ビットデマルチプレクシング回路２７０をバイパスする、またはバイパスしないように構成されてもよい。また、当業者は、代替実施形態において、構成可能バイパスが、デマルチプレクサ回路ではなく、マルチプレクサ回路によって実装されてもよいことを理解するであろう。例えば、マルチプレクサを使用して、バイパス可能ブロックまたはバイパス可能ブロックに先行するブロックからの入力を選択してもよい。
【００１２】
一例として、受信回路２０００は、以下の方式において、ＰＣＩエクスプレスジェネレーション３プロトコルによって効果的に動作するように構成されてもよい。選択回路２０４は、ビットデマルチプレクシング回路２７０をバイパスするように構成されるであろう。選択回路２０３は、レーンワイドクロック補償およびデコーディング回路２６１をバイパスしないように構成されるであろう。選択回路２０２は、バイパスデータパス幅変換回路２４０をバイパスしないように構成されるであろう。さらに、選択回路２０１は、リンクワイドクロック補償回路２１０をバイパスしないように構成されるであろう。
【００１３】
別の実施例として、受信回路２０００は、以下の方式において、４０／１００ギガビットイーサネット（登録商標）プロトコルによって効果的に動作するように構成されてもよい。選択回路２０４は、ビットデマルチプレクシング回路２７０をバイパスしないように構成されるであろう。選択回路２０３は、レーンワイドクロック補償およびデコーディング回路２６１をバイパスするように構成されるであろう。選択回路２０２は、データパス幅変換回路２４０をバイパスしないように構成されるであろう。さらに、選択回路２０１は、リンクワイドクロック補償回路２１０をバイパスしないように構成されるであろう。
【００１４】
図１に示される送信回路１０００および図２に示される受信回路２０００は、送受信機構成をサポートする、任意のＩＣ内の送受信機の一部として実装されてもよい。そのような構成は、ＩＣ上のプログラム可能要素内に格納されるデータを介して、達成されてもよい。プログラム可能要素は、動的または静的ＲＡＭ、フリップ・フロップ、電気的消去可能プログラム可能読取専用メモリ（ＥＥＰＲＯＭ）セル、フラッシュ、ヒューズ、アンチヒューズプログラム可能接続、または他のメモリ要素を含んでもよい。また、送受信機構成は、ＩＣの動作の間、ＩＣによって受信される１つ以上の外部発生信号を介して、達成されてもよい。そのような信号によって表されるデータは、ＩＣの動作の間、ＩＣ上に格納されてもよく、または格納されなくてもよい。また、送受信機構成は、ＩＣの製造の際、マスクプログラミングを介して、達成されてもよい。マスクプログラミングは、既に列挙されたフィールドプログラム可能選択肢のうちのいくつかと比較して、不利点を有し得るが、ある高容量用途では、有用である場合がある。
【００１５】
送受信機構成をサポートするＩＣの具体的実施例は、プログラム可能論理デバイス（「ＰＬＤ」）である。ＰＬＤ（また、複合ＰＬＤ、プログラム可能アレイ論理、プログラム可能論理アレイ、フィールドＰＬＡ、消去可能ＰＬＤ、電気的に消去可能ＰＬＤ、論理セルアレイ、フィールドプログラム可能ゲートアレイ、または他の名称でも称される）は、カスタムＩＣの柔軟性とともに、固定ＩＣの利点を提供する。ＰＬＤは、プログラムまたは再プログラムされ得る構成要素（すなわち、プログラム可能要素）を有する。新しいデータを構成要素に置くことによって、ＰＬＤの論理関数および関連付けられたルーティング経路がプログラムまたは再プログラムされる。
【００１６】
図３は、ＰＬＤ３１０を含む、例示的データ処理システム３００を例証する。ＰＬＤ３１０は、送受信機３０１を含む。例証を容易にするため、単一送受信機のみ示されるが、しかしながら、ＰＬＤ３１０等のＰＬＤは、複数の送受信機３０１を含んでもよい。送受信機３０１は、例えば、図１に示される送信回路１０００および図２に示される受信回路２０００等、本発明の実施形態による、送信および受信回路を含む。
【００１７】
データ処理システム３００は、以下の付加的構成要素のうちの１つ以上を含んでもよい：プロセッサ３４０、メモリ３５０、入／出力（Ｉ／Ｏ）回路３２０、ならびに周辺デバイス３３０および／または他の構成要素。これらの構成要素は、システムバス３６５によってともに連結され、エンドユーザシステム３７０内に含有される、回路基板３６０上に装着される。システム３００等のデータ処理システムは、エンドユーザシステム３７０等の単一エンドユーザシステムを含んでもよく、またはデータ処理システムとして、協働する複数のシステムを含んでもよい。
【００１８】
システム３００は、コンピュータネットワーキング、データコンピュータネットワーキング、計測手段、動画処理、デジタル信号処理、あるいはシステム設計内でプログラム可能または再プログラム可能論理を使用する利点が望ましい任意の他の用途等、様々な用途において使用可能である。ＰＬＤ３１０を使用して、種々の異なる論理関数を行うことが可能である。例えば、ＰＬＤ３１０は、プロセッサ３４０と協働する（または、代替実施形態では、ＰＬＤ自体が、単独システムプロセッサとして作用してもよい）、プロセッサまたはコントローラとして構成可能である。また、ＰＬＤ３１０は、システム３００内の共有リソースへのアクセスを調整する、アービタとして使用されてもよい。らに別の実施例では、ＰＬＤ３１０は、プロセッサ３４０と、システム３００内の他の構成要素のうちの１つとの間のインターフェースとして構成可能である。システム３００は、例示にすぎないことに留意されたい。
【００１９】
一実施形態では、システム３００は、デジタルシステムである。本明細書で使用されるように、デジタルシステムは、単なるデジタルシステムに限定されることが意図されるものではなく、また、デジタルおよびアナログサブシステムの両方を含む、混合システムも包含する。
【００２０】
本発明は、特に、例証される実施形態に関して説明されたが、本開示に基づいて、種々の代替、修正、および適応が成されてもよく、それらは、本発明の範囲内であることを理解されるであろう。本発明は、最も実用的かつ好ましい実施形態と現在考えられるものに関して説明されたが、本発明は、開示される実施形態に限定されるものではなく、以下の請求項によってのみ限定されることを理解されたい。
【特許請求の範囲】
【請求項１】
構成可能送受信機であって、
物理的符号化副層（「ＰＣＳ」）回路に相当する少なくともいくつかの回路ブロックを含む、複数のデータ処理回路ブロックと、
前記データ処理回路ブロックのうちの少なくともいくつか間に連結される、構成可能選択回路であって、前記送受信機が、複数の高速通信プロトコルのうちの選択された１つを使用して、データ通信に対応するように構成可能であるように、前記送受信機のデータパス内の前記データ処理回路ブロックのうちの１つ以上をバイパスまたは有効化するように構成可能な選択回路と
を備える、送受信機。
【請求項２】
前記構成可能選択回路は、少なくとも１つのリンクワイドデータ処理回路ブロックおよび少なくとも１つのレーンワイドデータ処理回路ブロックを有効化またはバイパスするように構成可能である、請求項１に記載の構成可能送受信機。
【請求項３】
前記複数の通信プロトコルは、前記４０／１００ギガビットイーサネット（登録商標）プロトコルを含む、請求項１に記載の構成可能送受信機。
【請求項４】
前記複数の通信プロトコルは、ＰＣＩエクスプレスジェネレーション３プロトコルを含む、請求項３に記載の構成可能送受信機。
【請求項５】
前記複数のデータ処理回路ブロックは、送信回路を含み、前記送信回路は、少なくとも、
物理的媒体アクセスコントローラ（「ＰｈｙＭＡＣ」）回路に連結される、リンクワイドクロック補償回路と、
前記リンクワイドクロック補償回路に連結される、リンクワイドエンコーディング回路と、
前記リンクワイドエンコーディング回路に連結される、リンクワイドスクランブリング回路と、
前記リンクワイドスクランブリング回路に連結される、データパス幅変換回路と、
前記データパス幅変換回路に連結される、レーンストライピング回路と、
前記ＰｈｙＭＡＣ回路、前記リンクワイドクロック補償回路、および前記リンクワイドエンコーディング回路に連結される、第１の構成可能選択回路であって、前記送信回路のデータパス内の前記リンクワイドクロック補償回路をバイパスする、またはバイパスしないように構成可能である、第１の構成可能選択回路と、
前記リンクワイドスクランブリング回路、前記データパス幅変換回路、および前記レーンストライピング回路に連結される、第２の構成可能選択回路であって、前記送信回路のデータパス内の前記データパス幅変換回路をバイパスする、またはバイパスしないように構成可能である、第２の構成可能選択回路と
を含む、請求項１に記載の構成可能送受信機。
【請求項６】
さらに、前記送信回路は、少なくとも、
前記レーンストライピング回路に連結される、レーンワイドエンコーディング回路と、
前記レーンワイドエンコーディング回路に連結される、直列化回路と、
前記直列化回路に連結される、ビットマルチプレクシング（Ｎ／Ｍチャネル変換）回路と、
前記レーンストライピング回路、前記レーンワイドエンコーディング回路、および前記直列化回路に連結される、第３の構成可能選択回路であって、前記送信回路のデータパス内の前記レーンワイドエンコーディング回路をバイパスする、またはバイパスしないように構成可能である、第３の構成可能選択回路と、
前記直列化回路、前記ビットマルチプレクシング回路、および物理的媒体依存（「ＰＭＤ」）回路に連結される、第４の構成可能選択回路であって、前記送信回路のデータパス内の前記ビットマルチプレクシング回路をバイパスする、またはバイパスしないように構成可能である、第４の構成可能選択回路と
を含む、請求項５に記載の構成可能送受信機。
【請求項７】
前記第１、第２、第３、および第４の構成可能選択回路は、デマルチプレクサを備える、請求項６に記載の構成可能送受信機。
【請求項８】
前記第１、第２、第３、および第４の構成可能選択回路は、マルチプレクサを備える、請求項６に記載の構成可能送受信機。
【請求項９】
前記複数のデータ処理回路ブロックは、受信回路を含み、前記受信回路は、少なくとも、
物理的媒体アクセスコントローラ（「ＰｈｙＭＡＣ」）回路に連結される、リンクワイドクロック補償回路と、
前記クロック補償回路に連結される、リンクワイドデコーディング回路と、
前記リンクワイドデコーディング回路に連結される、リンクワイドデスクランブリング回路と、
前記リンクワイドデスクランブリング回路に連結される、データパス幅変換回路と、
前記データパス幅変換回路に連結される、レーンデストライピング回路と、
前記ＰｈｙＭＡＣ回路、前記リンクワイドクロック補償回路、および前記リンクワイドデコーディング回路に連結される、第１の構成可能選択回路であって、前記受信回路のデータパス内の前記クロック補償回路をバイパスする、またはバイパスしないように構成可能である、構成可能選択回路と、
前記リンクワイドデスクランブリング回路、前記データパス幅変換回路、および前記レーンデストライピング回路に連結される、第２の構成可能選択回路であって、前記受信回路のデータパス内の前記データパス幅変換回路をバイパスする、またはバイパスしないように構成可能である、第２の構成可能選択回路と、
を含む、請求項１に記載の構成可能送受信機。
【請求項１０】
さらに、前記受信回路は、少なくとも、
前記レーンデストライピング回路に連結される、レーンワイドクロック補償およびデコーディング回路と、
前記レーンワイドクロック補償およびデコーディング回路に連結される、ブロック同期回路と、
前記レーンワイドエンコーディング回路に連結される、非直列化回路と、
前記非直列化回路に連結される、ビットデマルチプレクシング（Ｍ／Ｎチャネル変換）回路と、
前記レーンデストライピング回路、前記レーンワイドクロック補償およびデコーディング回路、および前記ブロック同期回路に連結される、第３の構成可能選択回路であって、前記受信回路のデータパス内の前記レーンワイドデコーディング回路をバイパスする、またはバイパスしないように構成可能である、第３の構成可能選択回路と、
前記非直列化回路、前記ビットデマルチプレクシング回路、および物理的媒体依存（「ＰＭＤ」）回路に連結される、第４の構成可能選択回路であって、前記受信回路のデータパス内の前記ビットデマルチプレクシング回路をバイパスする、またはバイパスしないように構成可能である、第４の構成可能選択回路と、
を含む、請求項９に記載の構成可能送受信機。
【請求項１１】
前記第１、第２、第３、および第４の構成可能選択回路は、デマルチプレクサを備える、請求項１０に記載の構成可能送受信機。
【請求項１２】
前記第１、第２、第３、および第４の構成可能選択回路は、マルチプレクサを備える、請求項１０に記載の構成可能送受信機。
【請求項１３】
請求項１に記載の構成可能送受信機を備える、プログラム可能論理デバイス。
【請求項１４】
請求項６に記載の構成可能送受信機を備える、プログラム可能論理デバイス。
【請求項１５】
請求項１０に記載の構成可能送受信機を備える、プログラム可能論理デバイス。
【請求項１６】
構成可能送受信機を構成する方法であって、
前記送受信機が構成されるべき通信プロトコルを選択するステップと、
前記送受信機を前記選択された通信プロトコルと併用する場合、バイパスされるはずである前記送受信機の第１のバイパス可能回路を識別するステップと、
前記送受信機を前記選択された通信プロトコルと併用する場合、バイパスされないはずの前記送受信機の第２のバイパス可能回路を識別するステップと、
前記送受信機のデータパスが、前記第１のバイパス可能回路をバイパスし、前記第２のバイパス可能回路をバイパスしないように、前記送受信機を構成するステップと
を含む、方法。
【請求項１７】
構成ステップは、前記バイパス可能回路に連結される、データラインを選択する、または選択しないように、前記バイパス可能回路に連結される、選択回路を構成するステップを含む、請求項１６に記載の方法。
【請求項１８】
前記第１のバイパス可能回路は、リンクワイドデータ処理回路を含み、前記第２のバイパス可能回路は、レーンワイドデータ処理回路を含む、請求項１６に記載の方法。
【請求項１９】
前記第１のバイパス可能回路は、レーンワイドデータ処理回路を含み、前記第２のバイパス可能回路は、リンクワイドデータ処理回路を含む、請求項１６に記載の方法。
【請求項２０】
前記送受信機が構成されるべき通信プロトコルは、４０／１００ギガビットイーサネット（登録商標）プロトコルであって、構成ステップは、リンクワイドクロック補償回路、データパス幅変換回路、およびビットマルチプレクシング（Ｎ／Ｍチャネル変換）回路をバイパスせず、レーンワイドエンコーディング回路をバイパスするように、選択回路を構成することによって、前記送受信機の送信回路を構成するステップを含む、請求項１６に記載の方法。
【請求項２１】
前記送受信機が構成されるべき通信プロトコルは、４０／１００ギガビットイーサネット（登録商標）プロトコルであって、構成ステップは、ビットデマルチプレクシング（Ｍ／Ｎチャネル変換）回路、データパス幅変換回路、およびクロック補償回路をバイパスせず、レーンワイドクロック補償およびデコーディング回路をバイパスするように、選択回路を構成することによって、前記送受信機の送信回路を構成するステップを含む、請求項１６に記載の方法。
【請求項２２】
前記送受信機が構成されるべき通信プロトコルは、ＰＣＩエクスプレスジェネレーション３プロトコルであって、構成ステップは、データパス幅変換回路およびレーンワイドエンコーディング回路をバイパスせず、クロック補償回路およびビットマルチプレクシング（Ｎ／Ｍチャネル変換）回路をバイパスするように、選択回路を構成することによって、前記送受信機の送信回路を構成するステップを含む、請求項１６に記載の方法。
【請求項２３】
前記送受信機が構成されるべき通信プロトコルは、ＰＣＩエクスプレスジェネレーション３プロトコルであって、構成ステップは、リンクワイドクロック補償回路、データパス幅変換回路、およびレーンワイドクロック補償およびデコーディング回路をバイパスせず、ビットデマルチプレクシング（Ｍ／Ｎチャネル変換）回路をバイパスするように、選択回路を構成することによって、前記送受信機の送信回路を構成するステップを含む、請求項１６に記載の方法。
【請求項２４】
送受信機内の構成可能データパスであって、
選択された高速通信プロトコルに従って、データを処理するための複数のデータ処理手段と、
前記データパス内の前記複数のデータ処理手段のうちの少なくとも１つを有効化またはバイパスするように、前記データパスを構成するための手段と
を備える、構成可能データパス。
【請求項２５】
前記複数のデータ処理手段は、リンクワイドデータ処理のための少なくとも１つの手段と、レーンワイドデータ処理のための少なくとも１つの手段とを含む、請求項２４に記載の構成可能データパス。
【請求項２６】
前記データパスを構成するための手段は、リンクワイドデータ処理のための少なくとも１つの手段をバイパスまたは有効化し、レーンワイドデータ処理のための少なくとも１つの手段をバイパスまたは有効化するように構成可能である、請求項２５に記載の構成可能データパス。
【請求項１】
構成可能送受信機であって、
物理的符号化副層（「ＰＣＳ」）回路に相当する少なくともいくつかの回路ブロックを含む、複数のデータ処理回路ブロックと、
前記データ処理回路ブロックのうちの少なくともいくつか間に連結される、構成可能選択回路であって、前記送受信機が、複数の高速通信プロトコルのうちの選択された１つを使用して、データ通信に対応するように構成可能であるように、前記送受信機のデータパス内の前記データ処理回路ブロックのうちの１つ以上をバイパスまたは有効化するように構成可能な選択回路と
を備える、送受信機。
【請求項２】
前記構成可能選択回路は、少なくとも１つのリンクワイドデータ処理回路ブロックおよび少なくとも１つのレーンワイドデータ処理回路ブロックを有効化またはバイパスするように構成可能である、請求項１に記載の構成可能送受信機。
【請求項３】
前記複数の通信プロトコルは、前記４０／１００ギガビットイーサネット（登録商標）プロトコルを含む、請求項１に記載の構成可能送受信機。
【請求項４】
前記複数の通信プロトコルは、ＰＣＩエクスプレスジェネレーション３プロトコルを含む、請求項３に記載の構成可能送受信機。
【請求項５】
前記複数のデータ処理回路ブロックは、送信回路を含み、前記送信回路は、少なくとも、
物理的媒体アクセスコントローラ（「ＰｈｙＭＡＣ」）回路に連結される、リンクワイドクロック補償回路と、
前記リンクワイドクロック補償回路に連結される、リンクワイドエンコーディング回路と、
前記リンクワイドエンコーディング回路に連結される、リンクワイドスクランブリング回路と、
前記リンクワイドスクランブリング回路に連結される、データパス幅変換回路と、
前記データパス幅変換回路に連結される、レーンストライピング回路と、
前記ＰｈｙＭＡＣ回路、前記リンクワイドクロック補償回路、および前記リンクワイドエンコーディング回路に連結される、第１の構成可能選択回路であって、前記送信回路のデータパス内の前記リンクワイドクロック補償回路をバイパスする、またはバイパスしないように構成可能である、第１の構成可能選択回路と、
前記リンクワイドスクランブリング回路、前記データパス幅変換回路、および前記レーンストライピング回路に連結される、第２の構成可能選択回路であって、前記送信回路のデータパス内の前記データパス幅変換回路をバイパスする、またはバイパスしないように構成可能である、第２の構成可能選択回路と
を含む、請求項１に記載の構成可能送受信機。
【請求項６】
さらに、前記送信回路は、少なくとも、
前記レーンストライピング回路に連結される、レーンワイドエンコーディング回路と、
前記レーンワイドエンコーディング回路に連結される、直列化回路と、
前記直列化回路に連結される、ビットマルチプレクシング（Ｎ／Ｍチャネル変換）回路と、
前記レーンストライピング回路、前記レーンワイドエンコーディング回路、および前記直列化回路に連結される、第３の構成可能選択回路であって、前記送信回路のデータパス内の前記レーンワイドエンコーディング回路をバイパスする、またはバイパスしないように構成可能である、第３の構成可能選択回路と、
前記直列化回路、前記ビットマルチプレクシング回路、および物理的媒体依存（「ＰＭＤ」）回路に連結される、第４の構成可能選択回路であって、前記送信回路のデータパス内の前記ビットマルチプレクシング回路をバイパスする、またはバイパスしないように構成可能である、第４の構成可能選択回路と
を含む、請求項５に記載の構成可能送受信機。
【請求項７】
前記第１、第２、第３、および第４の構成可能選択回路は、デマルチプレクサを備える、請求項６に記載の構成可能送受信機。
【請求項８】
前記第１、第２、第３、および第４の構成可能選択回路は、マルチプレクサを備える、請求項６に記載の構成可能送受信機。
【請求項９】
前記複数のデータ処理回路ブロックは、受信回路を含み、前記受信回路は、少なくとも、
物理的媒体アクセスコントローラ（「ＰｈｙＭＡＣ」）回路に連結される、リンクワイドクロック補償回路と、
前記クロック補償回路に連結される、リンクワイドデコーディング回路と、
前記リンクワイドデコーディング回路に連結される、リンクワイドデスクランブリング回路と、
前記リンクワイドデスクランブリング回路に連結される、データパス幅変換回路と、
前記データパス幅変換回路に連結される、レーンデストライピング回路と、
前記ＰｈｙＭＡＣ回路、前記リンクワイドクロック補償回路、および前記リンクワイドデコーディング回路に連結される、第１の構成可能選択回路であって、前記受信回路のデータパス内の前記クロック補償回路をバイパスする、またはバイパスしないように構成可能である、構成可能選択回路と、
前記リンクワイドデスクランブリング回路、前記データパス幅変換回路、および前記レーンデストライピング回路に連結される、第２の構成可能選択回路であって、前記受信回路のデータパス内の前記データパス幅変換回路をバイパスする、またはバイパスしないように構成可能である、第２の構成可能選択回路と、
を含む、請求項１に記載の構成可能送受信機。
【請求項１０】
さらに、前記受信回路は、少なくとも、
前記レーンデストライピング回路に連結される、レーンワイドクロック補償およびデコーディング回路と、
前記レーンワイドクロック補償およびデコーディング回路に連結される、ブロック同期回路と、
前記レーンワイドエンコーディング回路に連結される、非直列化回路と、
前記非直列化回路に連結される、ビットデマルチプレクシング（Ｍ／Ｎチャネル変換）回路と、
前記レーンデストライピング回路、前記レーンワイドクロック補償およびデコーディング回路、および前記ブロック同期回路に連結される、第３の構成可能選択回路であって、前記受信回路のデータパス内の前記レーンワイドデコーディング回路をバイパスする、またはバイパスしないように構成可能である、第３の構成可能選択回路と、
前記非直列化回路、前記ビットデマルチプレクシング回路、および物理的媒体依存（「ＰＭＤ」）回路に連結される、第４の構成可能選択回路であって、前記受信回路のデータパス内の前記ビットデマルチプレクシング回路をバイパスする、またはバイパスしないように構成可能である、第４の構成可能選択回路と、
を含む、請求項９に記載の構成可能送受信機。
【請求項１１】
前記第１、第２、第３、および第４の構成可能選択回路は、デマルチプレクサを備える、請求項１０に記載の構成可能送受信機。
【請求項１２】
前記第１、第２、第３、および第４の構成可能選択回路は、マルチプレクサを備える、請求項１０に記載の構成可能送受信機。
【請求項１３】
請求項１に記載の構成可能送受信機を備える、プログラム可能論理デバイス。
【請求項１４】
請求項６に記載の構成可能送受信機を備える、プログラム可能論理デバイス。
【請求項１５】
請求項１０に記載の構成可能送受信機を備える、プログラム可能論理デバイス。
【請求項１６】
構成可能送受信機を構成する方法であって、
前記送受信機が構成されるべき通信プロトコルを選択するステップと、
前記送受信機を前記選択された通信プロトコルと併用する場合、バイパスされるはずである前記送受信機の第１のバイパス可能回路を識別するステップと、
前記送受信機を前記選択された通信プロトコルと併用する場合、バイパスされないはずの前記送受信機の第２のバイパス可能回路を識別するステップと、
前記送受信機のデータパスが、前記第１のバイパス可能回路をバイパスし、前記第２のバイパス可能回路をバイパスしないように、前記送受信機を構成するステップと
を含む、方法。
【請求項１７】
構成ステップは、前記バイパス可能回路に連結される、データラインを選択する、または選択しないように、前記バイパス可能回路に連結される、選択回路を構成するステップを含む、請求項１６に記載の方法。
【請求項１８】
前記第１のバイパス可能回路は、リンクワイドデータ処理回路を含み、前記第２のバイパス可能回路は、レーンワイドデータ処理回路を含む、請求項１６に記載の方法。
【請求項１９】
前記第１のバイパス可能回路は、レーンワイドデータ処理回路を含み、前記第２のバイパス可能回路は、リンクワイドデータ処理回路を含む、請求項１６に記載の方法。
【請求項２０】
前記送受信機が構成されるべき通信プロトコルは、４０／１００ギガビットイーサネット（登録商標）プロトコルであって、構成ステップは、リンクワイドクロック補償回路、データパス幅変換回路、およびビットマルチプレクシング（Ｎ／Ｍチャネル変換）回路をバイパスせず、レーンワイドエンコーディング回路をバイパスするように、選択回路を構成することによって、前記送受信機の送信回路を構成するステップを含む、請求項１６に記載の方法。
【請求項２１】
前記送受信機が構成されるべき通信プロトコルは、４０／１００ギガビットイーサネット（登録商標）プロトコルであって、構成ステップは、ビットデマルチプレクシング（Ｍ／Ｎチャネル変換）回路、データパス幅変換回路、およびクロック補償回路をバイパスせず、レーンワイドクロック補償およびデコーディング回路をバイパスするように、選択回路を構成することによって、前記送受信機の送信回路を構成するステップを含む、請求項１６に記載の方法。
【請求項２２】
前記送受信機が構成されるべき通信プロトコルは、ＰＣＩエクスプレスジェネレーション３プロトコルであって、構成ステップは、データパス幅変換回路およびレーンワイドエンコーディング回路をバイパスせず、クロック補償回路およびビットマルチプレクシング（Ｎ／Ｍチャネル変換）回路をバイパスするように、選択回路を構成することによって、前記送受信機の送信回路を構成するステップを含む、請求項１６に記載の方法。
【請求項２３】
前記送受信機が構成されるべき通信プロトコルは、ＰＣＩエクスプレスジェネレーション３プロトコルであって、構成ステップは、リンクワイドクロック補償回路、データパス幅変換回路、およびレーンワイドクロック補償およびデコーディング回路をバイパスせず、ビットデマルチプレクシング（Ｍ／Ｎチャネル変換）回路をバイパスするように、選択回路を構成することによって、前記送受信機の送信回路を構成するステップを含む、請求項１６に記載の方法。
【請求項２４】
送受信機内の構成可能データパスであって、
選択された高速通信プロトコルに従って、データを処理するための複数のデータ処理手段と、
前記データパス内の前記複数のデータ処理手段のうちの少なくとも１つを有効化またはバイパスするように、前記データパスを構成するための手段と
を備える、構成可能データパス。
【請求項２５】
前記複数のデータ処理手段は、リンクワイドデータ処理のための少なくとも１つの手段と、レーンワイドデータ処理のための少なくとも１つの手段とを含む、請求項２４に記載の構成可能データパス。
【請求項２６】
前記データパスを構成するための手段は、リンクワイドデータ処理のための少なくとも１つの手段をバイパスまたは有効化し、レーンワイドデータ処理のための少なくとも１つの手段をバイパスまたは有効化するように構成可能である、請求項２５に記載の構成可能データパス。
【図３】
【図１】
【図２】
【図１】
【図２】
【公表番号】特表２０１２−５０６２１０（Ｐ２０１２−５０６２１０Ａ）
【公表日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１１−５３２１４９（Ｐ２０１１−５３２１４９）
【出願日】平成２１年１０月７日（２００９．１０．７）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５９８７４
【国際公開番号】ＷＯ２０１０／０４５０８１
【国際公開日】平成２２年４月２２日（２０１０．４．２２）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公表日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２１年１０月７日（２００９．１０．７）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５９８７４
【国際公開番号】ＷＯ２０１０／０４５０８１
【国際公開日】平成２２年４月２２日（２０１０．４．２２）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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