電子増倍撮像素子のためのゲイン整合
電子増倍（ＥＭ）ピクセルのアレイ内のゲインを等化する方法および装置が開示され、各ピクセルは電荷移動の方向性を得るための注入を用いる１つまたは複数の衝突電離ゲイン・ステージを有し、フェーズ１クロックド・ゲートと、ＥＭクロックド・ゲートと、フェーズ１クロックド・ゲートとＥＭクロックド・ゲートの間に形成された２つのＤＣゲートとを備え、（ａ）複数のピクセルの少なくとも２つのピクセルのＤＣゲートおよびＥＭクロックド・ゲートのそれぞれに初期電圧を印加するステップと、（ｂ）衝突電離ゲインの後に平均ピクセル強度値を得るために、複数のピクセルの少なくとも２つのピクセルに関連するフェーズ１クロック・ゲートおよびＥＭクロック・ゲートを所定の回数クロックするステップと、（ｃ）ＤＣゲートと、対応するＥＭクロックド・ゲートの電圧の差を選択的に調整するステップとを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に撮像システムに関し、より詳細には電子増倍（衝突電離）を利用する撮像ピクセルのアレイの出力におけるゲインの等化に関する。
【背景技術】
【０００２】
デジタルカメラで用いられるどこにもある画像センサ技術は、電荷結合デバイス（ＣＣＤ）撮像素子である。通常のＣＣＤ撮像素子では、入射光を表す信号電荷は、画像領域内のピクセルのアレイ内に蓄積される。積分期間の後に信号電荷は、適当なクロックまたは駆動パルスを制御電極に印加することによって出力レジスタに移動される。次いで信号電荷は、出力レジスタから読み出され、電荷検出回路に加えられて、信号電荷の大きさを表す電圧を発生する。
【０００３】
適切なゲート電位を印加することによって、ＣＣＤデバイスにおいて衝突電離を通じて一種のゲインが得られることが見出されている。１９８６年８月にマサチューセッツ工科大学に提出された「Ａｖａｌａｎｃｈｅ Ｇａｉｎ Ｉｎ Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ」と題する論文で、Ｓｔｅｐｈａｎｉｅ Ａ．Ｇａｇａｒ（以下では「Ｇａｇｅｒ」）は、電荷結合デバイスに電荷の衝突電離増倍を組み込むことを提案した。次に図１Ａを参照すると、電荷２は、電位ウェル６内のゲート４の下に収集され蓄積される。次いで蓄積された電荷２は、中間ゲート８を通って保存ゲート１０に移動され、そこで一時的に保存される。次いで最初に電荷が蓄積されたもとのゲート４は、衝突電離にバイアスされる。次に図１Ｂを参照すると、次いで電荷は、一時保持ゲート１０から、今度は衝突電離ゲートとしてバイアスされている蓄積ゲート４に戻される。これは保持ゲート１０をより低い電位にパルス印加し、電荷を中間ゲート８を通って衝突電離領域に移動することによって達成される。さらにゲインを得るために、この手順は電荷を増強させるように複数回、すなわち１００回から５００回繰り返される。衝突電離移動当たりのゲインは、およそ１．０１５倍である。Ｎ回の衝突電離移動の後のゲインは、およそ（１．０１５）Ｎである。Ｎが４００に等しい場合は、結果としてのゲインは約３８６となる。十分な電荷が増強された後に電荷は、電荷−電圧変換および読み出しのために、ＣＣＤゲートから電荷増幅器に移動される。
【０００４】
衝突電離を利用した第２の設計は、参照によりその全体が本明細書に組み込まれる、本出願の権利者が所有する係属中の２００７年９月２８日に出願されたＪｏｈｎ Ｒｏｂｅｒｔｓｏｎ Ｔｏｗｅｒら（以下では「Ｔｏｗｅｒら」）への米国特許出願第１１／８６３，９４５号に見ることができる。次に図２Ａおよび２Ｂを参照すると、ＴｏｗｅｒらのＥＭＣＭＯＳデバイスレイアウトおよび構造の平面図が示される。電荷収集、保存、および電子増倍（ＥＭ）領域は、集積回路としてモノリシックに形成された単一ピクセル３０内に組み込まれる。ピクセル３０は、電子増倍（ＥＭ）ゲイン領域３２、３４を含み、それらの蓄積された電荷は、取り囲まれた通路すなわちＥＭゲイン・レジスタ３６と呼ばれる循環レジスタを循環する。図２Ａ、２Ｂには、ＥＭゲイン・レジスタ３６の２つのステージ、すなわちＰＨＩ（クロックド・ゲート）３８、ＤＣゲート４０、ＥＭ（ハイ電圧クロックド・ゲート）４２、ＤＣゲート４４、ＰＨＩ４６、ＤＣゲート４８、ＥＭ５０、およびＤＣゲート５２を構成する合計８個のゲートがある。より一般の場合にはＴｏｗｅｒらのデバイスは、電荷移動の方向性を得るために注入を用いる１つまたは複数の衝突電離ゲイン・ステージを備えることができる。
【０００５】
いくつかの部分構造体を備える読み出し構造体５４は、ＥＭゲイン・レジスタ３６内に重ね合わされてピクセル３０内に製作される。ピクセル３０上に入射する光エネルギーに比例して電子を生成する感光性領域は、図示のようなピンフォトダイオード（ＰＰＤ）５６、フォトゲートなどの光電変換デバイスとすることができる。ＰＰＤ５６は、ＰＰＤ移動ゲート（ＴＲ１）５８によってＥＭゲイン・レジスタ３６に接続され、それに蓄積された電荷を放出する。ＥＭゲイン・レジスタ３６から増幅された電荷を受け取り、電荷を電圧に変換するためのフローティング拡散検出ノード６０も、フローティング拡散移動ゲート（ＴＲ２）６２によってＥＭゲイン・レジスタ３６に接続される。読み出し回路５４は、行選択ゲート６４、ＰＰＤリセット・ゲート６６、ソース・フォロワ・トランジスタ６８、およびソース・フォロワ・リセット・ゲート７０を含む。電源は、電源レールＶＤＤ７２によってピクセル３０に供給される。ピクセル３０はＣＭＯＳプロセス、好ましくはＰＰＤ ＣＭＯＳプロセスを用いて製造することができる。
【０００６】
次に図３Ａ〜３Ｃを参照すると、（ＥＭ）ゲイン・レジスタ３６の１つのステージ（４つのゲート）の概略断面図、および付随するピクセル３０の印加電位図が示される。各ＥＭゲイン・ステージは、４つのゲート、すなわち第１のＤＣゲート７４、フェーズ１クロック・ゲート７６、第２のＤＣゲート７８、および電子増倍機能を制御するために使用されるフェーズ２クロック・ゲート８０を含む。ＥＭゲイン・レジスタ３６のクロッキングは、図４Ａに示されるように２つのクロック・フェーズを用いて行われる。図３Ｂに示される第１のクロック期間では、フェーズ１クロック・ゲート７６は、フェーズ１クロック・ゲート７６の下の電位ウェル８４内の電荷パケット８２内に蓄積電荷（電子）を保持するように印加された第１の電位を有する。一方、最初は電荷がない電位ウェル８６を生成するように、より大きな電位がフェーズ２クロック・ゲート８０に印加される。クロック・ゲート７６、８０がハイ（オン）状態のときにクロック・ゲート７６、８０に印加されるハイ電圧に対して、適当なローＤＣ電圧レベルを印加することによって、クロック・ゲート７６、８０の間、および（ＥＭ）ゲイン領域３２、３４の間の適切な電荷移動の方向を確実にするために、ＤＣゲート７４、７８の下にそれぞれ障壁領域８８、９０が生成される。図３Ｃに示される第２のクロック・サイクルの間は、フェーズ１クロック・ゲート７６の電位は、ＤＣゲート７４、７８に印加された電位より低い約０ボルトに変化される。フェーズ１ゲート・クロック７６の下に蓄積された電子は、今度はウェル８６内に「溢れ出て」、第２のＤＣゲート７８とフェーズ２クロック・ゲート８０の間の境界面９４にて衝突電離を受けることができる。その結果として、電子電荷パケット８２はウェル８６に移動する。適切な方向性は、最適化された注入によって得られる。
【０００７】
電荷パケット８２内の電子は、ピクセル３０内のＥＭゲイン領域３２、３４を通って所定の回数循環される。ＥＭゲイン領域３２、３４のそれぞれに対する衝突電離の確率、したがってステージ当たりの平均ゲインｇは低いが、Ｎとして指定される電荷パケット８２がピクセル３０内でＥＭゲイン・レジスタ３６を回りＥＭゲイン領域３２、３４を通る回数は、高くすることができる。縦続された増倍素子（ＥＭゲイン領域３２、３４）の総ゲインは、Ｍ＝ｇＮによって与えられる。Ｎ＝６００、およびｇ＝１．０１５（１．５％の衝突電離確率）の場合は、電荷領域での総ゲインは７５００倍を超える。
【０００８】
図４Ａ〜４Ｄは、図２Ａおよび２Ｂのピクセル３０の動作を示す。第１の期間（図４Ａ）では、ピンフォトダイオード（ＰＰＤ）５６に蓄積された電荷パケット８２は、ＰＰＤ移動ゲート５８（ＴＲ１）を通じてＥＭゲイン・レジスタ３６内にロードされる。第２の期間の間（図４Ｂ）では、電荷パケット８２は、ＥＭゲイン領域３２、３４を通ってＥＭゲイン・レジスタ３６を循環する。その結果、ＥＭゲイン・レジスタ３６を循環する電荷パケット８２は、ＥＭゲイン領域３２、３４を通る公称では約４００回の移動を累積する（２００サイクル）。第３の期間（図４Ｃ）では、増幅された電荷パケット８２は、フローティング拡散移動ゲート６２によってフローティング拡散検出ノード６０へ移動され、そこで電荷パケットは電圧に変換され、フローティング拡散検出ノード６０はコンデンサのように動作する。第４の期間（図４Ｄ）では、フローティング拡散検出ノード６０およびＰＰＤ５６は、ＰＰＤリセット・ゲート６６を通じてリセット（グローバル・リセット）される。次いでこのシーケンスは、次のフレームに対して繰り返される。
【０００９】
Ｇａｇｅｒデバイスの「線形」構造、およびＴｏｗｅｒらのデバイスの「環状」構造の両方、および従来技術の衝突電離を使用する他のＣＣＤまたはＣＭＯＳピクセルの場合は、ピクセルが二次元アレイに配置された場合に、各ピクセルはわずかに異なる設計およびプロセス公差を有するので電子増倍ゲインはピクセルごとに異なり得るという問題が生じる。デバイスパラメータのわずかな差がＥＭゲイン領域を通る単一パスに対する信号電荷および出力電圧に及ぼす影響は小さい場合があるが、ゲインの差は電荷がＥＭゲイン領域を数百回循環する結果として拡大される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願第１１／８６３，９４５号
【非特許文献】
【００１１】
【非特許文献１】Ｓｔｅｐｈａｎｉｅ Ａ．Ｇａｇａｒ、「Ａｖａｌａｎｃｈｅ Ｇａｉｎ Ｉｎ Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ」、Ｍａｓｓａｃｈｕｓｅｔｔｓ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ、１９８６年８月
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって望ましいが、これまで実現されていなかったものは、アレイに配置された固体ＥＭゲインピクセルの間でゲインを等化する手段である。
【課題を解決するための手段】
【００１３】
上述の問題は、電子増倍（ＥＭ）ピクセルのアレイにおけるゲインを等化するための方法および装置を提供することによって対処され、当技術分野での技術的解決策が達成される。各ピクセルは、電荷移動の方向性を得るための注入を用いる１つまたは複数の衝突電離ゲイン・ステージを備える。本発明は、選択されたピクセル構造におけるゲインは、ＤＣゲートと、ＥＭクロックド・ゲートのハイ・レベルの電圧差によって決まるという事実に基づく。選択されたピクセルの行が衝突電離ゲインを生じるようにクロックされているときに、ＤＣゲートレベルを個々に調整することを可能にする手段が設けられる。
【００１４】
選択された解決策では、各ピクセルＥＭゲイン・ステージは、フェーズ１クロックド・ゲートと、ＥＭクロックド・ゲートと、フェーズ１クロックド・ゲートとＥＭクロックド・ゲートの間に形成されたＤＣゲートとを備え、（ａ）複数のピクセルの少なくとも２つのピクセルのＤＣゲートおよびＥＭクロックド・ゲートのそれぞれに初期電圧を印加するステップと、（ｂ）衝突電離ゲインの後にピクセル強度値を得るために、複数のピクセルの少なくとも２つのピクセルに関連するフェーズ１クロック・ゲートおよびＥＭクロック・ゲートを所定の回数クロックするステップと、（ｃ）結果としてのピクセル強度値と、所望の画像を生じるのに必要な平均ピクセル強度値の差が所定の閾値より小さくなるまで、複数のピクセルの少なくとも２つのピクセルのＤＣゲートと、対応するＥＭクロックド・ゲートの電圧の差を選択的に調整するステップとを含む。方法は、ステップ（ｂ）の前に、複数のピクセルをフラットフィールドから反射された光に露出するステップをさらに含み、ステップ（ｃ）は、（ｄ）ほぼすべてのピクセルが同じゲインをもつように投射されるように複数のピクセルの少なくとも２つのピクセルに関連するＤＣゲートに印加される電圧を選択的に調整するステップと、（ｅ）結果としてのピクセル強度値と、所望のフラットフィールド画像を生じるのに必要な平均ピクセル強度値の差が所定の閾値より小さくなるまで、ステップ（ｂ）および（ｃ）を繰り返すステップとをさらに含む。
【００１５】
ＥＭピクセルのアレイは、行と列の２次元アレイに配置することができ、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、ステップ（ｃ）は、（ｆ）ピクセルの行を選択するステップと、（ｇ）ＤＣゲート・バスにＤＣ電圧の第１の組を印加するステップと、（ｈ）ピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロッキングするステップと、（ｉ）非アクティブとなるように、他のピクセルの行のフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップとをさらに含む。ステップ（ｃ）は、（ｊ）別のピクセルの行を選択するステップと、（ｋ）ＤＣゲート・バスのそれぞれにＤＣ電圧の第２の組を印加するステップと、（ｌ）別のピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロッキングするステップと、（ｍ）非アクティブとなるように他のピクセルの行のフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップと、（ｎ）複数のピクセルのほぼすべての行が、ＥＭゲインの後に同じピクセル強度値を得るまで、ステップ（ｊ）〜（ｍ）を繰り返すステップとをさらに含むことができる。
【００１６】
各行は、行選択バスに関連付けることができ、ステップ（ｄ）は、（ｏ）行選択バスを通じてピクセルの行を選択するステップと、（ｐ）列のそれぞれの１組の出力電圧値を読み出すステップと、（ｑ）１組の出力電圧値をメモリに記憶するステップと、（ｒ）さらなるピクセルの行を選択するステップと、（ｓ）複数のピクセルのほぼすべての行がほぼ同じゲインを得るまで、ステップ（ｏ）〜（ｒ）を繰り返すステップとをさらに含む。
【００１７】
方法は、すべての記憶された電圧値を呼び出すステップと、フラットフィールド画像が得られたかどうかを判定するために計算を実行するステップと、ほぼ同じゲインを得るためにピクセルのアレイ内のＤＣゲートの対応するものに印加されるべき複数のＤＣ電圧を計算するステップと、複数のＤＣ電圧に対応する値をメモリに記憶するステップとをさらに含むことができる。
【００１８】
本発明は、同じ構造は同じ参照番号を有する添付の図面と共に考察される、以下に示される例示的実施形態の詳細な説明から、より容易に理解されよう。
【図面の簡単な説明】
【００１９】
【図１Ａ】従来技術のＧａｇｅｒ論文に概説されるような、結果として電子増倍を生じる衝突電離の原理を示す、ＣＣＤゲートの概略断面図および付随する印加電位図を示す図である。
【図１Ｂ】従来技術のＧａｇｅｒ論文に概説されるような、結果として電子増倍を生じる衝突電離の原理を示す、ＣＣＤゲートの概略断面図および付随する印加電位図を示す図である。
【図２Ａ】従来技術のＴｏｗｅｒらのＥＭＣＭＯＳピクセルレイアウトおよび構造の平面図である。
【図２Ｂ】従来技術のＴｏｗｅｒらのＥＭＣＭＯＳピクセルレイアウトおよび構造の平面図である。
【図３Ａ】図２Ａおよび２Ｂのピクセルの電子増倍ゲートの概略断面図、および付随する印加電位図を示す図である。
【図３Ｂ】図２Ａおよび２Ｂのピクセルの電子増倍ゲートの概略断面図、および付随する印加電位図を示す図である。
【図３Ｃ】図２Ａおよび２Ｂのピクセルの電子増倍ゲートの概略断面図、および付随する印加電位図を示す図である。
【図４Ａ】図２Ａおよび２Ｂのピクセルの動作を示す図である。
【図４Ｂ】図２Ａおよび２Ｂのピクセルの動作を示す図である。
【図４Ｃ】図２Ａおよび２Ｂのピクセルの動作を示す図である。
【図４Ｄ】図２Ａおよび２Ｂのピクセルの動作を示す図である。
【図５】本発明の一実施形態による較正手順を使用した電子増倍（ＥＭ）ピクセルの二次元アレイの構成のブロック図である。
【図６Ａ】較正時の図５の撮像アレイのＥＭクロック・バスラインおよびフェーズ１クロック・バスラインのクロック条件を示すタイミング図である。
【図６Ｂ】較正時の図５の撮像アレイのＥＭクロック・バスラインおよびフェーズ１クロック・バスラインのクロック条件を示すタイミング図である。
【図７】較正取付具内に組み込まれた図５のＥＭピクセルの二次元アレイのブロック図である。
【図８】本発明の較正手順のステップを示すフローチャートである。
【発明を実施するための形態】
【００２０】
添付の図面は本発明の概念を示すためのものであり、原寸に比例しない場合もあることを理解されたい。
【００２１】
図３Ａおよび３Ｃを再び参照すると、Ｔｏｗｅｒらのデバイスの場合のピクセル３０のＥＭゲイン・ステージ３６のゲインは、電位ウェル８６に関連する電界に比例する。衝突電離ゲインは、フェーズ２（ＥＭ）クロック・ゲート８０に印加された電圧と、ＤＣゲート７８に印加された電圧の差によって設定される。したがってゲインをピクセルのアレイにわたって整合させるには、対応するフェーズ２（ＥＭ）クロック・ゲート８０とＤＣゲート７８の電圧差をトリミングすることができる。電圧差は、フェーズ２（ＥＭ）クロック・ゲート８０およびＤＣゲート７８に印加される電圧のいずれかまたは両方をトリミングすることによって調整できるが、実用的な理由（クロック整定およびクロック安定性など）により、ＤＣゲート７８に印加される電圧のトリミングを実施する方が容易である。列ＤＣゲート７８に印加される電圧は調整可能（通常±１００ｍＶ）であるが、フェーズ１クロック・ゲート７６（通常、約４Ｖ〜１０Ｖの振幅）およびフェーズ２（ＥＭ）クロック・ゲート８０（通常、約１２Ｖ〜２３Ｖの振幅）に印加される電圧は、活動的にクロックされているすべてのピクセルに対して共通である。
【００２２】
図５は、本発明の一実施形態による較正手順を使用した電子増倍（ＥＭ）ピクセル１０１の二次元アレイ１００の構成を示す。ＥＭピクセル１０１は、複数の水平ＥＭクロック・バスライン１０２ａ〜１０２ｎ、フェーズ１クロック・バスライン１０４ａ〜１０４ｎ、および垂直ＤＣゲート・バスライン１０６ａ〜１０６ｎの交点のそれぞれに位置する。ピクセル１０１の各行は、共通ＥＭクロック・バスライン、たとえば１０２ａ、（Ｎ、Ｎ＋１、Ｎ＋２などのラベルが付けられる）、およびフェーズ１クロック・バス、たとえば、１０４ａ、（Ｎ、Ｎ＋１、Ｎ＋２などのラベルが付けられる）を有することができる。ピクセル１０１の各列は、共通ＤＣゲート・バスライン、たとえば１０６ａ、（Ｍ、Ｍ＋１、Ｍ＋２などのラベルが付けられる）を有することができる。列ＤＣゲート・バスライン１０６ａ−１０６ｎのそれぞれは、独立に制御することができる。一時に１つの行（たとえばＮ）だけがクロックされた場合は、その行のピクセル１０１のそれぞれは、そのゲインを別々の列ＤＣゲート・バスライン１０６ａ−１０６ｎを個別に調整することによってピクセルごとに調整することができる。ピクセル１０１のアレイ１００によって発生される出力電圧を読み出すために、ピクセル１０１には水平行選択ライン１０８ａ〜１０８ｎ、垂直列バス選択ライン１１０ａ〜１１０ｎ、および複数の列バス増幅器１１２ａ〜１１２ｎが設けられる。
【００２３】
次に図５、６Ａ、および６Ｂを参照すると、タイミング図は、較正時の間のＥＭクロック・バスライン１０２ａ〜１０２ｎ、およびフェーズ１クロック・バスライン１０４ａ〜１０４ｎのクロック条件を示す（これはまた、図３Ｂおよび３Ｃに示される通常動作時の相対クロック時間を反映することができる）。非アクティブ行、たとえば行Ｎ＋１の電圧レベルは、その行のピクセルではゲインが生じないように一定のＤＣレベルに保持される。行Ｎ＋１に対するＥＭクロック・バスライン１０２ｂは「ロー」に保持され、行Ｎ＋１に対するフェーズ１クロック・バスライン１０２ｂは「ハイ」に保持される。アクティブ行、たとえば行Ｎに対しては、初期時間間隔Ｔ１の間は、ＥＭクロック・バスライン１０２ａも「ロー」に保持され、行Ｎに対するフェーズ１クロック・バスライン１０４ａは「ハイ」に保持される。時間間隔Ｔ２の間は、ＥＭクロック・バスライン１０２ａ入力はハイに設定されるが、キャパシタンスのために、およそ時間ｔ１にてＥＭクロック・バスライン電圧が整定するまでに有限の時間を必要とする。時間間隔Ｔ３の間は、ＥＭクロック・バスライン１０２ａの電圧が整定できるように、フェーズ１クロック・バスライン１０４ａも依然として「ハイ」レベルに保持される。次いで時間ｔ２では、フェーズ１クロック・バスライン１０４ａは「ロー」に設定され、これは時間間隔Ｔ４の間のハイのＥＭクロック・ゲート電圧の印加によって形成される電荷ウェル内へ、フェーズ１ゲートの下に蓄積された電荷が「溢れ出る」ことを可能にし、それによって衝突電離を通じたゲインを獲得する。時間ｔ３では、フェーズ１クロック・ゲート電圧の設定はハイに戻されるが、整定するのに有限の長さの時間を要する。時間ｔ４にてフェーズ１クロック電圧が整定した後に、ＥＭクロック・バスライン１０２ａの設定は「ロー」に戻されるが、整定するのに有限の時間がかかる。
【００２４】
次に図７を参照すると、較正取付具１１６内に組み込まれた、ＥＭピクセル１０１の二次元アレイ１００のブロック図が示される。較正取付具は、焦点合わせ光学系１２０を有するカメラ１１８、少なくとも１つのプロセッサ１２４、およびメモリ１２６を含む。撮像アレイ１００および較正取付具１１６は全体を、機能するカメラ内に組み込むことができ、または独立型工場試験装置内に組み込むことができる。
【００２５】
次に図５および７と、図８のフローチャートを参照すると、動作時にはステップ１２７で、垂直ＤＣゲート・バスライン１０６ａ〜１０６ｎは、すべてのピクセル１０１に対してメモリ１２６内に記憶された所定の公称ＤＣ電圧に設定される。ステップ１２８では、フラットフィールド画像１２２から反射された光１２１は、カメラ１１８の焦点合わせ光学系１２０によって撮像アレイ１００上に焦点合わせされる。ステップ１３０では、最初のアクティブ行が、ＥＭクロック・バスライン１０２ａ〜１０２ｎの１つ、およびフェーズ１クロック・バスライン１０４ａ〜１０４ｎに関して、図６で述べた波形を用いて（所望の平均ピクセル強度値を得るように）所定のクロック・サイクル数の間、クロックされ、他のＥＭクロック・バスライン１０２ａ〜１０２ｎおよびフェーズ１クロック・バスライン１０４ａ〜１０４ｎは、それらの所定の一定値に保持される。ステップ１３２では、これが撮像アレイ１００の最後の行でない場合は、ステップ１３３で行番号がインクリメントされ、撮像アレイ１００の次の行に対してステップ１３０が繰り返される。ステップ１３２で撮像アレイの最後の行がクロックされた場合は、ステップ１３４で蓄積電圧の読み出しのために行が選択される。ステップ１３６では、垂直列バス選択ライン１１０ａ〜１１０ｎのそれぞれが一時に１つずつ、またはすべて同時に選択され、それにより蓄積電圧は複数の列バス増幅器１１２ａ〜１１２ｎによって読み出されるようになる。ステップ１３８では、プロセッサ１２４は、選択された出力電圧をメモリ１２６に記憶する。ステップ１４０では、これが撮像アレイ１００の最後の行でない場合は、ステップ１４１で行番号がインクリメントされ、撮像アレイ１００の次の行に対してステップ１３４〜１３８が繰り返される。
【００２６】
ステップ１４０で撮像アレイの最後の行がクロックされた場合は、ステップ１４２で所望のフラットフィールド画像がまだ得られていない場合は、ステップ１４３にてプロセッサ１２４は、すべての記憶された出力電圧を呼び出し、すべてのピクセルが同じゲインをもつようにするメモリ１２６内に記憶された電圧値から、ピクセル１０１のそれぞれに対して個々のＤＣゲート電圧を計算する。ステップ１３０〜１４２は、繰り返される。ステップ１４２で所望のフラットフィールド画像が得られた場合は、ステップ１４４で、ピクセル１０１のそれぞれに印加されるべきＤＣ電圧の最終値が、プロセッサ１２４によってメモリ１２６に記憶される。
【００２７】
本発明についてＤＣゲート電圧の調整の観点から上記では述べてきたが、本発明はこのような構成に限定されないことに留意されたい。より一般の場合では、必要とされるすべては、ＤＣゲートと、所与のピクセルのＥＭゲイン・ステージのＥＭクロックド・ゲートのハイ・レベルの電圧差を調整することである。
【００２８】
任意選択で、ＤＣゲート電圧は、一時に１つの行ずつ、または個別ピクセルごとに印加することができる。他の実施形態では、温度変動に対して補償するために、各ピクセルに対して複数のＤＣ値をメモリ１２６に記憶することができる。他の実施形態では、平均の所望のゲインの異なるレベルに対して調整するように、複数のＤＣ値をメモリ１２６に記憶することができる。撮像アレイ１００は、スナップショット・モードまたは順次走査モードを含む複数のモードにて動作させることができる。表１は、１０２４×１０２４ピクセルアレイに対して本発明を実施するために必要となるクロックレートの詳細を示す。表は、約２０倍の全体ゲインを生じるように、一時に１つの行だけがクロックされ、各ピクセルは２００サイクルに対してクロックされると仮定している。出力ソース・フォロワのノイズフロアが１０ｅＲＭＳ未満の場合は、実効ノイズフロアは１ｅＲＭＳ未満となる。
【００２９】
【表１】
【００３０】
例示的実施形態は単に本発明を例示するものであり、当業者には、本発明の範囲から逸脱せずに上述の実施形態の多くの変形形態を考案し得ることを理解されたい。したがってすべてのそのような変形形態は、添付の特許請求の範囲およびその等価物の範囲内に含まれるものとする。
【技術分野】
【０００１】
本発明は一般に撮像システムに関し、より詳細には電子増倍（衝突電離）を利用する撮像ピクセルのアレイの出力におけるゲインの等化に関する。
【背景技術】
【０００２】
デジタルカメラで用いられるどこにもある画像センサ技術は、電荷結合デバイス（ＣＣＤ）撮像素子である。通常のＣＣＤ撮像素子では、入射光を表す信号電荷は、画像領域内のピクセルのアレイ内に蓄積される。積分期間の後に信号電荷は、適当なクロックまたは駆動パルスを制御電極に印加することによって出力レジスタに移動される。次いで信号電荷は、出力レジスタから読み出され、電荷検出回路に加えられて、信号電荷の大きさを表す電圧を発生する。
【０００３】
適切なゲート電位を印加することによって、ＣＣＤデバイスにおいて衝突電離を通じて一種のゲインが得られることが見出されている。１９８６年８月にマサチューセッツ工科大学に提出された「Ａｖａｌａｎｃｈｅ Ｇａｉｎ Ｉｎ Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ」と題する論文で、Ｓｔｅｐｈａｎｉｅ Ａ．Ｇａｇａｒ（以下では「Ｇａｇｅｒ」）は、電荷結合デバイスに電荷の衝突電離増倍を組み込むことを提案した。次に図１Ａを参照すると、電荷２は、電位ウェル６内のゲート４の下に収集され蓄積される。次いで蓄積された電荷２は、中間ゲート８を通って保存ゲート１０に移動され、そこで一時的に保存される。次いで最初に電荷が蓄積されたもとのゲート４は、衝突電離にバイアスされる。次に図１Ｂを参照すると、次いで電荷は、一時保持ゲート１０から、今度は衝突電離ゲートとしてバイアスされている蓄積ゲート４に戻される。これは保持ゲート１０をより低い電位にパルス印加し、電荷を中間ゲート８を通って衝突電離領域に移動することによって達成される。さらにゲインを得るために、この手順は電荷を増強させるように複数回、すなわち１００回から５００回繰り返される。衝突電離移動当たりのゲインは、およそ１．０１５倍である。Ｎ回の衝突電離移動の後のゲインは、およそ（１．０１５）Ｎである。Ｎが４００に等しい場合は、結果としてのゲインは約３８６となる。十分な電荷が増強された後に電荷は、電荷−電圧変換および読み出しのために、ＣＣＤゲートから電荷増幅器に移動される。
【０００４】
衝突電離を利用した第２の設計は、参照によりその全体が本明細書に組み込まれる、本出願の権利者が所有する係属中の２００７年９月２８日に出願されたＪｏｈｎ Ｒｏｂｅｒｔｓｏｎ Ｔｏｗｅｒら（以下では「Ｔｏｗｅｒら」）への米国特許出願第１１／８６３，９４５号に見ることができる。次に図２Ａおよび２Ｂを参照すると、ＴｏｗｅｒらのＥＭＣＭＯＳデバイスレイアウトおよび構造の平面図が示される。電荷収集、保存、および電子増倍（ＥＭ）領域は、集積回路としてモノリシックに形成された単一ピクセル３０内に組み込まれる。ピクセル３０は、電子増倍（ＥＭ）ゲイン領域３２、３４を含み、それらの蓄積された電荷は、取り囲まれた通路すなわちＥＭゲイン・レジスタ３６と呼ばれる循環レジスタを循環する。図２Ａ、２Ｂには、ＥＭゲイン・レジスタ３６の２つのステージ、すなわちＰＨＩ（クロックド・ゲート）３８、ＤＣゲート４０、ＥＭ（ハイ電圧クロックド・ゲート）４２、ＤＣゲート４４、ＰＨＩ４６、ＤＣゲート４８、ＥＭ５０、およびＤＣゲート５２を構成する合計８個のゲートがある。より一般の場合にはＴｏｗｅｒらのデバイスは、電荷移動の方向性を得るために注入を用いる１つまたは複数の衝突電離ゲイン・ステージを備えることができる。
【０００５】
いくつかの部分構造体を備える読み出し構造体５４は、ＥＭゲイン・レジスタ３６内に重ね合わされてピクセル３０内に製作される。ピクセル３０上に入射する光エネルギーに比例して電子を生成する感光性領域は、図示のようなピンフォトダイオード（ＰＰＤ）５６、フォトゲートなどの光電変換デバイスとすることができる。ＰＰＤ５６は、ＰＰＤ移動ゲート（ＴＲ１）５８によってＥＭゲイン・レジスタ３６に接続され、それに蓄積された電荷を放出する。ＥＭゲイン・レジスタ３６から増幅された電荷を受け取り、電荷を電圧に変換するためのフローティング拡散検出ノード６０も、フローティング拡散移動ゲート（ＴＲ２）６２によってＥＭゲイン・レジスタ３６に接続される。読み出し回路５４は、行選択ゲート６４、ＰＰＤリセット・ゲート６６、ソース・フォロワ・トランジスタ６８、およびソース・フォロワ・リセット・ゲート７０を含む。電源は、電源レールＶＤＤ７２によってピクセル３０に供給される。ピクセル３０はＣＭＯＳプロセス、好ましくはＰＰＤ ＣＭＯＳプロセスを用いて製造することができる。
【０００６】
次に図３Ａ〜３Ｃを参照すると、（ＥＭ）ゲイン・レジスタ３６の１つのステージ（４つのゲート）の概略断面図、および付随するピクセル３０の印加電位図が示される。各ＥＭゲイン・ステージは、４つのゲート、すなわち第１のＤＣゲート７４、フェーズ１クロック・ゲート７６、第２のＤＣゲート７８、および電子増倍機能を制御するために使用されるフェーズ２クロック・ゲート８０を含む。ＥＭゲイン・レジスタ３６のクロッキングは、図４Ａに示されるように２つのクロック・フェーズを用いて行われる。図３Ｂに示される第１のクロック期間では、フェーズ１クロック・ゲート７６は、フェーズ１クロック・ゲート７６の下の電位ウェル８４内の電荷パケット８２内に蓄積電荷（電子）を保持するように印加された第１の電位を有する。一方、最初は電荷がない電位ウェル８６を生成するように、より大きな電位がフェーズ２クロック・ゲート８０に印加される。クロック・ゲート７６、８０がハイ（オン）状態のときにクロック・ゲート７６、８０に印加されるハイ電圧に対して、適当なローＤＣ電圧レベルを印加することによって、クロック・ゲート７６、８０の間、および（ＥＭ）ゲイン領域３２、３４の間の適切な電荷移動の方向を確実にするために、ＤＣゲート７４、７８の下にそれぞれ障壁領域８８、９０が生成される。図３Ｃに示される第２のクロック・サイクルの間は、フェーズ１クロック・ゲート７６の電位は、ＤＣゲート７４、７８に印加された電位より低い約０ボルトに変化される。フェーズ１ゲート・クロック７６の下に蓄積された電子は、今度はウェル８６内に「溢れ出て」、第２のＤＣゲート７８とフェーズ２クロック・ゲート８０の間の境界面９４にて衝突電離を受けることができる。その結果として、電子電荷パケット８２はウェル８６に移動する。適切な方向性は、最適化された注入によって得られる。
【０００７】
電荷パケット８２内の電子は、ピクセル３０内のＥＭゲイン領域３２、３４を通って所定の回数循環される。ＥＭゲイン領域３２、３４のそれぞれに対する衝突電離の確率、したがってステージ当たりの平均ゲインｇは低いが、Ｎとして指定される電荷パケット８２がピクセル３０内でＥＭゲイン・レジスタ３６を回りＥＭゲイン領域３２、３４を通る回数は、高くすることができる。縦続された増倍素子（ＥＭゲイン領域３２、３４）の総ゲインは、Ｍ＝ｇＮによって与えられる。Ｎ＝６００、およびｇ＝１．０１５（１．５％の衝突電離確率）の場合は、電荷領域での総ゲインは７５００倍を超える。
【０００８】
図４Ａ〜４Ｄは、図２Ａおよび２Ｂのピクセル３０の動作を示す。第１の期間（図４Ａ）では、ピンフォトダイオード（ＰＰＤ）５６に蓄積された電荷パケット８２は、ＰＰＤ移動ゲート５８（ＴＲ１）を通じてＥＭゲイン・レジスタ３６内にロードされる。第２の期間の間（図４Ｂ）では、電荷パケット８２は、ＥＭゲイン領域３２、３４を通ってＥＭゲイン・レジスタ３６を循環する。その結果、ＥＭゲイン・レジスタ３６を循環する電荷パケット８２は、ＥＭゲイン領域３２、３４を通る公称では約４００回の移動を累積する（２００サイクル）。第３の期間（図４Ｃ）では、増幅された電荷パケット８２は、フローティング拡散移動ゲート６２によってフローティング拡散検出ノード６０へ移動され、そこで電荷パケットは電圧に変換され、フローティング拡散検出ノード６０はコンデンサのように動作する。第４の期間（図４Ｄ）では、フローティング拡散検出ノード６０およびＰＰＤ５６は、ＰＰＤリセット・ゲート６６を通じてリセット（グローバル・リセット）される。次いでこのシーケンスは、次のフレームに対して繰り返される。
【０００９】
Ｇａｇｅｒデバイスの「線形」構造、およびＴｏｗｅｒらのデバイスの「環状」構造の両方、および従来技術の衝突電離を使用する他のＣＣＤまたはＣＭＯＳピクセルの場合は、ピクセルが二次元アレイに配置された場合に、各ピクセルはわずかに異なる設計およびプロセス公差を有するので電子増倍ゲインはピクセルごとに異なり得るという問題が生じる。デバイスパラメータのわずかな差がＥＭゲイン領域を通る単一パスに対する信号電荷および出力電圧に及ぼす影響は小さい場合があるが、ゲインの差は電荷がＥＭゲイン領域を数百回循環する結果として拡大される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願第１１／８６３，９４５号
【非特許文献】
【００１１】
【非特許文献１】Ｓｔｅｐｈａｎｉｅ Ａ．Ｇａｇａｒ、「Ａｖａｌａｎｃｈｅ Ｇａｉｎ Ｉｎ Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ」、Ｍａｓｓａｃｈｕｓｅｔｔｓ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ、１９８６年８月
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって望ましいが、これまで実現されていなかったものは、アレイに配置された固体ＥＭゲインピクセルの間でゲインを等化する手段である。
【課題を解決するための手段】
【００１３】
上述の問題は、電子増倍（ＥＭ）ピクセルのアレイにおけるゲインを等化するための方法および装置を提供することによって対処され、当技術分野での技術的解決策が達成される。各ピクセルは、電荷移動の方向性を得るための注入を用いる１つまたは複数の衝突電離ゲイン・ステージを備える。本発明は、選択されたピクセル構造におけるゲインは、ＤＣゲートと、ＥＭクロックド・ゲートのハイ・レベルの電圧差によって決まるという事実に基づく。選択されたピクセルの行が衝突電離ゲインを生じるようにクロックされているときに、ＤＣゲートレベルを個々に調整することを可能にする手段が設けられる。
【００１４】
選択された解決策では、各ピクセルＥＭゲイン・ステージは、フェーズ１クロックド・ゲートと、ＥＭクロックド・ゲートと、フェーズ１クロックド・ゲートとＥＭクロックド・ゲートの間に形成されたＤＣゲートとを備え、（ａ）複数のピクセルの少なくとも２つのピクセルのＤＣゲートおよびＥＭクロックド・ゲートのそれぞれに初期電圧を印加するステップと、（ｂ）衝突電離ゲインの後にピクセル強度値を得るために、複数のピクセルの少なくとも２つのピクセルに関連するフェーズ１クロック・ゲートおよびＥＭクロック・ゲートを所定の回数クロックするステップと、（ｃ）結果としてのピクセル強度値と、所望の画像を生じるのに必要な平均ピクセル強度値の差が所定の閾値より小さくなるまで、複数のピクセルの少なくとも２つのピクセルのＤＣゲートと、対応するＥＭクロックド・ゲートの電圧の差を選択的に調整するステップとを含む。方法は、ステップ（ｂ）の前に、複数のピクセルをフラットフィールドから反射された光に露出するステップをさらに含み、ステップ（ｃ）は、（ｄ）ほぼすべてのピクセルが同じゲインをもつように投射されるように複数のピクセルの少なくとも２つのピクセルに関連するＤＣゲートに印加される電圧を選択的に調整するステップと、（ｅ）結果としてのピクセル強度値と、所望のフラットフィールド画像を生じるのに必要な平均ピクセル強度値の差が所定の閾値より小さくなるまで、ステップ（ｂ）および（ｃ）を繰り返すステップとをさらに含む。
【００１５】
ＥＭピクセルのアレイは、行と列の２次元アレイに配置することができ、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、ステップ（ｃ）は、（ｆ）ピクセルの行を選択するステップと、（ｇ）ＤＣゲート・バスにＤＣ電圧の第１の組を印加するステップと、（ｈ）ピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロッキングするステップと、（ｉ）非アクティブとなるように、他のピクセルの行のフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップとをさらに含む。ステップ（ｃ）は、（ｊ）別のピクセルの行を選択するステップと、（ｋ）ＤＣゲート・バスのそれぞれにＤＣ電圧の第２の組を印加するステップと、（ｌ）別のピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロッキングするステップと、（ｍ）非アクティブとなるように他のピクセルの行のフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップと、（ｎ）複数のピクセルのほぼすべての行が、ＥＭゲインの後に同じピクセル強度値を得るまで、ステップ（ｊ）〜（ｍ）を繰り返すステップとをさらに含むことができる。
【００１６】
各行は、行選択バスに関連付けることができ、ステップ（ｄ）は、（ｏ）行選択バスを通じてピクセルの行を選択するステップと、（ｐ）列のそれぞれの１組の出力電圧値を読み出すステップと、（ｑ）１組の出力電圧値をメモリに記憶するステップと、（ｒ）さらなるピクセルの行を選択するステップと、（ｓ）複数のピクセルのほぼすべての行がほぼ同じゲインを得るまで、ステップ（ｏ）〜（ｒ）を繰り返すステップとをさらに含む。
【００１７】
方法は、すべての記憶された電圧値を呼び出すステップと、フラットフィールド画像が得られたかどうかを判定するために計算を実行するステップと、ほぼ同じゲインを得るためにピクセルのアレイ内のＤＣゲートの対応するものに印加されるべき複数のＤＣ電圧を計算するステップと、複数のＤＣ電圧に対応する値をメモリに記憶するステップとをさらに含むことができる。
【００１８】
本発明は、同じ構造は同じ参照番号を有する添付の図面と共に考察される、以下に示される例示的実施形態の詳細な説明から、より容易に理解されよう。
【図面の簡単な説明】
【００１９】
【図１Ａ】従来技術のＧａｇｅｒ論文に概説されるような、結果として電子増倍を生じる衝突電離の原理を示す、ＣＣＤゲートの概略断面図および付随する印加電位図を示す図である。
【図１Ｂ】従来技術のＧａｇｅｒ論文に概説されるような、結果として電子増倍を生じる衝突電離の原理を示す、ＣＣＤゲートの概略断面図および付随する印加電位図を示す図である。
【図２Ａ】従来技術のＴｏｗｅｒらのＥＭＣＭＯＳピクセルレイアウトおよび構造の平面図である。
【図２Ｂ】従来技術のＴｏｗｅｒらのＥＭＣＭＯＳピクセルレイアウトおよび構造の平面図である。
【図３Ａ】図２Ａおよび２Ｂのピクセルの電子増倍ゲートの概略断面図、および付随する印加電位図を示す図である。
【図３Ｂ】図２Ａおよび２Ｂのピクセルの電子増倍ゲートの概略断面図、および付随する印加電位図を示す図である。
【図３Ｃ】図２Ａおよび２Ｂのピクセルの電子増倍ゲートの概略断面図、および付随する印加電位図を示す図である。
【図４Ａ】図２Ａおよび２Ｂのピクセルの動作を示す図である。
【図４Ｂ】図２Ａおよび２Ｂのピクセルの動作を示す図である。
【図４Ｃ】図２Ａおよび２Ｂのピクセルの動作を示す図である。
【図４Ｄ】図２Ａおよび２Ｂのピクセルの動作を示す図である。
【図５】本発明の一実施形態による較正手順を使用した電子増倍（ＥＭ）ピクセルの二次元アレイの構成のブロック図である。
【図６Ａ】較正時の図５の撮像アレイのＥＭクロック・バスラインおよびフェーズ１クロック・バスラインのクロック条件を示すタイミング図である。
【図６Ｂ】較正時の図５の撮像アレイのＥＭクロック・バスラインおよびフェーズ１クロック・バスラインのクロック条件を示すタイミング図である。
【図７】較正取付具内に組み込まれた図５のＥＭピクセルの二次元アレイのブロック図である。
【図８】本発明の較正手順のステップを示すフローチャートである。
【発明を実施するための形態】
【００２０】
添付の図面は本発明の概念を示すためのものであり、原寸に比例しない場合もあることを理解されたい。
【００２１】
図３Ａおよび３Ｃを再び参照すると、Ｔｏｗｅｒらのデバイスの場合のピクセル３０のＥＭゲイン・ステージ３６のゲインは、電位ウェル８６に関連する電界に比例する。衝突電離ゲインは、フェーズ２（ＥＭ）クロック・ゲート８０に印加された電圧と、ＤＣゲート７８に印加された電圧の差によって設定される。したがってゲインをピクセルのアレイにわたって整合させるには、対応するフェーズ２（ＥＭ）クロック・ゲート８０とＤＣゲート７８の電圧差をトリミングすることができる。電圧差は、フェーズ２（ＥＭ）クロック・ゲート８０およびＤＣゲート７８に印加される電圧のいずれかまたは両方をトリミングすることによって調整できるが、実用的な理由（クロック整定およびクロック安定性など）により、ＤＣゲート７８に印加される電圧のトリミングを実施する方が容易である。列ＤＣゲート７８に印加される電圧は調整可能（通常±１００ｍＶ）であるが、フェーズ１クロック・ゲート７６（通常、約４Ｖ〜１０Ｖの振幅）およびフェーズ２（ＥＭ）クロック・ゲート８０（通常、約１２Ｖ〜２３Ｖの振幅）に印加される電圧は、活動的にクロックされているすべてのピクセルに対して共通である。
【００２２】
図５は、本発明の一実施形態による較正手順を使用した電子増倍（ＥＭ）ピクセル１０１の二次元アレイ１００の構成を示す。ＥＭピクセル１０１は、複数の水平ＥＭクロック・バスライン１０２ａ〜１０２ｎ、フェーズ１クロック・バスライン１０４ａ〜１０４ｎ、および垂直ＤＣゲート・バスライン１０６ａ〜１０６ｎの交点のそれぞれに位置する。ピクセル１０１の各行は、共通ＥＭクロック・バスライン、たとえば１０２ａ、（Ｎ、Ｎ＋１、Ｎ＋２などのラベルが付けられる）、およびフェーズ１クロック・バス、たとえば、１０４ａ、（Ｎ、Ｎ＋１、Ｎ＋２などのラベルが付けられる）を有することができる。ピクセル１０１の各列は、共通ＤＣゲート・バスライン、たとえば１０６ａ、（Ｍ、Ｍ＋１、Ｍ＋２などのラベルが付けられる）を有することができる。列ＤＣゲート・バスライン１０６ａ−１０６ｎのそれぞれは、独立に制御することができる。一時に１つの行（たとえばＮ）だけがクロックされた場合は、その行のピクセル１０１のそれぞれは、そのゲインを別々の列ＤＣゲート・バスライン１０６ａ−１０６ｎを個別に調整することによってピクセルごとに調整することができる。ピクセル１０１のアレイ１００によって発生される出力電圧を読み出すために、ピクセル１０１には水平行選択ライン１０８ａ〜１０８ｎ、垂直列バス選択ライン１１０ａ〜１１０ｎ、および複数の列バス増幅器１１２ａ〜１１２ｎが設けられる。
【００２３】
次に図５、６Ａ、および６Ｂを参照すると、タイミング図は、較正時の間のＥＭクロック・バスライン１０２ａ〜１０２ｎ、およびフェーズ１クロック・バスライン１０４ａ〜１０４ｎのクロック条件を示す（これはまた、図３Ｂおよび３Ｃに示される通常動作時の相対クロック時間を反映することができる）。非アクティブ行、たとえば行Ｎ＋１の電圧レベルは、その行のピクセルではゲインが生じないように一定のＤＣレベルに保持される。行Ｎ＋１に対するＥＭクロック・バスライン１０２ｂは「ロー」に保持され、行Ｎ＋１に対するフェーズ１クロック・バスライン１０２ｂは「ハイ」に保持される。アクティブ行、たとえば行Ｎに対しては、初期時間間隔Ｔ１の間は、ＥＭクロック・バスライン１０２ａも「ロー」に保持され、行Ｎに対するフェーズ１クロック・バスライン１０４ａは「ハイ」に保持される。時間間隔Ｔ２の間は、ＥＭクロック・バスライン１０２ａ入力はハイに設定されるが、キャパシタンスのために、およそ時間ｔ１にてＥＭクロック・バスライン電圧が整定するまでに有限の時間を必要とする。時間間隔Ｔ３の間は、ＥＭクロック・バスライン１０２ａの電圧が整定できるように、フェーズ１クロック・バスライン１０４ａも依然として「ハイ」レベルに保持される。次いで時間ｔ２では、フェーズ１クロック・バスライン１０４ａは「ロー」に設定され、これは時間間隔Ｔ４の間のハイのＥＭクロック・ゲート電圧の印加によって形成される電荷ウェル内へ、フェーズ１ゲートの下に蓄積された電荷が「溢れ出る」ことを可能にし、それによって衝突電離を通じたゲインを獲得する。時間ｔ３では、フェーズ１クロック・ゲート電圧の設定はハイに戻されるが、整定するのに有限の長さの時間を要する。時間ｔ４にてフェーズ１クロック電圧が整定した後に、ＥＭクロック・バスライン１０２ａの設定は「ロー」に戻されるが、整定するのに有限の時間がかかる。
【００２４】
次に図７を参照すると、較正取付具１１６内に組み込まれた、ＥＭピクセル１０１の二次元アレイ１００のブロック図が示される。較正取付具は、焦点合わせ光学系１２０を有するカメラ１１８、少なくとも１つのプロセッサ１２４、およびメモリ１２６を含む。撮像アレイ１００および較正取付具１１６は全体を、機能するカメラ内に組み込むことができ、または独立型工場試験装置内に組み込むことができる。
【００２５】
次に図５および７と、図８のフローチャートを参照すると、動作時にはステップ１２７で、垂直ＤＣゲート・バスライン１０６ａ〜１０６ｎは、すべてのピクセル１０１に対してメモリ１２６内に記憶された所定の公称ＤＣ電圧に設定される。ステップ１２８では、フラットフィールド画像１２２から反射された光１２１は、カメラ１１８の焦点合わせ光学系１２０によって撮像アレイ１００上に焦点合わせされる。ステップ１３０では、最初のアクティブ行が、ＥＭクロック・バスライン１０２ａ〜１０２ｎの１つ、およびフェーズ１クロック・バスライン１０４ａ〜１０４ｎに関して、図６で述べた波形を用いて（所望の平均ピクセル強度値を得るように）所定のクロック・サイクル数の間、クロックされ、他のＥＭクロック・バスライン１０２ａ〜１０２ｎおよびフェーズ１クロック・バスライン１０４ａ〜１０４ｎは、それらの所定の一定値に保持される。ステップ１３２では、これが撮像アレイ１００の最後の行でない場合は、ステップ１３３で行番号がインクリメントされ、撮像アレイ１００の次の行に対してステップ１３０が繰り返される。ステップ１３２で撮像アレイの最後の行がクロックされた場合は、ステップ１３４で蓄積電圧の読み出しのために行が選択される。ステップ１３６では、垂直列バス選択ライン１１０ａ〜１１０ｎのそれぞれが一時に１つずつ、またはすべて同時に選択され、それにより蓄積電圧は複数の列バス増幅器１１２ａ〜１１２ｎによって読み出されるようになる。ステップ１３８では、プロセッサ１２４は、選択された出力電圧をメモリ１２６に記憶する。ステップ１４０では、これが撮像アレイ１００の最後の行でない場合は、ステップ１４１で行番号がインクリメントされ、撮像アレイ１００の次の行に対してステップ１３４〜１３８が繰り返される。
【００２６】
ステップ１４０で撮像アレイの最後の行がクロックされた場合は、ステップ１４２で所望のフラットフィールド画像がまだ得られていない場合は、ステップ１４３にてプロセッサ１２４は、すべての記憶された出力電圧を呼び出し、すべてのピクセルが同じゲインをもつようにするメモリ１２６内に記憶された電圧値から、ピクセル１０１のそれぞれに対して個々のＤＣゲート電圧を計算する。ステップ１３０〜１４２は、繰り返される。ステップ１４２で所望のフラットフィールド画像が得られた場合は、ステップ１４４で、ピクセル１０１のそれぞれに印加されるべきＤＣ電圧の最終値が、プロセッサ１２４によってメモリ１２６に記憶される。
【００２７】
本発明についてＤＣゲート電圧の調整の観点から上記では述べてきたが、本発明はこのような構成に限定されないことに留意されたい。より一般の場合では、必要とされるすべては、ＤＣゲートと、所与のピクセルのＥＭゲイン・ステージのＥＭクロックド・ゲートのハイ・レベルの電圧差を調整することである。
【００２８】
任意選択で、ＤＣゲート電圧は、一時に１つの行ずつ、または個別ピクセルごとに印加することができる。他の実施形態では、温度変動に対して補償するために、各ピクセルに対して複数のＤＣ値をメモリ１２６に記憶することができる。他の実施形態では、平均の所望のゲインの異なるレベルに対して調整するように、複数のＤＣ値をメモリ１２６に記憶することができる。撮像アレイ１００は、スナップショット・モードまたは順次走査モードを含む複数のモードにて動作させることができる。表１は、１０２４×１０２４ピクセルアレイに対して本発明を実施するために必要となるクロックレートの詳細を示す。表は、約２０倍の全体ゲインを生じるように、一時に１つの行だけがクロックされ、各ピクセルは２００サイクルに対してクロックされると仮定している。出力ソース・フォロワのノイズフロアが１０ｅＲＭＳ未満の場合は、実効ノイズフロアは１ｅＲＭＳ未満となる。
【００２９】
【表１】
【００３０】
例示的実施形態は単に本発明を例示するものであり、当業者には、本発明の範囲から逸脱せずに上述の実施形態の多くの変形形態を考案し得ることを理解されたい。したがってすべてのそのような変形形態は、添付の特許請求の範囲およびその等価物の範囲内に含まれるものとする。
【特許請求の範囲】
【請求項１】
電子増倍（ＥＭ）ピクセルのアレイ内のゲインを等化する方法であって、各ピクセルは、フェーズ１クロックド・ゲートと、ＥＭクロックド・ゲートと、方向性注入を用いて前記フェーズ１クロックド・ゲートと前記ＥＭクロックド・ゲートの間に形成された２つのＤＣゲートとを備え、前記方法は、
（ａ）複数のピクセルの少なくとも２つのピクセルの前記ＤＣゲートおよび前記ＥＭクロックド・ゲートのそれぞれに初期電圧を印加するステップと、
（ｂ）衝突電離ゲインの後に平均ピクセル強度値を得るために、前記複数のピクセルの前記少なくとも２つのピクセルに関連するフェーズ１クロック・ゲートおよびＥＭクロック・ゲートを所定の回数クロックするステップと、
（ｃ）結果としてのピクセル強度値と、所望の画像を生じるのに必要な前記平均ピクセル強度値の差が所定の閾値より小さくなるまで、前記複数のピクセルの少なくとも前記２つのピクセルの前記ＤＣゲートと、対応するＥＭクロックド・ゲートの電圧の差を選択的に調整するステップと
を含む。
【請求項２】
ステップ（ｂ）の前に、前記複数のピクセルをフラットフィールドから反射された光に露出するステップをさらに含み、ステップ（ｃ）は、
（ｄ）前記複数のピクセルのほぼすべてが同じゲインをもつように投射されるように前記複数のピクセルの前記少なくとも２つのピクセルに関連する前記ＤＣゲートに印加される電圧を選択的に調整するステップと、
（ｅ）結果としてのピクセル強度値と、所望のフラットフィールド画像を生じるのに必要な前記平均ピクセル強度値の差が所定の閾値より小さくなるまで、ステップ（ｂ）および（ｃ）を繰り返すステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記複数のＥＭピクセルは、行と列の２次元アレイに配置され、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、ステップ（ｂ）は、
（ｆ）ピクセルの行を選択するステップと、
（ｇ）前記ＤＣゲート・バスにＤＣ列電圧の第１の組を印加するステップと、
（ｈ）前記ピクセルの行に関連する前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスをクロックするステップと、
（ｉ）非アクティブとなるように、他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップと
をさらに含む、請求項２に記載の方法。
【請求項４】
ステップ（ｈ）が、
前記選択されたピクセルの行の前記フェーズ１クロック・ゲート・バスに第１の電圧を印加するステップであって、それにより前記選択されたフェーズ１クロック・ゲート・バスに関連するピクセルの前記フェーズ１クロック・ゲートのそれぞれの下に第１の電荷ウェルが形成される、ステップと、
前記選択されたピクセルの行の前記ＥＭクロック・ゲート・バスに前記第１の電圧より大きな第２の電圧を印加するステップであって、それにより前記選択されたＥＭクロック・ゲート・バスに関連する前記ピクセルの前記ＥＭクロック・ゲートのそれぞれの下に、前記第１の電荷ウェルより深い第２の電荷ウェルが形成され、前記第１の電荷ウェルと前記第２の電荷ウェルの間に電荷障壁が形成されるように、前記第１および第２の電圧より小さな前記ＤＣ電圧の第１の組が前記ＤＣゲート・バスに印加される、ステップと、
前記選択されたピクセルの行の前記フェーズ１クロック・ゲート・バスに、前記ＤＣ電圧の第１の組の各電圧より小さな第３の電圧を印加するステップであって、それにより前記電荷パケットのそれぞれが、前記複数のピクセルのそれぞれに関連する前記第１の電荷ウェルの対応する１つから前記第２の電荷ウェルの対応する１つに移動するのに従って衝突電離を受ける、ステップと
をさらに含む、請求項３に記載の方法。
【請求項５】
ステップ（ｂ）が、
（ｊ）さらなるピクセルの行を選択するステップと、
（ｋ）前記ＤＣゲート・バスのそれぞれにＤＣ列電圧の第２の組を印加するステップと、
（ｌ）前記別のピクセルの行に関連する前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスをクロックするステップと、
（ｍ）非アクティブとなるように他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップと、
（ｎ）前記複数のピクセルのほぼすべての行が、前記平均ピクセル強度値を得るまで、ステップ（ｊ）〜（ｍ）を繰り返すステップと
をさらに含む、請求項４に記載の方法。
【請求項６】
各行は行選択バスに関連付けられ、ステップ（ｄ）は、
（ｏ）前記行選択バスを通じてピクセルの行を選択するステップと、
（ｐ）前記列のそれぞれの１組の出力電圧値を読み出すステップと、
（ｑ）前記１組の出力電圧値をメモリに記憶するステップと、
（ｒ）別のピクセルの行を選択するステップと、
（ｓ）前記複数のピクセルのほぼすべての行がほぼ同じゲインを得るまで、ステップ（ｏ）〜（ｒ）を繰り返すステップと
をさらに含む、請求項５に記載の方法。
【請求項７】
前記記憶された電圧値のほぼすべてを呼び出すステップと、
フラットフィールド画像が得られたかどうかを判定するために計算を実行するステップと、
ほぼ同じゲインを得るために、前記ピクセルのアレイ内の前記ＤＣゲートの対応するものに印加されるべき、複数のＤＣ電圧を計算するステップと、
前記複数のＤＣ電圧に対応する値を、前記メモリに記憶するステップと
をさらに含む、請求項６に記載の方法。
【請求項８】
前記ＥＭピクセルのアレイは、行と列の２次元アレイに配置され、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、ステップ（ｂ）は、
（ｆ）ピクセルの行を選択するステップと、
（ｇ）ＤＣゲート・バス電圧（選択された行当たり列当たり１つ）を選択するステップと、
（ｈ）ＤＣゲート列バスにＤＣ電圧を印加するステップと、
（ｉ）前記ピクセルの行に関連する前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスをクロックするステップと、
（ｊ）非アクティブとなるように、他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップと、
（ｋ）ＤＣゲート・バス電圧の別の組を選択するステップと、
（ｌ）前記複数のピクセルのほぼすべてのピクセルが、前記平均ピクセル強度値を得るまで、ステップ（ｈ）〜（ｋ）を繰り返すステップと
をさらに含む、請求項２に記載の方法。
【請求項９】
各行は行選択バスに関連付けられ、各列は列選択バスに関連付けられ、ステップ（ｄ）は、
（ｍ）前記行選択バスを通じてピクセルの行を選択するステップと、
（ｎ）個別のピクセルを選択するように、前記列選択バスを通じてピクセルの列を選択するステップと、
（ｏ）前記選択されたピクセルの出力電圧値を読み出すステップと、
（ｐ）前記出力電圧値をメモリに記憶するステップと、
（ｑ）別の列を選択するステップと、
（ｒ）前記選択された行のほぼすべてのピクセルがほぼ同じゲインを得るまで、ステップ（ｍ）〜（ｑ）を繰り返すステップと、
（ｓ）別の行を選択するステップと、
（ｔ）前記複数のピクセルのほぼすべてのピクセルがほぼ同じゲインを得るまで、ステップ（ｍ）〜（ｓ）を繰り返すステップと
をさらに含む、請求項８に記載の方法。
【請求項１０】
異なる温度に対応する、フラットフィールド画像を生じるために必要なゲインを表す複数のＤＣ値が、前記ピクセルのアレイ内のピクセルのそれぞれに対して、メモリに記憶される、請求項２に記載の方法。
【請求項１１】
フラットフィールド画像を生じるために必要な複数のゲインを表す複数のＤＣ値が、前記ピクセルのそれぞれに対して、メモリに記憶される、請求項２に記載の方法。
【請求項１２】
前記複数のピクセルが、撮像アレイ・スナップショット・モードまたは順次走査モードの１つにて動作する、請求項１に記載の方法。
【請求項１３】
電子増倍（ＥＭ）ピクセルのアレイ内のゲインを等化するための装置であって、
第１のＥＭピクセルのアレイであって、各ピクセルは、フェーズ１クロックド・ゲートと、ＥＭクロックド・ゲートと、電荷移動の方向性を確実にするための注入を用いて前記フェーズ１クロックド・ゲートと前記ＥＭクロックド・ゲートの間に形成された２つのＤＣゲートとを備える、アレイと、
プロセッサおよびメモリとを備え、前記プロセッサおよびメモリは、
（ａ）複数のピクセルの少なくとも２つのピクセルの前記ＤＣゲートおよびＥＭクロックド・ゲートに初期電圧を印加し、
（ｂ）衝突電離ゲインの後にピクセル強度値を得るために、前記複数のピクセルの前記少なくとも２つのピクセルに関連するフェーズ１クロック・ゲートおよびＥＭクロック・ゲートを所定の回数クロックし、
（ｃ）結果としてのピクセル強度値と、所望の画像を生じるのに必要な前記平均ピクセル強度値の差が所定の閾値より小さくなるまで、複数のピクセルの少なくとも１つのピクセルのＤＣゲートと、対応するＥＭクロックド・ゲートの電圧の差を選択的に調整する
ように構成される、装置。
【請求項１４】
前記プロセッサおよびメモリが、ステップ（ｂ）の前に、前記複数のピクセルをフラットフィールドから反射された光に露出するようにさらに構成され、
ステップ（ｃ）は、
（ｄ）前記複数のピクセルのほぼすべてが同じゲインをもつように投射されるように前記複数のピクセルの少なくとも前記２つのピクセルに関連する前記ＤＣゲートに印加される電圧を選択的に調整し、
（ｅ）結果としてのピクセル強度値と、所望のフラットフィールド画像を生じるのに必要な前記平均ピクセル強度値の差が所定の閾値より小さくなるまで、ステップ（ｂ）および（ｄ）を繰り返す
ステップをさらに含む、請求項１３に記載の装置。
【請求項１５】
前記ＥＭピクセルのアレイは、行と列の２次元アレイに配置され、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、前記プロセッサは、（ｂ）において、
（ｆ）ピクセルの行を選択し、
（ｇ）前記ＤＣゲート・バスにＤＣ列電圧の第１の組を印加し、
（ｈ）前記ピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロックし、
（ｉ）非アクティブとなるように、他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持する
ようにさらに構成される、請求項１４に記載の装置。
【請求項１６】
前記プロセッサが（ｈ）において、
前記選択されたピクセルの行の前記フェーズ１クロック・ゲート・バスに第１の電圧を印加し、それにより前記選択されたフェーズ１クロック・ゲート・バスに関連するピクセルの前記フェーズ１クロック・ゲートのそれぞれの下に第１の電荷ウェルが形成され、
前記選択されたピクセルの行の前記ＥＭクロック・ゲート・バスに前記第１の電圧より大きな第２の電圧を印加し、それにより前記選択されたＥＭクロック・ゲート・バスに関連する前記ピクセルの前記ＥＭクロック・ゲートのそれぞれの下に、前記第１の電荷ウェルより深い第２の電荷ウェルが形成され、前記第１の電荷ウェルと前記第２の電荷ウェルの間に電荷障壁が形成されるように、前記第１および第２の電圧より小さな前記ＤＣ電圧の第１の組が前記ＤＣゲート・バスに印加され、
前記第１の電荷ウェルのそれぞれに電荷パケットが形成されるように、前記第１の電圧、前記第２の電圧、および前記ＤＣ電圧の第１の組を所定の時間の長さの間、積分し、
前記選択されたピクセルの行の前記フェーズ１クロック・ゲート・バスに、前記ＤＣ電圧の第１の組の各電圧より小さな第３の電圧を印加し、それにより前記電荷パケットのそれぞれが、前記選択されたピクセルの行のそれぞれに関連する前記第１の電荷ウェルの対応する１つから前記第２の電荷ウェルの対応する１つに移動するのに従って衝突電離を受ける、
ようにさらに構成される、請求項１５に記載の装置。
【請求項１７】
前記プロセッサが（ｂ）において、
（ｊ）さらなるピクセルの行を選択し、
（ｋ）前記ＤＣゲート・バスのそれぞれにＤＣ列電圧の第２の組を印加し、
（ｌ）前記別のピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロックし、
（ｍ）非アクティブとなるように他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持し、
（ｎ）前記複数のピクセルのほぼすべての行が、平均ピクセル強度値を得るまで、（ｊ）〜（ｍ）を繰り返す
ようにさらに構成される、請求項１６に記載の装置。
【請求項１８】
各行は行選択バスに関連付けられ、前記プロセッサは（ｃ）において、
（ｏ）前記行選択バスを通じてピクセルの行を選択し、
（ｐ）前記列のそれぞれの１組の出力電圧値を読み出し、
（ｑ）前記１組の出力電圧値をメモリに記憶し、
（ｒ）別のピクセルの行を選択し、
（ｓ）前記複数のピクセルのほぼすべての行がほぼ同じゲインを得るまで、（ｏ）〜（ｒ）を繰り返す
ようにさらに構成される、請求項１７に記載の装置。
【請求項１９】
前記プロセッサが、
前記記憶された電圧値のほぼすべてを呼び出し、
フラットフィールド画像が得られたかどうかを判定するために計算を実行し、
同じゲインを得るために、前記複数のピクセル内の前記ＤＣゲートの対応するものに印加されるべき、複数のＤＣ電圧を計算し、
前記複数のＤＣ電圧に対応する値を、前記メモリに記憶する
ようにさらに構成される、請求項１８に記載の装置。
【請求項２０】
前記複数のＥＭピクセルは、行と列の２次元アレイに配置され、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、前記プロセッサは（ｂ）において、
（ｆ）ピクセルの行を選択し、
（ｇ）ＤＣゲート・バス電圧（選択された行当たり列当たり１つ）を選択し、
（ｈ）前記ＤＣゲート列バスにＤＣ列電圧を印加し、
（ｉ）前記ピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロックし、
（ｊ）非アクティブとなるように、他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持し、
（ｋ）別のＤＣゲート・バスを選択し、
（ｌ）前記複数のピクセルのほぼすべてのピクセルが、前記平均ピクセル強度値を得るまで、（ｈ）〜（ｋ）を繰り返す
ようにさらに構成される、請求項１５に記載の装置。
【請求項２１】
各行は行選択バスに関連付けられ、各列は列選択バスに関連付けられ、前記プロセッサは（ｂ）において、
（ｍ）前記行選択バスを通じてピクセルの行を選択し、
（ｎ）個別のピクセルを選択するように、前記列選択バスを通じてピクセルの列を選択し、
（ｏ）前記選択されたピクセルの出力電圧値を読み出し、
（ｐ）前記出力電圧値を前記メモリに記憶し、
（ｑ）別の列を選択し、
（ｒ）前記選択された行のほぼすべてのピクセルがほぼ同じゲインを得るまで、（ｏ）〜（ｑ）を繰り返し、
（ｓ）別の行を選択し、
（ｔ）前記複数のピクセルのほぼすべてのピクセルがほぼ同じゲインを得るまで、（ｎ）〜（ｓ）を繰り返す
ようにさらに構成される、請求項２０に記載の装置。
【請求項２２】
異なる温度に対応する、フラットフィールド画像を生じるために必要なゲインを表す複数のＤＣ値が、前記ピクセルのアレイ内のピクセルのそれぞれに対して、前記メモリに記憶される、請求項１４に記載の装置。
【請求項２３】
フラットフィールド画像を生じるために必要な複数のゲインを表す複数のＤＣ値が、前記複数のピクセルのそれぞれに対して、前記メモリに記憶される、請求項１４に記載の装置。
【請求項２４】
前記複数のピクセルが、撮像アレイ・スナップショット・モードおよび順次走査モードの１つにて動作する、請求項１３に記載の装置。
【請求項１】
電子増倍（ＥＭ）ピクセルのアレイ内のゲインを等化する方法であって、各ピクセルは、フェーズ１クロックド・ゲートと、ＥＭクロックド・ゲートと、方向性注入を用いて前記フェーズ１クロックド・ゲートと前記ＥＭクロックド・ゲートの間に形成された２つのＤＣゲートとを備え、前記方法は、
（ａ）複数のピクセルの少なくとも２つのピクセルの前記ＤＣゲートおよび前記ＥＭクロックド・ゲートのそれぞれに初期電圧を印加するステップと、
（ｂ）衝突電離ゲインの後に平均ピクセル強度値を得るために、前記複数のピクセルの前記少なくとも２つのピクセルに関連するフェーズ１クロック・ゲートおよびＥＭクロック・ゲートを所定の回数クロックするステップと、
（ｃ）結果としてのピクセル強度値と、所望の画像を生じるのに必要な前記平均ピクセル強度値の差が所定の閾値より小さくなるまで、前記複数のピクセルの少なくとも前記２つのピクセルの前記ＤＣゲートと、対応するＥＭクロックド・ゲートの電圧の差を選択的に調整するステップと
を含む。
【請求項２】
ステップ（ｂ）の前に、前記複数のピクセルをフラットフィールドから反射された光に露出するステップをさらに含み、ステップ（ｃ）は、
（ｄ）前記複数のピクセルのほぼすべてが同じゲインをもつように投射されるように前記複数のピクセルの前記少なくとも２つのピクセルに関連する前記ＤＣゲートに印加される電圧を選択的に調整するステップと、
（ｅ）結果としてのピクセル強度値と、所望のフラットフィールド画像を生じるのに必要な前記平均ピクセル強度値の差が所定の閾値より小さくなるまで、ステップ（ｂ）および（ｃ）を繰り返すステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記複数のＥＭピクセルは、行と列の２次元アレイに配置され、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、ステップ（ｂ）は、
（ｆ）ピクセルの行を選択するステップと、
（ｇ）前記ＤＣゲート・バスにＤＣ列電圧の第１の組を印加するステップと、
（ｈ）前記ピクセルの行に関連する前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスをクロックするステップと、
（ｉ）非アクティブとなるように、他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップと
をさらに含む、請求項２に記載の方法。
【請求項４】
ステップ（ｈ）が、
前記選択されたピクセルの行の前記フェーズ１クロック・ゲート・バスに第１の電圧を印加するステップであって、それにより前記選択されたフェーズ１クロック・ゲート・バスに関連するピクセルの前記フェーズ１クロック・ゲートのそれぞれの下に第１の電荷ウェルが形成される、ステップと、
前記選択されたピクセルの行の前記ＥＭクロック・ゲート・バスに前記第１の電圧より大きな第２の電圧を印加するステップであって、それにより前記選択されたＥＭクロック・ゲート・バスに関連する前記ピクセルの前記ＥＭクロック・ゲートのそれぞれの下に、前記第１の電荷ウェルより深い第２の電荷ウェルが形成され、前記第１の電荷ウェルと前記第２の電荷ウェルの間に電荷障壁が形成されるように、前記第１および第２の電圧より小さな前記ＤＣ電圧の第１の組が前記ＤＣゲート・バスに印加される、ステップと、
前記選択されたピクセルの行の前記フェーズ１クロック・ゲート・バスに、前記ＤＣ電圧の第１の組の各電圧より小さな第３の電圧を印加するステップであって、それにより前記電荷パケットのそれぞれが、前記複数のピクセルのそれぞれに関連する前記第１の電荷ウェルの対応する１つから前記第２の電荷ウェルの対応する１つに移動するのに従って衝突電離を受ける、ステップと
をさらに含む、請求項３に記載の方法。
【請求項５】
ステップ（ｂ）が、
（ｊ）さらなるピクセルの行を選択するステップと、
（ｋ）前記ＤＣゲート・バスのそれぞれにＤＣ列電圧の第２の組を印加するステップと、
（ｌ）前記別のピクセルの行に関連する前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスをクロックするステップと、
（ｍ）非アクティブとなるように他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップと、
（ｎ）前記複数のピクセルのほぼすべての行が、前記平均ピクセル強度値を得るまで、ステップ（ｊ）〜（ｍ）を繰り返すステップと
をさらに含む、請求項４に記載の方法。
【請求項６】
各行は行選択バスに関連付けられ、ステップ（ｄ）は、
（ｏ）前記行選択バスを通じてピクセルの行を選択するステップと、
（ｐ）前記列のそれぞれの１組の出力電圧値を読み出すステップと、
（ｑ）前記１組の出力電圧値をメモリに記憶するステップと、
（ｒ）別のピクセルの行を選択するステップと、
（ｓ）前記複数のピクセルのほぼすべての行がほぼ同じゲインを得るまで、ステップ（ｏ）〜（ｒ）を繰り返すステップと
をさらに含む、請求項５に記載の方法。
【請求項７】
前記記憶された電圧値のほぼすべてを呼び出すステップと、
フラットフィールド画像が得られたかどうかを判定するために計算を実行するステップと、
ほぼ同じゲインを得るために、前記ピクセルのアレイ内の前記ＤＣゲートの対応するものに印加されるべき、複数のＤＣ電圧を計算するステップと、
前記複数のＤＣ電圧に対応する値を、前記メモリに記憶するステップと
をさらに含む、請求項６に記載の方法。
【請求項８】
前記ＥＭピクセルのアレイは、行と列の２次元アレイに配置され、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、ステップ（ｂ）は、
（ｆ）ピクセルの行を選択するステップと、
（ｇ）ＤＣゲート・バス電圧（選択された行当たり列当たり１つ）を選択するステップと、
（ｈ）ＤＣゲート列バスにＤＣ電圧を印加するステップと、
（ｉ）前記ピクセルの行に関連する前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスをクロックするステップと、
（ｊ）非アクティブとなるように、他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持するステップと、
（ｋ）ＤＣゲート・バス電圧の別の組を選択するステップと、
（ｌ）前記複数のピクセルのほぼすべてのピクセルが、前記平均ピクセル強度値を得るまで、ステップ（ｈ）〜（ｋ）を繰り返すステップと
をさらに含む、請求項２に記載の方法。
【請求項９】
各行は行選択バスに関連付けられ、各列は列選択バスに関連付けられ、ステップ（ｄ）は、
（ｍ）前記行選択バスを通じてピクセルの行を選択するステップと、
（ｎ）個別のピクセルを選択するように、前記列選択バスを通じてピクセルの列を選択するステップと、
（ｏ）前記選択されたピクセルの出力電圧値を読み出すステップと、
（ｐ）前記出力電圧値をメモリに記憶するステップと、
（ｑ）別の列を選択するステップと、
（ｒ）前記選択された行のほぼすべてのピクセルがほぼ同じゲインを得るまで、ステップ（ｍ）〜（ｑ）を繰り返すステップと、
（ｓ）別の行を選択するステップと、
（ｔ）前記複数のピクセルのほぼすべてのピクセルがほぼ同じゲインを得るまで、ステップ（ｍ）〜（ｓ）を繰り返すステップと
をさらに含む、請求項８に記載の方法。
【請求項１０】
異なる温度に対応する、フラットフィールド画像を生じるために必要なゲインを表す複数のＤＣ値が、前記ピクセルのアレイ内のピクセルのそれぞれに対して、メモリに記憶される、請求項２に記載の方法。
【請求項１１】
フラットフィールド画像を生じるために必要な複数のゲインを表す複数のＤＣ値が、前記ピクセルのそれぞれに対して、メモリに記憶される、請求項２に記載の方法。
【請求項１２】
前記複数のピクセルが、撮像アレイ・スナップショット・モードまたは順次走査モードの１つにて動作する、請求項１に記載の方法。
【請求項１３】
電子増倍（ＥＭ）ピクセルのアレイ内のゲインを等化するための装置であって、
第１のＥＭピクセルのアレイであって、各ピクセルは、フェーズ１クロックド・ゲートと、ＥＭクロックド・ゲートと、電荷移動の方向性を確実にするための注入を用いて前記フェーズ１クロックド・ゲートと前記ＥＭクロックド・ゲートの間に形成された２つのＤＣゲートとを備える、アレイと、
プロセッサおよびメモリとを備え、前記プロセッサおよびメモリは、
（ａ）複数のピクセルの少なくとも２つのピクセルの前記ＤＣゲートおよびＥＭクロックド・ゲートに初期電圧を印加し、
（ｂ）衝突電離ゲインの後にピクセル強度値を得るために、前記複数のピクセルの前記少なくとも２つのピクセルに関連するフェーズ１クロック・ゲートおよびＥＭクロック・ゲートを所定の回数クロックし、
（ｃ）結果としてのピクセル強度値と、所望の画像を生じるのに必要な前記平均ピクセル強度値の差が所定の閾値より小さくなるまで、複数のピクセルの少なくとも１つのピクセルのＤＣゲートと、対応するＥＭクロックド・ゲートの電圧の差を選択的に調整する
ように構成される、装置。
【請求項１４】
前記プロセッサおよびメモリが、ステップ（ｂ）の前に、前記複数のピクセルをフラットフィールドから反射された光に露出するようにさらに構成され、
ステップ（ｃ）は、
（ｄ）前記複数のピクセルのほぼすべてが同じゲインをもつように投射されるように前記複数のピクセルの少なくとも前記２つのピクセルに関連する前記ＤＣゲートに印加される電圧を選択的に調整し、
（ｅ）結果としてのピクセル強度値と、所望のフラットフィールド画像を生じるのに必要な前記平均ピクセル強度値の差が所定の閾値より小さくなるまで、ステップ（ｂ）および（ｄ）を繰り返す
ステップをさらに含む、請求項１３に記載の装置。
【請求項１５】
前記ＥＭピクセルのアレイは、行と列の２次元アレイに配置され、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、前記プロセッサは、（ｂ）において、
（ｆ）ピクセルの行を選択し、
（ｇ）前記ＤＣゲート・バスにＤＣ列電圧の第１の組を印加し、
（ｈ）前記ピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロックし、
（ｉ）非アクティブとなるように、他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持する
ようにさらに構成される、請求項１４に記載の装置。
【請求項１６】
前記プロセッサが（ｈ）において、
前記選択されたピクセルの行の前記フェーズ１クロック・ゲート・バスに第１の電圧を印加し、それにより前記選択されたフェーズ１クロック・ゲート・バスに関連するピクセルの前記フェーズ１クロック・ゲートのそれぞれの下に第１の電荷ウェルが形成され、
前記選択されたピクセルの行の前記ＥＭクロック・ゲート・バスに前記第１の電圧より大きな第２の電圧を印加し、それにより前記選択されたＥＭクロック・ゲート・バスに関連する前記ピクセルの前記ＥＭクロック・ゲートのそれぞれの下に、前記第１の電荷ウェルより深い第２の電荷ウェルが形成され、前記第１の電荷ウェルと前記第２の電荷ウェルの間に電荷障壁が形成されるように、前記第１および第２の電圧より小さな前記ＤＣ電圧の第１の組が前記ＤＣゲート・バスに印加され、
前記第１の電荷ウェルのそれぞれに電荷パケットが形成されるように、前記第１の電圧、前記第２の電圧、および前記ＤＣ電圧の第１の組を所定の時間の長さの間、積分し、
前記選択されたピクセルの行の前記フェーズ１クロック・ゲート・バスに、前記ＤＣ電圧の第１の組の各電圧より小さな第３の電圧を印加し、それにより前記電荷パケットのそれぞれが、前記選択されたピクセルの行のそれぞれに関連する前記第１の電荷ウェルの対応する１つから前記第２の電荷ウェルの対応する１つに移動するのに従って衝突電離を受ける、
ようにさらに構成される、請求項１５に記載の装置。
【請求項１７】
前記プロセッサが（ｂ）において、
（ｊ）さらなるピクセルの行を選択し、
（ｋ）前記ＤＣゲート・バスのそれぞれにＤＣ列電圧の第２の組を印加し、
（ｌ）前記別のピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロックし、
（ｍ）非アクティブとなるように他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持し、
（ｎ）前記複数のピクセルのほぼすべての行が、平均ピクセル強度値を得るまで、（ｊ）〜（ｍ）を繰り返す
ようにさらに構成される、請求項１６に記載の装置。
【請求項１８】
各行は行選択バスに関連付けられ、前記プロセッサは（ｃ）において、
（ｏ）前記行選択バスを通じてピクセルの行を選択し、
（ｐ）前記列のそれぞれの１組の出力電圧値を読み出し、
（ｑ）前記１組の出力電圧値をメモリに記憶し、
（ｒ）別のピクセルの行を選択し、
（ｓ）前記複数のピクセルのほぼすべての行がほぼ同じゲインを得るまで、（ｏ）〜（ｒ）を繰り返す
ようにさらに構成される、請求項１７に記載の装置。
【請求項１９】
前記プロセッサが、
前記記憶された電圧値のほぼすべてを呼び出し、
フラットフィールド画像が得られたかどうかを判定するために計算を実行し、
同じゲインを得るために、前記複数のピクセル内の前記ＤＣゲートの対応するものに印加されるべき、複数のＤＣ電圧を計算し、
前記複数のＤＣ電圧に対応する値を、前記メモリに記憶する
ようにさらに構成される、請求項１８に記載の装置。
【請求項２０】
前記複数のＥＭピクセルは、行と列の２次元アレイに配置され、各行は共通フェーズ１クロック・ゲート・バスと共通ＥＭクロック・ゲート・バスとを含み、各列は共通ＤＣゲート・バスを含み、前記プロセッサは（ｂ）において、
（ｆ）ピクセルの行を選択し、
（ｇ）ＤＣゲート・バス電圧（選択された行当たり列当たり１つ）を選択し、
（ｈ）前記ＤＣゲート列バスにＤＣ列電圧を印加し、
（ｉ）前記ピクセルの行に関連するフェーズ１クロック・ゲート・バスおよびＥＭクロック・ゲート・バスをクロックし、
（ｊ）非アクティブとなるように、他のピクセルの行の前記フェーズ１クロック・ゲート・バスおよび前記ＥＭクロック・ゲート・バスを所定の一定ＤＣ電圧に保持し、
（ｋ）別のＤＣゲート・バスを選択し、
（ｌ）前記複数のピクセルのほぼすべてのピクセルが、前記平均ピクセル強度値を得るまで、（ｈ）〜（ｋ）を繰り返す
ようにさらに構成される、請求項１５に記載の装置。
【請求項２１】
各行は行選択バスに関連付けられ、各列は列選択バスに関連付けられ、前記プロセッサは（ｂ）において、
（ｍ）前記行選択バスを通じてピクセルの行を選択し、
（ｎ）個別のピクセルを選択するように、前記列選択バスを通じてピクセルの列を選択し、
（ｏ）前記選択されたピクセルの出力電圧値を読み出し、
（ｐ）前記出力電圧値を前記メモリに記憶し、
（ｑ）別の列を選択し、
（ｒ）前記選択された行のほぼすべてのピクセルがほぼ同じゲインを得るまで、（ｏ）〜（ｑ）を繰り返し、
（ｓ）別の行を選択し、
（ｔ）前記複数のピクセルのほぼすべてのピクセルがほぼ同じゲインを得るまで、（ｎ）〜（ｓ）を繰り返す
ようにさらに構成される、請求項２０に記載の装置。
【請求項２２】
異なる温度に対応する、フラットフィールド画像を生じるために必要なゲインを表す複数のＤＣ値が、前記ピクセルのアレイ内のピクセルのそれぞれに対して、前記メモリに記憶される、請求項１４に記載の装置。
【請求項２３】
フラットフィールド画像を生じるために必要な複数のゲインを表す複数のＤＣ値が、前記複数のピクセルのそれぞれに対して、前記メモリに記憶される、請求項１４に記載の装置。
【請求項２４】
前記複数のピクセルが、撮像アレイ・スナップショット・モードおよび順次走査モードの１つにて動作する、請求項１３に記載の装置。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【公表番号】特表２０１１−５２２４８２（Ｐ２０１１−５２２４８２Ａ）
【公表日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１１−５１１５８５（Ｐ２０１１−５１１５８５）
【出願日】平成２０年１０月２７日（２００８．１０．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０８１２８４
【国際公開番号】ＷＯ２００９／１４５８０３
【国際公開日】平成２１年１２月３日（２００９．１２．３）
【出願人】（５９９１３４０１２）サーノフ コーポレーション (59)
【Ｆターム（参考）】
【公表日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２０年１０月２７日（２００８．１０．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０８１２８４
【国際公開番号】ＷＯ２００９／１４５８０３
【国際公開日】平成２１年１２月３日（２００９．１２．３）
【出願人】（５９９１３４０１２）サーノフ コーポレーション (59)
【Ｆターム（参考）】
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