電源リップルフィルタ回路
【課題】スリープ状態からアクティブ状態になった時の電源リップルフィルタ回路の出力電圧の収束性の向上を提供する。
【解決手段】抵抗２と、容量３で構成されたＣＲ積分回路４と、ＮＰＮ型トランジスタ１と、前記ＮＰＮトランジスタ１のコレクタ−ベース間電流Ｉｃ電流１２から前記ＮＰＮトランジスタ１のベース電流Ｉｂ電流１０を検出するベース電流検出ディスチャージ回路６と、外部からの制御信号であるコントロール電圧Ｅｃ９をトリガとし、一定時間だけ前記ベース電流検出回路を動作可能に制御するタイマー回路７を備えている。
【解決手段】抵抗２と、容量３で構成されたＣＲ積分回路４と、ＮＰＮ型トランジスタ１と、前記ＮＰＮトランジスタ１のコレクタ−ベース間電流Ｉｃ電流１２から前記ＮＰＮトランジスタ１のベース電流Ｉｂ電流１０を検出するベース電流検出ディスチャージ回路６と、外部からの制御信号であるコントロール電圧Ｅｃ９をトリガとし、一定時間だけ前記ベース電流検出回路を動作可能に制御するタイマー回路７を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源リップルフィルタ回路のスリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧の収束性の向上に関するものである。
【背景技術】
【０００２】
従来の電源ラインに直列に挿入したトランジスタによる電源リップルフィルタ回路としては、特許文献１に開示された回路がある。
【０００３】
特許文献１の回路は、図１３に示すように、電源ラインに直列接続されたＮＰＮトランジスタ１０１の能動領域特性によって、リップルが抑制された電源出力Ｖｏ１０６を得るとともに、外部からの制御信号であるコントロール電圧Ｅｃ１０９に従って前記ＮＰＮトランジスタ１０１を能動領域あるいはカットオフ領域に制御することによって、前記ＮＰＮトランジスタ１０１を介して出力される電源出力をオン／オフ制御するように構成された電源リップルフィルタ回路において、前記ＮＰＮトランジスタ１０１の入力側において電源ラインに並列接続された、抵抗１０２とコンデンサ１０３とで構成されたＣＲ積分回路１０４と、前記ＣＲ積分回路１０４のコンデンサ１０３の端子電圧を電源とするインバータ回路１０５を設け、前記インバータ回路の入力端子に前記コントロール電圧Ｅｃ１０９を前記ＮＰＮトランジスタ１０１のベースに接続したものである。
【０００４】
なお、一般に電源リップルフィルタ回路の出力電圧は、以下の様に表される。
【０００５】
【数１】
【０００６】
ここで
ＶO ：電源リップルフィルタ回路の出力電圧１０６
ＶCC ：電源リップルフィルタ回路の電源電圧０
ＶBE ：ＮＰＮトランジスタ１０１のベース−エミッタ間電圧
Ｒ ：抵抗１０２の抵抗値
Ｃ ：容量１０３の容量値
Ｉb ：ＮＰＮトランジスタ１０１のベース電流
ＲINV ：インバータ１０５のオン抵抗値
具体例として、ＶCCを３［Ｖ］、ＶBEを０．７［Ｖ］、Ｒを１［ｋΩ］、Ｃを１００００［ｐＦ］、Ｉbを３０［ｕＡ］、ＲINVを０［Ω］、出力電圧Ｖoの収束条件を±０．１ｍＶ以内とすると、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ１０６の収束時間は５７ｕｓになる。
【０００７】
この時、前記ＣＲ積分回路１０４の時定数または、前記トランジスタ１０１のＩｂ電流１０７が大きいと、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ１０６の収束性は悪くなる。電源リップルフィルタ回路のリップル除去率を劣化させずに、出力電圧の収束性を向上するには、トランジスタのＩｂ電流を下げる必要がある。
【特許文献１】実開昭６３−１９４５８０号公報（実願昭６２−８５４６０号のマイクロフィルム）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の従来の電源リップルフィルタ回路では、スリープ状態からアクティブ状態になった時、リップルフィルタの出力電圧の収束が遅くなる問題点がある。
【０００９】
収束が遅い原因としては、電源リップルフィルタ回路のＣＲ積分回路１０４の時定数と、トランジスタ１０１に流れるＩｂ電流１０７によって決まる。電源リップルフィルタのリップル除去率を、同等にするには、ＣＲ積分回路１０４の時定数を小さくすることはできない。
【００１０】
本発明は、かかる従来の問題点に鑑みてなされたものであり、その目的は、スリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧Ｖｏ１０６の収束性の向上を提供することにある。
【課題を解決するための手段】
【００１１】
図１は、本発明の実施の形態に係る電源リップルフィルタ回路である。前記の目的を達成するため、本発明に係る電源リップルフィルタ回路は、抵抗２と、容量３で構成されたＣＲ積分回路４と、ＮＰＮ型トランジスタ１と、前記ＮＰＮトランジスタ１のＩｃ電流１２から前記ＮＰＮトランジスタ１のＩｂ電流１０を検出するベース電流検出ディスチャージ回路６と、外部からの制御信号であるコントロール電圧Ｅｃ９をトリガとし、一定時間だけ前記ベース電流検出ディスチャージ回路６を動作可能に制御するタイマー回路７とで構成することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、電源リップルフィルタ回路を用いた回路のスリープ状態からアクティブ状態になった時、リップル除去率を劣化させずに、リップルフィルタの出力電圧の収束を向上できる利点がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態について、図面を参照しながら詳細に説明する。
【００１４】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図、図３は、本発明の第１の実施の形態に係る動作を示す波形図である。
【００１５】
図２において、本実施の形態による電源リップルフィルタ回路は、抵抗２と、容量３で構成されたＣＲ積分回路４と、ＮＰＮ型トランジスタ１と、前記ＮＰＮトランジスタ１のコレクタ−ベース間電流Ｉｃ電流１２から前記ＮＰＮトランジスタ１のベース電流Ｉｂ電流１０を検出するベース電流検出ディスチャージ回路６と、外部からの制御信号であるコントロール電圧Ｅｃ９をトリガとし、一定時間だけ前記ベース電流検出回路を動作可能に制御するタイマー回路７を備えている。説明のために、電源リップルフィルタ回路の出力電圧を使用した負荷回路８を接続する。
【００１６】
前記ベース電流検出ディスチャージ回路６の構成例を説明する。前記ベース電流検出ディスチャージ回路６を動作制御するＳＷ２１と、ＳＷ２２と、インバータ回路２０を備え、電源リップルフィルタ回路の出力電圧ＶｏからＮＰＮトランジスタ１のＩｂ電流１０を検出する回路は、ＮＰＮトランジスタ２３と、ＮＰＮトランジスタ２５と、抵抗２４を備え、ＰＮＰトランジスタ２７と、ＰＮＰトランジスタ２９、抵抗２６と、抵抗２８で構成されたカレントミラー回路３４と、ＮＰＮトランジスタ３０と、ＮＰＮトランジスタ３２、抵抗３１と、抵抗３３で構成されたカレントミラー回路３５を備えている。
【００１７】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。
【００１８】
コントロール電圧Ｅｃ９が［Low］の状態の時、電源リップルフィルタ回路の出力電圧Ｖｏ５で動作する前記負荷回路８がスリープ状態になるので、前記ＮＰＮトランジスタ１のベース電圧Ｖｂ１３は、電源電圧Ｖｃｃ０と同電位となる。
【００１９】
コントロール電圧Ｅｃ９が［High］の状態になると、電源リップルフィルタ回路の出力電圧Ｖｏ５で動作する前記負荷回路８がアクティブ状態になり、前記ＮＰＮトランジスタ１の前記コレクタ−エミッタ電流Ｉｃ１２が流れ出し、前記タイマー回路７のタイマー回路出力Ｔｏ１５は、一定の時間ｔ0だけ［High］となる。前記タイマー回路出力Ｔｏ１５が［High］の状態の時、前記ベース電流検出ディスチャージ回路６は、出力電圧Ｖｏ５の値から前記ＮＰＮトランジスタ１のＩｂ電流１０を検出し、前記Ｉｂ電流１０の逓倍されたＩb×N逓倍電流１１を引き込む。
【００２０】
この時、電源リップルフィルタ回路の出力電圧Ｖｏ５は下記のように表される。但し、ｔ0以降の式を示す。
【００２１】
【数２】
【００２２】
具体例として、ＶCCを３［Ｖ］、ＶBEを０．７［Ｖ］、Ｒを１［ｋΩ］、Ｃを１００００［ｐＦ］、Ｉbを３０［ｕＡ］、Ｉb×Nを４５［ｕＡ］、ｔ0を５[uｓ]、出力電圧Ｖoの収束条件を±０．１ｍＶ以内とすると、前記電源リップルフィルタ回路の出力電圧Ｖｏ５の収束時間は２２ｕｓになる。従来の電源リップルフィルタ回路の出力時間は、大幅に改善されることがわかる。
【００２３】
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図、図５は、本発明の第２の実施の形態に係る動作を示す波形図である。
【００２４】
図４において、本実施形態による電源リップルフィルタ回路の前記タイマー回路７は、バッファー回路で構成された遅延回路４０と、Ｅｘ−ＯＲ回路４１を備えている。
【００２５】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の前記タイマー回路７の動作について説明する。
【００２６】
コントロール電圧Ｅｃ９が［Low］の状態から［High］の状態になると、前記遅延回路４０の出力ａ４２と、前記コントロール電圧Ｅｃ９が前記Ｅｘ−ＯＲ回路４１に入力され、前記Ｅｘ−ＯＲ回路４１の出力がタイマー回路出力Ｔｏ１５として出力される。前記タイマー回路出力Ｔｏ１５が［High］の状態の時、前記ベース電流検出ディスチャージ回路６が動作する。
【００２７】
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図、図７は、本発明の第３の実施の形態に係る動作を示す波形図である。
【００２８】
図６において、本実施形態による電源リップルフィルタ回路の前記タイマー回路７は、基準信号であるＴＣＸＯ５０と、前記ＴＣＸＯ５０を分周するカウンタ回路５２と、前記カウンタ回路５２の分周数を外部から制御するカウンタ外部設定Ｎ５１を備えている。
【００２９】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の前記タイマー回路７の動作について説明する。
【００３０】
前記カウンタ外部設定Ｎ５１で分周数Ｎを設定し、前記コントロール電圧Ｅｃ９が［Low］の状態から［High］の状態になると、前記カウンタ回路５２が動作し、前記ＴＣＸＯ５０を前記カウンタ回路５２の出力であるタイマー回路出力Ｔｏ１５が、前記ＴＣＸＯ５０のＮ周期だけ［High］の状態となり、前記ベース電流検出ディスチャージ回路６が動作する。
【００３１】
（第４の実施の形態）
図８は、本発明の第４の実施の形態に係る電源リップルフィルタ回路のベース電流検出ディスチャージ回路の一構成例を示す回路ブロック図である。
【００３２】
図８において、本実施形態による電源リップルフィルタ回路の前記ベース電流検出ディスチャージ回路６は、図２に示した第１の実施形態の構成に加えて、可変抵抗６０を備えており、前記可変抵抗６０は、ｎ個の抵抗６１及び前記抵抗６１の両端に並列接続されたｎ個のＳＷ６２より構成され、外部制御信号６３により前記可変抵抗６０の抵抗値を切り替えることができる。
【００３３】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路のベース電流検出ディスチャージ回路６の動作について説明する。
【００３４】
前記外部制御信号６３より、前記可変抵抗６０の抵抗値を切り替えて、前記ベース電流検出ディスチャージ回路６のＩb×N逓倍電流１１の可変が可能である。
【００３５】
（第５の実施の形態）
図９は、本発明の第５の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
【００３６】
図９において、本実施の形態による前記電源リップルフィルタ回路は、前記抵抗２と、前記容量３で構成された前記ＣＲ積分回路４と、前記ＮＰＮ型トランジスタ１と、オペアンプで構成されたバッファー回路７３と、前記バッファー回路７３を制御するためのＳＷ７０と、ＳＷ７１と、インバータ回路７２と、前記バッファー回路７３の動作時間を制御するタイマー回路７を備えている。説明のために、電源リップルフィルタ回路の出力電圧を使用した負荷回路８を接続する。
【００３７】
コントロール電圧Ｅｃ９が［Low］の状態の時、前記電源リップルフィルタ回路の出力電圧Ｖｏ５で動作する前記負荷回路８がスリープ状態になるので、前記ＮＰＮトランジスタ１の前記ベース電圧Ｖｂ１３は、前記電源電圧Ｖｃｃ０と同電位となる。前記ＳＷ７０はオン状態、前記ＳＷ７１はオフ状態である。
【００３８】
コントロール電圧Ｅｃ９が［High］の状態になると、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ５で動作する前記負荷回路８がアクティブ状態になり、前記ＮＰＮトランジスタ１のコレクタ−エミッタ電流Ｉｃ１２が流れ出し、前記タイマー回路７のタイマー回路出力Ｔｏ１５は、一定の時間ｔ0だけ［High］となる。前記タイマー回路出力Ｔｏ１５が［High］の状態の時、前記ＳＷ７０はオフ状態、前記ＳＷ７１はオン状態となる。この時、前記ベース電圧Ｖｂ１３は、前記抵抗２と前記ＮＰＮトランジスタ１の前記ベース電流Ｉｂ１０より、収束状態になる。前記ベース電圧Ｖｂ１３が、前記バッファー回路７３に入力され、前記バッファー回路７３の出力は、前記ベース電圧Ｖｂ１３と同電位となり、前記容量３の端子７４に充電される。前記タイマー回路出力Ｔｏ１５が［Low］の状態になると、前記ＳＷ７０はオン状態、前記ＳＷ７１はオフ状態となる。この時、前記ベース電圧Ｖｂ１３と、前記容量３の端子７４と接続されるが、同電位であるので電圧変動が生じない。よって、前記タイマー回路出力Ｔｏ１５が［Low］になると同時に、前記電源リップルフィルタ回路の出力電圧Ｖｏ５が収束状態になる。
【００３９】
（第６の実施の形態）
図１１は、本発明の第６の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
【００４０】
図１１において、本実施の形態による前記電源リップルフィルタ回路は、前記抵抗２と、前記容量３で構成された前記ＣＲ積分回路４と、前記ＮＰＮ型トランジスタ１と、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ５をバイアスとして使用するバイアス回路８０を備えている。説明のために、前記バイアス回路の出力電圧Ｖｏを使用した前記負荷回路８を接続する。
【００４１】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。
【００４２】
前記バイアス回路の構成例を説明する。前記バイアス回路８０の出力電圧Ｖｏ９０の電圧を、抵抗８１と、抵抗８２と、ＮＰＮトランジスタ８３と、抵抗８４と、ＰＮＰトランジスタ８９のベース−エミッタ電圧で決定する。出力電流Ｉｂ１０は、前記ＮＰＮトランジスタ１のコレクタ−エミッタ間電流Ｉｃ１２から、ＮＰＮトランジスタ８３と、ＮＰＮトランジスタ８５と、抵抗８４と、抵抗８６で構成されたカレントミラー回路９２と、ＰＮＰトランジスタ８７と、ＰＮＰトランジスタ８８で構成されたカレントミラー回路９３で決定する。構成の理由としては、前記コレクタ−エミッタ間電流Ｉｃ１２の電流値を小さくすることを目的とする。前記コレクタ−エミッタ間電流Ｉｃ１２の電流値を小さくすると、前記ＮＰＮトランジスタ１のベース電流Ｉｂ１０を小さくできる。
【００４３】
なお、前記電源リップルフィルタ回路の出力電圧Ｖｏ５は、以下の様に表される。
【００４４】
【数３】
【００４５】
具体例として、ＶCCを３［Ｖ］、ＶBEを０．７［Ｖ］、Ｒを１［ｋΩ］、Ｃを１００００［ｐＦ］、Ｉbを３［ｕＡ］、ＶCCの収束時間を±０．１ｍＶとすると、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ５の収束時間は３２ｕｓになる。従来の電源リップルフィルタ回路の収束時間は、改善されることがわかる。
【００４６】
（第７の実施の形態）
図１２は、本発明の第７の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
【００４７】
図１２において、本実施の形態による電源リップルフィルタ回路は、抵抗２と、容量３で構成されたＣＲ積分回路４と、ＭＯＳ型トランジスタ９５を備えている。
【００４８】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。
【００４９】
前記ベース電流検出回路の構成例を説明する。ＭＯＳ型トランジスタ９５を使用すると、前記ＭＯＳ型トランジスタ９５のゲート電圧Ｖｇ９６は、前記電源リップルフィルタ回路の電源電圧Ｖｃｃ０と同電位となる。よって、前記電源リップルフィルタ回路の出力電圧Ｖｏ５の収束時間は、大幅な改善が得られる。
【産業上の利用可能性】
【００５０】
本発明に係る電源リップルフィルタ回路は、前記電源リップルフィルタ回路の電源を使用する回路の、スリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧の収束性の改善に関する。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図２】本発明の第１の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図３】本発明の第１の実施の形態に係る動作を示す波形図
【図４】本発明の第２の実施の形態に係るタイマー回路の一構成例を示す回路ブロック図
【図５】本発明の第２の実施の形態に係る動作を示す波形図
【図６】本発明の第３の実施の形態に係るタイマー回路の一構成例を示す回路ブロック図
【図７】本発明の第３の実施の形態に係る動作を示す波形図
【図８】本発明の第４の実施の形態に係るベース電流検出ディスチャージ回路の一構成例を示す回路ブロック図
【図９】本発明の第５の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図１０】本発明の第５の実施の形態に係る動作を示す波形図
【図１１】本発明の第６の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図１２】本発明の第７の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図１３】従来の電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図１４】従来の実施の形態に係る動作を示す波形図
【符号の説明】
【００５２】
０ 電源電圧Vcc
１ ＮＰＮトランジスタ
２ 抵抗
３ 容量
４ ＣＲ積分回路
５ 出力電圧Ｖｏ
６ ベース電流検出ディスチャージ回路
７ タイマー回路
８ 負荷回路
９ コントロール電圧Ｅｃ
１０ ベース電流Ｉｂ
１１ Ｉｂ逓倍電流Ｉb×N
１２ コレクタ−エミッタ間電流Ｉｃ
１３ ベース電圧Ｖｂ
１５ タイマー回路Ｔｏ
２０ インバータ回路
２１ ＳＷ
２２ ＳＷ
２３ ＮＰＮトランジスタ
２４ 抵抗
２５ ＮＰＮトランジスタ
２６ 抵抗
２７ ＰＮＰトランジスタ
２８ 抵抗
２９ ＰＮＰトランジスタ
３０ ＮＰＮトランジスタ
３１ 抵抗
３２ ＮＰＮトランジスタ
３３ 抵抗
３４ カレントミラー回路
３５ カレントミラー回路
４０ 遅延回路
４１ Ｅｘ−ＯＲ回路
４２ 遅延回路４０の出力ａ
５０ TCXO（温度補償水晶発振器）
５１ カウンタ外部設定N
５２ カウンタ回路
６０ 可変抵抗
６１ 抵抗
６２ ＳＷ
６３ 外部制御信号
７０ ＳＷ
７１ ＳＷ
７２ インバータ回路
７３ オペアンプ
７４ 容量３の端子電圧
８０ バイアス回路
８１ 抵抗
８２ 抵抗
８３ ＮＰＮトランジスタ
８４ 抵抗
８５ ＮＰＮトランジスタ
８６ 抵抗
８７ ＰＮＰトランジスタ
８８ ＰＮＰトランジスタ
８９ ＰＮＰトランジスタ
９０ バイアス回路８０の出力電圧Ｖｏ
９５ ＭＯＳ型トランジスタ
９６ ＭＯＳ型トランジスタ９５のゲート電圧Ｖｇ
１０１ ＮＰＮトランジスタ
１０２ 抵抗
１０３ 容量
１０４ ＣＲ積分回路
１０５ インバータ回路
１０６ 電源出力Ｖｏ
１０７ ベース電流Ｉｂ
１０８ コレクタ−エミッタ間電流
１０９ コントロール電圧Ｅｃ
【技術分野】
【０００１】
本発明は、電源リップルフィルタ回路のスリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧の収束性の向上に関するものである。
【背景技術】
【０００２】
従来の電源ラインに直列に挿入したトランジスタによる電源リップルフィルタ回路としては、特許文献１に開示された回路がある。
【０００３】
特許文献１の回路は、図１３に示すように、電源ラインに直列接続されたＮＰＮトランジスタ１０１の能動領域特性によって、リップルが抑制された電源出力Ｖｏ１０６を得るとともに、外部からの制御信号であるコントロール電圧Ｅｃ１０９に従って前記ＮＰＮトランジスタ１０１を能動領域あるいはカットオフ領域に制御することによって、前記ＮＰＮトランジスタ１０１を介して出力される電源出力をオン／オフ制御するように構成された電源リップルフィルタ回路において、前記ＮＰＮトランジスタ１０１の入力側において電源ラインに並列接続された、抵抗１０２とコンデンサ１０３とで構成されたＣＲ積分回路１０４と、前記ＣＲ積分回路１０４のコンデンサ１０３の端子電圧を電源とするインバータ回路１０５を設け、前記インバータ回路の入力端子に前記コントロール電圧Ｅｃ１０９を前記ＮＰＮトランジスタ１０１のベースに接続したものである。
【０００４】
なお、一般に電源リップルフィルタ回路の出力電圧は、以下の様に表される。
【０００５】
【数１】
【０００６】
ここで
ＶO ：電源リップルフィルタ回路の出力電圧１０６
ＶCC ：電源リップルフィルタ回路の電源電圧０
ＶBE ：ＮＰＮトランジスタ１０１のベース−エミッタ間電圧
Ｒ ：抵抗１０２の抵抗値
Ｃ ：容量１０３の容量値
Ｉb ：ＮＰＮトランジスタ１０１のベース電流
ＲINV ：インバータ１０５のオン抵抗値
具体例として、ＶCCを３［Ｖ］、ＶBEを０．７［Ｖ］、Ｒを１［ｋΩ］、Ｃを１００００［ｐＦ］、Ｉbを３０［ｕＡ］、ＲINVを０［Ω］、出力電圧Ｖoの収束条件を±０．１ｍＶ以内とすると、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ１０６の収束時間は５７ｕｓになる。
【０００７】
この時、前記ＣＲ積分回路１０４の時定数または、前記トランジスタ１０１のＩｂ電流１０７が大きいと、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ１０６の収束性は悪くなる。電源リップルフィルタ回路のリップル除去率を劣化させずに、出力電圧の収束性を向上するには、トランジスタのＩｂ電流を下げる必要がある。
【特許文献１】実開昭６３−１９４５８０号公報（実願昭６２−８５４６０号のマイクロフィルム）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の従来の電源リップルフィルタ回路では、スリープ状態からアクティブ状態になった時、リップルフィルタの出力電圧の収束が遅くなる問題点がある。
【０００９】
収束が遅い原因としては、電源リップルフィルタ回路のＣＲ積分回路１０４の時定数と、トランジスタ１０１に流れるＩｂ電流１０７によって決まる。電源リップルフィルタのリップル除去率を、同等にするには、ＣＲ積分回路１０４の時定数を小さくすることはできない。
【００１０】
本発明は、かかる従来の問題点に鑑みてなされたものであり、その目的は、スリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧Ｖｏ１０６の収束性の向上を提供することにある。
【課題を解決するための手段】
【００１１】
図１は、本発明の実施の形態に係る電源リップルフィルタ回路である。前記の目的を達成するため、本発明に係る電源リップルフィルタ回路は、抵抗２と、容量３で構成されたＣＲ積分回路４と、ＮＰＮ型トランジスタ１と、前記ＮＰＮトランジスタ１のＩｃ電流１２から前記ＮＰＮトランジスタ１のＩｂ電流１０を検出するベース電流検出ディスチャージ回路６と、外部からの制御信号であるコントロール電圧Ｅｃ９をトリガとし、一定時間だけ前記ベース電流検出ディスチャージ回路６を動作可能に制御するタイマー回路７とで構成することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、電源リップルフィルタ回路を用いた回路のスリープ状態からアクティブ状態になった時、リップル除去率を劣化させずに、リップルフィルタの出力電圧の収束を向上できる利点がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態について、図面を参照しながら詳細に説明する。
【００１４】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図、図３は、本発明の第１の実施の形態に係る動作を示す波形図である。
【００１５】
図２において、本実施の形態による電源リップルフィルタ回路は、抵抗２と、容量３で構成されたＣＲ積分回路４と、ＮＰＮ型トランジスタ１と、前記ＮＰＮトランジスタ１のコレクタ−ベース間電流Ｉｃ電流１２から前記ＮＰＮトランジスタ１のベース電流Ｉｂ電流１０を検出するベース電流検出ディスチャージ回路６と、外部からの制御信号であるコントロール電圧Ｅｃ９をトリガとし、一定時間だけ前記ベース電流検出回路を動作可能に制御するタイマー回路７を備えている。説明のために、電源リップルフィルタ回路の出力電圧を使用した負荷回路８を接続する。
【００１６】
前記ベース電流検出ディスチャージ回路６の構成例を説明する。前記ベース電流検出ディスチャージ回路６を動作制御するＳＷ２１と、ＳＷ２２と、インバータ回路２０を備え、電源リップルフィルタ回路の出力電圧ＶｏからＮＰＮトランジスタ１のＩｂ電流１０を検出する回路は、ＮＰＮトランジスタ２３と、ＮＰＮトランジスタ２５と、抵抗２４を備え、ＰＮＰトランジスタ２７と、ＰＮＰトランジスタ２９、抵抗２６と、抵抗２８で構成されたカレントミラー回路３４と、ＮＰＮトランジスタ３０と、ＮＰＮトランジスタ３２、抵抗３１と、抵抗３３で構成されたカレントミラー回路３５を備えている。
【００１７】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。
【００１８】
コントロール電圧Ｅｃ９が［Low］の状態の時、電源リップルフィルタ回路の出力電圧Ｖｏ５で動作する前記負荷回路８がスリープ状態になるので、前記ＮＰＮトランジスタ１のベース電圧Ｖｂ１３は、電源電圧Ｖｃｃ０と同電位となる。
【００１９】
コントロール電圧Ｅｃ９が［High］の状態になると、電源リップルフィルタ回路の出力電圧Ｖｏ５で動作する前記負荷回路８がアクティブ状態になり、前記ＮＰＮトランジスタ１の前記コレクタ−エミッタ電流Ｉｃ１２が流れ出し、前記タイマー回路７のタイマー回路出力Ｔｏ１５は、一定の時間ｔ0だけ［High］となる。前記タイマー回路出力Ｔｏ１５が［High］の状態の時、前記ベース電流検出ディスチャージ回路６は、出力電圧Ｖｏ５の値から前記ＮＰＮトランジスタ１のＩｂ電流１０を検出し、前記Ｉｂ電流１０の逓倍されたＩb×N逓倍電流１１を引き込む。
【００２０】
この時、電源リップルフィルタ回路の出力電圧Ｖｏ５は下記のように表される。但し、ｔ0以降の式を示す。
【００２１】
【数２】
【００２２】
具体例として、ＶCCを３［Ｖ］、ＶBEを０．７［Ｖ］、Ｒを１［ｋΩ］、Ｃを１００００［ｐＦ］、Ｉbを３０［ｕＡ］、Ｉb×Nを４５［ｕＡ］、ｔ0を５[uｓ]、出力電圧Ｖoの収束条件を±０．１ｍＶ以内とすると、前記電源リップルフィルタ回路の出力電圧Ｖｏ５の収束時間は２２ｕｓになる。従来の電源リップルフィルタ回路の出力時間は、大幅に改善されることがわかる。
【００２３】
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図、図５は、本発明の第２の実施の形態に係る動作を示す波形図である。
【００２４】
図４において、本実施形態による電源リップルフィルタ回路の前記タイマー回路７は、バッファー回路で構成された遅延回路４０と、Ｅｘ−ＯＲ回路４１を備えている。
【００２５】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の前記タイマー回路７の動作について説明する。
【００２６】
コントロール電圧Ｅｃ９が［Low］の状態から［High］の状態になると、前記遅延回路４０の出力ａ４２と、前記コントロール電圧Ｅｃ９が前記Ｅｘ−ＯＲ回路４１に入力され、前記Ｅｘ−ＯＲ回路４１の出力がタイマー回路出力Ｔｏ１５として出力される。前記タイマー回路出力Ｔｏ１５が［High］の状態の時、前記ベース電流検出ディスチャージ回路６が動作する。
【００２７】
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図、図７は、本発明の第３の実施の形態に係る動作を示す波形図である。
【００２８】
図６において、本実施形態による電源リップルフィルタ回路の前記タイマー回路７は、基準信号であるＴＣＸＯ５０と、前記ＴＣＸＯ５０を分周するカウンタ回路５２と、前記カウンタ回路５２の分周数を外部から制御するカウンタ外部設定Ｎ５１を備えている。
【００２９】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の前記タイマー回路７の動作について説明する。
【００３０】
前記カウンタ外部設定Ｎ５１で分周数Ｎを設定し、前記コントロール電圧Ｅｃ９が［Low］の状態から［High］の状態になると、前記カウンタ回路５２が動作し、前記ＴＣＸＯ５０を前記カウンタ回路５２の出力であるタイマー回路出力Ｔｏ１５が、前記ＴＣＸＯ５０のＮ周期だけ［High］の状態となり、前記ベース電流検出ディスチャージ回路６が動作する。
【００３１】
（第４の実施の形態）
図８は、本発明の第４の実施の形態に係る電源リップルフィルタ回路のベース電流検出ディスチャージ回路の一構成例を示す回路ブロック図である。
【００３２】
図８において、本実施形態による電源リップルフィルタ回路の前記ベース電流検出ディスチャージ回路６は、図２に示した第１の実施形態の構成に加えて、可変抵抗６０を備えており、前記可変抵抗６０は、ｎ個の抵抗６１及び前記抵抗６１の両端に並列接続されたｎ個のＳＷ６２より構成され、外部制御信号６３により前記可変抵抗６０の抵抗値を切り替えることができる。
【００３３】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路のベース電流検出ディスチャージ回路６の動作について説明する。
【００３４】
前記外部制御信号６３より、前記可変抵抗６０の抵抗値を切り替えて、前記ベース電流検出ディスチャージ回路６のＩb×N逓倍電流１１の可変が可能である。
【００３５】
（第５の実施の形態）
図９は、本発明の第５の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
【００３６】
図９において、本実施の形態による前記電源リップルフィルタ回路は、前記抵抗２と、前記容量３で構成された前記ＣＲ積分回路４と、前記ＮＰＮ型トランジスタ１と、オペアンプで構成されたバッファー回路７３と、前記バッファー回路７３を制御するためのＳＷ７０と、ＳＷ７１と、インバータ回路７２と、前記バッファー回路７３の動作時間を制御するタイマー回路７を備えている。説明のために、電源リップルフィルタ回路の出力電圧を使用した負荷回路８を接続する。
【００３７】
コントロール電圧Ｅｃ９が［Low］の状態の時、前記電源リップルフィルタ回路の出力電圧Ｖｏ５で動作する前記負荷回路８がスリープ状態になるので、前記ＮＰＮトランジスタ１の前記ベース電圧Ｖｂ１３は、前記電源電圧Ｖｃｃ０と同電位となる。前記ＳＷ７０はオン状態、前記ＳＷ７１はオフ状態である。
【００３８】
コントロール電圧Ｅｃ９が［High］の状態になると、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ５で動作する前記負荷回路８がアクティブ状態になり、前記ＮＰＮトランジスタ１のコレクタ−エミッタ電流Ｉｃ１２が流れ出し、前記タイマー回路７のタイマー回路出力Ｔｏ１５は、一定の時間ｔ0だけ［High］となる。前記タイマー回路出力Ｔｏ１５が［High］の状態の時、前記ＳＷ７０はオフ状態、前記ＳＷ７１はオン状態となる。この時、前記ベース電圧Ｖｂ１３は、前記抵抗２と前記ＮＰＮトランジスタ１の前記ベース電流Ｉｂ１０より、収束状態になる。前記ベース電圧Ｖｂ１３が、前記バッファー回路７３に入力され、前記バッファー回路７３の出力は、前記ベース電圧Ｖｂ１３と同電位となり、前記容量３の端子７４に充電される。前記タイマー回路出力Ｔｏ１５が［Low］の状態になると、前記ＳＷ７０はオン状態、前記ＳＷ７１はオフ状態となる。この時、前記ベース電圧Ｖｂ１３と、前記容量３の端子７４と接続されるが、同電位であるので電圧変動が生じない。よって、前記タイマー回路出力Ｔｏ１５が［Low］になると同時に、前記電源リップルフィルタ回路の出力電圧Ｖｏ５が収束状態になる。
【００３９】
（第６の実施の形態）
図１１は、本発明の第６の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
【００４０】
図１１において、本実施の形態による前記電源リップルフィルタ回路は、前記抵抗２と、前記容量３で構成された前記ＣＲ積分回路４と、前記ＮＰＮ型トランジスタ１と、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ５をバイアスとして使用するバイアス回路８０を備えている。説明のために、前記バイアス回路の出力電圧Ｖｏを使用した前記負荷回路８を接続する。
【００４１】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。
【００４２】
前記バイアス回路の構成例を説明する。前記バイアス回路８０の出力電圧Ｖｏ９０の電圧を、抵抗８１と、抵抗８２と、ＮＰＮトランジスタ８３と、抵抗８４と、ＰＮＰトランジスタ８９のベース−エミッタ電圧で決定する。出力電流Ｉｂ１０は、前記ＮＰＮトランジスタ１のコレクタ−エミッタ間電流Ｉｃ１２から、ＮＰＮトランジスタ８３と、ＮＰＮトランジスタ８５と、抵抗８４と、抵抗８６で構成されたカレントミラー回路９２と、ＰＮＰトランジスタ８７と、ＰＮＰトランジスタ８８で構成されたカレントミラー回路９３で決定する。構成の理由としては、前記コレクタ−エミッタ間電流Ｉｃ１２の電流値を小さくすることを目的とする。前記コレクタ−エミッタ間電流Ｉｃ１２の電流値を小さくすると、前記ＮＰＮトランジスタ１のベース電流Ｉｂ１０を小さくできる。
【００４３】
なお、前記電源リップルフィルタ回路の出力電圧Ｖｏ５は、以下の様に表される。
【００４４】
【数３】
【００４５】
具体例として、ＶCCを３［Ｖ］、ＶBEを０．７［Ｖ］、Ｒを１［ｋΩ］、Ｃを１００００［ｐＦ］、Ｉbを３［ｕＡ］、ＶCCの収束時間を±０．１ｍＶとすると、前記電源リップルフィルタ回路の前記出力電圧Ｖｏ５の収束時間は３２ｕｓになる。従来の電源リップルフィルタ回路の収束時間は、改善されることがわかる。
【００４６】
（第７の実施の形態）
図１２は、本発明の第７の実施の形態に係る電源リップルフィルタ回路のタイマー回路の一構成例を示す回路ブロック図である。
【００４７】
図１２において、本実施の形態による電源リップルフィルタ回路は、抵抗２と、容量３で構成されたＣＲ積分回路４と、ＭＯＳ型トランジスタ９５を備えている。
【００４８】
次に、以上のように構成された本実施の形態による電源リップルフィルタ回路の動作について説明する。
【００４９】
前記ベース電流検出回路の構成例を説明する。ＭＯＳ型トランジスタ９５を使用すると、前記ＭＯＳ型トランジスタ９５のゲート電圧Ｖｇ９６は、前記電源リップルフィルタ回路の電源電圧Ｖｃｃ０と同電位となる。よって、前記電源リップルフィルタ回路の出力電圧Ｖｏ５の収束時間は、大幅な改善が得られる。
【産業上の利用可能性】
【００５０】
本発明に係る電源リップルフィルタ回路は、前記電源リップルフィルタ回路の電源を使用する回路の、スリープ状態からアクティブ状態になった時の、電源リップルフィルタ回路の出力電圧の収束性の改善に関する。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図２】本発明の第１の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図３】本発明の第１の実施の形態に係る動作を示す波形図
【図４】本発明の第２の実施の形態に係るタイマー回路の一構成例を示す回路ブロック図
【図５】本発明の第２の実施の形態に係る動作を示す波形図
【図６】本発明の第３の実施の形態に係るタイマー回路の一構成例を示す回路ブロック図
【図７】本発明の第３の実施の形態に係る動作を示す波形図
【図８】本発明の第４の実施の形態に係るベース電流検出ディスチャージ回路の一構成例を示す回路ブロック図
【図９】本発明の第５の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図１０】本発明の第５の実施の形態に係る動作を示す波形図
【図１１】本発明の第６の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図１２】本発明の第７の実施の形態に係る電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図１３】従来の電源リップルフィルタ回路の一構成例を示す回路ブロック図
【図１４】従来の実施の形態に係る動作を示す波形図
【符号の説明】
【００５２】
０ 電源電圧Vcc
１ ＮＰＮトランジスタ
２ 抵抗
３ 容量
４ ＣＲ積分回路
５ 出力電圧Ｖｏ
６ ベース電流検出ディスチャージ回路
７ タイマー回路
８ 負荷回路
９ コントロール電圧Ｅｃ
１０ ベース電流Ｉｂ
１１ Ｉｂ逓倍電流Ｉb×N
１２ コレクタ−エミッタ間電流Ｉｃ
１３ ベース電圧Ｖｂ
１５ タイマー回路Ｔｏ
２０ インバータ回路
２１ ＳＷ
２２ ＳＷ
２３ ＮＰＮトランジスタ
２４ 抵抗
２５ ＮＰＮトランジスタ
２６ 抵抗
２７ ＰＮＰトランジスタ
２８ 抵抗
２９ ＰＮＰトランジスタ
３０ ＮＰＮトランジスタ
３１ 抵抗
３２ ＮＰＮトランジスタ
３３ 抵抗
３４ カレントミラー回路
３５ カレントミラー回路
４０ 遅延回路
４１ Ｅｘ−ＯＲ回路
４２ 遅延回路４０の出力ａ
５０ TCXO（温度補償水晶発振器）
５１ カウンタ外部設定N
５２ カウンタ回路
６０ 可変抵抗
６１ 抵抗
６２ ＳＷ
６３ 外部制御信号
７０ ＳＷ
７１ ＳＷ
７２ インバータ回路
７３ オペアンプ
７４ 容量３の端子電圧
８０ バイアス回路
８１ 抵抗
８２ 抵抗
８３ ＮＰＮトランジスタ
８４ 抵抗
８５ ＮＰＮトランジスタ
８６ 抵抗
８７ ＰＮＰトランジスタ
８８ ＰＮＰトランジスタ
８９ ＰＮＰトランジスタ
９０ バイアス回路８０の出力電圧Ｖｏ
９５ ＭＯＳ型トランジスタ
９６ ＭＯＳ型トランジスタ９５のゲート電圧Ｖｇ
１０１ ＮＰＮトランジスタ
１０２ 抵抗
１０３ 容量
１０４ ＣＲ積分回路
１０５ インバータ回路
１０６ 電源出力Ｖｏ
１０７ ベース電流Ｉｂ
１０８ コレクタ−エミッタ間電流
１０９ コントロール電圧Ｅｃ
【特許請求の範囲】
【請求項１】
電源ラインに並列接続されたCR積分回路と、前記電源ラインに直列接続されたＮＰＮトランジスタの能動領域特性によって、リップルが抑制された電源出力を得るとともに、前記ＮＰＮトランジスタのコレクタ−エミッタ間電流からベース電流を検出し、前記ＮＰＮトランジスタのベースからベース電流を引き出すベース電流検出ディスチャージ回路と、外部からの制御信号をトリガとし、一定時間だけ前記ベース電流検出ディスチャージ回路を動作可能に制御するタイマー回路とを備えたことを特徴とする電源リップルフィルタ回路。
【請求項２】
前記タイマー回路は、外部からの制御信号をトリガとし、遅延回路で前記ベース電流検出ディスチャージ回路の動作時間を決めることを特徴とする請求項１の電源リップルフィルタ回路。
【請求項３】
前記タイマー回路は、外部からの制御信号をトリガとし、外部からの基準信号をもとにカウンタ回路を用いて、前記ベース電流検出ディスチャージ回路の動作時間を決めることを特徴とする請求項１の電源リップルフィルタ回路。
【請求項４】
前記ベース電流検出ディスチャージ回路は、外部からの制御信号を用いて、外部から前記ベース電流検出ディスチャージ回路のディスチャージ量を制御可能であることを特徴とする請求項１〜３の電源リップルフィルタ回路。
【請求項５】
前記電源ラインに並列接続されたCR積分回路と、前記電源ラインに直列接続された前記ＮＰＮトランジスタの能動領域特性によって、リップルが抑制された電源出力を得るとともに、前記電源出力を電源電圧とするバイアス回路を備えたことを特徴とする電源リップルフィルタ回路。
【請求項６】
請求項５記載の前記電源リップルフィルタ回路において、さらに前記ＮＰＮトランジスタのコレクタ−エミッタ間電流からベース電流を検出し、前記ＮＰＮトランジスタのベースからベース電流を引き出す前記ベース電流検出ディスチャージ回路と、外部からの制御信号をトリガとし、一定時間だけ前記ベース電流検出ディスチャージ回路を動作可能に制御する前記タイマー回路とを備えたことを特徴とする請求項１〜４の電源リップルフィルタ回路。
【請求項７】
前記電源ラインに並列接続されたCR積分回路と、前記電源ラインに直列接続された前記ＮＰＮトランジスタの能動領域特性によって、リップルが抑制された電源出力を得るとともに、前記トランジスタのベース電圧を前記ＣＲ回路の容量に充電するためのオペアンプ回路と、外部から制御信号をＴＯＲＩがとし、一定時間だけ前記オペアンプ回路を動作可能に制御するタイマー回路とを備えたことを特徴とする電源リップルフィルタ回路。
【請求項８】
前記タイマー回路は、外部からの制御信号をトリガとし、遅延回路で前記ベース電流検出ディスチャージ回路の動作時間を決めることを特徴とする請求項７の電源リップルフィルタ回路。
【請求項９】
前記タイマー回路は、外部からの制御信号をトリガとし、外部からの基準信号をもとにカウンタ回路を用いて、前記ベース電流検出ディスチャージ回路の動作時間を決めることを特徴とする請求項７の電源リップルフィルタ回路。
【請求項１０】
前記電源ラインに並列接続されたCR積分回路と、前記電源ラインに直列接続されたMOS型トランジスタの能動領域特性によって、リップルが抑制された電源出力を得ることを特徴とする電源リップルフィルタ回路。
【請求項１】
電源ラインに並列接続されたCR積分回路と、前記電源ラインに直列接続されたＮＰＮトランジスタの能動領域特性によって、リップルが抑制された電源出力を得るとともに、前記ＮＰＮトランジスタのコレクタ−エミッタ間電流からベース電流を検出し、前記ＮＰＮトランジスタのベースからベース電流を引き出すベース電流検出ディスチャージ回路と、外部からの制御信号をトリガとし、一定時間だけ前記ベース電流検出ディスチャージ回路を動作可能に制御するタイマー回路とを備えたことを特徴とする電源リップルフィルタ回路。
【請求項２】
前記タイマー回路は、外部からの制御信号をトリガとし、遅延回路で前記ベース電流検出ディスチャージ回路の動作時間を決めることを特徴とする請求項１の電源リップルフィルタ回路。
【請求項３】
前記タイマー回路は、外部からの制御信号をトリガとし、外部からの基準信号をもとにカウンタ回路を用いて、前記ベース電流検出ディスチャージ回路の動作時間を決めることを特徴とする請求項１の電源リップルフィルタ回路。
【請求項４】
前記ベース電流検出ディスチャージ回路は、外部からの制御信号を用いて、外部から前記ベース電流検出ディスチャージ回路のディスチャージ量を制御可能であることを特徴とする請求項１〜３の電源リップルフィルタ回路。
【請求項５】
前記電源ラインに並列接続されたCR積分回路と、前記電源ラインに直列接続された前記ＮＰＮトランジスタの能動領域特性によって、リップルが抑制された電源出力を得るとともに、前記電源出力を電源電圧とするバイアス回路を備えたことを特徴とする電源リップルフィルタ回路。
【請求項６】
請求項５記載の前記電源リップルフィルタ回路において、さらに前記ＮＰＮトランジスタのコレクタ−エミッタ間電流からベース電流を検出し、前記ＮＰＮトランジスタのベースからベース電流を引き出す前記ベース電流検出ディスチャージ回路と、外部からの制御信号をトリガとし、一定時間だけ前記ベース電流検出ディスチャージ回路を動作可能に制御する前記タイマー回路とを備えたことを特徴とする請求項１〜４の電源リップルフィルタ回路。
【請求項７】
前記電源ラインに並列接続されたCR積分回路と、前記電源ラインに直列接続された前記ＮＰＮトランジスタの能動領域特性によって、リップルが抑制された電源出力を得るとともに、前記トランジスタのベース電圧を前記ＣＲ回路の容量に充電するためのオペアンプ回路と、外部から制御信号をＴＯＲＩがとし、一定時間だけ前記オペアンプ回路を動作可能に制御するタイマー回路とを備えたことを特徴とする電源リップルフィルタ回路。
【請求項８】
前記タイマー回路は、外部からの制御信号をトリガとし、遅延回路で前記ベース電流検出ディスチャージ回路の動作時間を決めることを特徴とする請求項７の電源リップルフィルタ回路。
【請求項９】
前記タイマー回路は、外部からの制御信号をトリガとし、外部からの基準信号をもとにカウンタ回路を用いて、前記ベース電流検出ディスチャージ回路の動作時間を決めることを特徴とする請求項７の電源リップルフィルタ回路。
【請求項１０】
前記電源ラインに並列接続されたCR積分回路と、前記電源ラインに直列接続されたMOS型トランジスタの能動領域特性によって、リップルが抑制された電源出力を得ることを特徴とする電源リップルフィルタ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−９４６１０（Ｐ２００６−９４６１０Ａ）
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願番号】特願２００４−２７５３３２（Ｐ２００４−２７５３３２）
【出願日】平成１６年９月２２日（２００４．９．２２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願日】平成１６年９月２２日（２００４．９．２２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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