電源回路
【課題】ゼロクロス検知回路及びマイコンを用いることなく部分スイッチング方式のＰＦＣ制御を行うことが可能な電源回路を提供する。
【解決手段】電源回路１０は、整流回路２０と、整流電圧が印加されるインダクタ４０と、トランジスタ４１と、ダイオード４２と、コンデンサ４３と、インダクタ電流を検出する検出回路３４と、直流電圧に応じた帰還電圧及び検出されたインダクタ電流が入力され、検出されたインダクタ電流が帰還電圧に応じた基準電流より小さい場合、直流電圧のレベルが目的レベルとなるとともにインダクタ電流が基準電流となるようトランジスタのスイッチングを行い、検出されたインダクタ電流が基準電流より大きい場合、トランジスタのスイッチングを停止するスイッチング制御回路２４と、を備える。
【解決手段】電源回路１０は、整流回路２０と、整流電圧が印加されるインダクタ４０と、トランジスタ４１と、ダイオード４２と、コンデンサ４３と、インダクタ電流を検出する検出回路３４と、直流電圧に応じた帰還電圧及び検出されたインダクタ電流が入力され、検出されたインダクタ電流が帰還電圧に応じた基準電流より小さい場合、直流電圧のレベルが目的レベルとなるとともにインダクタ電流が基準電流となるようトランジスタのスイッチングを行い、検出されたインダクタ電流が基準電流より大きい場合、トランジスタのスイッチングを停止するスイッチング制御回路２４と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
ＡＣ−ＤＣコンバータでは、一般に交流電圧に応じた電圧が印加されるトランジスタがスイッチングされることにより、目的レベルの直流電圧が生成される。また、ＡＣ−ＤＣコンバータにおけるＰＦＣ（Power Factor Correction：力率改善）制御の方式としては、安価であるが周波数特性の悪いインダクタ（例えば、珪素鋼板リアクトル）を使用する手法として部分スイッチング方式が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２２４８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
部分スイッチング方式では、ＡＣ−ＤＣコンバータに入力される交流電圧のピーク付近でトランジスタのスイッチングが停止される。そして、ＡＣ−ＤＣコンバータが、部分スイッチング方式を行うためにはゼロクロス検知回路及びマイコンが必要であった。
【０００５】
本発明は上記課題を鑑みてなされたものであり、ゼロクロス検知回路及びマイコンを用いることなく部分スイッチング方式のＰＦＣ制御を行うことが可能な電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る交流電圧から目的レベルの直流電圧を生成する電源回路は、前記交流電圧を整流した整流電圧を出力する整流回路と、前記整流電圧が印加されるインダクタと、前記インダクタに直列に接続され、オンされると前記インダクタに流れるインダクタ電流を増加させるトランジスタと、前記インダクタに直列に接続され、前記トランジスタがオフされると前記インダクタ電流を出力するダイオードと、前記ダイオードからの電流が充電され、前記直流電圧を生成するコンデンサと、前記インダクタ電流を検出する検出回路と、前記直流電圧に応じた帰還電圧及び検出された前記インダクタ電流が入力され、検出された前記インダクタ電流が前記帰還電圧に応じた基準電流より小さい場合、前記直流電圧のレベルが前記目的レベルとなるとともに前記インダクタ電流が前記基準電流となるよう前記トランジスタのスイッチングを行い、検出された前記インダクタ電流が前記基準電流より大きい場合、前記トランジスタのスイッチングを停止するスイッチング制御回路と、を備え、前記目的レベルは、前記整流電圧が上昇した際に前記ダイオードがオンするレベルであり、前記インダクタ及び前記コンデンサのそれぞれは、前記整流電圧が上昇して前記ダイオードがオンした際に、前記直流電圧のレベルが前記目的レベルである場合の前記基準電流より大きな前記インダクタ電流を流すインダクタンス値及び容量値を有すること、を特徴とする。
【発明の効果】
【０００７】
ゼロクロス検知回路及びマイコンを用いることなく部分スイッチング方式のＰＦＣ制御を行うことが可能な電源回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態である電源回路１０の構成を示す図である。
【図２】制御ＩＣ２４の構成の一例を示す図である。
【図３】帰還電圧Ｖｆｂが変化した際の基準電圧Ｖｒｅｆ３の波形を説明するための図である。
【図４】電源回路１０の動作を説明するための図である。
【図５】本発明の第２実施形態である電源回路１１の構成を示す図である。
【図６】制御ＩＣ２５の構成の一例を示す図である。
【図７】制御ＩＣ２５の主要な波形を示す図である。
【図８】電源回路１１の動作を説明するための図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＜＜第１実施形態（電源回路１０）＞＞
図１は、本発明の第１実施形態である電源回路１０の構成を示す図である。電源回路１０は、交流電圧Ｖａｃから、交流電圧Ｖａｃのピークレベルより低い目的レベルの出力電圧Ｖｏｕｔ（直流電圧）を生成し、負荷１５を駆動するＡＣ−ＤＣコンバータである。電源回路１０は、全波整流回路２０、昇圧回路２１、基準電圧回路２２、誤差増幅回路２３、制御ＩＣ（Integrated Circuit）２４、及び抵抗３０〜３４を含んで構成される。
【００１１】
全波整流回路２０は、入力される交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃを出力する。
【００１２】
昇圧回路２１は、いわゆる昇圧型チョッパー回路であり、インダクタ４０、トランジスタ４１、ダイオード４２、及びコンデンサ４３を含んで構成される。
【００１３】
インダクタ４０の一端には整流電圧Ｖｒｅｃが印加され、他端はダイオード４１のアノードに接続される。なお、インダクタ４０に流れる電流をインダクタ電流ＩＬとする。
トランジスタ４１は、インダクタ４０に直列に接続されたＩＧＢＴ（Insulated gate bipolar transistor）等のパワートランジスタである。トランジスタ４１のコレクタ電極はインダクタ４０に接続され、エミッタ電極は接地されているため、トランジスタ４１がオンするとインダクタ電流ＩＬは増加する。
ダイオード４２は、インダクタ４０に直列に接続され、トランジスタ４１がオフすると、トランジスタ４１のオン期間に励起されたインダクタ電流ＩＬをコンデンサ４３に供給する。
コンデンサ４３は、ダイオード４２から出力されるインダクタ電流ＩＬで充電され、直流の出力電圧Ｖｏｕｔを生成する。
【００１４】
基準電圧回路２２（電圧生成回路）は、出力電圧Ｖｏｕｔの基準となる基準電圧Ｖｒｅｆ１を生成する回路であり、ダイオード５０、コンデンサ５１、ツェナーダイオード５２、及び抵抗５３，５４を含んで構成される。
【００１５】
ダイオード５０及びコンデンサ５１は、整流電圧Ｖｒｅｃを整流し、平滑化する整流平滑回路である。このため、コンデンサ５１の充電電圧Ｖｃは、整流電圧Ｖｒｅｃのピークレベルから、ダイオード５０の順方向電圧だけ低いレベルとなる。つまり、整流電圧Ｖｒｅｃのピークレベル（最大レベル）を“Ｖｐｋ”とし、ダイオード５０の順方向電圧を“Ｖｆ１”とすると、充電電圧Ｖｃは、
Ｖｃ＝Ｖｐｋ−Ｖｆ１・・・（１）
となる。
ツェナーダイオード５２のカソードには、充電電圧Ｖｃが印加され、アノードは抵抗５３，５４を介して接地されている。このため、ツェナーダイオード５２のツェナー電圧を“Ｖｚ”とすると、ツェナーダイオード５２のアノードに発生する基準電圧Ｖｒｅｆ１は、
Ｖｒｅｆ１＝Ｖｃ−Ｖｚ＝Ｖｐｋ−（Ｖｆ１＋Ｖｚ）・・・（２）
となる。なお、電圧“Ｖｆ１＋Ｖｚ”は所定の値である。このため、基準電圧Ｖｒｅｆ１は、ピークレベルＶｐｋから、所定レベルだけ低いレベルの電圧となる。
【００１６】
抵抗５３，５４は、基準電圧Ｖｒｅｆ１を分圧する分圧回路（第１分圧回路）であり、抵抗５３の抵抗値を“Ｒ１”、抵抗５４の抵抗値を“Ｒ２”とすると、分圧電圧Ｖ１は、
Ｖ１＝（Ｒ２／Ｒ１＋Ｒ２）×Ｖｒｅｆ１・・・（３）
となる。
抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路（第２分圧回路）であり、抵抗３０の抵抗値を“Ｒ３”、抵抗５４の抵抗値を“Ｒ４”とすると、分圧電圧Ｖ２は、
Ｖ２＝（Ｒ４／Ｒ３＋Ｒ４）×Ｖｏｕｔ・・・（４）
となる。なお、本実施形態では、式（３）の分圧比“Ｒ２／Ｒ１＋Ｒ２”と、式（４）の分圧比“Ｒ４／Ｒ３＋Ｒ４”が等しくなるよう、抵抗値Ｒ１〜Ｒ４が定められている。
【００１７】
誤差増幅回路２３は、電圧Ｖ１，Ｖ２に基づいて、基準電圧Ｖｒｅｆ１と出力電圧Ｖｏｕｔとの誤差を増幅する回路であり、オペアンプ６０、抵抗６１、及びコンデンサ６２を含んで構成される。なお、誤差増幅回路２３及び抵抗３０，３１は、誤差電圧生成回路に相当する。
【００１８】
オペアンプ６０の反転入力端子には電圧Ｖ１が印加され、非反転入力端子には電圧Ｖ２が印加されている。また、オペアンプ６０の反転入力端子と、出力端子との間には、抵抗６１及びコンデンサ６２が接続されている。このため、誤差増幅回路２３は、電圧Ｖ１及び電圧Ｖ２の誤差を積分する。そして、誤差増幅回路２３は、電圧Ｖ１及び電圧Ｖ２の誤差に応じた誤差電圧を、制御ＩＣ２４へと帰還される帰還電圧Ｖｆｂとして出力する。
【００１９】
抵抗３２，３３は、整流電圧Ｖｒｅｃを分圧する分圧回路であり、分圧電圧Ｖｄを生成する。
【００２０】
抵抗３４（検出回路）は、インダクタ電流ＩＬを検出する電流検出抵抗である。抵抗３４は、トランジスタ４１のオン時のコレクタ電流や、トランジスタ４１がオフ時にダイオード４２、負荷１５、コンデンサ４３等を介して流れる電流を検出できるよう、トランジスタ４１のエミッタ電極と、全波整流回路２０との間に設けられている。また、インダクタ電流ＩＬは、トランジスタ４１がスイッチングされるスイッチング周波数に応じたリップル成分を含む。このため、抵抗３４で検出される電圧Ｖｒにも、インダクタ電流ＩＬと同様のリップル成分が含まれることになる。さらに、抵抗３４にはグランドからのインダクタ電流ＩＬが整流回路２０に流れるため、電圧Ｖｒは負電圧になる。
【００２１】
制御ＩＣ２４は、端子ＡＣ，ＦＢ，ＩＳ，ＯＵＴを含む力率改善制御ＩＣであり、分圧電圧Ｖｄ、帰還電圧Ｖｆｂ、及び電圧Ｖｒに基づいて、トランジスタ４１のスイッチングを制御する。なお、分圧電圧Ｖｄ、帰還電圧Ｖｆｂ、及び電圧Ｖｒのそれぞれは、端子ＡＣ，ＦＢ，ＩＳに印加される。
【００２２】
ここで、制御ＩＣ２４の構成の一例について、図２を参照しつつ説明する。
制御ＩＣ２４（スイッチング制御回路）は、“マルチプライヤ方式”のＰＦＣ制御ＩＣであり、積分回路８０、誤差増幅回路８１、乗算回路８２、及び駆動回路８３を含んで構成される。
【００２３】
積分回路８０は、リップル成分が除去されたインダクタ電流ＩＬ（いわゆる、インダクタ電流ＩＬの平均電流Ｉａｖ）を示す電圧Ｖｓを、電圧Ｖｒに基づいて出力する。具体的には、積分回路８２は、電圧Ｖｒ含まれるリップル成分を除去すべく電圧Ｖｒを積分し、積分結果を反転して出力する。
【００２４】
誤差増幅回路８１は、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ２の誤差に応じた電圧Ｖｅを生成する回路であり、コンデンサ９０、オペアンプ９１を含んで構成される。オペアンプ９１は、端子ＦＢに印加される帰還電圧Ｖｆｂと、基準電圧Ｖｒｅｆ２との誤差に応じてコンデンサ９０を充放電する。このため、コンデンサ９０には、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ２の誤差に応じた電圧Ｖｅが生成される。なお、帰還電圧Ｖｆｂは、オペアンプ９１の反転入力端子に印加され、基準電圧Ｖｒｅｆ２は、非反転入力端子に印加されている。このため、帰還電圧Ｖｆｂが上昇すると電圧Ｖｅは低くなり、帰還電圧Ｖｆｂが低下すると電圧Ｖｅは高くなる。
【００２５】
乗算回路８２は、インダクタ電流ＩＬにおける平均電流Ｉａｖの基準となる基準電流Ｉｒｅｆを示す基準電圧Ｖｒｅｆ３を生成する。具体的には、乗算回路８２は、整流電圧Ｖｒｅｃと同様に変化する分圧電圧Ｖｄ及び電圧Ｖｅを乗算し、乗算結果を基準電圧Ｖｒｅｆ３として出力する。このため、例えば図３に示すように、帰還電圧Ｖｆｂが上昇して電圧Ｖｅが低くなると、基準電圧Ｖｒｅｆ３は低下する。一方、帰還電圧Ｖｆｂが低下して電圧Ｖｅが高くなると、基準電圧Ｖｒｅｆ３は上昇する。したがって、インダクタ電流ＩＬにおける平均電流Ｉａｖの基準となる基準電流Ｉｒｅｆは、帰還電圧Ｖｆｂが高くなると減少し、帰還電圧Ｖｆｂが低くなると増加する。
【００２６】
駆動回路８３は、ＰＷＭ（Pulse Width Modulation）変調された駆動信号８３を生成する一般的な回路であり、例えば、三角波発振回路やコンパレータ等（不図示）を含んで構成される。駆動回路８３は、電圧Ｖｓが基準電圧Ｖｒｅｆ３より低い場合、すなわち、インダクタ電流ＩＬの平均電流Ｉａｖが基準電流Ｉｒｅｆより小さい場合、トランジスタ４１のスイッチングを行う。一方、駆動回路８３は、電圧Ｖｓが基準電圧Ｖｒｅｆ３より高い場合、すなわち、インダクタ電流ＩＬの平均電流Ｉａｖが基準電流Ｉｒｅｆより大きい場合、トランジスタ４１のスイッチングを停止する。なお、駆動回路８３は、端子ＯＵＴを介して駆動信号Ｖｄｒを出力することにより、トランジスタ４１をオン、オフする。
【００２７】
ところで、図１に示す電源回路１０では、トランジスタ４１がオンされる毎にインダクタ電流ＩＬは増加する。このため、電圧Ｖｓが基準電圧Ｖｒｅｆ３より低い場合にトランジスタ４１のスイッチングが行われると、インダクタ電流ＩＬは増加して電圧Ｖｓは上昇する。一方、電圧Ｖｓが基準電圧Ｖｒｅｆ３より高い場合にトランジスタ４１のスイッチングが停止されると、インダクタ電流ＩＬは減少して電圧Ｖｓは低下する。したがって、電源回路１０では、電圧Ｖｓが基準電圧Ｖｒｅｆ３に一致するようトランジスタ４１のスイッチングが制御される。つまり、電源回路１０では、インダクタ電流ＩＬの平均電流Ｉａｖが、基準電流Ｉｒｅｆに一致するよう制御されることになる。
【００２８】
また、電源回路１０において、電圧Ｖ２が電圧Ｖ１より高い場合、帰還電圧Ｖｆｂが高くなるため、基準電流Ｉｒｅｆが減少する。この結果、基準電圧Ｉｒｅｆと一致するインダクタ電流ＩＬも減少するため、出力電圧Ｖｏｕｔ及び電圧Ｖ２は低下する。一方、電圧Ｖ２が電圧Ｖ１より低い場合、前述した電圧Ｖ２が電圧Ｖ１より高い場合の動作とは逆に、出力電圧Ｖｏｕｔ及び電圧Ｖ２は上昇する。したがって、電源回路１０では、電圧Ｖ２が電圧Ｖ１に一致することになる。なお、本実施形態では、抵抗５３，５４の分圧比“Ｒ２／Ｒ１＋Ｒ２”と、抵抗３０，３１の分圧比“Ｒ４／Ｒ３＋Ｒ４”とが等しいため、出力電圧Ｖｏｕｔのレベルは、基準電圧Ｖｒｅｆ１のレベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”に一致することになる。このように、電源回路１０は、交流電圧Ｖａｃのピークレベルより低い直流電圧を生成する。
【００２９】
＜＜電源回路１０の動作の一例＞＞
ここで、図４を参照しつつ、目的レベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”の出力電圧Ｖｏｕｔが生成されている際の電源回路１０の動作の一例を説明する。なお、実際の出力電圧Ｖｏｕｔは、目的レベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”を中心に若干変動する。また、ここでは、インダクタ４０に印加される整流電圧Ｖｒｅｃがピークレベル“Ｖｐｋ”付近となると、ダイオード４２がオンされるよう、目的レベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”定められていることとする。つまり、電源回路１０では、電圧“Ｖｆ１＋Ｖｚ”がダイオード４２の順方向電圧“Ｖｆ２”より十分大きくなるよう、大きなツェナー電圧“Ｖｚ”（例えば、１０Ｖ）のツェナーダイオード５２が用いられている。
【００３０】
また、電源回路１０では、ダイオード４２がオンした際に、インダクタ電流ＩＬの平均電流Ｉａｖが、目的レベルの出力電圧Ｖｏｕｔが生成されている際の基準電流Ｉｒｅｆより大きくなるように、インダクタ４０のインダクタンス値と、コンデンサ４３の容量値が選択されている。
【００３１】
まず、時刻ｔ０において、整流電圧Ｖｒｅｃが０Ｖ（ゼロボルト）から上昇すると、基準電流Ｉｒｅｆを示す基準電圧Ｖｒｅｆ３も上昇する。この結果、インダクタ電流ＩＬの平均電流Ｉａｖを示す電圧Ｖｓも、基準電圧Ｖｒｅｆ３と同様に上昇する。そして、時刻ｔ０から時刻ｔ１までは、電圧Ｖｓが基準電圧Ｖｒｅｆ３に一致するようにトランジスタ４１のスイッチングが適宜行われる。この結果、インダクタ電流ＩＬの平均電流Ｉａｖは、基準電流Ｉｒｅｆに一致する。なお、図４においては、時刻ｔ０〜ｔ１の間、便宜上常にトランジスタ４１のスイッチングが行われているように図示しているが、実際には、電圧Ｖｓが基準電圧Ｖｒｅｆ３より高くなると、スイッチングが停止される。
【００３２】
つぎに、時刻ｔ１に、整流電圧Ｖｒｅｃが上昇してダイオード４２がオンとなると、インダクタ電流ＩＬは、例えば、ダイオード４２→コンデンサ４３→抵抗３４という経路で全波整流回路２０に帰還される。そして、ダイード４２がオンした際のインダクタ電流ＩＬの平均電流Ｉａｖは基準電流Ｉｒｅｆより大きいため、トランジスタ４１のスイッチングは停止される。なお、整流電圧Ｖｒｅｃが上昇し、例えば式（５）で示される条件を満たす場合、ダイオード４２はオンとなる。
Ｖｒｅｃ＞Ｖｏｕｔ＋Ｒｄｃ×ＩＬ＋Ｖｆ２・・・（５）
ここで、“Ｒｄｃ”は、インダクタ４０のいわゆる巻線抵抗の抵抗値である。また、整流電圧Ｖｒｅｃが低下してダイオード４２がオフされる時刻ｔ２となるまで、トランジスタ４１のスイッチングは強制的に停止され続ける。
【００３３】
そして、時刻ｔ２に整流電圧Ｖｒｅｃが低下してダイオード４２がオフされると、電圧Ｖｓが基準電圧Ｖｒｅｆ３に一致するよう、つまり、インダクタ電流ＩＬの平均電流Ｉａｖが基準電流Ｉｒｅｆに一致するよう、トランジスタ４１のスイッチングが適宜行われる。なお、時刻ｔ２〜ｔ３の間においても、実際には、電圧Ｖｓが基準電圧Ｖｒｅｆ３より高くなると、スイッチングが停止される。また、整流電圧Ｖｒｅｃが低下し、例えば式（６）で示される条件を満たす場合、ダイオード４２はオフとなる。
Ｖｒｅｃ≦Ｖｏｕｔ＋Ｒｄｃ×ＩＬ＋Ｖｆ２−ＶＬ・・・（６）
ここで、“ＶＬ”は、インダクタ電流ＩＬのピーク電流によりインダクタ４０に誘起される誘起電圧である。
【００３４】
なお、整流電圧Ｖｒｅｃが０Ｖとなる時刻ｔ３以降の電源回路１０の動作は、時刻０〜時刻ｔ３までの電源回路１０の動作と同様である。したがって、時刻ｔ４〜ｔ５までの整流電圧ＶｒｅｃのピークレベルＶｐｋ付近では、トランジスタ４１のスイッチングが強制的に停止される。このように、電源回路１０は、部分スイッチング方式のＰＦＣ制御を行うことができる。
【００３５】
＜＜第２実施形態（電源回路１１）＞＞
図５は、本発明の第２実施形態である電源回路１１の構成を示す図である。電源回路１１は、電源回路１０と同様に、交流電圧Ｖａｃから、交流電圧Ｖａｃのピークレベルより低い目的レベルの出力電圧Ｖｏｕｔ（直流電圧）を生成し、負荷１５を駆動するＡＣ−ＤＣコンバータである。電源回路１０は、全波整流回路２０、昇圧回路２１、基準電圧回路２２、誤差増幅回路２３、制御ＩＣ２５、及び抵抗３０〜３４を含んで構成される。なお、制御ＩＣ２５以外の構成は、電源回路１０と同様であるため、詳細な説明は省略する。
【００３６】
制御ＩＣ２５（スイッチング制御回路）は、“ワンサイクルコントロール方式”のＰＦＣ制御ＩＣであり、図６に示すように、積分回路１００，１０３、増幅回路１０１、誤差増幅回路１０２、減算回路１０４、コンパレータ１０５、クロック信号生成回路１０６、ＲＳフリップフロップ１０７、及び駆動回路１０８を含んで構成される。
【００３７】
積分回路１００は、リップル成分が除去されたインダクタ電流ＩＬを示す電圧Ｖｉｓを、電圧Ｖｒに基づいて出力する。具体的には、積分回路８２は、電圧Ｖｒ含まれるリップル成分を除去すべく電圧Ｖｒを積分し、積分結果を反転して出力する。
増幅回路１０１は、電圧Ｖｉｓを所定の利得Ｇで増幅する。誤差増幅回路１０２は、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ４の誤差に応じた電圧Ｖｍを生成する。
【００３８】
積分回路１０３は、クロック信号ＣＬＫの周期毎に電圧Ｖｍを積分し、電圧Ｖｍをクロック信号ＣＬＫの１周期の期間Ｔｓで除算した傾き（Ｖｍ／Ｔｓ）のスロープ電圧（ＰＷＭランプ電圧）を生成する。なお、積分回路１０３から出力されるスロープ電圧（ＰＷＭランプ電圧）を電圧Ｖｘとする。また、積分回路１０３は、リセット積分回路であり、ＲＳフロップフロップ１０７のＱバー出力（Ｑ出力の反転）が“Ｌ”レベルとなると、電圧Ｖｘをリセットする。
減算回路１０４は、電圧Ｖｍから、増幅回路１０１から出力される電圧Ｇ×Ｖｉｓを減算した電圧Ｖｙ（＝Ｖｍ−Ｇ×Ｖｉｓ）を出力する。
【００３９】
コンパレータ１０５は、電圧Ｖｘ，Ｖｙを比較し、電圧Ｖｘが電圧Ｖｙより高くなると、“Ｈ”レベルの信号を出力する。クロック信号生成回路１０６は、所定周期のクロック信号ＣＬＫを生成する。また、ＲＳフリップフロップ１０７は、リセット優先のフリップフロップである。
駆動回路１０８は、ＲＳフリップフロップ１０７のＱ出力が“Ｈ”レベルとなると、“Ｈ”レベルとなる駆動信号Ｖｄｒを出力し、トランジスタ４１をオンする。
【００４０】
＝＝インダクタ電流ＩＬの波形について＝＝
ここで、図７を参照しつつ、“ワンサイクルコントロール方式”の制御ＩＣ２５により制御されるインダクタ電流ＩＬについて説明する。図７は、制御ＩＣ２５の各ブロックにおける主要な波形の一例である。
【００４１】
制御ＩＣ２５では、時刻ｔ１０にクロック信号ＣＬＫが“Ｈ”レベルとなると、電圧Ｖｘがリセットされ、前述した傾き（Ｖｍ／Ｔｓ）で上昇する。また、クロック信号ＣＬＫが“Ｈ”レベルとなると、駆動信号Ｖｄｒも“Ｈ”レベルとなるためトランジスタ４１はオンする。トランジスタ４１がオンされると、インダクタ電流ＩＬ及び電圧Ｖｉｓは増加するため、電圧Ｖｙは徐々に低下する。そして、時刻ｔ１１に、電圧Ｖｘが電圧Ｖｙより高くなると、駆動信号Ｖｄｒは“Ｌ”レベルとなり、トランジスタ４１はオフされる。なお、時刻ｔ１１から時刻ｔ１２までのトランジスタ４１がオフの期間では、インダクタ電流ＩＬはダイオード４２を介して流れる。
【００４２】
このような場合、トランジスタ４１が期間Ｔｓにおいてオンするデューティ比（オンデューティ）Ｄｏｎは、
Ｄｏｎ＝Ｔｏｎ／Ｔｏｆｆ＝（Ｖｍ−Ｇ×Ｖｉｓ）／Ｖｍ・・・（７）
となる。なお。Ｔｏｎは、トランジスタ４１がオンする期間であり、Ｔｏｆｆは、トランジスタ４１がオフする期間である。
【００４３】
また、電源回路１１は、昇圧回路２１を含む昇圧コンバータとして動作するため、整流電圧Ｖｒｅｃ（ｔ）、出力電圧Ｖｏｕｔ（ｔ）、Ｄｏｎ（ｔ）の間には、式（８）が成立する。
Ｖｒｅｃ（ｔ）＝Ｖｏｕｔ（ｔ）×（１−Ｄｏｎ（ｔ））・・・（８）
なお、式（８）において、例えばＶｒｅｃ（ｔ）は、整流電圧Ｖｒｅｃの瞬時値を示す。したがって、電圧Ｖｍは、
Ｖｍ＝（Ｖｏｕｔ（ｔ）×Ｇ×Ｖｉｓ）／Ｖｒｅｃ（ｔ）・・・（９）
となる。また、前述した電圧Ｖｉｓと、インダクタ電流ＩＬ（ｔ）及び抵抗３４の抵抗値Ｒｓとの間には、Ｖｉｓ＝Ｒｓ×ＩＬ（ｔ）の関係があるため、
ＩＬ（ｔ）＝（Ｖｍ／（Ｖｏｕｔ（ｔ）×Ｇ×Ｒｓ））×Ｖｒｅｃ（ｔ）
・・・（１０）
となる。
【００４４】
また、電源回路１１では、出力電圧Ｖｏｕｔ（ｔ）は目的レベルとなるよう、一定に制御される。電源回路１１では、電流フィードバックループの帯域が、電圧フィードバックループの帯域よりも十分広く設計されている。したがって、インダクタ電流ＩＬが制御される期間Ｔｓにおいては、電圧Ｖｍを一定と考えることができる。さらに、利得“Ｇ”と、抵抗値“Ｒｓ”は一定であるため、式（１０）の“Ｖｍ／（Ｖｏｕｔ（ｔ）×Ｇ×Ｒｓ”は定数となる。
したがって、式（１１）に示すように、インダクタ電流ＩＬ（ｔ）の波形は、整流電圧Ｖｒｅｃ（ｔ）と相似形となる。
ＩＬ（ｔ）＝Ｋ×Ｖｒｅｃ（ｔ）・・・（１１）
なお、Ｋ（定数）は、Ｋ＝Ｖｍ／（Ｖｏｕｔ（ｔ）×Ｇ×Ｒｓ）である。
【００４５】
このように、“ワンサイクルコントロール方式”の制御ＩＣ２５は、インダクタ電流ＩＬが“Ｋ×Ｖｒｅｃ（ｔ）”となるように、トランジスタ４１のスイッチングを制御する。したがって、式（１１）の右辺の“Ｋ×Ｖｒｅｃ（ｔ）”は、インダクタ電流ＩＬ（ｔ）の基準となる“基準電流”になる。このため、インダクタ電流ＩＬが基準電流である“Ｋ×Ｖｒｅｃ（ｔ）”を超えると、トランジスタ４１はオフされる。
【００４６】
＜＜電源回路１１の動作の一例＞＞
ここで、図８を参照しつつ、目的レベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”の出力電圧Ｖｏｕｔが生成されている際の電源回路１１の動作の一例を説明する。なお、ここでは、電源回路１１が動作している際の各種条件は、前述した電源回路１０が動作している際の各種条件と同様である。
【００４７】
また、電源回路１１では、ダイオード４２がオンした際に、インダクタ電流ＩＬが、目的レベルの出力電圧Ｖｏｕｔが生成されている際の基準電流（“Ｋ×Ｖｒｅｃ（ｔ）”）より大きくなるように、例えば、インダクタ４０のインダクタンス値と、コンデンサ４３の容量値が選択されている。
【００４８】
まず時刻ｔ５０〜ｔ５１までは、インダクタ電流ＩＬが基準電流“Ｋ×Ｖｒｅｃ”となるようトランジスタ４１はスイッチングされる。そして、時刻ｔ５１で、ダイオード４２がオンすると、インダクタ電流ＩＬは、目的レベルの出力電圧Ｖｏｕｔが生成されている際の基準電流（“Ｋ×Ｖｒｅｃ（ｔ）”）より大きくなるため、トランジスタ４１のスイッチングは停止される。なお、ダイオード４２がオンされている間は、インダクタ電流ＩＬはダイード４２を介して流れることになる。そして、整流電圧Ｖｒｅｃの低下にともないダイオード４２を介して流れるインダクタ電流ＩＬが減少し、時刻ｔ５２に基準電流（“Ｋ×Ｖｒｅｃ（ｔ）”）より小さくなると、トランジスタ４１のスイッチングは再開される。したがって、時刻ｔ５２から再びダイオード４２がオンとなる時刻ｔ５３までは、インダクタ電流ＩＬが基準電流“Ｋ×Ｖｒｅｃ”となるようトランジスタ４１はスイッチングされる。このように、電源回路１１は、部分スイッチング方式のＰＦＣ制御を行うことができる。
【００４９】
以上、本実施形態の電源回路１０，１１について説明した。電源回路１０，１１は、部分スイッチング方式のＰＦＣ制御を行う際に、例えばマイコンや、ゼロクロス検出回路等を用いる必要がない。このため、電源回路１０，１１は、安価な構成で力率を改善することができる。また、電源回路１０，１１は、昇圧回路２１を用いつつも、出力電圧ＶｏｕｔのレベルをピークレベルＶｐｋより低くしている。このため、整流電圧Ｖｒｅｃに基づいてダイオード４２がオンされる期間において、部分スイッチングが行われる。
【００５０】
例えば、交流電圧Ｖａｃのピークレベルより低い目的レベルの出力電圧Ｖｏｕｔを生成する際には、電源回路１０，１１において、基準電圧回路２２及び誤差増幅回路２３を必ずしも用いる必要は無い。具体的には、電圧Ｖ２を帰還電圧として端子ＦＢに印加し、分圧比“Ｒ４／Ｒ３＋Ｒ４”を調整することにより、交流電圧Ｖａｃのピークレベルより低い目的レベルの出力電圧Ｖｏｕｔを生成することができる。ただし、このような場合、例えば交流電圧Ｖａｃの振幅が変動すると、トランジスタ４１のスイッチングが強制的に停止される期間（部分スイッチングの期間）が変化してしまう。そうするとスイッチングを停止する期間が長くなり、力率が悪化して高調波電流規格に適合できなくなる場合も発生する。電源回路１０，１１では、交流電圧Ｖａｃのピークレベルと、目的レベルとの差が所定であるため、交流電圧Ｖａｃの振幅が変動しても、部分スイッチングの期間を一定に保つことができる。
【００５１】
また、基準電圧Ｖｒｅｆ１は、ツェナーダイオード５２を用いて生成されている。このため、例えば、レギュレータ回路等を用いて基準電圧Ｖｒｅｆ１を生成した場合よりも、電源回路１０を安価な構成で実現することができる。ただし、基準電圧Ｖｒｅｆ１を高精度で設定したい場合には、シャントレギュレータ等のレギュレータ回路を用いて基準電圧Ｖｒｅｆ１を生成することができる。
【００５２】
また、電源回路１０では、分圧比“Ｒ２／Ｒ１＋Ｒ２”や、分圧比“Ｒ４／Ｒ３＋Ｒ４”を調整することにより、出力電圧Ｖｏｕｔを所望のレベルにすることができる。
【００５３】
また、電源回路１０では、インダクタ電流ＩＬを検出する際に抵抗３４を用いている。このため、例えば、インダクタ４０の両端電圧に基づいて、インダクタ電流ＩＬを検出する検出回路等を用いる場合よりも、単純な構成でインダクタ電流ＩＬを検出できる。
【００５４】
このように、本実施形態では、部分スイッチングを実行させるために、従来の出力電圧を一定に保持する制御手法の代わりに、交流電圧を整流した整流電圧のピーク値と出力電圧の差を一定に保持する制御回路を用いている。
【００５５】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００５６】
例えば、制御ＩＣ２４は、インダクタ電流ＩＬの平均電流Ｉａｖが基準電流Ｉｒｅｆより大きくなると、トランジスタ４１のスイッチングを停止したがこれに限られない。例えば、制御ＩＣ２４は、インダクタ電流ＩＬのピーク電流が基準電流Ｉｒｅｆより大きくなると、トランジスタ４１のスイッチングを停止することとしても良い。
【００５７】
また、制御ＩＣ２４，２５が、どのような方式のＰＦＣ制御ＩＣであっても、制御ＩＣ２４が、インダクタ電流ＩＬが基準電流Ｉｒｅｆより大きくなるとトランジスタ４１のスイッチングを停止し、インダクタ電流ＩＬが基準電流Ｉｒｅｆより小さくなるとトランジスタ４１のスイッチングを行えば、本実施形態と同様の効果を得ることができる。
【符号の説明】
【００５８】
１０ 電源回路
１５ 負荷
２０ 全波整流回路
２１ 昇圧回路
２２ 基準電圧回路
２３，８１，１０２ 誤差増幅回路
２４，２５ 制御ＩＣ
３０〜３４，５３，５４，６１ 抵抗
４０ インダクタ
４１ トランジスタ
４２，５０ ダイオード
４３，５１，６２，９０ コンデンサ
５２ ツェナーダイオード
８０，１００，１０３ 積分回路
８２ 乗算回路
８３，１０８ 駆動回路
１０４ 減算回路
１０５ コンパレータ
１０６ クロック信号生成回路
１０７ ＲＳフリップフロップ
ＡＣ，ＩＳ，ＦＢ，ＯＵＴ 端子
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
ＡＣ−ＤＣコンバータでは、一般に交流電圧に応じた電圧が印加されるトランジスタがスイッチングされることにより、目的レベルの直流電圧が生成される。また、ＡＣ−ＤＣコンバータにおけるＰＦＣ（Power Factor Correction：力率改善）制御の方式としては、安価であるが周波数特性の悪いインダクタ（例えば、珪素鋼板リアクトル）を使用する手法として部分スイッチング方式が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２２４８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
部分スイッチング方式では、ＡＣ−ＤＣコンバータに入力される交流電圧のピーク付近でトランジスタのスイッチングが停止される。そして、ＡＣ−ＤＣコンバータが、部分スイッチング方式を行うためにはゼロクロス検知回路及びマイコンが必要であった。
【０００５】
本発明は上記課題を鑑みてなされたものであり、ゼロクロス検知回路及びマイコンを用いることなく部分スイッチング方式のＰＦＣ制御を行うことが可能な電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る交流電圧から目的レベルの直流電圧を生成する電源回路は、前記交流電圧を整流した整流電圧を出力する整流回路と、前記整流電圧が印加されるインダクタと、前記インダクタに直列に接続され、オンされると前記インダクタに流れるインダクタ電流を増加させるトランジスタと、前記インダクタに直列に接続され、前記トランジスタがオフされると前記インダクタ電流を出力するダイオードと、前記ダイオードからの電流が充電され、前記直流電圧を生成するコンデンサと、前記インダクタ電流を検出する検出回路と、前記直流電圧に応じた帰還電圧及び検出された前記インダクタ電流が入力され、検出された前記インダクタ電流が前記帰還電圧に応じた基準電流より小さい場合、前記直流電圧のレベルが前記目的レベルとなるとともに前記インダクタ電流が前記基準電流となるよう前記トランジスタのスイッチングを行い、検出された前記インダクタ電流が前記基準電流より大きい場合、前記トランジスタのスイッチングを停止するスイッチング制御回路と、を備え、前記目的レベルは、前記整流電圧が上昇した際に前記ダイオードがオンするレベルであり、前記インダクタ及び前記コンデンサのそれぞれは、前記整流電圧が上昇して前記ダイオードがオンした際に、前記直流電圧のレベルが前記目的レベルである場合の前記基準電流より大きな前記インダクタ電流を流すインダクタンス値及び容量値を有すること、を特徴とする。
【発明の効果】
【０００７】
ゼロクロス検知回路及びマイコンを用いることなく部分スイッチング方式のＰＦＣ制御を行うことが可能な電源回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態である電源回路１０の構成を示す図である。
【図２】制御ＩＣ２４の構成の一例を示す図である。
【図３】帰還電圧Ｖｆｂが変化した際の基準電圧Ｖｒｅｆ３の波形を説明するための図である。
【図４】電源回路１０の動作を説明するための図である。
【図５】本発明の第２実施形態である電源回路１１の構成を示す図である。
【図６】制御ＩＣ２５の構成の一例を示す図である。
【図７】制御ＩＣ２５の主要な波形を示す図である。
【図８】電源回路１１の動作を説明するための図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＜＜第１実施形態（電源回路１０）＞＞
図１は、本発明の第１実施形態である電源回路１０の構成を示す図である。電源回路１０は、交流電圧Ｖａｃから、交流電圧Ｖａｃのピークレベルより低い目的レベルの出力電圧Ｖｏｕｔ（直流電圧）を生成し、負荷１５を駆動するＡＣ−ＤＣコンバータである。電源回路１０は、全波整流回路２０、昇圧回路２１、基準電圧回路２２、誤差増幅回路２３、制御ＩＣ（Integrated Circuit）２４、及び抵抗３０〜３４を含んで構成される。
【００１１】
全波整流回路２０は、入力される交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃを出力する。
【００１２】
昇圧回路２１は、いわゆる昇圧型チョッパー回路であり、インダクタ４０、トランジスタ４１、ダイオード４２、及びコンデンサ４３を含んで構成される。
【００１３】
インダクタ４０の一端には整流電圧Ｖｒｅｃが印加され、他端はダイオード４１のアノードに接続される。なお、インダクタ４０に流れる電流をインダクタ電流ＩＬとする。
トランジスタ４１は、インダクタ４０に直列に接続されたＩＧＢＴ（Insulated gate bipolar transistor）等のパワートランジスタである。トランジスタ４１のコレクタ電極はインダクタ４０に接続され、エミッタ電極は接地されているため、トランジスタ４１がオンするとインダクタ電流ＩＬは増加する。
ダイオード４２は、インダクタ４０に直列に接続され、トランジスタ４１がオフすると、トランジスタ４１のオン期間に励起されたインダクタ電流ＩＬをコンデンサ４３に供給する。
コンデンサ４３は、ダイオード４２から出力されるインダクタ電流ＩＬで充電され、直流の出力電圧Ｖｏｕｔを生成する。
【００１４】
基準電圧回路２２（電圧生成回路）は、出力電圧Ｖｏｕｔの基準となる基準電圧Ｖｒｅｆ１を生成する回路であり、ダイオード５０、コンデンサ５１、ツェナーダイオード５２、及び抵抗５３，５４を含んで構成される。
【００１５】
ダイオード５０及びコンデンサ５１は、整流電圧Ｖｒｅｃを整流し、平滑化する整流平滑回路である。このため、コンデンサ５１の充電電圧Ｖｃは、整流電圧Ｖｒｅｃのピークレベルから、ダイオード５０の順方向電圧だけ低いレベルとなる。つまり、整流電圧Ｖｒｅｃのピークレベル（最大レベル）を“Ｖｐｋ”とし、ダイオード５０の順方向電圧を“Ｖｆ１”とすると、充電電圧Ｖｃは、
Ｖｃ＝Ｖｐｋ−Ｖｆ１・・・（１）
となる。
ツェナーダイオード５２のカソードには、充電電圧Ｖｃが印加され、アノードは抵抗５３，５４を介して接地されている。このため、ツェナーダイオード５２のツェナー電圧を“Ｖｚ”とすると、ツェナーダイオード５２のアノードに発生する基準電圧Ｖｒｅｆ１は、
Ｖｒｅｆ１＝Ｖｃ−Ｖｚ＝Ｖｐｋ−（Ｖｆ１＋Ｖｚ）・・・（２）
となる。なお、電圧“Ｖｆ１＋Ｖｚ”は所定の値である。このため、基準電圧Ｖｒｅｆ１は、ピークレベルＶｐｋから、所定レベルだけ低いレベルの電圧となる。
【００１６】
抵抗５３，５４は、基準電圧Ｖｒｅｆ１を分圧する分圧回路（第１分圧回路）であり、抵抗５３の抵抗値を“Ｒ１”、抵抗５４の抵抗値を“Ｒ２”とすると、分圧電圧Ｖ１は、
Ｖ１＝（Ｒ２／Ｒ１＋Ｒ２）×Ｖｒｅｆ１・・・（３）
となる。
抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路（第２分圧回路）であり、抵抗３０の抵抗値を“Ｒ３”、抵抗５４の抵抗値を“Ｒ４”とすると、分圧電圧Ｖ２は、
Ｖ２＝（Ｒ４／Ｒ３＋Ｒ４）×Ｖｏｕｔ・・・（４）
となる。なお、本実施形態では、式（３）の分圧比“Ｒ２／Ｒ１＋Ｒ２”と、式（４）の分圧比“Ｒ４／Ｒ３＋Ｒ４”が等しくなるよう、抵抗値Ｒ１〜Ｒ４が定められている。
【００１７】
誤差増幅回路２３は、電圧Ｖ１，Ｖ２に基づいて、基準電圧Ｖｒｅｆ１と出力電圧Ｖｏｕｔとの誤差を増幅する回路であり、オペアンプ６０、抵抗６１、及びコンデンサ６２を含んで構成される。なお、誤差増幅回路２３及び抵抗３０，３１は、誤差電圧生成回路に相当する。
【００１８】
オペアンプ６０の反転入力端子には電圧Ｖ１が印加され、非反転入力端子には電圧Ｖ２が印加されている。また、オペアンプ６０の反転入力端子と、出力端子との間には、抵抗６１及びコンデンサ６２が接続されている。このため、誤差増幅回路２３は、電圧Ｖ１及び電圧Ｖ２の誤差を積分する。そして、誤差増幅回路２３は、電圧Ｖ１及び電圧Ｖ２の誤差に応じた誤差電圧を、制御ＩＣ２４へと帰還される帰還電圧Ｖｆｂとして出力する。
【００１９】
抵抗３２，３３は、整流電圧Ｖｒｅｃを分圧する分圧回路であり、分圧電圧Ｖｄを生成する。
【００２０】
抵抗３４（検出回路）は、インダクタ電流ＩＬを検出する電流検出抵抗である。抵抗３４は、トランジスタ４１のオン時のコレクタ電流や、トランジスタ４１がオフ時にダイオード４２、負荷１５、コンデンサ４３等を介して流れる電流を検出できるよう、トランジスタ４１のエミッタ電極と、全波整流回路２０との間に設けられている。また、インダクタ電流ＩＬは、トランジスタ４１がスイッチングされるスイッチング周波数に応じたリップル成分を含む。このため、抵抗３４で検出される電圧Ｖｒにも、インダクタ電流ＩＬと同様のリップル成分が含まれることになる。さらに、抵抗３４にはグランドからのインダクタ電流ＩＬが整流回路２０に流れるため、電圧Ｖｒは負電圧になる。
【００２１】
制御ＩＣ２４は、端子ＡＣ，ＦＢ，ＩＳ，ＯＵＴを含む力率改善制御ＩＣであり、分圧電圧Ｖｄ、帰還電圧Ｖｆｂ、及び電圧Ｖｒに基づいて、トランジスタ４１のスイッチングを制御する。なお、分圧電圧Ｖｄ、帰還電圧Ｖｆｂ、及び電圧Ｖｒのそれぞれは、端子ＡＣ，ＦＢ，ＩＳに印加される。
【００２２】
ここで、制御ＩＣ２４の構成の一例について、図２を参照しつつ説明する。
制御ＩＣ２４（スイッチング制御回路）は、“マルチプライヤ方式”のＰＦＣ制御ＩＣであり、積分回路８０、誤差増幅回路８１、乗算回路８２、及び駆動回路８３を含んで構成される。
【００２３】
積分回路８０は、リップル成分が除去されたインダクタ電流ＩＬ（いわゆる、インダクタ電流ＩＬの平均電流Ｉａｖ）を示す電圧Ｖｓを、電圧Ｖｒに基づいて出力する。具体的には、積分回路８２は、電圧Ｖｒ含まれるリップル成分を除去すべく電圧Ｖｒを積分し、積分結果を反転して出力する。
【００２４】
誤差増幅回路８１は、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ２の誤差に応じた電圧Ｖｅを生成する回路であり、コンデンサ９０、オペアンプ９１を含んで構成される。オペアンプ９１は、端子ＦＢに印加される帰還電圧Ｖｆｂと、基準電圧Ｖｒｅｆ２との誤差に応じてコンデンサ９０を充放電する。このため、コンデンサ９０には、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ２の誤差に応じた電圧Ｖｅが生成される。なお、帰還電圧Ｖｆｂは、オペアンプ９１の反転入力端子に印加され、基準電圧Ｖｒｅｆ２は、非反転入力端子に印加されている。このため、帰還電圧Ｖｆｂが上昇すると電圧Ｖｅは低くなり、帰還電圧Ｖｆｂが低下すると電圧Ｖｅは高くなる。
【００２５】
乗算回路８２は、インダクタ電流ＩＬにおける平均電流Ｉａｖの基準となる基準電流Ｉｒｅｆを示す基準電圧Ｖｒｅｆ３を生成する。具体的には、乗算回路８２は、整流電圧Ｖｒｅｃと同様に変化する分圧電圧Ｖｄ及び電圧Ｖｅを乗算し、乗算結果を基準電圧Ｖｒｅｆ３として出力する。このため、例えば図３に示すように、帰還電圧Ｖｆｂが上昇して電圧Ｖｅが低くなると、基準電圧Ｖｒｅｆ３は低下する。一方、帰還電圧Ｖｆｂが低下して電圧Ｖｅが高くなると、基準電圧Ｖｒｅｆ３は上昇する。したがって、インダクタ電流ＩＬにおける平均電流Ｉａｖの基準となる基準電流Ｉｒｅｆは、帰還電圧Ｖｆｂが高くなると減少し、帰還電圧Ｖｆｂが低くなると増加する。
【００２６】
駆動回路８３は、ＰＷＭ（Pulse Width Modulation）変調された駆動信号８３を生成する一般的な回路であり、例えば、三角波発振回路やコンパレータ等（不図示）を含んで構成される。駆動回路８３は、電圧Ｖｓが基準電圧Ｖｒｅｆ３より低い場合、すなわち、インダクタ電流ＩＬの平均電流Ｉａｖが基準電流Ｉｒｅｆより小さい場合、トランジスタ４１のスイッチングを行う。一方、駆動回路８３は、電圧Ｖｓが基準電圧Ｖｒｅｆ３より高い場合、すなわち、インダクタ電流ＩＬの平均電流Ｉａｖが基準電流Ｉｒｅｆより大きい場合、トランジスタ４１のスイッチングを停止する。なお、駆動回路８３は、端子ＯＵＴを介して駆動信号Ｖｄｒを出力することにより、トランジスタ４１をオン、オフする。
【００２７】
ところで、図１に示す電源回路１０では、トランジスタ４１がオンされる毎にインダクタ電流ＩＬは増加する。このため、電圧Ｖｓが基準電圧Ｖｒｅｆ３より低い場合にトランジスタ４１のスイッチングが行われると、インダクタ電流ＩＬは増加して電圧Ｖｓは上昇する。一方、電圧Ｖｓが基準電圧Ｖｒｅｆ３より高い場合にトランジスタ４１のスイッチングが停止されると、インダクタ電流ＩＬは減少して電圧Ｖｓは低下する。したがって、電源回路１０では、電圧Ｖｓが基準電圧Ｖｒｅｆ３に一致するようトランジスタ４１のスイッチングが制御される。つまり、電源回路１０では、インダクタ電流ＩＬの平均電流Ｉａｖが、基準電流Ｉｒｅｆに一致するよう制御されることになる。
【００２８】
また、電源回路１０において、電圧Ｖ２が電圧Ｖ１より高い場合、帰還電圧Ｖｆｂが高くなるため、基準電流Ｉｒｅｆが減少する。この結果、基準電圧Ｉｒｅｆと一致するインダクタ電流ＩＬも減少するため、出力電圧Ｖｏｕｔ及び電圧Ｖ２は低下する。一方、電圧Ｖ２が電圧Ｖ１より低い場合、前述した電圧Ｖ２が電圧Ｖ１より高い場合の動作とは逆に、出力電圧Ｖｏｕｔ及び電圧Ｖ２は上昇する。したがって、電源回路１０では、電圧Ｖ２が電圧Ｖ１に一致することになる。なお、本実施形態では、抵抗５３，５４の分圧比“Ｒ２／Ｒ１＋Ｒ２”と、抵抗３０，３１の分圧比“Ｒ４／Ｒ３＋Ｒ４”とが等しいため、出力電圧Ｖｏｕｔのレベルは、基準電圧Ｖｒｅｆ１のレベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”に一致することになる。このように、電源回路１０は、交流電圧Ｖａｃのピークレベルより低い直流電圧を生成する。
【００２９】
＜＜電源回路１０の動作の一例＞＞
ここで、図４を参照しつつ、目的レベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”の出力電圧Ｖｏｕｔが生成されている際の電源回路１０の動作の一例を説明する。なお、実際の出力電圧Ｖｏｕｔは、目的レベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”を中心に若干変動する。また、ここでは、インダクタ４０に印加される整流電圧Ｖｒｅｃがピークレベル“Ｖｐｋ”付近となると、ダイオード４２がオンされるよう、目的レベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”定められていることとする。つまり、電源回路１０では、電圧“Ｖｆ１＋Ｖｚ”がダイオード４２の順方向電圧“Ｖｆ２”より十分大きくなるよう、大きなツェナー電圧“Ｖｚ”（例えば、１０Ｖ）のツェナーダイオード５２が用いられている。
【００３０】
また、電源回路１０では、ダイオード４２がオンした際に、インダクタ電流ＩＬの平均電流Ｉａｖが、目的レベルの出力電圧Ｖｏｕｔが生成されている際の基準電流Ｉｒｅｆより大きくなるように、インダクタ４０のインダクタンス値と、コンデンサ４３の容量値が選択されている。
【００３１】
まず、時刻ｔ０において、整流電圧Ｖｒｅｃが０Ｖ（ゼロボルト）から上昇すると、基準電流Ｉｒｅｆを示す基準電圧Ｖｒｅｆ３も上昇する。この結果、インダクタ電流ＩＬの平均電流Ｉａｖを示す電圧Ｖｓも、基準電圧Ｖｒｅｆ３と同様に上昇する。そして、時刻ｔ０から時刻ｔ１までは、電圧Ｖｓが基準電圧Ｖｒｅｆ３に一致するようにトランジスタ４１のスイッチングが適宜行われる。この結果、インダクタ電流ＩＬの平均電流Ｉａｖは、基準電流Ｉｒｅｆに一致する。なお、図４においては、時刻ｔ０〜ｔ１の間、便宜上常にトランジスタ４１のスイッチングが行われているように図示しているが、実際には、電圧Ｖｓが基準電圧Ｖｒｅｆ３より高くなると、スイッチングが停止される。
【００３２】
つぎに、時刻ｔ１に、整流電圧Ｖｒｅｃが上昇してダイオード４２がオンとなると、インダクタ電流ＩＬは、例えば、ダイオード４２→コンデンサ４３→抵抗３４という経路で全波整流回路２０に帰還される。そして、ダイード４２がオンした際のインダクタ電流ＩＬの平均電流Ｉａｖは基準電流Ｉｒｅｆより大きいため、トランジスタ４１のスイッチングは停止される。なお、整流電圧Ｖｒｅｃが上昇し、例えば式（５）で示される条件を満たす場合、ダイオード４２はオンとなる。
Ｖｒｅｃ＞Ｖｏｕｔ＋Ｒｄｃ×ＩＬ＋Ｖｆ２・・・（５）
ここで、“Ｒｄｃ”は、インダクタ４０のいわゆる巻線抵抗の抵抗値である。また、整流電圧Ｖｒｅｃが低下してダイオード４２がオフされる時刻ｔ２となるまで、トランジスタ４１のスイッチングは強制的に停止され続ける。
【００３３】
そして、時刻ｔ２に整流電圧Ｖｒｅｃが低下してダイオード４２がオフされると、電圧Ｖｓが基準電圧Ｖｒｅｆ３に一致するよう、つまり、インダクタ電流ＩＬの平均電流Ｉａｖが基準電流Ｉｒｅｆに一致するよう、トランジスタ４１のスイッチングが適宜行われる。なお、時刻ｔ２〜ｔ３の間においても、実際には、電圧Ｖｓが基準電圧Ｖｒｅｆ３より高くなると、スイッチングが停止される。また、整流電圧Ｖｒｅｃが低下し、例えば式（６）で示される条件を満たす場合、ダイオード４２はオフとなる。
Ｖｒｅｃ≦Ｖｏｕｔ＋Ｒｄｃ×ＩＬ＋Ｖｆ２−ＶＬ・・・（６）
ここで、“ＶＬ”は、インダクタ電流ＩＬのピーク電流によりインダクタ４０に誘起される誘起電圧である。
【００３４】
なお、整流電圧Ｖｒｅｃが０Ｖとなる時刻ｔ３以降の電源回路１０の動作は、時刻０〜時刻ｔ３までの電源回路１０の動作と同様である。したがって、時刻ｔ４〜ｔ５までの整流電圧ＶｒｅｃのピークレベルＶｐｋ付近では、トランジスタ４１のスイッチングが強制的に停止される。このように、電源回路１０は、部分スイッチング方式のＰＦＣ制御を行うことができる。
【００３５】
＜＜第２実施形態（電源回路１１）＞＞
図５は、本発明の第２実施形態である電源回路１１の構成を示す図である。電源回路１１は、電源回路１０と同様に、交流電圧Ｖａｃから、交流電圧Ｖａｃのピークレベルより低い目的レベルの出力電圧Ｖｏｕｔ（直流電圧）を生成し、負荷１５を駆動するＡＣ−ＤＣコンバータである。電源回路１０は、全波整流回路２０、昇圧回路２１、基準電圧回路２２、誤差増幅回路２３、制御ＩＣ２５、及び抵抗３０〜３４を含んで構成される。なお、制御ＩＣ２５以外の構成は、電源回路１０と同様であるため、詳細な説明は省略する。
【００３６】
制御ＩＣ２５（スイッチング制御回路）は、“ワンサイクルコントロール方式”のＰＦＣ制御ＩＣであり、図６に示すように、積分回路１００，１０３、増幅回路１０１、誤差増幅回路１０２、減算回路１０４、コンパレータ１０５、クロック信号生成回路１０６、ＲＳフリップフロップ１０７、及び駆動回路１０８を含んで構成される。
【００３７】
積分回路１００は、リップル成分が除去されたインダクタ電流ＩＬを示す電圧Ｖｉｓを、電圧Ｖｒに基づいて出力する。具体的には、積分回路８２は、電圧Ｖｒ含まれるリップル成分を除去すべく電圧Ｖｒを積分し、積分結果を反転して出力する。
増幅回路１０１は、電圧Ｖｉｓを所定の利得Ｇで増幅する。誤差増幅回路１０２は、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ４の誤差に応じた電圧Ｖｍを生成する。
【００３８】
積分回路１０３は、クロック信号ＣＬＫの周期毎に電圧Ｖｍを積分し、電圧Ｖｍをクロック信号ＣＬＫの１周期の期間Ｔｓで除算した傾き（Ｖｍ／Ｔｓ）のスロープ電圧（ＰＷＭランプ電圧）を生成する。なお、積分回路１０３から出力されるスロープ電圧（ＰＷＭランプ電圧）を電圧Ｖｘとする。また、積分回路１０３は、リセット積分回路であり、ＲＳフロップフロップ１０７のＱバー出力（Ｑ出力の反転）が“Ｌ”レベルとなると、電圧Ｖｘをリセットする。
減算回路１０４は、電圧Ｖｍから、増幅回路１０１から出力される電圧Ｇ×Ｖｉｓを減算した電圧Ｖｙ（＝Ｖｍ−Ｇ×Ｖｉｓ）を出力する。
【００３９】
コンパレータ１０５は、電圧Ｖｘ，Ｖｙを比較し、電圧Ｖｘが電圧Ｖｙより高くなると、“Ｈ”レベルの信号を出力する。クロック信号生成回路１０６は、所定周期のクロック信号ＣＬＫを生成する。また、ＲＳフリップフロップ１０７は、リセット優先のフリップフロップである。
駆動回路１０８は、ＲＳフリップフロップ１０７のＱ出力が“Ｈ”レベルとなると、“Ｈ”レベルとなる駆動信号Ｖｄｒを出力し、トランジスタ４１をオンする。
【００４０】
＝＝インダクタ電流ＩＬの波形について＝＝
ここで、図７を参照しつつ、“ワンサイクルコントロール方式”の制御ＩＣ２５により制御されるインダクタ電流ＩＬについて説明する。図７は、制御ＩＣ２５の各ブロックにおける主要な波形の一例である。
【００４１】
制御ＩＣ２５では、時刻ｔ１０にクロック信号ＣＬＫが“Ｈ”レベルとなると、電圧Ｖｘがリセットされ、前述した傾き（Ｖｍ／Ｔｓ）で上昇する。また、クロック信号ＣＬＫが“Ｈ”レベルとなると、駆動信号Ｖｄｒも“Ｈ”レベルとなるためトランジスタ４１はオンする。トランジスタ４１がオンされると、インダクタ電流ＩＬ及び電圧Ｖｉｓは増加するため、電圧Ｖｙは徐々に低下する。そして、時刻ｔ１１に、電圧Ｖｘが電圧Ｖｙより高くなると、駆動信号Ｖｄｒは“Ｌ”レベルとなり、トランジスタ４１はオフされる。なお、時刻ｔ１１から時刻ｔ１２までのトランジスタ４１がオフの期間では、インダクタ電流ＩＬはダイオード４２を介して流れる。
【００４２】
このような場合、トランジスタ４１が期間Ｔｓにおいてオンするデューティ比（オンデューティ）Ｄｏｎは、
Ｄｏｎ＝Ｔｏｎ／Ｔｏｆｆ＝（Ｖｍ−Ｇ×Ｖｉｓ）／Ｖｍ・・・（７）
となる。なお。Ｔｏｎは、トランジスタ４１がオンする期間であり、Ｔｏｆｆは、トランジスタ４１がオフする期間である。
【００４３】
また、電源回路１１は、昇圧回路２１を含む昇圧コンバータとして動作するため、整流電圧Ｖｒｅｃ（ｔ）、出力電圧Ｖｏｕｔ（ｔ）、Ｄｏｎ（ｔ）の間には、式（８）が成立する。
Ｖｒｅｃ（ｔ）＝Ｖｏｕｔ（ｔ）×（１−Ｄｏｎ（ｔ））・・・（８）
なお、式（８）において、例えばＶｒｅｃ（ｔ）は、整流電圧Ｖｒｅｃの瞬時値を示す。したがって、電圧Ｖｍは、
Ｖｍ＝（Ｖｏｕｔ（ｔ）×Ｇ×Ｖｉｓ）／Ｖｒｅｃ（ｔ）・・・（９）
となる。また、前述した電圧Ｖｉｓと、インダクタ電流ＩＬ（ｔ）及び抵抗３４の抵抗値Ｒｓとの間には、Ｖｉｓ＝Ｒｓ×ＩＬ（ｔ）の関係があるため、
ＩＬ（ｔ）＝（Ｖｍ／（Ｖｏｕｔ（ｔ）×Ｇ×Ｒｓ））×Ｖｒｅｃ（ｔ）
・・・（１０）
となる。
【００４４】
また、電源回路１１では、出力電圧Ｖｏｕｔ（ｔ）は目的レベルとなるよう、一定に制御される。電源回路１１では、電流フィードバックループの帯域が、電圧フィードバックループの帯域よりも十分広く設計されている。したがって、インダクタ電流ＩＬが制御される期間Ｔｓにおいては、電圧Ｖｍを一定と考えることができる。さらに、利得“Ｇ”と、抵抗値“Ｒｓ”は一定であるため、式（１０）の“Ｖｍ／（Ｖｏｕｔ（ｔ）×Ｇ×Ｒｓ”は定数となる。
したがって、式（１１）に示すように、インダクタ電流ＩＬ（ｔ）の波形は、整流電圧Ｖｒｅｃ（ｔ）と相似形となる。
ＩＬ（ｔ）＝Ｋ×Ｖｒｅｃ（ｔ）・・・（１１）
なお、Ｋ（定数）は、Ｋ＝Ｖｍ／（Ｖｏｕｔ（ｔ）×Ｇ×Ｒｓ）である。
【００４５】
このように、“ワンサイクルコントロール方式”の制御ＩＣ２５は、インダクタ電流ＩＬが“Ｋ×Ｖｒｅｃ（ｔ）”となるように、トランジスタ４１のスイッチングを制御する。したがって、式（１１）の右辺の“Ｋ×Ｖｒｅｃ（ｔ）”は、インダクタ電流ＩＬ（ｔ）の基準となる“基準電流”になる。このため、インダクタ電流ＩＬが基準電流である“Ｋ×Ｖｒｅｃ（ｔ）”を超えると、トランジスタ４１はオフされる。
【００４６】
＜＜電源回路１１の動作の一例＞＞
ここで、図８を参照しつつ、目的レベル“Ｖｐｋ−（Ｖｆ１＋Ｖｚ）”の出力電圧Ｖｏｕｔが生成されている際の電源回路１１の動作の一例を説明する。なお、ここでは、電源回路１１が動作している際の各種条件は、前述した電源回路１０が動作している際の各種条件と同様である。
【００４７】
また、電源回路１１では、ダイオード４２がオンした際に、インダクタ電流ＩＬが、目的レベルの出力電圧Ｖｏｕｔが生成されている際の基準電流（“Ｋ×Ｖｒｅｃ（ｔ）”）より大きくなるように、例えば、インダクタ４０のインダクタンス値と、コンデンサ４３の容量値が選択されている。
【００４８】
まず時刻ｔ５０〜ｔ５１までは、インダクタ電流ＩＬが基準電流“Ｋ×Ｖｒｅｃ”となるようトランジスタ４１はスイッチングされる。そして、時刻ｔ５１で、ダイオード４２がオンすると、インダクタ電流ＩＬは、目的レベルの出力電圧Ｖｏｕｔが生成されている際の基準電流（“Ｋ×Ｖｒｅｃ（ｔ）”）より大きくなるため、トランジスタ４１のスイッチングは停止される。なお、ダイオード４２がオンされている間は、インダクタ電流ＩＬはダイード４２を介して流れることになる。そして、整流電圧Ｖｒｅｃの低下にともないダイオード４２を介して流れるインダクタ電流ＩＬが減少し、時刻ｔ５２に基準電流（“Ｋ×Ｖｒｅｃ（ｔ）”）より小さくなると、トランジスタ４１のスイッチングは再開される。したがって、時刻ｔ５２から再びダイオード４２がオンとなる時刻ｔ５３までは、インダクタ電流ＩＬが基準電流“Ｋ×Ｖｒｅｃ”となるようトランジスタ４１はスイッチングされる。このように、電源回路１１は、部分スイッチング方式のＰＦＣ制御を行うことができる。
【００４９】
以上、本実施形態の電源回路１０，１１について説明した。電源回路１０，１１は、部分スイッチング方式のＰＦＣ制御を行う際に、例えばマイコンや、ゼロクロス検出回路等を用いる必要がない。このため、電源回路１０，１１は、安価な構成で力率を改善することができる。また、電源回路１０，１１は、昇圧回路２１を用いつつも、出力電圧ＶｏｕｔのレベルをピークレベルＶｐｋより低くしている。このため、整流電圧Ｖｒｅｃに基づいてダイオード４２がオンされる期間において、部分スイッチングが行われる。
【００５０】
例えば、交流電圧Ｖａｃのピークレベルより低い目的レベルの出力電圧Ｖｏｕｔを生成する際には、電源回路１０，１１において、基準電圧回路２２及び誤差増幅回路２３を必ずしも用いる必要は無い。具体的には、電圧Ｖ２を帰還電圧として端子ＦＢに印加し、分圧比“Ｒ４／Ｒ３＋Ｒ４”を調整することにより、交流電圧Ｖａｃのピークレベルより低い目的レベルの出力電圧Ｖｏｕｔを生成することができる。ただし、このような場合、例えば交流電圧Ｖａｃの振幅が変動すると、トランジスタ４１のスイッチングが強制的に停止される期間（部分スイッチングの期間）が変化してしまう。そうするとスイッチングを停止する期間が長くなり、力率が悪化して高調波電流規格に適合できなくなる場合も発生する。電源回路１０，１１では、交流電圧Ｖａｃのピークレベルと、目的レベルとの差が所定であるため、交流電圧Ｖａｃの振幅が変動しても、部分スイッチングの期間を一定に保つことができる。
【００５１】
また、基準電圧Ｖｒｅｆ１は、ツェナーダイオード５２を用いて生成されている。このため、例えば、レギュレータ回路等を用いて基準電圧Ｖｒｅｆ１を生成した場合よりも、電源回路１０を安価な構成で実現することができる。ただし、基準電圧Ｖｒｅｆ１を高精度で設定したい場合には、シャントレギュレータ等のレギュレータ回路を用いて基準電圧Ｖｒｅｆ１を生成することができる。
【００５２】
また、電源回路１０では、分圧比“Ｒ２／Ｒ１＋Ｒ２”や、分圧比“Ｒ４／Ｒ３＋Ｒ４”を調整することにより、出力電圧Ｖｏｕｔを所望のレベルにすることができる。
【００５３】
また、電源回路１０では、インダクタ電流ＩＬを検出する際に抵抗３４を用いている。このため、例えば、インダクタ４０の両端電圧に基づいて、インダクタ電流ＩＬを検出する検出回路等を用いる場合よりも、単純な構成でインダクタ電流ＩＬを検出できる。
【００５４】
このように、本実施形態では、部分スイッチングを実行させるために、従来の出力電圧を一定に保持する制御手法の代わりに、交流電圧を整流した整流電圧のピーク値と出力電圧の差を一定に保持する制御回路を用いている。
【００５５】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００５６】
例えば、制御ＩＣ２４は、インダクタ電流ＩＬの平均電流Ｉａｖが基準電流Ｉｒｅｆより大きくなると、トランジスタ４１のスイッチングを停止したがこれに限られない。例えば、制御ＩＣ２４は、インダクタ電流ＩＬのピーク電流が基準電流Ｉｒｅｆより大きくなると、トランジスタ４１のスイッチングを停止することとしても良い。
【００５７】
また、制御ＩＣ２４，２５が、どのような方式のＰＦＣ制御ＩＣであっても、制御ＩＣ２４が、インダクタ電流ＩＬが基準電流Ｉｒｅｆより大きくなるとトランジスタ４１のスイッチングを停止し、インダクタ電流ＩＬが基準電流Ｉｒｅｆより小さくなるとトランジスタ４１のスイッチングを行えば、本実施形態と同様の効果を得ることができる。
【符号の説明】
【００５８】
１０ 電源回路
１５ 負荷
２０ 全波整流回路
２１ 昇圧回路
２２ 基準電圧回路
２３，８１，１０２ 誤差増幅回路
２４，２５ 制御ＩＣ
３０〜３４，５３，５４，６１ 抵抗
４０ インダクタ
４１ トランジスタ
４２，５０ ダイオード
４３，５１，６２，９０ コンデンサ
５２ ツェナーダイオード
８０，１００，１０３ 積分回路
８２ 乗算回路
８３，１０８ 駆動回路
１０４ 減算回路
１０５ コンパレータ
１０６ クロック信号生成回路
１０７ ＲＳフリップフロップ
ＡＣ，ＩＳ，ＦＢ，ＯＵＴ 端子
【特許請求の範囲】
【請求項１】
交流電圧から目的レベルの直流電圧を生成する電源回路であって、
前記交流電圧を整流した整流電圧を出力する整流回路と、
前記整流電圧が印加されるインダクタと、
前記インダクタに直列に接続され、オンされると前記インダクタに流れるインダクタ電流を増加させるトランジスタと、
前記インダクタに直列に接続され、前記トランジスタがオフされると前記インダクタ電流を出力するダイオードと、
前記ダイオードからの電流が充電され、前記直流電圧を生成するコンデンサと、
前記インダクタ電流を検出する検出回路と、
前記直流電圧に応じた帰還電圧及び検出された前記インダクタ電流が入力され、検出された前記インダクタ電流が前記帰還電圧に応じた基準電流より小さい場合、前記直流電圧のレベルが前記目的レベルとなるとともに前記インダクタ電流が前記基準電流となるよう前記トランジスタのスイッチングを行い、検出された前記インダクタ電流が前記基準電流より大きい場合、前記トランジスタのスイッチングを停止するスイッチング制御回路と、
を備え、
前記目的レベルは、
前記整流電圧が上昇した際に前記ダイオードがオンするレベルであり、
前記インダクタ及び前記コンデンサのそれぞれは、
前記整流電圧が上昇して前記ダイオードがオンした際に、前記直流電圧のレベルが前記目的レベルである場合の前記基準電流より大きな前記インダクタ電流を流すインダクタンス値及び容量値を有すること、
を特徴とする電源回路。
【請求項２】
請求項１に記載の電源回路であって、
前記整流電圧に基づいて、前記整流電圧の最大レベルより所定レベルだけ低い前記目的レベルの基準電圧を生成する電圧生成回路と、
前記基準電圧及び前記直流電圧の誤差に応じた誤差電圧を前記帰還電圧として前記スイッチング制御回路に出力する誤差電圧生成回路と、
を更に備えることを特徴とする電源回路。
【請求項３】
請求項２に記載の電源回路であって、
前記電圧生成回路は、
前記整流電圧の最大レベルの電圧が生成されるよう、前記整流電圧を整流した後に平滑化する整流平滑回路と、
前記整流平滑回路で平滑化された電圧に基づいて、前記基準電圧を生成するツェナーダイオードと、
を含むことを特徴とする電源回路。
【請求項４】
請求項２または請求項３に記載の電源回路であって、
前記誤差電圧生成回路は、
前記基準電圧を分圧する第１分圧回路と、
前記第１分圧回路と同じ分圧比で前記直流電圧を分圧する第２分圧回路と、
前記第１分圧回路で分圧された電圧と、前記第２分圧回路で分圧された電圧との誤差を増幅して前記誤差電圧を出力する誤差増幅回路と、
を含むことを特徴とする電源回路。
【請求項５】
請求項１〜請求項４の何れか一項に記載の電源回路であって、
前記検出回路は、
前記トランジスタ及び前記コンデンサから前記整流回路へ流れる電流を前記インダクタ電流として検出する抵抗を含むこと、
を特徴とする電源回路。
【請求項１】
交流電圧から目的レベルの直流電圧を生成する電源回路であって、
前記交流電圧を整流した整流電圧を出力する整流回路と、
前記整流電圧が印加されるインダクタと、
前記インダクタに直列に接続され、オンされると前記インダクタに流れるインダクタ電流を増加させるトランジスタと、
前記インダクタに直列に接続され、前記トランジスタがオフされると前記インダクタ電流を出力するダイオードと、
前記ダイオードからの電流が充電され、前記直流電圧を生成するコンデンサと、
前記インダクタ電流を検出する検出回路と、
前記直流電圧に応じた帰還電圧及び検出された前記インダクタ電流が入力され、検出された前記インダクタ電流が前記帰還電圧に応じた基準電流より小さい場合、前記直流電圧のレベルが前記目的レベルとなるとともに前記インダクタ電流が前記基準電流となるよう前記トランジスタのスイッチングを行い、検出された前記インダクタ電流が前記基準電流より大きい場合、前記トランジスタのスイッチングを停止するスイッチング制御回路と、
を備え、
前記目的レベルは、
前記整流電圧が上昇した際に前記ダイオードがオンするレベルであり、
前記インダクタ及び前記コンデンサのそれぞれは、
前記整流電圧が上昇して前記ダイオードがオンした際に、前記直流電圧のレベルが前記目的レベルである場合の前記基準電流より大きな前記インダクタ電流を流すインダクタンス値及び容量値を有すること、
を特徴とする電源回路。
【請求項２】
請求項１に記載の電源回路であって、
前記整流電圧に基づいて、前記整流電圧の最大レベルより所定レベルだけ低い前記目的レベルの基準電圧を生成する電圧生成回路と、
前記基準電圧及び前記直流電圧の誤差に応じた誤差電圧を前記帰還電圧として前記スイッチング制御回路に出力する誤差電圧生成回路と、
を更に備えることを特徴とする電源回路。
【請求項３】
請求項２に記載の電源回路であって、
前記電圧生成回路は、
前記整流電圧の最大レベルの電圧が生成されるよう、前記整流電圧を整流した後に平滑化する整流平滑回路と、
前記整流平滑回路で平滑化された電圧に基づいて、前記基準電圧を生成するツェナーダイオードと、
を含むことを特徴とする電源回路。
【請求項４】
請求項２または請求項３に記載の電源回路であって、
前記誤差電圧生成回路は、
前記基準電圧を分圧する第１分圧回路と、
前記第１分圧回路と同じ分圧比で前記直流電圧を分圧する第２分圧回路と、
前記第１分圧回路で分圧された電圧と、前記第２分圧回路で分圧された電圧との誤差を増幅して前記誤差電圧を出力する誤差増幅回路と、
を含むことを特徴とする電源回路。
【請求項５】
請求項１〜請求項４の何れか一項に記載の電源回路であって、
前記検出回路は、
前記トランジスタ及び前記コンデンサから前記整流回路へ流れる電流を前記インダクタ電流として検出する抵抗を含むこと、
を特徴とする電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２１７２４７（Ｐ２０１２−２１７２４７Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１１−７９９４０（Ｐ２０１１−７９９４０）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（３０００５７２３０）セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー (119)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（３０００５７２３０）セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー (119)
【Ｆターム（参考）】
[ Back to top ]