電源装置
【課題】回路規模が小さい電源装置を提供する。
【解決手段】電源装置は,第1インダクタと,入力電源から第1インダクタへ供給される電流をスイッチングする第1スイッチング素子と,第1スイッチング素子を駆動する第1駆動制御回路と,第1インダクタから電流が出力される第1サブ出力端子とを有する第1サブ電源モジュールと,第2インダクタと,入力電源から第2インダクタへ供給される電流をスイッチングする第2スイッチング素子と,第2スイッチング素子を駆動する第2駆動制御回路と,第2インダクタから電流が出力される第2サブ出力端子とを有する第2サブ電源モジュールと,第1,第2サブ出力端子が接続された共通出力端子とを有し,第1スイッチング素子のオン動作は,共通出力端子の出力電圧が第1電圧より低いか否かに応じて制御され,第2スイッチング素子のオン動作は,出力電圧が第1電圧と異なる第2電圧より低いか否かに応じて制御される。
【解決手段】電源装置は,第1インダクタと,入力電源から第1インダクタへ供給される電流をスイッチングする第1スイッチング素子と,第1スイッチング素子を駆動する第1駆動制御回路と,第1インダクタから電流が出力される第1サブ出力端子とを有する第1サブ電源モジュールと,第2インダクタと,入力電源から第2インダクタへ供給される電流をスイッチングする第2スイッチング素子と,第2スイッチング素子を駆動する第2駆動制御回路と,第2インダクタから電流が出力される第2サブ出力端子とを有する第2サブ電源モジュールと,第1,第2サブ出力端子が接続された共通出力端子とを有し,第1スイッチング素子のオン動作は,共通出力端子の出力電圧が第1電圧より低いか否かに応じて制御され,第2スイッチング素子のオン動作は,出力電圧が第1電圧と異なる第2電圧より低いか否かに応じて制御される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は,電源装置に関する。
【背景技術】
【0002】
電源装置は,電源電圧を降圧または昇圧して所望の電位の出力電圧を生成する。このように電源装置は,外部などから供給される電源電圧を所望の電圧にコンバートする電圧コンバータである。
【0003】
降圧型の電圧コンバータでは,電源電圧に接続されたスイッチング素子が出力電圧の電位に応じてオンとオフのスイッチング動作を行い,出力端子に間欠的に電流を出力して,出力端子に所望の電位の出力電圧を生成する。スイッチング素子と出力端子との間にはインダクタが設けられ,インダクタにより平滑化した電流を出力端子に出力する。出力端子には負荷回路が接続され,負荷回路に所望の電位の電圧が供給される。負荷回路の消費電力に応じて出力電圧の電位は変動するが,電圧コンバータはその変動(リップル)をできるだけ小さくするようにスイッチング動作を行う。
【0004】
昇圧型の電圧コンバータも同様に,電源電圧に接続されたインダクタとグランドなどの基準電位との間にスイッチング素子が設けられ,スイッチング素子のオンとオフのスイッチング動作によりインダクタに電流を間欠的に流し,インダクタに蓄積される電磁エネルギーにより出力端子に電流を出力して,出力端子に電源電圧より高い昇圧された所望の電位の出力電圧を生成する。この場合も,出力端子には負荷回路が接続され,負荷回路に所望の電位の電圧が供給される。負荷回路の消費電力に応じて出力電圧の電位は変動するが,電圧コンバータはその変動をできるだけ小さくするようにスイッチング動作を行う。
【0005】
電圧コンバータは,上述の通り出力電流を平滑化するインダクタを有するとともに,出力端子には出力電圧を平滑化するキャパシタが接続される。電圧コンバータとしては,DC電圧からDC電圧に変換するDCDCコンバータが主流である。
【0006】
このような電圧コンバータにおいて,前記のインダクタとキャパシタは,外形が大きく高価であり,スイッチング素子とそれを制御する制御回路を集積化した電源チップに,外付けで設けられるのが一般的である。十分な平滑化機能を持たせるためにはインダクタのインダクタンスとキャパシタのキャパシタンスを大きくする必要があり,そのためには外形も大きくなる。
【0007】
このインダクタとキャパシタのインダクタンスとキャパシタンスは,スイッチング周波数を高くすることにより小さくすることができる。ただし,スイッチング周波数を高くするためには,スイッチング素子として高速で動作するパワーMOSFETが必要であり,そのようなパワーMOSFETはチップサイズが大きい。また,高周波でも損失が小さいインダクタやキャパシタは実現が困難であり高価である。
【0008】
このような点から,電圧コンバータを複数(N個)のサブ電圧コンバータで構成し,それらをN相でスイッチング動作させるマルチフェーズ型の電圧コンバータが提案されている。マルチフェーズ型であれば各サブ電圧コンバータの周波数を下げることができ,上記のパワーMOSFETやインダクタやキャパシタの要件を緩和することができる。つまり,周波数が低くなることによりパワーMOSFETのサイズを小さくでる。また,複数(N個)のサブ電圧コンバータを有するので,各サブ電圧コンバータのインダクタのインダクタンスを1/Nに下げても,全体のインダクタンスは必要な値にできる。以下に示した非特許文献は,いずれもマルチフェーズ型の電圧コンバータを記載している。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2004−260992号公報
【非特許文献】
【0010】
【非特許文献1】“A DLL Based Multiphase Hysteretic DC-DC Convertor”, P. Li, ISQED 2007 pp.98
【非特許文献2】“A Hysteretic Control Method for Multiphase Voltage Regulator”, K. Lee, IEEE Power Electronics vol.24 No.12 (2009) pp.2726
【非特許文献3】“A Multiphase DC/DC Converter with Hysteretic Voltage Control and Current Sharing”, W. Gu, APEC 2002 pp.670
【非特許文献4】“A 480-MHz, Multi-Phase Interleaved Buck DC-DC Converter with Hysteretic Control”, G. Schrom, IEEE 35th Power Electronics Specialist Conf. (2004) pp.4702
【非特許文献5】“Multiphase Voltage-Mode Hysteretic Controlled VRM With DSP Control and Novel Current Sharing”, J.A. Abu-Qahouq, APEC 2002 pp.663
【非特許文献6】“New Digital Control Architecture Eliminating the Need for High Resolution DPWM”, J. Li, PESC 2007 pp.814
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら,マルチフェーズ型の電圧コンバータは,複数のサブ電圧コンバータのスイッチングをN相で制御する必要があり,また複雑なパルス幅変調(PWM)やパルス密度変調(PFM)を行うので,スイッチングを制御する制御回路は複雑で回路規模も大きくなる。とりわけ,サブ電圧コンバータの数を増やして,個々のサブ電圧コンバータのインダクタやパワーMOSFETを小型化し,出力キャパシタを小さくしようとすると,各サブ電圧コンバータ内の大規模な制御回路が全体の回路規模の増大を招く。
【0012】
そこで,本発明の目的は,回路規模を小さくしたマルチ型の電源装置を提供することにある。
【課題を解決するための手段】
【0013】
電源装置の第1の側面は,第1インダクタと,入力電源から前記第1インダクタへ供給される電流をスイッチングする第1スイッチング素子と,前記第1スイッチング素子を駆動する第1駆動制御回路と,前記第1インダクタから電流が出力される第1サブ出力端子とを有する第1サブ電源モジュールと,
第2インダクタと,入力電源から前記第2インダクタへ供給される電流をスイッチングする第2スイッチング素子と,前記第2スイッチング素子を駆動する第2駆動制御回路と,前記第2インダクタから電流が出力される第2サブ出力端子とを有する第2サブ電源モジュールと,
前記第1,第2サブ出力端子が接続された共通出力端子とを有し,
前記第1スイッチング素子のオン動作は,前記共通出力端子の出力電圧が第1電圧より低いか否かに応じて制御され,前記第2スイッチング素子のオン動作は,前記出力電圧が前記第1電圧と異なる第2電圧より低いか否かに応じて制御される。
【発明の効果】
【0014】
第1の側面によれば,マルチ型の電源装置の回路規模を小さくできる。
【図面の簡単な説明】
【0015】
【図1】第1の実施の形態における電源装置の構成図である。
【図2】図1の降圧型電源装置のサブ電源モジュールの回路図である。
【図3】図2のサブ電源モジュールの変形例を示す図である。
【図4】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図5】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図6】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図7】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図8】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図9】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図10】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図11】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図12】電源装置における7つの基準電圧Vref_0-Vref_n-1に対するフィードバック電圧Vfbの波形を示す図である。
【図13】8段のサブ電源モジュールの例における出力端子に流れるリップル電流を示す図である。
【図14】負荷回路の負荷が中程度の場合の8段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。
【図15】負荷回路の負荷が重い場合の8段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。
【図16】各段の基準電圧Vrefが等間隔でない場合の波形図である。
【図17】図1の変型例を示す図である。
【図18】第2の実施の形態における昇圧型の電源装置の構成図である。
【図19】図18の昇圧型電源装置のサブ電源モジュールの回路図である。
【図20】第3の実施の形態における降圧型の電源装置回路のサブ電源モジュールの回路図である。
【図21】図20の電源装置回路を有する集積回路装置の平面図及び断面図である。
【図22】第3の実施の形態における昇圧型の電源装置回路のサブ電源モジュールの回路図である。
【発明を実施するための形態】
【0016】
[第1の実施の形態,降圧型の電源装置]
図1は,第1の実施の形態における電源装置の構成図である。第1の実施の形態は降圧型電源装置の例である。この電源装置は,第0段から第n−1段までのn個のサブ電源モジュールのサブ出力端子O_0〜O_n-1を接続して,共通出力端子Voutに所望の出力電圧を生成する。各サブ電源モジュールは,出力インダクタLoutと,図示しない入力電源に接続されたスイッチング素子を有するモジュール回路M_0〜M_n-1と,スイッチング素子を駆動する駆動回路AND_0〜AND_n-1とを有する。この駆動回路は,後述するとおりANDゲートを有し,このANDゲートにはパルス生成回路PG_0〜PG_n-1からのパルス信号と,コンパレータCMP_0〜CMP_n-1の比較信号とが入力される。パルス生成回路PG_0〜PG_n-1は,好ましくは,互いに位相がずれたパルス信号を生成する。図1の例では,サブ電源モジュールがn個あるので,パルス生成回路が生成するパルス信号はN相であり,後述するとおり互いのパルスは重なり合っていても良い。
【0017】
共通出力端子Voutには,平滑化キャパシタCoutが接続され,さらに,生成した電源を供給する負荷回路RLが接続されている。
【0018】
各サブ電源モジュールに対応するコンパレータCMP_0〜CMP_n-1は,共通出力端子Voutの出力電圧をグランド電圧VSSとの間で抵抗R1,R2で分割したフィードバック電圧Vfbと,互いに異なる基準電圧Vref_0〜Vref_n-1とを比較し,比較結果を比較結果信号として駆動回路AND_0〜AND_n-1に出力する。フィードバック電圧Vfbが基準電圧より低ければ比較結果信号はHレベルになり,パルス生成回路が生成するパルス信号がHレベルである場合に,駆動回路がモジュール回路M_0〜M_n-1内のスイッチング素子をオン状態に制御する。このオン状態の長さに応じた電流が,各サブ電源モジュールの出力端子O_0〜O_n-1にそれぞれ出力される。
【0019】
上記のコンパレータとパルス生成回路と駆動回路とでスイッチング素子を駆動制御する駆動制御回路が構成される。
【0020】
図2は,図1の降圧型電源装置のサブ電源モジュールの回路図である。第n-1段のサブ電源モジュールは,インダクタLoutと,電源Vcc2とインダクタLoutとの間に設けられたNチャネルMOS(NMOS)トランジスタからなるスイッチング素子M1及びグランドVssとインダクタLoutとの間に設けられたショットキーダイオードSBDを含むモジュール回路M_n-1とを有する。スイッチング素子M1とインダクタLoutとは接続ノードLx_n-1で接続される。さらに,第n-1段のサブ電源モジュールは,スイッチング素子M1のゲートに駆動パルスを供給するANDゲート(駆動回路)と,コンパレータCMP_n-1と,パルス生成回路PG_n-1とを有する。これらのANDゲートと,コンパレータCMP_n-1と,パルス生成回路PG_n-1とで,スイッチング素子M1を駆動する駆動制御回路CNT_n-1が構成される。
【0021】
コンパレータCMP_n-1は,出力電圧Voutから生成されたフィードバック電圧Vfbと,第n-1基準電圧Vref_n-1とを比較し,フィードバック電圧Vfbが基準電圧Vref_n-1より低ければ出力C_outをHレベルにし,高ければLレベルにする。また,パルス発生回路PG_n-1は,n個のサブ電源モジュールで生成される第0相から第n-1相のパルス信号のうち,第n-1相のパルス信号P_n-1を出力する。したがって,パルス信号P_n-1がHレベルの期間に,ANDゲートがコンパレータCMP_n-1の比較結果信号C_n-1を通過させ,駆動パルスD_n-1をスイッチング素子M1のゲートに供給してスイッチング素子M1をオン,オフ動作させる。
【0022】
このスイッチング素子M1は,パルス信号P_n-1がHレベルの期間中に,共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より低ければ,オン動作して電源Vcc2からインダクタLoutに電流を供給し,インダクタLoutに電磁エネルギーを蓄積する。一方,スイッチング素子M1は,パルス信号P_n-1がHレベルの期間中に,共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より高ければ,オフ動作する。スイッチング素子M1がオフになると,グランドVssからショットキーダイオードSBDを経由してインダクタLout,出力端子O_n-1に電流が流れる。このように,パルス信号P_n-1がHレベルの期間中に,インダクタLoutはスイッチング素子M1のオン、オフ動作により電源Vcc2から間欠的に供給される電流を平滑化して出力端子O_n-1に出力する。パルス信号P_n-1がLレベルの期間中は,スイッチング素子M1はオン、オフ制御されないでオフのままである。
【0023】
第n-2段のサブ電源モジュールは,第n-1段と同様の構成である。ただし,コンパレータCMP_n-2に入力される基準電圧Vref_n-2は,第n-1段のコンパレータの基準電圧Vref_n-1より低い電圧である。また,パルス生成回路PG_n-2は,第n-1段のパルス生成回路とは位相1/n周期だけずれたパルス信号P_n-2を生成する。ただし,パルス信号のデューティ比は同等である。
【0024】
したがって,第n-2段のサブ電源モジュールでは,第n-1段のパルスP_n-1とは位相がずれたパルスP_n-2のHレベルの期間中,フィードバック電圧Vfbが基準電圧Vref_n-2より低ければHレベル,高ければLレベルになる比較結果信号C_n-2により,スイッチング素子M1がオン、オフ動作する。つまり,第n-2段のサブ電源モジュールのスイッチング素子M1は,第n-1段のサブ電源モジュールよりも低い出力電圧Voutの電位を境にしてオン、オフ制御されるのに対して,第n-1段のサブ電源モジュールのスイッチング素子M1は,第n-2段よりも高い出力電圧Voutの電位を境にしてオン、オフ制御される。言い換えると,出力電圧Voutに比例するフィードバック電圧Vfbが基準電圧Vref_n-2より低いと,第n-2段と第n-1段の両スイッチング素子M1がオンし,フィードバック電圧VfbがVref_n-2<Vfb<Vref_n-1では,第n-1段のスイッチング素子M1だけがオンし,フィードバック電圧Vfbが基準電圧Vref_n-1より高い(Vref_n-1 <Vfb)と,第n-1段のスイッチング素子M1もオフする。
【0025】
第n-3段から第0段のサブ電源モジュールも,上記の第n-1段,第n-2段のサブ電源モジュールと同様の構成である。
【0026】
本実施の形態の電源装置は,n段のサブ電源モジュールを有し,各段のサブ電源モジュールのスイッチング素子M1が,それぞれのパルス生成回路が生成するパルス信号のHレベルの期間中に,フィードバック電圧Vfbがそれぞれの基準電圧Vrefより低いか否かに応じて,オン,オフ動作する。そして,コンパレータCMPの比較結果によるパルス信号でスイッチング素子M1がオン、オフするので,出力電圧Voutは,基準電圧群Vref_0-Vref_n-1の上下に脈動する。しかも,出力電圧Voutが基準電圧群Vref_0-Vref_n-1を低い電位から高い電位の方向に上昇する場合は,n段全てのサブ電源モジュールでスイッチング素子M1がオンする状態から,第0段側から順にスイッチング素子M1がオフになり,オンしているスイッチング素子M1の数が減少する。逆に,出力電圧Voutが基準電圧群Vref_0-Vref_n-1を高い電位から低い電位に下降する場合は,n段全てのサブ電源モジュールでスイッチング素子M1がオフになる状態から,第n-1段側から順にスイッチング素子M1がオンになり,オンしているスイッチング素子M1の数が増大する。このように,各段のスイッチング素子M1がオンする出力電圧Voutの電位がそれぞれ異なるため,オンする期間はそれぞれ異なり,そのオンデューティ比もそれぞれ異なる。
【0027】
上記のように,異なる基準電圧Vrefに基づいて,各段のサブ電源モジュールのスイッチング素子がオン,オフするので,全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン,オフ動作する場合に比較すると,出力電圧Voutの脈動は小さく,そのリップルが小さくなる。つまり,全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン,オフ動作する場合は,全てのサブ電源モジュールのスイッチング素子M1が一斉にオンとオフになるため,インダクタLoutに供給される電流量の合計が大きく,出力電圧Voutのリップルは非常に大きくなる。
【0028】
それに対して,本実施の形態の場合は,出力電圧Voutが基準電圧群より低い場合は,多くのスイッチング素子M1が導通してインダクタLoutに電流を供給して出力電圧Voutを昇圧するが,出力電圧Voutが上昇すると,導通するスイッチング素子M1の数が減りインダクタLoutに供給される電流量も減り出力電圧Voutの昇圧速度は遅くなり,そして,出力電圧Voutが全ての基準電圧群より高くなると全てのスイッチング素子M1がオフになり,出力電圧Voutの昇圧は止まり降圧に転じる。逆に,出力電圧Voutが降圧してくると,導通するスイッチング素子M1の数が増えてきてインダクタLourに供給される電流量が増加し出力電圧Voutの降圧速度は遅くなり,そして,出力電圧Voutが全ての基準電圧群より低くなると全てのスイッチング素子M1がオンになり,出力電圧Voutの降圧は止まり昇圧に転じる。
【0029】
図3は,図2のサブ電源モジュールの変形例を示す図である。図3のサブ電源モジュールでは,モジュール回路M_n-1,M_n-2が,第1のスイッチング素子M1と第2のスイッチング素子M2とを有する。つまり,図2のショットキーバリアダイオードSBDに代えて第2のスイッチング素子M2が設けられている。これらのスイッチング素子M1,M2は共にNMOSトランジスタであるので,アンドゲートANDの出力信号が駆動パルスとして第1のスイッチング素子M1には直接,第2のスイッチング素子M2にはインバータINVを介して供給される。それ以外の構成は,図2と同じである。
【0030】
図3において,第1のスイッチング素子M1をPMOSトランジスタで,第2のスイッチング素子M2をNMOSトランジスタで構成してもよい。その場合は,両トランジスタには同じ駆動パルスを供給することができる。
【0031】
図1の降圧型電源装置は,n個のサブ電源モジュールを有するので,各サブ電源モジュールのインダクタLoutのインダクタンスは,単一の電源モジュールの場合に比較して1/nにすることができる。つまり,各サブ電源モジュールのインダクタLoutのインダクタンスが1/nと小さく,それによりインダクタLoutのサイズも1/nと小さくなる。インダクタンスが小さければより高い周波数で使用可能なインダクタにすることができる。一般に,インダクタが小さいほど限界周波数は高くなる。
【0032】
さらに,各サブ電源モジュールでの周波数は低くなるので,スイッチング素子M1を構成するパワーMOSFETのサイズも小型化できる。サイズが小型化できれば,ゲートソース間容量なども小さくなり,より高い周波数で動作させることができる。
【0033】
このように,マルチ電源モジュール構成であり,単一の電源モジュールよりも素子数は増えるが,全体としてはサイズを小さくできる。さらに,インダクタンスが小さければ,出力電圧に対する応答速度を速くすることができる。
【0034】
そして,何より,スイッチング素子M1を制御する駆動制御回路は,パルス発生回路PGとコンパレータCMPとANDゲートであるので,従来のPWM制御回路のような複雑な回路ではないので,マルチ電源モジュール構成にしても,全体の回路規模が大規模になることはない。
【0035】
図1,図2,図3に示された複数のサブ電源モジュールは,単一の半導体チップ内に形成されるのが好ましい。各サブ電源モジュールに属するインダクタLoutのインダクタンスが小さいので,それらのインダクタを含めて単一の半導体チップ内に形成することが好ましい。ただし,各サブ電源モジュールに属するインダクタLoutは外付け部品にして,インダクタLout以外のサブ電源モジュールを単一の半導体チップ内に形成してもよい。また,共通出力端子Voutに接続される平滑用キャパシタCoutは,出力電圧のリップルが小さくなるのでそのキャパシタンスを小さくできる。よって,平滑用キャパシタCoutを複数のサブ電源モジュールと同じ半導体チップ内に形成してもよく,または外付け部品にすることでもよい。
【0036】
図4乃至図11は,8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。時間0μsで電源オンしてから比較的安定するまでの動作波形が示されている。図12は,その電源装置における7つの基準電圧Vref_0-Vref_n-1に対するフィードバック電圧Vfbの波形を示す図である。図12の波形は,図4−図11での時間14μsから32μsでの波形である。ここに示されるとおり,フィードバック電圧Vfbは,基準電圧群の上下で脈動している。
【0037】
図4乃至図11に示されるとおり,各サブ電源モジュール内のパルス発生回路の出力パルスP_0-P_n-1は,互いに重なり合いながら,それぞれの位相がパルス周期の1/nずつずれている。そして,この出力パルスがHレベルの期間中に,コンパレータCMPの比較結果信号Cに対応して,スイッチング素子M1のゲートに供給される駆動パルスD_0-D_n-1が生成される。そして,駆動パルスD_0-D_n-1がHレベルの時にスイッチング素子M1がオンとなり,Lレベルの時にオフとなり,そのオン,オフ動作に対応して,スイッチング素子M1とインダクタLoutとの接続ノードLx_0-Lx_n-1の電位は,電源電圧Vcc2と負電圧との間を上下動する。また,フィードバック電圧Vfbは,拡大すると,図12に示されるとおり上下に脈動している。
【0038】
図4に示した第0段のサブ電源モジュールの動作では,時間0の動作開始直後はフィードバック電圧Vfbは未だ0Vであるため,そのコンパレータCMP_0の比較結果信号C_0がHレベルになる。一方,パルス発生回路PG_0が最初にパルスP_0をHレベルにしている。そのため,アンドゲートの出力の駆動パルスD_0がHレベルになり,スイッチング素子M1がオンし,接続ノードLx_0がHレベルになっている。このとき,電源Vcc2から電流が出力側のインダクタLoutに供給され,その電流がサブ出力端子O_0から共通出力Voutに出力されると共に,インダクタに電磁エネルギーが蓄えられる。それにより出力電圧Voutとフィードバック電圧Vfbが上昇している。
【0039】
フィードバック電圧Vfbが基準電圧Vref_0を超えるとコンパレータCMP_0の比較結果信号C_0がLレベルになり,駆動パルスD_0もLレベルになり,スイッチング素子M1がオフになる。それにより,接続ノードLx_0はグランドVssからショットキーダイオードSBCの順方向電圧だけ低下している。
【0040】
パルスP_0がLレベルになると駆動パルスD_0はLレベルになるが,後続のパルスP_0のHレベルの期間では,出力電圧Voutの上昇によりフィードバック電圧Vfbが基準電圧Vref_0より低くならず,駆動パルスD_0は生成されていない。つまり,第0段のサブ電源モジュールは,最初の駆動パルスD_0でスイッチング素子M1が導通した後は,オンオフ動作を行っていない。また,図中には接続ノードLx_0の上下振動が示されている。
【0041】
図5に示した第1段のサブ電源モジュールの動作では,時間0の動作開始後の最初のHレベルのパルスP_1のときに,駆動パルスD_1がHレベルになってスイッチング素子M1がオンになり,それ以降は駆動パルスD_1は生成されていない。
【0042】
図6に示した第2段のサブ電源モジュールの動作では,駆動パルスD_2は一度も発生していない。つまり,第2段のサブ電源モジュールは一度もオンオフ動作していない。
【0043】
図7に示した第3段のサブ電源モジュールの動作では,駆動パルスD_3が2番目以降のHレベルのパルスP_3の期間で1回だけそれぞれ発生している。つまり,第3段のサブ電源モジュールは,各パルスP_3のHレベル期間において,スイッチング素子M1が1回ずつオンになり,出力端子Voutに電流を供給し,毎回それにより出力電圧Voutが上昇してフィードバック電圧Vfbが基準電圧Vref_3を超え,コンパレータCMP_3の比較結果信号C_3がHレベルにならなくなっている。
【0044】
図8に示した第4段のサブ電源モジュールの動作では,Hレベルの駆動パルスD_4が,2番目以降のHレベルのパルスP_3の期間以降でそれぞれ,2回,3回,2回,2回発生している。つまり,第4段のサブ電源モジュールは,基準電圧Vref_4が第3段のサブ電源モジュールの基準電圧Vref_3よりも高いので,より多くの回数駆動パルスD_4が発生し,スイッチング素子M1がオン動作して,より多くの電流を出力端子O_4に供給している。
【0045】
図9に示した第5段のサブ電源モジュールの動作では,駆動パルスD_5が1番目以降のHレベルのパルスP_3の期間でそれぞれ,2回,5回,5回,5回発生している。つまり,第5段のサブ電源モジュールは,第4段のサブ電源モジュールよりもより多くの回数スイッチング素子M1がオン動作して,より多くの電流を出力端子O_5に供給している。
【0046】
図10に示した第6段のサブ電源モジュールの動作では,駆動パルスD_6が1番目以降のHレベルのパルスP_3の期間でそれぞれ,3回,5回,5回,5回発生している。さらに,それぞれの駆動パルスD_6のパルス幅は第5段のサブ電源モジュールよりも広いのがわかる。つまり,第6段のサブ電源モジュールは,第5段のサブ電源モジュールよりもより多くの回数,より長い時間スイッチング素子M1がオン動作して,より多くの電流を出力端子O_6に供給している。
【0047】
そして,図11に示した最上段の第7段のサブ電源モジュールの動作では,駆動パルスD_7が1番目以降のHレベルのパルスP_3の期間でそれぞれ,4回,5回,5回,5回発生している。さらに,それぞれの駆動パルスD_7のパルス幅は第6段のサブ電源モジュールよりも広い。つまり,第7段のサブ電源モジュールは,7つのサブ電源モジュールのなかで,最も多くの回数,最も長い時間スイッチング素子M1がオン動作して,より多くの電流を出力端子O_7に供給している。
【0048】
図12に示されるとおり,フィードバック電圧Vfbは,基準電圧群Vref_0−Vref_7に対して上昇と下降を繰り返している。そのため,図4〜図11で説明したとおり,各サブ電源モジュールの駆動パルスD_0〜D_7の回数とHレベルパルス幅とが,基準電圧Vrefが低いほど少なくかつ短く,高いほど多くかつ広くなる。つまり,基準電圧Vrefをそれぞれのサブ電源モジュールで異ならせることで,スイッチング素子M1がオンしている割合(オンデューティ比)を異ならせている。
【0049】
図13は,8段のサブ電源モジュールの例における出力端子に流れるリップル電流を示す図である。図中,IL_subは,各サブ電源モジュールでの出力電流を示している。各サブ電源モジュールのスイッチング素子M1のオン動作が異なるので,それぞれ異なる出力電流になっている。一方,IL_(n=1)は,単一の電源モジュールの出力電流である。
【0050】
単一の電源モジュールでは,インダクタLoutのインダクタンスは例えば160μHeと大きい。そのため,出力電流のリップルの周期は長くなっている。それに対して,8段のサブ電源モジュールを並列に接続した本実施の形態では,各出力電流の変動幅は単一の電源モジュールと同程度であるが,各サブ電源モジュールでのインダクタLoutのインダクタンスは単一の電源モジュールに比べて1/8の20μHeにすることができるので,出力電流のリップルの周期は短くなっている。さらに,8段のサブ電源モジュールは,8相のパルスP_0〜P_7によりそのオン,オフ動作期間をずらしている。したがって,出力電圧Voutの変動幅は単一の電源モジュールよりも小さくすることができる。
【0051】
図14は,負荷回路の負荷が中程度の場合の8段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。図4〜図11の例よりも負荷を大きくした例である。接続ノードLxが上下に変動していることはスイッチング素子M1がオン,オフ動作を行っていることを意味している。図14の例では,第1段〜第7段のサブ電源モジュールでは接続ノードLx_1〜Lx_7が上下に変動しているが,第0段のサブ電源モジュールの接続ノードLx_0は変動していない。
【0052】
図15は,負荷回路の負荷が重い場合の8段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。図14の例よりも負荷を大きくした例である。この場合は,全てのサブ電源モジュールの接続ノードLx_0〜Lx_7が上下に変動し,満遍なくサブ電源モジュールがオン,オフ動作を行っている。
【0053】
本実施の形態の電源装置は,n段のサブ電源モジュールでのn相のパルスP_0-P_n-1は必ずしも正確に1/n周期ずつ位相がずれている必要はない。さらに,n個のサブ電源モジュールをkグループに分けて,kグループについて1/kずつ位相がずれていてもよい。例えば,2グループに分ける場合は,奇数番目と偶数番目に分けることで,基準電圧Vrefの低い方から奇数番目と偶数番目とが交互にスイッチングするようにしてもよい。最悪,k=1でも良い。
【0054】
また,8つの基準電圧Vrefについても,必ずしも高精度に同じ間隔の電圧にする必要はなく,それぞれの電圧差がほぼ同等であればよい。
【0055】
図16は,各段の基準電圧Vrefが等間隔でない場合の波形図である。この例は図15と同じ負荷回路の負荷が重い場合の例である。ただし,8つの基準電圧Vrefが等間隔でないため,接続ノードLxの上下するタイミングが図15のようには均等にはなっていない。この場合でも,適度にタイミングがずれているので,同等の効果を得ることができる。
【0056】
本実施の形態の電源装置は,基準電圧Vrefが高いサブ電源モジュールほどスイッチングトランジスタM1のゲート幅を広くして電流駆動能力を高くし,基準電圧Vrefが低いサブ電源モジュールほどスイッチングトランジスタM1のゲート幅を狭くして電流駆動能力を低くしてもよい。前述の通り,基準電圧Vrefが高いサブ電源モジュールほどスイッチング動作の頻度及び時間が長いので,そのモジュールによる電流供給能力を大きくして出力電圧Voutの変動を抑え,基準電圧Vrefが低いサブ電源モジュールほど出力電圧の昇圧によりスイッチング動作を停止するので,そのモジュールによる電流供給を小さくして出力電圧Voutを高い分解能で調整できるようにすることができる。
【0057】
図17は,図1の変型例を示す図である。図1の例では,各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力する基準電圧Vref_0−Vref_n-1を,電圧Vref_n-1とグランドVssとの間で抵抗分割して生成している。それに対して,図17の変型例では,各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力する基準電圧Vrefは共通にして,フィードバック電圧Vfbを抵抗分割している。つまり,各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力するフィードバック電圧は低い方からVfb_0−Vfb_n-1となる。
【0058】
したがって,図17の変形例の場合は,図1の場合とは逆に,出力電圧Voutが上昇している場合,第0段のサブ電源モジュールほどスイッチング素子M1が遅くまで且つ長くオンし,第n-1段のサブ電源モジュールほどスイッチング素子M1は早く且つ短くオンする。ただし,図1,図17のいずれの場合も,複数のサブ電源モジュールのスイッチング素子M1がオン動作とオフ動作する出力電圧Voutの電位は,それぞれ異なっている。
【0059】
[第2の実施の形態,昇圧型の電源装置]
図18は,第2の実施の形態における昇圧型の電源装置の構成図である。昇圧型の電源装置も,降圧型と同様に,n段のサブ電源モジュールで共通の出力端子Voutの出力電圧を生成する。各サブ電源モジュールは,図示しないインダクタを含むモジュール回路M_0−M_n-1と,パルス生成回路PG_0−PG_n-1と,コンパレータCMP_0−CMP_n-1と,パルス生成回路とコンパレータの出力の論理積を駆動パルスとして出力するアンドゲートAND_0−AND_n-1とを有する。そして,コンパレータCMP_0−CMP_n-1は,共通のフィードバック電圧Vfbとそれぞれ異なる基準電圧Vref_0−Vref_n-1とをそれぞれ比較して比較結果信号を出力する。n個のサブ電源モジュールのサブ出力端子O_0−O_n-1は共通の出力端子Voutに接続され,共通の出力端子Voutには平滑化キャパシタCoutが設けられ,負荷回路RLが接続される。
【0060】
図19は,図18の昇圧型電源装置のサブ電源モジュールの回路図である。第n-1段のサブ電源モジュールは,電源電圧Vcc2に接続されたインダクタLと,インダクタLとグランドVssとの間に設けられたNチャネルMOS(NMOS)トランジスタからなるスイッチング素子M1と,インダクタLとスイッチング素子M1の接続ノードLx_n-1とサブ出力端子O_n-1との間に設けられたショットキーダイオードSBDとを含むモジュール回路M_n-1を有する。さらに,第n-1段のサブ電源モジュールは,スイッチング素子M1のゲートに駆動パルスを供給するANDゲートと,コンパレータCMP_n-1と,パルス生成回路PG_n-1とを有する。これらのANDゲートと,コンパレータCMP_n-1と,パルス生成回路PG_n-1とで,スイッチング素子M1を駆動する駆動制御回路CNT_n-1が構成される。
【0061】
この駆動制御回路CNT_n-1は,第1の実施の形態の降圧型電源回路の駆動制御回路と同じ構成であり,同じ動作である。
【0062】
このスイッチング素子M1は,パルス信号P_n-1がHレベルの期間中に,共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より低ければ,オン動作して電源Vcc2からインダクタLに電流を供給し,インダクタLoutに電磁エネルギーを蓄積する。一方,スイッチング素子M1は,パルス信号P_n-1がHレベルの期間中に,共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より高ければ,オフ動作する。スイッチング素子M1がオフになると,インダクタLに蓄積された電磁エネルギーによりショットキーバリアダイオードSBDを介してインダクタLの電流がサブ出力端子O_n-1に出力する。スイッチング素子M1は間欠的にオン,オフを繰り返すが,インダクタLにより出力端子に供給される電流は平滑化される。
【0063】
第n-2段のサブ電源モジュールは,第n-1段と同様の構成である。ただし,コンパレータCMP_n-2に入力される基準電圧Vref_n-2は,第n-1段のコンパレータの基準電圧Vref_n-1より低い電圧である。また,パルス生成回路PG_n-2は,第n-1段のパルス生成回路とは位相1/n周期だけずれたパルス信号を生成する。これらのパルス信号のデューティ比は同等である。
【0064】
したがって,第n-2段のサブ電源モジュールでは,第n-1段のパルスP_n-1とは位相がずれたパルスP_n-2のHレベルの期間において,フィードバック電圧Vfbが基準電圧Vref_n-2より低ければHレベル,高ければLレベルになる比較結果信号C_n-2により,スイッチング素子M1がオン、オフ動作する。つまり,第n-2段のサブ電源モジュールのスイッチング素子M1は,第n-1段のサブ電源モジュールよりも低い出力電圧Voutの電位を境にしてオン、オフ制御されるのに対して,第n-1段のサブ電源モジュールのスイッチング素子M1は,第n-2段のサブ電源モジュールよりも高い出力電圧Voutの電位を境にしてオン、オフ制御される。言い換えると,出力電圧Voutに比例するフィードバック電圧Vfbが基準電圧Vref_n-2より低いと,第n-2段と第n-1段の両スイッチング素子M1がオンし,フィードバック電圧VfbがVref_n-2<Vfb<Vref_n-1では,第n-1段のスイッチング素子M1だけがオンし,フィードバック電圧Vfbが基準電圧Vref_n-1より高いと,第n-1段のスイッチング素子M1もオフする。
【0065】
第n-3段から第0段のサブ電源モジュールも,上記の第n-1段,第n-2段のサブ電源モジュールと同様の構成である。
【0066】
本実施の形態の昇圧型の電源装置は,図1,2の降圧型の電源装置と同様に,n段のサブ電源モジュールが出力電圧Voutの異なる電位を境にして,オン,オフのスイッチング動作をする。このように,各段のスイッチング素子M1がオンする出力電圧Voutの電位がそれぞれ異なるため,各段のスイッチング素子M1がオンする期間はそれぞれ異なり,オンデューティ比もそれぞれ異なる。したがって,全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン,オフ動作する場合に比較すると,出力電圧Voutの脈動は小さく,リップルが小さくなる。
【0067】
第2の実施の形態においても,第1の実施の形態の図18と同様に,n個のサブ電源モジュールのコンパレータCMPが,同じ基準電位Vrefと,それぞれ異なるフィードバック電圧Vfb_0−Vfb_n-1とを比較するようにしても良い。その場合,n個のサブ電源モジュールのスイッチング素子のオンデューティ比は,第0段ほど長く,第n−1段ほど短くなる。
【0068】
[第3の実施の形態]
第1,第2の実施の形態で示した降圧型電源装置と昇圧型電源装置は,いずれもn個のサブ電源モジュールを共通の出力端子Voutに接続し,各サブ電源モジュール内のスイッチング素子M1のオン,オフ動作を,出力電圧Voutの異なる電位にもとづいて切り替えることで,スイッチング素子M1のオンデューティ比を異ならせている。いずれの場合も,インダクタLout,Lを設け,共通の出力端子Voutには平滑化キャパシタCoutを設けている。
【0069】
上記の電源装置において,サブ電源モジュールの回路構成は簡単であるので,その数をより多くすることができる一方,その数をより多くすることでインダクタLout,Lのインダクタンスを小さくすることができ,各サブ電源モジュールからの電流量が小さいので平滑化キャパシタCoutのキャパシタンスも小さくすることができる。
【0070】
第3の実施の形態では,上記のサブ電源モジュールの数は例えば1000個,1万個,10万個,100万個と増やして,インダクタやキャパシタを集積回路装置内の配線の寄生インダクタンスと寄生キャパシタンスとで置き換える。つまり,インダクタ素子,キャパシタ素子を個別に設けることをせず,集積回路装置内の配線の寄生インダクタ,寄生キャパシタで流用する。
【0071】
図20は,第3の実施の形態における降圧型の電源装置回路のサブ電源モジュールの回路図である。図2の回路と異なる点は,接続ノードLx_n-1,Lx_n-2と出力端子Voutとの間のインダクタLoutが設けられていないことと,出力端子Voutに平滑化キャパシタCoutが設けられていないことである。ただし,接続ノードLx_n-1,Lx_n-2と出力端子Voutとの間の配線に生成される寄生インダクタLpが平滑化コイルとして利用される。同様に,出力端子Voutの生成される寄生キャパシタCpが平滑化キャパシタとして利用される。
【0072】
図21は,図20の電源装置回路を有する集積回路装置の平面図及び断面図である。図21の左側が平面図,右側が平面図のA,B,Cそれぞれの位置の断面図を示す。図21には,6つのサブ電源モジュールのANDゲートとスイッチングトランジスタM1と寄生インダクタLpと共通出力端子Voutとそこに形成される寄生キャパシタCpとが示されている。各ANDゲートの出力は,ゲート電極配線を経由してスイッチングトランジスタM1のゲート電極に接続され,スイッチングトランジスタM1とショットキーバリアダイオードとの接続ノードLxと出力端子Voutとの間の細い配線に十分なインダクタンスを持つ寄生インダクLpが形成されている。配線幅が細いほど寄生インダクタLpのインダクタンスは大きくなる。そして,複数のサブ電源モジュールからの細い配線が接続される広い面積の導電体層が出力端子Voutになり,その広い面積により十分なキャパシタンスを持つ寄生キャパシタCpが形成されている。出力端子Voutの導体層の面積が大きいほどその寄生キャパシタCpのキャパシタンスは大きくなる。
【0073】
A部分の断面図には電源Vcc2の配線の下に,スイッチングトランジスタM1のゲート電極が位置している。B部分の断面図にはグランドGND(Vss)の配線が示されその下にスイッチングトランジスタM1のゲート電極が位置している。そして,C部分の断面図には,寄生インダクタンスLpを有する細い配線が示されている。
【0074】
図22は,第3の実施の形態における昇圧型の電源装置回路のサブ電源モジュールの回路図である。図19の回路と異なる点は,入力電源Vcc2と接続ノードLx_n-1,Lx_n-2との間のインダクタLが設けられていないことと,出力端子Voutに平滑化キャパシタCoutが設けられていないことである。ただし,入力電源Vcc2と接続ノードLx_n-1,Lx_n-2と間の配線に生成される寄生インダクタLpが平滑化コイルとして利用される。同様に,出力端子Voutの生成される寄生キャパシタCpが平滑化キャパシタとして利用される。
【0075】
図22のサブ電源モジュールを形成した集積回路装置の構造は,図21と同様である。すなわち,入力電源Vcc2と接続ノードLx_n-1,Lx_n-2との間の細い配線に寄生インダクタLpが形成され,共通の出力端子Voutの広い導体層に寄生キャパシタCpが形成される。
【0076】
以上のように,第3の実施の形態によれば,各サブ電源モジュールの駆動制御回路が簡単か回路構成であることを利用して,サブ電源モジュールの数を多くして,サブ電源モジュールの集積回路上の面積を小さくする。それに伴い,各サブ電源モジュールのインダクタLout,Lを寄生インダクタ程度に小さくし,平滑化キャパシタCoutを寄生キャパシタ程度に小さくする。それにより,数千から数百万のサブ電源モジュールを集積化することができる。
【0077】
以上の実施の形態をまとめると,次の付記のとおりである。
【0078】
(付記1)
第1インダクタと,入力電源から前記第1インダクタへ供給される電流をスイッチングする第1スイッチング素子と,前記第1スイッチング素子を駆動する第1駆動制御回路と,前記第1インダクタから電流が出力される第1サブ出力端子とを有する第1サブ電源モジュールと,
第2インダクタと,入力電源から前記第2インダクタへ供給される電流をスイッチングする第2スイッチング素子と,前記第2スイッチング素子を駆動する第2駆動制御回路と,前記第2インダクタから電流が出力される第2サブ出力端子とを有する第2サブ電源モジュールと,
前記第1,第2サブ出力端子が接続された共通出力端子とを有し,
前記第1スイッチング素子のオン動作は,前記共通出力端子の出力電圧が第1電圧より低いか否かに応じて制御され,前記第2スイッチング素子のオン動作は,前記出力電圧が前記第1電圧と異なる第2電圧より低いか否かに応じて制御される電源装置。
【0079】
(付記2)
付記1において,
前記第1,第2駆動制御回路は,互いに位相がずれた期間内において,前記第1スイッチング素子のオン,オフ制御を行う電源装置。
【0080】
(付記3)
付記1または2において,
前記第1駆動制御回路は,前記出力電圧に対応するフィードバック電圧と第1の基準電圧とを比較し,前記フィードバック電圧が第1の基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにし,
前記第2駆動制御回路は,前記フィードバック電圧と前記第1の基準電圧とは異なる第2の基準電圧とを比較し,前記フィードバック電圧が第1の基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにする電源装置。
【0081】
(付記4)
付記1または2において,
前記第1駆動制御回路は,前記出力電圧に対応する第1フィードバック電圧と基準電圧とを比較し,前記第1フィードバック電圧が基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにし,
前記第2駆動制御回路は,前記出力電圧に対応し前記第1フィードバック電圧と異なる第2フィードバック電圧と前記基準電圧とを比較し,前記第2フィードバック電圧が前記基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにする電源装置。
【0082】
(付記5)
付記3または4において,
前記第1,第2駆動制御回路は,前記フィードバック電圧と基準電圧とを比較して比較結果信号を出力する比較器を有し,前記比較結果信号に応じて前記第1,第2スイッチング素子をオン、オフ制御する電源装置。
【0083】
(付記6)
付記5において,
前記第1,第2駆動制御回路は,更に,互いに位相がずれたパルス信号を生成するパルス生成器を有し,前記パルス信号がハイレベルまたはローレベルの期間中に,前記比較結果信号を前記第1,第2スイッチング素子に供給してオン、オフ制御する電源装置。
【0084】
(付記7)
付記1において,
前記入力電源と第1インダクタの第1端子との間に前記第1スイッチング素子が設けられ,前記第1インダクタの第2端子が前記第1サブ出力端子に接続され,
前記入力電源と第2インダクタの第1端子との間に前記第2スイッチング素子が設けられ,前記第2インダクタの第2端子が前記第2サブ出力端子に接続され,
前記共通出力端子の出力電圧が前記入力電源の電圧より低い電源装置。
【0085】
(付記8)
付記1において,
前記入力電源に前記第1インダクタの第1端子が接続され,前記第1インダクタの第2端子と基準電圧との間に前記第1スイッチング素子が設けられ,前記第1インダクタの第2端子が一方向性素子を介して前記第1サブ出力端子に接続され,
前記入力電源に前記第2インダクタの第1端子が接続され,前記第2インダクタの第2端子と基準電圧との間に前記第2スイッチング素子が設けられ,前記第2インダクタの第2端子が一方向性素子を介して前記第2サブ出力端子に接続され,
前記共通出力端子の出力電圧が前記入力電源の電圧より高い電源装置。
【0086】
(付記9)
入力電源からそれぞれのサブ出力端子に電流を出力する第1乃至第Nサブ電源モジュールと,
前記第1乃至第Nサブ出力端子が接続された共通出力端子とを有し,
前記Nは複数であり,
前記第1乃至第Nサブ電源モジュールの各々は,前記入力電源からインダクタに供給される電流をスイッチングするスイッチング素子と,前記スイッチング素子を駆動する駆動制御回路とを有し,前記サブ出力端子に前記インダクタから電流が出力され
前記駆動制御回路は,前記スイッチング素子のオン動作を,前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し,前記第1乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【0087】
(付記10)
付記9において,
前記第1乃至第Nサブ電源モジュールと,第1乃至第Nサブ電源モジュールそれぞれに設けられるインダクタとが,単一の半導体チップに形成されている電源装置。
【0088】
(付記11)
付記9において,
前記第1乃至第Nサブ電源モジュールが単一の半導体チップに形成され,第1乃至第Nサブ電源モジュールそれぞれに属するインダクタが前記半導体チップの外部に設けられる電源装置。
【0089】
(付記12)
入力電源からそれぞれのサブ出力端子に電流を出力する第1乃至第Nサブ電源モジュールと,
前記第1乃至第Nサブ出力端子が接続された共通出力端子とを有し,
前記Nは複数であり,
前記第1乃至第Nサブ電源モジュールの各々は,内部配線と,前記入力電源から前記内部配線が有する寄生インダクタに供給される電流をスイッチングするスイッチング素子と,前記スイッチング素子を駆動する駆動制御回路とを有し,前記サブ出力端子に前記寄生インダクタから電流が出力され
前記駆動制御回路は,前記スイッチング素子のオン動作を,前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し,前記第1乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【0090】
(付記13)
付記12において,
前記第1乃至第Nサブ電源モジュールは,単一の半導体チップに設けられ,
前記Nは少なくとも1000である電源装置。
【0091】
(付記14)
付記13において,
前記第1乃至第Nサブ電源モジュールの各々において,前記入力電源と前記寄生インダクタを有する内部配線の第1端子との間に前記スイッチング素子が設けられ,前記内部配線の第2端子が前記サブ出力端子に接続され,
前記共通出力端子の出力電圧が前記入力電源の電圧より低い電源装置。
【0092】
(付記15)
付記13において,
前記第1乃至第Nサブ電源モジュールの各々において,前記入力電源に前記寄生インダクタを有する内部配線の第1端子が接続され,前記内部配線の第2端子と基準電圧との間に前記スイッチング素子が設けられ,前記内部配線の第2端子が一方向性素子を介して前記サブ出力端子に接続され,
前記共通出力端子の出力電圧が前記入力電源の電圧より高い電源装置。
【符号の説明】
【0093】
Lout:インダクタ M1:スイッチング素子
CNT:駆動制御回路 O_n-1,O_n-2:サブ出力端子
Vout:共通出力端子 Vref:基準電圧
Vfb:出力電圧Voutを抵抗分割したフィードバック電圧
PG:パルス生成回路
【技術分野】
【0001】
本発明は,電源装置に関する。
【背景技術】
【0002】
電源装置は,電源電圧を降圧または昇圧して所望の電位の出力電圧を生成する。このように電源装置は,外部などから供給される電源電圧を所望の電圧にコンバートする電圧コンバータである。
【0003】
降圧型の電圧コンバータでは,電源電圧に接続されたスイッチング素子が出力電圧の電位に応じてオンとオフのスイッチング動作を行い,出力端子に間欠的に電流を出力して,出力端子に所望の電位の出力電圧を生成する。スイッチング素子と出力端子との間にはインダクタが設けられ,インダクタにより平滑化した電流を出力端子に出力する。出力端子には負荷回路が接続され,負荷回路に所望の電位の電圧が供給される。負荷回路の消費電力に応じて出力電圧の電位は変動するが,電圧コンバータはその変動(リップル)をできるだけ小さくするようにスイッチング動作を行う。
【0004】
昇圧型の電圧コンバータも同様に,電源電圧に接続されたインダクタとグランドなどの基準電位との間にスイッチング素子が設けられ,スイッチング素子のオンとオフのスイッチング動作によりインダクタに電流を間欠的に流し,インダクタに蓄積される電磁エネルギーにより出力端子に電流を出力して,出力端子に電源電圧より高い昇圧された所望の電位の出力電圧を生成する。この場合も,出力端子には負荷回路が接続され,負荷回路に所望の電位の電圧が供給される。負荷回路の消費電力に応じて出力電圧の電位は変動するが,電圧コンバータはその変動をできるだけ小さくするようにスイッチング動作を行う。
【0005】
電圧コンバータは,上述の通り出力電流を平滑化するインダクタを有するとともに,出力端子には出力電圧を平滑化するキャパシタが接続される。電圧コンバータとしては,DC電圧からDC電圧に変換するDCDCコンバータが主流である。
【0006】
このような電圧コンバータにおいて,前記のインダクタとキャパシタは,外形が大きく高価であり,スイッチング素子とそれを制御する制御回路を集積化した電源チップに,外付けで設けられるのが一般的である。十分な平滑化機能を持たせるためにはインダクタのインダクタンスとキャパシタのキャパシタンスを大きくする必要があり,そのためには外形も大きくなる。
【0007】
このインダクタとキャパシタのインダクタンスとキャパシタンスは,スイッチング周波数を高くすることにより小さくすることができる。ただし,スイッチング周波数を高くするためには,スイッチング素子として高速で動作するパワーMOSFETが必要であり,そのようなパワーMOSFETはチップサイズが大きい。また,高周波でも損失が小さいインダクタやキャパシタは実現が困難であり高価である。
【0008】
このような点から,電圧コンバータを複数(N個)のサブ電圧コンバータで構成し,それらをN相でスイッチング動作させるマルチフェーズ型の電圧コンバータが提案されている。マルチフェーズ型であれば各サブ電圧コンバータの周波数を下げることができ,上記のパワーMOSFETやインダクタやキャパシタの要件を緩和することができる。つまり,周波数が低くなることによりパワーMOSFETのサイズを小さくでる。また,複数(N個)のサブ電圧コンバータを有するので,各サブ電圧コンバータのインダクタのインダクタンスを1/Nに下げても,全体のインダクタンスは必要な値にできる。以下に示した非特許文献は,いずれもマルチフェーズ型の電圧コンバータを記載している。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2004−260992号公報
【非特許文献】
【0010】
【非特許文献1】“A DLL Based Multiphase Hysteretic DC-DC Convertor”, P. Li, ISQED 2007 pp.98
【非特許文献2】“A Hysteretic Control Method for Multiphase Voltage Regulator”, K. Lee, IEEE Power Electronics vol.24 No.12 (2009) pp.2726
【非特許文献3】“A Multiphase DC/DC Converter with Hysteretic Voltage Control and Current Sharing”, W. Gu, APEC 2002 pp.670
【非特許文献4】“A 480-MHz, Multi-Phase Interleaved Buck DC-DC Converter with Hysteretic Control”, G. Schrom, IEEE 35th Power Electronics Specialist Conf. (2004) pp.4702
【非特許文献5】“Multiphase Voltage-Mode Hysteretic Controlled VRM With DSP Control and Novel Current Sharing”, J.A. Abu-Qahouq, APEC 2002 pp.663
【非特許文献6】“New Digital Control Architecture Eliminating the Need for High Resolution DPWM”, J. Li, PESC 2007 pp.814
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら,マルチフェーズ型の電圧コンバータは,複数のサブ電圧コンバータのスイッチングをN相で制御する必要があり,また複雑なパルス幅変調(PWM)やパルス密度変調(PFM)を行うので,スイッチングを制御する制御回路は複雑で回路規模も大きくなる。とりわけ,サブ電圧コンバータの数を増やして,個々のサブ電圧コンバータのインダクタやパワーMOSFETを小型化し,出力キャパシタを小さくしようとすると,各サブ電圧コンバータ内の大規模な制御回路が全体の回路規模の増大を招く。
【0012】
そこで,本発明の目的は,回路規模を小さくしたマルチ型の電源装置を提供することにある。
【課題を解決するための手段】
【0013】
電源装置の第1の側面は,第1インダクタと,入力電源から前記第1インダクタへ供給される電流をスイッチングする第1スイッチング素子と,前記第1スイッチング素子を駆動する第1駆動制御回路と,前記第1インダクタから電流が出力される第1サブ出力端子とを有する第1サブ電源モジュールと,
第2インダクタと,入力電源から前記第2インダクタへ供給される電流をスイッチングする第2スイッチング素子と,前記第2スイッチング素子を駆動する第2駆動制御回路と,前記第2インダクタから電流が出力される第2サブ出力端子とを有する第2サブ電源モジュールと,
前記第1,第2サブ出力端子が接続された共通出力端子とを有し,
前記第1スイッチング素子のオン動作は,前記共通出力端子の出力電圧が第1電圧より低いか否かに応じて制御され,前記第2スイッチング素子のオン動作は,前記出力電圧が前記第1電圧と異なる第2電圧より低いか否かに応じて制御される。
【発明の効果】
【0014】
第1の側面によれば,マルチ型の電源装置の回路規模を小さくできる。
【図面の簡単な説明】
【0015】
【図1】第1の実施の形態における電源装置の構成図である。
【図2】図1の降圧型電源装置のサブ電源モジュールの回路図である。
【図3】図2のサブ電源モジュールの変形例を示す図である。
【図4】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図5】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図6】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図7】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図8】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図9】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図10】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図11】8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図12】電源装置における7つの基準電圧Vref_0-Vref_n-1に対するフィードバック電圧Vfbの波形を示す図である。
【図13】8段のサブ電源モジュールの例における出力端子に流れるリップル電流を示す図である。
【図14】負荷回路の負荷が中程度の場合の8段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。
【図15】負荷回路の負荷が重い場合の8段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。
【図16】各段の基準電圧Vrefが等間隔でない場合の波形図である。
【図17】図1の変型例を示す図である。
【図18】第2の実施の形態における昇圧型の電源装置の構成図である。
【図19】図18の昇圧型電源装置のサブ電源モジュールの回路図である。
【図20】第3の実施の形態における降圧型の電源装置回路のサブ電源モジュールの回路図である。
【図21】図20の電源装置回路を有する集積回路装置の平面図及び断面図である。
【図22】第3の実施の形態における昇圧型の電源装置回路のサブ電源モジュールの回路図である。
【発明を実施するための形態】
【0016】
[第1の実施の形態,降圧型の電源装置]
図1は,第1の実施の形態における電源装置の構成図である。第1の実施の形態は降圧型電源装置の例である。この電源装置は,第0段から第n−1段までのn個のサブ電源モジュールのサブ出力端子O_0〜O_n-1を接続して,共通出力端子Voutに所望の出力電圧を生成する。各サブ電源モジュールは,出力インダクタLoutと,図示しない入力電源に接続されたスイッチング素子を有するモジュール回路M_0〜M_n-1と,スイッチング素子を駆動する駆動回路AND_0〜AND_n-1とを有する。この駆動回路は,後述するとおりANDゲートを有し,このANDゲートにはパルス生成回路PG_0〜PG_n-1からのパルス信号と,コンパレータCMP_0〜CMP_n-1の比較信号とが入力される。パルス生成回路PG_0〜PG_n-1は,好ましくは,互いに位相がずれたパルス信号を生成する。図1の例では,サブ電源モジュールがn個あるので,パルス生成回路が生成するパルス信号はN相であり,後述するとおり互いのパルスは重なり合っていても良い。
【0017】
共通出力端子Voutには,平滑化キャパシタCoutが接続され,さらに,生成した電源を供給する負荷回路RLが接続されている。
【0018】
各サブ電源モジュールに対応するコンパレータCMP_0〜CMP_n-1は,共通出力端子Voutの出力電圧をグランド電圧VSSとの間で抵抗R1,R2で分割したフィードバック電圧Vfbと,互いに異なる基準電圧Vref_0〜Vref_n-1とを比較し,比較結果を比較結果信号として駆動回路AND_0〜AND_n-1に出力する。フィードバック電圧Vfbが基準電圧より低ければ比較結果信号はHレベルになり,パルス生成回路が生成するパルス信号がHレベルである場合に,駆動回路がモジュール回路M_0〜M_n-1内のスイッチング素子をオン状態に制御する。このオン状態の長さに応じた電流が,各サブ電源モジュールの出力端子O_0〜O_n-1にそれぞれ出力される。
【0019】
上記のコンパレータとパルス生成回路と駆動回路とでスイッチング素子を駆動制御する駆動制御回路が構成される。
【0020】
図2は,図1の降圧型電源装置のサブ電源モジュールの回路図である。第n-1段のサブ電源モジュールは,インダクタLoutと,電源Vcc2とインダクタLoutとの間に設けられたNチャネルMOS(NMOS)トランジスタからなるスイッチング素子M1及びグランドVssとインダクタLoutとの間に設けられたショットキーダイオードSBDを含むモジュール回路M_n-1とを有する。スイッチング素子M1とインダクタLoutとは接続ノードLx_n-1で接続される。さらに,第n-1段のサブ電源モジュールは,スイッチング素子M1のゲートに駆動パルスを供給するANDゲート(駆動回路)と,コンパレータCMP_n-1と,パルス生成回路PG_n-1とを有する。これらのANDゲートと,コンパレータCMP_n-1と,パルス生成回路PG_n-1とで,スイッチング素子M1を駆動する駆動制御回路CNT_n-1が構成される。
【0021】
コンパレータCMP_n-1は,出力電圧Voutから生成されたフィードバック電圧Vfbと,第n-1基準電圧Vref_n-1とを比較し,フィードバック電圧Vfbが基準電圧Vref_n-1より低ければ出力C_outをHレベルにし,高ければLレベルにする。また,パルス発生回路PG_n-1は,n個のサブ電源モジュールで生成される第0相から第n-1相のパルス信号のうち,第n-1相のパルス信号P_n-1を出力する。したがって,パルス信号P_n-1がHレベルの期間に,ANDゲートがコンパレータCMP_n-1の比較結果信号C_n-1を通過させ,駆動パルスD_n-1をスイッチング素子M1のゲートに供給してスイッチング素子M1をオン,オフ動作させる。
【0022】
このスイッチング素子M1は,パルス信号P_n-1がHレベルの期間中に,共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より低ければ,オン動作して電源Vcc2からインダクタLoutに電流を供給し,インダクタLoutに電磁エネルギーを蓄積する。一方,スイッチング素子M1は,パルス信号P_n-1がHレベルの期間中に,共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より高ければ,オフ動作する。スイッチング素子M1がオフになると,グランドVssからショットキーダイオードSBDを経由してインダクタLout,出力端子O_n-1に電流が流れる。このように,パルス信号P_n-1がHレベルの期間中に,インダクタLoutはスイッチング素子M1のオン、オフ動作により電源Vcc2から間欠的に供給される電流を平滑化して出力端子O_n-1に出力する。パルス信号P_n-1がLレベルの期間中は,スイッチング素子M1はオン、オフ制御されないでオフのままである。
【0023】
第n-2段のサブ電源モジュールは,第n-1段と同様の構成である。ただし,コンパレータCMP_n-2に入力される基準電圧Vref_n-2は,第n-1段のコンパレータの基準電圧Vref_n-1より低い電圧である。また,パルス生成回路PG_n-2は,第n-1段のパルス生成回路とは位相1/n周期だけずれたパルス信号P_n-2を生成する。ただし,パルス信号のデューティ比は同等である。
【0024】
したがって,第n-2段のサブ電源モジュールでは,第n-1段のパルスP_n-1とは位相がずれたパルスP_n-2のHレベルの期間中,フィードバック電圧Vfbが基準電圧Vref_n-2より低ければHレベル,高ければLレベルになる比較結果信号C_n-2により,スイッチング素子M1がオン、オフ動作する。つまり,第n-2段のサブ電源モジュールのスイッチング素子M1は,第n-1段のサブ電源モジュールよりも低い出力電圧Voutの電位を境にしてオン、オフ制御されるのに対して,第n-1段のサブ電源モジュールのスイッチング素子M1は,第n-2段よりも高い出力電圧Voutの電位を境にしてオン、オフ制御される。言い換えると,出力電圧Voutに比例するフィードバック電圧Vfbが基準電圧Vref_n-2より低いと,第n-2段と第n-1段の両スイッチング素子M1がオンし,フィードバック電圧VfbがVref_n-2<Vfb<Vref_n-1では,第n-1段のスイッチング素子M1だけがオンし,フィードバック電圧Vfbが基準電圧Vref_n-1より高い(Vref_n-1 <Vfb)と,第n-1段のスイッチング素子M1もオフする。
【0025】
第n-3段から第0段のサブ電源モジュールも,上記の第n-1段,第n-2段のサブ電源モジュールと同様の構成である。
【0026】
本実施の形態の電源装置は,n段のサブ電源モジュールを有し,各段のサブ電源モジュールのスイッチング素子M1が,それぞれのパルス生成回路が生成するパルス信号のHレベルの期間中に,フィードバック電圧Vfbがそれぞれの基準電圧Vrefより低いか否かに応じて,オン,オフ動作する。そして,コンパレータCMPの比較結果によるパルス信号でスイッチング素子M1がオン、オフするので,出力電圧Voutは,基準電圧群Vref_0-Vref_n-1の上下に脈動する。しかも,出力電圧Voutが基準電圧群Vref_0-Vref_n-1を低い電位から高い電位の方向に上昇する場合は,n段全てのサブ電源モジュールでスイッチング素子M1がオンする状態から,第0段側から順にスイッチング素子M1がオフになり,オンしているスイッチング素子M1の数が減少する。逆に,出力電圧Voutが基準電圧群Vref_0-Vref_n-1を高い電位から低い電位に下降する場合は,n段全てのサブ電源モジュールでスイッチング素子M1がオフになる状態から,第n-1段側から順にスイッチング素子M1がオンになり,オンしているスイッチング素子M1の数が増大する。このように,各段のスイッチング素子M1がオンする出力電圧Voutの電位がそれぞれ異なるため,オンする期間はそれぞれ異なり,そのオンデューティ比もそれぞれ異なる。
【0027】
上記のように,異なる基準電圧Vrefに基づいて,各段のサブ電源モジュールのスイッチング素子がオン,オフするので,全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン,オフ動作する場合に比較すると,出力電圧Voutの脈動は小さく,そのリップルが小さくなる。つまり,全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン,オフ動作する場合は,全てのサブ電源モジュールのスイッチング素子M1が一斉にオンとオフになるため,インダクタLoutに供給される電流量の合計が大きく,出力電圧Voutのリップルは非常に大きくなる。
【0028】
それに対して,本実施の形態の場合は,出力電圧Voutが基準電圧群より低い場合は,多くのスイッチング素子M1が導通してインダクタLoutに電流を供給して出力電圧Voutを昇圧するが,出力電圧Voutが上昇すると,導通するスイッチング素子M1の数が減りインダクタLoutに供給される電流量も減り出力電圧Voutの昇圧速度は遅くなり,そして,出力電圧Voutが全ての基準電圧群より高くなると全てのスイッチング素子M1がオフになり,出力電圧Voutの昇圧は止まり降圧に転じる。逆に,出力電圧Voutが降圧してくると,導通するスイッチング素子M1の数が増えてきてインダクタLourに供給される電流量が増加し出力電圧Voutの降圧速度は遅くなり,そして,出力電圧Voutが全ての基準電圧群より低くなると全てのスイッチング素子M1がオンになり,出力電圧Voutの降圧は止まり昇圧に転じる。
【0029】
図3は,図2のサブ電源モジュールの変形例を示す図である。図3のサブ電源モジュールでは,モジュール回路M_n-1,M_n-2が,第1のスイッチング素子M1と第2のスイッチング素子M2とを有する。つまり,図2のショットキーバリアダイオードSBDに代えて第2のスイッチング素子M2が設けられている。これらのスイッチング素子M1,M2は共にNMOSトランジスタであるので,アンドゲートANDの出力信号が駆動パルスとして第1のスイッチング素子M1には直接,第2のスイッチング素子M2にはインバータINVを介して供給される。それ以外の構成は,図2と同じである。
【0030】
図3において,第1のスイッチング素子M1をPMOSトランジスタで,第2のスイッチング素子M2をNMOSトランジスタで構成してもよい。その場合は,両トランジスタには同じ駆動パルスを供給することができる。
【0031】
図1の降圧型電源装置は,n個のサブ電源モジュールを有するので,各サブ電源モジュールのインダクタLoutのインダクタンスは,単一の電源モジュールの場合に比較して1/nにすることができる。つまり,各サブ電源モジュールのインダクタLoutのインダクタンスが1/nと小さく,それによりインダクタLoutのサイズも1/nと小さくなる。インダクタンスが小さければより高い周波数で使用可能なインダクタにすることができる。一般に,インダクタが小さいほど限界周波数は高くなる。
【0032】
さらに,各サブ電源モジュールでの周波数は低くなるので,スイッチング素子M1を構成するパワーMOSFETのサイズも小型化できる。サイズが小型化できれば,ゲートソース間容量なども小さくなり,より高い周波数で動作させることができる。
【0033】
このように,マルチ電源モジュール構成であり,単一の電源モジュールよりも素子数は増えるが,全体としてはサイズを小さくできる。さらに,インダクタンスが小さければ,出力電圧に対する応答速度を速くすることができる。
【0034】
そして,何より,スイッチング素子M1を制御する駆動制御回路は,パルス発生回路PGとコンパレータCMPとANDゲートであるので,従来のPWM制御回路のような複雑な回路ではないので,マルチ電源モジュール構成にしても,全体の回路規模が大規模になることはない。
【0035】
図1,図2,図3に示された複数のサブ電源モジュールは,単一の半導体チップ内に形成されるのが好ましい。各サブ電源モジュールに属するインダクタLoutのインダクタンスが小さいので,それらのインダクタを含めて単一の半導体チップ内に形成することが好ましい。ただし,各サブ電源モジュールに属するインダクタLoutは外付け部品にして,インダクタLout以外のサブ電源モジュールを単一の半導体チップ内に形成してもよい。また,共通出力端子Voutに接続される平滑用キャパシタCoutは,出力電圧のリップルが小さくなるのでそのキャパシタンスを小さくできる。よって,平滑用キャパシタCoutを複数のサブ電源モジュールと同じ半導体チップ内に形成してもよく,または外付け部品にすることでもよい。
【0036】
図4乃至図11は,8段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。時間0μsで電源オンしてから比較的安定するまでの動作波形が示されている。図12は,その電源装置における7つの基準電圧Vref_0-Vref_n-1に対するフィードバック電圧Vfbの波形を示す図である。図12の波形は,図4−図11での時間14μsから32μsでの波形である。ここに示されるとおり,フィードバック電圧Vfbは,基準電圧群の上下で脈動している。
【0037】
図4乃至図11に示されるとおり,各サブ電源モジュール内のパルス発生回路の出力パルスP_0-P_n-1は,互いに重なり合いながら,それぞれの位相がパルス周期の1/nずつずれている。そして,この出力パルスがHレベルの期間中に,コンパレータCMPの比較結果信号Cに対応して,スイッチング素子M1のゲートに供給される駆動パルスD_0-D_n-1が生成される。そして,駆動パルスD_0-D_n-1がHレベルの時にスイッチング素子M1がオンとなり,Lレベルの時にオフとなり,そのオン,オフ動作に対応して,スイッチング素子M1とインダクタLoutとの接続ノードLx_0-Lx_n-1の電位は,電源電圧Vcc2と負電圧との間を上下動する。また,フィードバック電圧Vfbは,拡大すると,図12に示されるとおり上下に脈動している。
【0038】
図4に示した第0段のサブ電源モジュールの動作では,時間0の動作開始直後はフィードバック電圧Vfbは未だ0Vであるため,そのコンパレータCMP_0の比較結果信号C_0がHレベルになる。一方,パルス発生回路PG_0が最初にパルスP_0をHレベルにしている。そのため,アンドゲートの出力の駆動パルスD_0がHレベルになり,スイッチング素子M1がオンし,接続ノードLx_0がHレベルになっている。このとき,電源Vcc2から電流が出力側のインダクタLoutに供給され,その電流がサブ出力端子O_0から共通出力Voutに出力されると共に,インダクタに電磁エネルギーが蓄えられる。それにより出力電圧Voutとフィードバック電圧Vfbが上昇している。
【0039】
フィードバック電圧Vfbが基準電圧Vref_0を超えるとコンパレータCMP_0の比較結果信号C_0がLレベルになり,駆動パルスD_0もLレベルになり,スイッチング素子M1がオフになる。それにより,接続ノードLx_0はグランドVssからショットキーダイオードSBCの順方向電圧だけ低下している。
【0040】
パルスP_0がLレベルになると駆動パルスD_0はLレベルになるが,後続のパルスP_0のHレベルの期間では,出力電圧Voutの上昇によりフィードバック電圧Vfbが基準電圧Vref_0より低くならず,駆動パルスD_0は生成されていない。つまり,第0段のサブ電源モジュールは,最初の駆動パルスD_0でスイッチング素子M1が導通した後は,オンオフ動作を行っていない。また,図中には接続ノードLx_0の上下振動が示されている。
【0041】
図5に示した第1段のサブ電源モジュールの動作では,時間0の動作開始後の最初のHレベルのパルスP_1のときに,駆動パルスD_1がHレベルになってスイッチング素子M1がオンになり,それ以降は駆動パルスD_1は生成されていない。
【0042】
図6に示した第2段のサブ電源モジュールの動作では,駆動パルスD_2は一度も発生していない。つまり,第2段のサブ電源モジュールは一度もオンオフ動作していない。
【0043】
図7に示した第3段のサブ電源モジュールの動作では,駆動パルスD_3が2番目以降のHレベルのパルスP_3の期間で1回だけそれぞれ発生している。つまり,第3段のサブ電源モジュールは,各パルスP_3のHレベル期間において,スイッチング素子M1が1回ずつオンになり,出力端子Voutに電流を供給し,毎回それにより出力電圧Voutが上昇してフィードバック電圧Vfbが基準電圧Vref_3を超え,コンパレータCMP_3の比較結果信号C_3がHレベルにならなくなっている。
【0044】
図8に示した第4段のサブ電源モジュールの動作では,Hレベルの駆動パルスD_4が,2番目以降のHレベルのパルスP_3の期間以降でそれぞれ,2回,3回,2回,2回発生している。つまり,第4段のサブ電源モジュールは,基準電圧Vref_4が第3段のサブ電源モジュールの基準電圧Vref_3よりも高いので,より多くの回数駆動パルスD_4が発生し,スイッチング素子M1がオン動作して,より多くの電流を出力端子O_4に供給している。
【0045】
図9に示した第5段のサブ電源モジュールの動作では,駆動パルスD_5が1番目以降のHレベルのパルスP_3の期間でそれぞれ,2回,5回,5回,5回発生している。つまり,第5段のサブ電源モジュールは,第4段のサブ電源モジュールよりもより多くの回数スイッチング素子M1がオン動作して,より多くの電流を出力端子O_5に供給している。
【0046】
図10に示した第6段のサブ電源モジュールの動作では,駆動パルスD_6が1番目以降のHレベルのパルスP_3の期間でそれぞれ,3回,5回,5回,5回発生している。さらに,それぞれの駆動パルスD_6のパルス幅は第5段のサブ電源モジュールよりも広いのがわかる。つまり,第6段のサブ電源モジュールは,第5段のサブ電源モジュールよりもより多くの回数,より長い時間スイッチング素子M1がオン動作して,より多くの電流を出力端子O_6に供給している。
【0047】
そして,図11に示した最上段の第7段のサブ電源モジュールの動作では,駆動パルスD_7が1番目以降のHレベルのパルスP_3の期間でそれぞれ,4回,5回,5回,5回発生している。さらに,それぞれの駆動パルスD_7のパルス幅は第6段のサブ電源モジュールよりも広い。つまり,第7段のサブ電源モジュールは,7つのサブ電源モジュールのなかで,最も多くの回数,最も長い時間スイッチング素子M1がオン動作して,より多くの電流を出力端子O_7に供給している。
【0048】
図12に示されるとおり,フィードバック電圧Vfbは,基準電圧群Vref_0−Vref_7に対して上昇と下降を繰り返している。そのため,図4〜図11で説明したとおり,各サブ電源モジュールの駆動パルスD_0〜D_7の回数とHレベルパルス幅とが,基準電圧Vrefが低いほど少なくかつ短く,高いほど多くかつ広くなる。つまり,基準電圧Vrefをそれぞれのサブ電源モジュールで異ならせることで,スイッチング素子M1がオンしている割合(オンデューティ比)を異ならせている。
【0049】
図13は,8段のサブ電源モジュールの例における出力端子に流れるリップル電流を示す図である。図中,IL_subは,各サブ電源モジュールでの出力電流を示している。各サブ電源モジュールのスイッチング素子M1のオン動作が異なるので,それぞれ異なる出力電流になっている。一方,IL_(n=1)は,単一の電源モジュールの出力電流である。
【0050】
単一の電源モジュールでは,インダクタLoutのインダクタンスは例えば160μHeと大きい。そのため,出力電流のリップルの周期は長くなっている。それに対して,8段のサブ電源モジュールを並列に接続した本実施の形態では,各出力電流の変動幅は単一の電源モジュールと同程度であるが,各サブ電源モジュールでのインダクタLoutのインダクタンスは単一の電源モジュールに比べて1/8の20μHeにすることができるので,出力電流のリップルの周期は短くなっている。さらに,8段のサブ電源モジュールは,8相のパルスP_0〜P_7によりそのオン,オフ動作期間をずらしている。したがって,出力電圧Voutの変動幅は単一の電源モジュールよりも小さくすることができる。
【0051】
図14は,負荷回路の負荷が中程度の場合の8段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。図4〜図11の例よりも負荷を大きくした例である。接続ノードLxが上下に変動していることはスイッチング素子M1がオン,オフ動作を行っていることを意味している。図14の例では,第1段〜第7段のサブ電源モジュールでは接続ノードLx_1〜Lx_7が上下に変動しているが,第0段のサブ電源モジュールの接続ノードLx_0は変動していない。
【0052】
図15は,負荷回路の負荷が重い場合の8段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。図14の例よりも負荷を大きくした例である。この場合は,全てのサブ電源モジュールの接続ノードLx_0〜Lx_7が上下に変動し,満遍なくサブ電源モジュールがオン,オフ動作を行っている。
【0053】
本実施の形態の電源装置は,n段のサブ電源モジュールでのn相のパルスP_0-P_n-1は必ずしも正確に1/n周期ずつ位相がずれている必要はない。さらに,n個のサブ電源モジュールをkグループに分けて,kグループについて1/kずつ位相がずれていてもよい。例えば,2グループに分ける場合は,奇数番目と偶数番目に分けることで,基準電圧Vrefの低い方から奇数番目と偶数番目とが交互にスイッチングするようにしてもよい。最悪,k=1でも良い。
【0054】
また,8つの基準電圧Vrefについても,必ずしも高精度に同じ間隔の電圧にする必要はなく,それぞれの電圧差がほぼ同等であればよい。
【0055】
図16は,各段の基準電圧Vrefが等間隔でない場合の波形図である。この例は図15と同じ負荷回路の負荷が重い場合の例である。ただし,8つの基準電圧Vrefが等間隔でないため,接続ノードLxの上下するタイミングが図15のようには均等にはなっていない。この場合でも,適度にタイミングがずれているので,同等の効果を得ることができる。
【0056】
本実施の形態の電源装置は,基準電圧Vrefが高いサブ電源モジュールほどスイッチングトランジスタM1のゲート幅を広くして電流駆動能力を高くし,基準電圧Vrefが低いサブ電源モジュールほどスイッチングトランジスタM1のゲート幅を狭くして電流駆動能力を低くしてもよい。前述の通り,基準電圧Vrefが高いサブ電源モジュールほどスイッチング動作の頻度及び時間が長いので,そのモジュールによる電流供給能力を大きくして出力電圧Voutの変動を抑え,基準電圧Vrefが低いサブ電源モジュールほど出力電圧の昇圧によりスイッチング動作を停止するので,そのモジュールによる電流供給を小さくして出力電圧Voutを高い分解能で調整できるようにすることができる。
【0057】
図17は,図1の変型例を示す図である。図1の例では,各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力する基準電圧Vref_0−Vref_n-1を,電圧Vref_n-1とグランドVssとの間で抵抗分割して生成している。それに対して,図17の変型例では,各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力する基準電圧Vrefは共通にして,フィードバック電圧Vfbを抵抗分割している。つまり,各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力するフィードバック電圧は低い方からVfb_0−Vfb_n-1となる。
【0058】
したがって,図17の変形例の場合は,図1の場合とは逆に,出力電圧Voutが上昇している場合,第0段のサブ電源モジュールほどスイッチング素子M1が遅くまで且つ長くオンし,第n-1段のサブ電源モジュールほどスイッチング素子M1は早く且つ短くオンする。ただし,図1,図17のいずれの場合も,複数のサブ電源モジュールのスイッチング素子M1がオン動作とオフ動作する出力電圧Voutの電位は,それぞれ異なっている。
【0059】
[第2の実施の形態,昇圧型の電源装置]
図18は,第2の実施の形態における昇圧型の電源装置の構成図である。昇圧型の電源装置も,降圧型と同様に,n段のサブ電源モジュールで共通の出力端子Voutの出力電圧を生成する。各サブ電源モジュールは,図示しないインダクタを含むモジュール回路M_0−M_n-1と,パルス生成回路PG_0−PG_n-1と,コンパレータCMP_0−CMP_n-1と,パルス生成回路とコンパレータの出力の論理積を駆動パルスとして出力するアンドゲートAND_0−AND_n-1とを有する。そして,コンパレータCMP_0−CMP_n-1は,共通のフィードバック電圧Vfbとそれぞれ異なる基準電圧Vref_0−Vref_n-1とをそれぞれ比較して比較結果信号を出力する。n個のサブ電源モジュールのサブ出力端子O_0−O_n-1は共通の出力端子Voutに接続され,共通の出力端子Voutには平滑化キャパシタCoutが設けられ,負荷回路RLが接続される。
【0060】
図19は,図18の昇圧型電源装置のサブ電源モジュールの回路図である。第n-1段のサブ電源モジュールは,電源電圧Vcc2に接続されたインダクタLと,インダクタLとグランドVssとの間に設けられたNチャネルMOS(NMOS)トランジスタからなるスイッチング素子M1と,インダクタLとスイッチング素子M1の接続ノードLx_n-1とサブ出力端子O_n-1との間に設けられたショットキーダイオードSBDとを含むモジュール回路M_n-1を有する。さらに,第n-1段のサブ電源モジュールは,スイッチング素子M1のゲートに駆動パルスを供給するANDゲートと,コンパレータCMP_n-1と,パルス生成回路PG_n-1とを有する。これらのANDゲートと,コンパレータCMP_n-1と,パルス生成回路PG_n-1とで,スイッチング素子M1を駆動する駆動制御回路CNT_n-1が構成される。
【0061】
この駆動制御回路CNT_n-1は,第1の実施の形態の降圧型電源回路の駆動制御回路と同じ構成であり,同じ動作である。
【0062】
このスイッチング素子M1は,パルス信号P_n-1がHレベルの期間中に,共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より低ければ,オン動作して電源Vcc2からインダクタLに電流を供給し,インダクタLoutに電磁エネルギーを蓄積する。一方,スイッチング素子M1は,パルス信号P_n-1がHレベルの期間中に,共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より高ければ,オフ動作する。スイッチング素子M1がオフになると,インダクタLに蓄積された電磁エネルギーによりショットキーバリアダイオードSBDを介してインダクタLの電流がサブ出力端子O_n-1に出力する。スイッチング素子M1は間欠的にオン,オフを繰り返すが,インダクタLにより出力端子に供給される電流は平滑化される。
【0063】
第n-2段のサブ電源モジュールは,第n-1段と同様の構成である。ただし,コンパレータCMP_n-2に入力される基準電圧Vref_n-2は,第n-1段のコンパレータの基準電圧Vref_n-1より低い電圧である。また,パルス生成回路PG_n-2は,第n-1段のパルス生成回路とは位相1/n周期だけずれたパルス信号を生成する。これらのパルス信号のデューティ比は同等である。
【0064】
したがって,第n-2段のサブ電源モジュールでは,第n-1段のパルスP_n-1とは位相がずれたパルスP_n-2のHレベルの期間において,フィードバック電圧Vfbが基準電圧Vref_n-2より低ければHレベル,高ければLレベルになる比較結果信号C_n-2により,スイッチング素子M1がオン、オフ動作する。つまり,第n-2段のサブ電源モジュールのスイッチング素子M1は,第n-1段のサブ電源モジュールよりも低い出力電圧Voutの電位を境にしてオン、オフ制御されるのに対して,第n-1段のサブ電源モジュールのスイッチング素子M1は,第n-2段のサブ電源モジュールよりも高い出力電圧Voutの電位を境にしてオン、オフ制御される。言い換えると,出力電圧Voutに比例するフィードバック電圧Vfbが基準電圧Vref_n-2より低いと,第n-2段と第n-1段の両スイッチング素子M1がオンし,フィードバック電圧VfbがVref_n-2<Vfb<Vref_n-1では,第n-1段のスイッチング素子M1だけがオンし,フィードバック電圧Vfbが基準電圧Vref_n-1より高いと,第n-1段のスイッチング素子M1もオフする。
【0065】
第n-3段から第0段のサブ電源モジュールも,上記の第n-1段,第n-2段のサブ電源モジュールと同様の構成である。
【0066】
本実施の形態の昇圧型の電源装置は,図1,2の降圧型の電源装置と同様に,n段のサブ電源モジュールが出力電圧Voutの異なる電位を境にして,オン,オフのスイッチング動作をする。このように,各段のスイッチング素子M1がオンする出力電圧Voutの電位がそれぞれ異なるため,各段のスイッチング素子M1がオンする期間はそれぞれ異なり,オンデューティ比もそれぞれ異なる。したがって,全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン,オフ動作する場合に比較すると,出力電圧Voutの脈動は小さく,リップルが小さくなる。
【0067】
第2の実施の形態においても,第1の実施の形態の図18と同様に,n個のサブ電源モジュールのコンパレータCMPが,同じ基準電位Vrefと,それぞれ異なるフィードバック電圧Vfb_0−Vfb_n-1とを比較するようにしても良い。その場合,n個のサブ電源モジュールのスイッチング素子のオンデューティ比は,第0段ほど長く,第n−1段ほど短くなる。
【0068】
[第3の実施の形態]
第1,第2の実施の形態で示した降圧型電源装置と昇圧型電源装置は,いずれもn個のサブ電源モジュールを共通の出力端子Voutに接続し,各サブ電源モジュール内のスイッチング素子M1のオン,オフ動作を,出力電圧Voutの異なる電位にもとづいて切り替えることで,スイッチング素子M1のオンデューティ比を異ならせている。いずれの場合も,インダクタLout,Lを設け,共通の出力端子Voutには平滑化キャパシタCoutを設けている。
【0069】
上記の電源装置において,サブ電源モジュールの回路構成は簡単であるので,その数をより多くすることができる一方,その数をより多くすることでインダクタLout,Lのインダクタンスを小さくすることができ,各サブ電源モジュールからの電流量が小さいので平滑化キャパシタCoutのキャパシタンスも小さくすることができる。
【0070】
第3の実施の形態では,上記のサブ電源モジュールの数は例えば1000個,1万個,10万個,100万個と増やして,インダクタやキャパシタを集積回路装置内の配線の寄生インダクタンスと寄生キャパシタンスとで置き換える。つまり,インダクタ素子,キャパシタ素子を個別に設けることをせず,集積回路装置内の配線の寄生インダクタ,寄生キャパシタで流用する。
【0071】
図20は,第3の実施の形態における降圧型の電源装置回路のサブ電源モジュールの回路図である。図2の回路と異なる点は,接続ノードLx_n-1,Lx_n-2と出力端子Voutとの間のインダクタLoutが設けられていないことと,出力端子Voutに平滑化キャパシタCoutが設けられていないことである。ただし,接続ノードLx_n-1,Lx_n-2と出力端子Voutとの間の配線に生成される寄生インダクタLpが平滑化コイルとして利用される。同様に,出力端子Voutの生成される寄生キャパシタCpが平滑化キャパシタとして利用される。
【0072】
図21は,図20の電源装置回路を有する集積回路装置の平面図及び断面図である。図21の左側が平面図,右側が平面図のA,B,Cそれぞれの位置の断面図を示す。図21には,6つのサブ電源モジュールのANDゲートとスイッチングトランジスタM1と寄生インダクタLpと共通出力端子Voutとそこに形成される寄生キャパシタCpとが示されている。各ANDゲートの出力は,ゲート電極配線を経由してスイッチングトランジスタM1のゲート電極に接続され,スイッチングトランジスタM1とショットキーバリアダイオードとの接続ノードLxと出力端子Voutとの間の細い配線に十分なインダクタンスを持つ寄生インダクLpが形成されている。配線幅が細いほど寄生インダクタLpのインダクタンスは大きくなる。そして,複数のサブ電源モジュールからの細い配線が接続される広い面積の導電体層が出力端子Voutになり,その広い面積により十分なキャパシタンスを持つ寄生キャパシタCpが形成されている。出力端子Voutの導体層の面積が大きいほどその寄生キャパシタCpのキャパシタンスは大きくなる。
【0073】
A部分の断面図には電源Vcc2の配線の下に,スイッチングトランジスタM1のゲート電極が位置している。B部分の断面図にはグランドGND(Vss)の配線が示されその下にスイッチングトランジスタM1のゲート電極が位置している。そして,C部分の断面図には,寄生インダクタンスLpを有する細い配線が示されている。
【0074】
図22は,第3の実施の形態における昇圧型の電源装置回路のサブ電源モジュールの回路図である。図19の回路と異なる点は,入力電源Vcc2と接続ノードLx_n-1,Lx_n-2との間のインダクタLが設けられていないことと,出力端子Voutに平滑化キャパシタCoutが設けられていないことである。ただし,入力電源Vcc2と接続ノードLx_n-1,Lx_n-2と間の配線に生成される寄生インダクタLpが平滑化コイルとして利用される。同様に,出力端子Voutの生成される寄生キャパシタCpが平滑化キャパシタとして利用される。
【0075】
図22のサブ電源モジュールを形成した集積回路装置の構造は,図21と同様である。すなわち,入力電源Vcc2と接続ノードLx_n-1,Lx_n-2との間の細い配線に寄生インダクタLpが形成され,共通の出力端子Voutの広い導体層に寄生キャパシタCpが形成される。
【0076】
以上のように,第3の実施の形態によれば,各サブ電源モジュールの駆動制御回路が簡単か回路構成であることを利用して,サブ電源モジュールの数を多くして,サブ電源モジュールの集積回路上の面積を小さくする。それに伴い,各サブ電源モジュールのインダクタLout,Lを寄生インダクタ程度に小さくし,平滑化キャパシタCoutを寄生キャパシタ程度に小さくする。それにより,数千から数百万のサブ電源モジュールを集積化することができる。
【0077】
以上の実施の形態をまとめると,次の付記のとおりである。
【0078】
(付記1)
第1インダクタと,入力電源から前記第1インダクタへ供給される電流をスイッチングする第1スイッチング素子と,前記第1スイッチング素子を駆動する第1駆動制御回路と,前記第1インダクタから電流が出力される第1サブ出力端子とを有する第1サブ電源モジュールと,
第2インダクタと,入力電源から前記第2インダクタへ供給される電流をスイッチングする第2スイッチング素子と,前記第2スイッチング素子を駆動する第2駆動制御回路と,前記第2インダクタから電流が出力される第2サブ出力端子とを有する第2サブ電源モジュールと,
前記第1,第2サブ出力端子が接続された共通出力端子とを有し,
前記第1スイッチング素子のオン動作は,前記共通出力端子の出力電圧が第1電圧より低いか否かに応じて制御され,前記第2スイッチング素子のオン動作は,前記出力電圧が前記第1電圧と異なる第2電圧より低いか否かに応じて制御される電源装置。
【0079】
(付記2)
付記1において,
前記第1,第2駆動制御回路は,互いに位相がずれた期間内において,前記第1スイッチング素子のオン,オフ制御を行う電源装置。
【0080】
(付記3)
付記1または2において,
前記第1駆動制御回路は,前記出力電圧に対応するフィードバック電圧と第1の基準電圧とを比較し,前記フィードバック電圧が第1の基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにし,
前記第2駆動制御回路は,前記フィードバック電圧と前記第1の基準電圧とは異なる第2の基準電圧とを比較し,前記フィードバック電圧が第1の基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにする電源装置。
【0081】
(付記4)
付記1または2において,
前記第1駆動制御回路は,前記出力電圧に対応する第1フィードバック電圧と基準電圧とを比較し,前記第1フィードバック電圧が基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにし,
前記第2駆動制御回路は,前記出力電圧に対応し前記第1フィードバック電圧と異なる第2フィードバック電圧と前記基準電圧とを比較し,前記第2フィードバック電圧が前記基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにする電源装置。
【0082】
(付記5)
付記3または4において,
前記第1,第2駆動制御回路は,前記フィードバック電圧と基準電圧とを比較して比較結果信号を出力する比較器を有し,前記比較結果信号に応じて前記第1,第2スイッチング素子をオン、オフ制御する電源装置。
【0083】
(付記6)
付記5において,
前記第1,第2駆動制御回路は,更に,互いに位相がずれたパルス信号を生成するパルス生成器を有し,前記パルス信号がハイレベルまたはローレベルの期間中に,前記比較結果信号を前記第1,第2スイッチング素子に供給してオン、オフ制御する電源装置。
【0084】
(付記7)
付記1において,
前記入力電源と第1インダクタの第1端子との間に前記第1スイッチング素子が設けられ,前記第1インダクタの第2端子が前記第1サブ出力端子に接続され,
前記入力電源と第2インダクタの第1端子との間に前記第2スイッチング素子が設けられ,前記第2インダクタの第2端子が前記第2サブ出力端子に接続され,
前記共通出力端子の出力電圧が前記入力電源の電圧より低い電源装置。
【0085】
(付記8)
付記1において,
前記入力電源に前記第1インダクタの第1端子が接続され,前記第1インダクタの第2端子と基準電圧との間に前記第1スイッチング素子が設けられ,前記第1インダクタの第2端子が一方向性素子を介して前記第1サブ出力端子に接続され,
前記入力電源に前記第2インダクタの第1端子が接続され,前記第2インダクタの第2端子と基準電圧との間に前記第2スイッチング素子が設けられ,前記第2インダクタの第2端子が一方向性素子を介して前記第2サブ出力端子に接続され,
前記共通出力端子の出力電圧が前記入力電源の電圧より高い電源装置。
【0086】
(付記9)
入力電源からそれぞれのサブ出力端子に電流を出力する第1乃至第Nサブ電源モジュールと,
前記第1乃至第Nサブ出力端子が接続された共通出力端子とを有し,
前記Nは複数であり,
前記第1乃至第Nサブ電源モジュールの各々は,前記入力電源からインダクタに供給される電流をスイッチングするスイッチング素子と,前記スイッチング素子を駆動する駆動制御回路とを有し,前記サブ出力端子に前記インダクタから電流が出力され
前記駆動制御回路は,前記スイッチング素子のオン動作を,前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し,前記第1乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【0087】
(付記10)
付記9において,
前記第1乃至第Nサブ電源モジュールと,第1乃至第Nサブ電源モジュールそれぞれに設けられるインダクタとが,単一の半導体チップに形成されている電源装置。
【0088】
(付記11)
付記9において,
前記第1乃至第Nサブ電源モジュールが単一の半導体チップに形成され,第1乃至第Nサブ電源モジュールそれぞれに属するインダクタが前記半導体チップの外部に設けられる電源装置。
【0089】
(付記12)
入力電源からそれぞれのサブ出力端子に電流を出力する第1乃至第Nサブ電源モジュールと,
前記第1乃至第Nサブ出力端子が接続された共通出力端子とを有し,
前記Nは複数であり,
前記第1乃至第Nサブ電源モジュールの各々は,内部配線と,前記入力電源から前記内部配線が有する寄生インダクタに供給される電流をスイッチングするスイッチング素子と,前記スイッチング素子を駆動する駆動制御回路とを有し,前記サブ出力端子に前記寄生インダクタから電流が出力され
前記駆動制御回路は,前記スイッチング素子のオン動作を,前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し,前記第1乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【0090】
(付記13)
付記12において,
前記第1乃至第Nサブ電源モジュールは,単一の半導体チップに設けられ,
前記Nは少なくとも1000である電源装置。
【0091】
(付記14)
付記13において,
前記第1乃至第Nサブ電源モジュールの各々において,前記入力電源と前記寄生インダクタを有する内部配線の第1端子との間に前記スイッチング素子が設けられ,前記内部配線の第2端子が前記サブ出力端子に接続され,
前記共通出力端子の出力電圧が前記入力電源の電圧より低い電源装置。
【0092】
(付記15)
付記13において,
前記第1乃至第Nサブ電源モジュールの各々において,前記入力電源に前記寄生インダクタを有する内部配線の第1端子が接続され,前記内部配線の第2端子と基準電圧との間に前記スイッチング素子が設けられ,前記内部配線の第2端子が一方向性素子を介して前記サブ出力端子に接続され,
前記共通出力端子の出力電圧が前記入力電源の電圧より高い電源装置。
【符号の説明】
【0093】
Lout:インダクタ M1:スイッチング素子
CNT:駆動制御回路 O_n-1,O_n-2:サブ出力端子
Vout:共通出力端子 Vref:基準電圧
Vfb:出力電圧Voutを抵抗分割したフィードバック電圧
PG:パルス生成回路
【特許請求の範囲】
【請求項1】
第1インダクタと,入力電源から前記第1インダクタへ供給される電流をスイッチングする第1スイッチング素子と,前記第1スイッチング素子を駆動する第1駆動制御回路と,前記第1インダクタから電流が出力される第1サブ出力端子とを有する第1サブ電源モジュールと,
第2インダクタと,入力電源から前記第2インダクタへ供給される電流をスイッチングする第2スイッチング素子と,前記第2スイッチング素子を駆動する第2駆動制御回路と,前記第2インダクタから電流が出力される第2サブ出力端子とを有する第2サブ電源モジュールと,
前記第1,第2サブ出力端子が接続された共通出力端子とを有し,
前記第1スイッチング素子のオン動作は,前記共通出力端子の出力電圧が第1電圧より低いか否かに応じて制御され,前記第2スイッチング素子のオン動作は,前記出力電圧が前記第1電圧と異なる第2電圧より低いか否かに応じて制御される電源装置。
【請求項2】
請求項1において,
前記第1,第2駆動制御回路は,互いに位相がずれた期間内において,前記第1スイッチング素子のオン,オフ制御を行う電源装置。
【請求項3】
請求項1または2において,
前記第1駆動制御回路は,前記出力電圧に対応するフィードバック電圧と第1の基準電圧とを比較し,前記フィードバック電圧が第1の基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにし,
前記第2駆動制御回路は,前記フィードバック電圧と前記第1の基準電圧とは異なる第2の基準電圧とを比較し,前記フィードバック電圧が第1の基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにする電源装置。
【請求項4】
請求項1または2において,
前記第1駆動制御回路は,前記出力電圧に対応する第1フィードバック電圧と基準電圧とを比較し,前記第1フィードバック電圧が基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにし,
前記第2駆動制御回路は,前記出力電圧に対応し前記第1フィードバック電圧と異なる第2フィードバック電圧と前記基準電圧とを比較し,前記第2フィードバック電圧が前記基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにする電源装置。
【請求項5】
請求項3または4において,
前記第1,第2駆動制御回路は,前記フィードバック電圧と基準電圧とを比較して比較結果信号を出力する比較器を有し,前記比較結果信号に応じて前記第1,第2スイッチング素子をオン、オフ制御する電源装置。
【請求項6】
請求項5において,
前記第1,第2駆動制御回路は,更に,互いに位相がずれたパルス信号を生成するパルス生成器を有し,前記パルス信号がハイレベルまたはローレベルの期間中に,前記比較結果信号を前記第1,第2スイッチング素子に供給してオン、オフ制御する電源装置。
【請求項7】
入力電源からそれぞれのサブ出力端子に電流を出力する第1乃至第Nサブ電源モジュールと,
前記第1乃至第Nサブ出力端子が接続された共通出力端子とを有し,
前記Nは複数であり,
前記第1乃至第Nサブ電源モジュールの各々は,前記入力電源からインダクタに供給される電流をスイッチングするスイッチング素子と,前記スイッチング素子を駆動する駆動制御回路とを有し,前記サブ出力端子に前記インダクタから電流が出力され
前記駆動制御回路は,前記スイッチング素子のオン動作を,前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し,前記第1乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【請求項8】
請求項7において,
前記第1乃至第Nサブ電源モジュールと,第1乃至第Nサブ電源モジュールそれぞれに設けられるインダクタとが,単一の半導体チップに形成されている電源装置。
【請求項9】
請求項7において,
前記第1乃至第Nサブ電源モジュールが単一の半導体チップに形成され,第1乃至第Nサブ電源モジュールそれぞれに属するインダクタが前記半導体チップの外部に設けられる電源装置。
【請求項10】
入力電源からそれぞれのサブ出力端子に電流を出力する第1乃至第Nサブ電源モジュールと,
前記第1乃至第Nサブ出力端子が接続された共通出力端子とを有し,
前記Nは複数であり,
前記第1乃至第Nサブ電源モジュールの各々は,内部配線と,前記入力電源から前記内部配線が有する寄生インダクタに供給される電流をスイッチングするスイッチング素子と,前記スイッチング素子を駆動する駆動制御回路とを有し,前記サブ出力端子に前記寄生インダクタから電流が出力され
前記駆動制御回路は,前記スイッチング素子のオン動作を,前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し,前記第1乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【請求項1】
第1インダクタと,入力電源から前記第1インダクタへ供給される電流をスイッチングする第1スイッチング素子と,前記第1スイッチング素子を駆動する第1駆動制御回路と,前記第1インダクタから電流が出力される第1サブ出力端子とを有する第1サブ電源モジュールと,
第2インダクタと,入力電源から前記第2インダクタへ供給される電流をスイッチングする第2スイッチング素子と,前記第2スイッチング素子を駆動する第2駆動制御回路と,前記第2インダクタから電流が出力される第2サブ出力端子とを有する第2サブ電源モジュールと,
前記第1,第2サブ出力端子が接続された共通出力端子とを有し,
前記第1スイッチング素子のオン動作は,前記共通出力端子の出力電圧が第1電圧より低いか否かに応じて制御され,前記第2スイッチング素子のオン動作は,前記出力電圧が前記第1電圧と異なる第2電圧より低いか否かに応じて制御される電源装置。
【請求項2】
請求項1において,
前記第1,第2駆動制御回路は,互いに位相がずれた期間内において,前記第1スイッチング素子のオン,オフ制御を行う電源装置。
【請求項3】
請求項1または2において,
前記第1駆動制御回路は,前記出力電圧に対応するフィードバック電圧と第1の基準電圧とを比較し,前記フィードバック電圧が第1の基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにし,
前記第2駆動制御回路は,前記フィードバック電圧と前記第1の基準電圧とは異なる第2の基準電圧とを比較し,前記フィードバック電圧が第1の基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにする電源装置。
【請求項4】
請求項1または2において,
前記第1駆動制御回路は,前記出力電圧に対応する第1フィードバック電圧と基準電圧とを比較し,前記第1フィードバック電圧が基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにし,
前記第2駆動制御回路は,前記出力電圧に対応し前記第1フィードバック電圧と異なる第2フィードバック電圧と前記基準電圧とを比較し,前記第2フィードバック電圧が前記基準電圧より低い場合に前記第1スイッチング素子をオンにし,高い場合にオフにする電源装置。
【請求項5】
請求項3または4において,
前記第1,第2駆動制御回路は,前記フィードバック電圧と基準電圧とを比較して比較結果信号を出力する比較器を有し,前記比較結果信号に応じて前記第1,第2スイッチング素子をオン、オフ制御する電源装置。
【請求項6】
請求項5において,
前記第1,第2駆動制御回路は,更に,互いに位相がずれたパルス信号を生成するパルス生成器を有し,前記パルス信号がハイレベルまたはローレベルの期間中に,前記比較結果信号を前記第1,第2スイッチング素子に供給してオン、オフ制御する電源装置。
【請求項7】
入力電源からそれぞれのサブ出力端子に電流を出力する第1乃至第Nサブ電源モジュールと,
前記第1乃至第Nサブ出力端子が接続された共通出力端子とを有し,
前記Nは複数であり,
前記第1乃至第Nサブ電源モジュールの各々は,前記入力電源からインダクタに供給される電流をスイッチングするスイッチング素子と,前記スイッチング素子を駆動する駆動制御回路とを有し,前記サブ出力端子に前記インダクタから電流が出力され
前記駆動制御回路は,前記スイッチング素子のオン動作を,前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し,前記第1乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【請求項8】
請求項7において,
前記第1乃至第Nサブ電源モジュールと,第1乃至第Nサブ電源モジュールそれぞれに設けられるインダクタとが,単一の半導体チップに形成されている電源装置。
【請求項9】
請求項7において,
前記第1乃至第Nサブ電源モジュールが単一の半導体チップに形成され,第1乃至第Nサブ電源モジュールそれぞれに属するインダクタが前記半導体チップの外部に設けられる電源装置。
【請求項10】
入力電源からそれぞれのサブ出力端子に電流を出力する第1乃至第Nサブ電源モジュールと,
前記第1乃至第Nサブ出力端子が接続された共通出力端子とを有し,
前記Nは複数であり,
前記第1乃至第Nサブ電源モジュールの各々は,内部配線と,前記入力電源から前記内部配線が有する寄生インダクタに供給される電流をスイッチングするスイッチング素子と,前記スイッチング素子を駆動する駆動制御回路とを有し,前記サブ出力端子に前記寄生インダクタから電流が出力され
前記駆動制御回路は,前記スイッチング素子のオン動作を,前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し,前記第1乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2013−9551(P2013−9551A)
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願番号】特願2011−141512(P2011−141512)
【出願日】平成23年6月27日(2011.6.27)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願日】平成23年6月27日(2011.6.27)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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