高インピーダンス回路、フィルタ回路及び増幅回路
【課題】従来技術の高インピーダンス回路は、温度変化等の影響を受けて、高いインピーダンスを維持することができないという問題があった。
【解決手段】本発明にかかる高インピーダンス回路は、ダイオード接続されたトランジスタ２１，２２を備え、トランジスタ２１のバックゲートとトランジスタ２２のソースとが接続され、トランジスタ２２のバックゲートとトランジスタ２１のソースとが接続される。このような回路構成により、温度変化等の影響を抑え、高いインピーダンスを維持することができる。
【解決手段】本発明にかかる高インピーダンス回路は、ダイオード接続されたトランジスタ２１，２２を備え、トランジスタ２１のバックゲートとトランジスタ２２のソースとが接続され、トランジスタ２２のバックゲートとトランジスタ２１のソースとが接続される。このような回路構成により、温度変化等の影響を抑え、高いインピーダンスを維持することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高インピーダンス回路、フィルタ回路及び増幅回路に関する。
【背景技術】
【０００２】
近年、携帯電話機、ＩＣレコーダ、ノートＰＣ等の小型電子機器においては、さらなる小型化が進む傾向にある。したがって、これらに内蔵されるエレクトレット・コンデンサ・マイクロフォン（以下、ＥＣＭ（Ｅｌｅｃｔｒｅｔ Ｃｏｎｄｅｎｓｅｒ Ｍｉｃｒｏｐｈｏｎｅ）と称す）についても、よりいっそう小型化することが求められている。
【０００３】
図７に、特許文献１に開示されたＥＣＭの回路図を示す。図７に示すＥＣＭ１００は、エレクトレットコンデンサ１１１と、接合型電界効果トランジスタ（以下、Ｊ−ＦＥＴと称す）１１２と、高抵抗素子１１５と、負荷抵抗１１４と、を備える。エレクトレットコンデンサ１１１は、導電性の振動板と固定電極とを対向させたものであり、これらのうちいずれかに誘電体（エレクトレット）が設けられている。
【０００４】
図７に示すＥＣＭ１００では、外部から与えられる音圧に応じてエレクトレットコンデンサ１１１の振動板が移動し、それにともなって、当該エレクトレットコンデンサ１１１の容量が変化する。それにより、Ｊ−ＦＥＴ１１２のゲートに供給される入力電圧が変化する。そして、ＥＣＭ１００は、当該入力電圧に応じてインピーダンスが変化するＪ−ＦＥＴ１１２と、負荷抵抗１１４と、の間のノード電位を出力電圧Ｖｏｕｔとして生成する。このように、ＥＣＭ１００は、外部から与えられる音圧に応じて変化する出力電圧Ｖｏｕｔを生成する。
【０００５】
図７に示すように、エレクトレットコンデンサ１１１と高抵抗素子１１５とによりフィルタ回路（ハイパスフィルタ）を構成する。なお、このフィルタ回路は、低域ノイズを減衰させる機能を有する。ここで、フィルタ回路が低域音声信号（２０Ｈｚ程度）を通過させる特性となるようにするために、高抵抗素子１１５のインピーダンスは、数Ｇ（ギガ）Ωの値に設定されることが望ましい。今後、ＥＣＭの小型化が進むにつれて当該ＥＣＭの容量値が小さくなるため、高抵抗素子１１５のインピーダンスをさらに大きくして、低いカットオフ周波数を維持することが要求されている。
【０００６】
しかし、高抵抗素子１１５を構成する素子としてポリシリコン抵抗を用いた場合、高抵抗素子１１５の面積が増大してしまう。この問題を解決するため、特許文献１には、図８に示すＥＣＭが開示されている。
【０００７】
図８に示すＥＣＭ１０１は、図７に示すＥＣＭ１００と比較して、高抵抗素子１１５の代わりに、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタ１３１と称す）と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタ１３２と称す）と、を備える。具体的には、それぞれダイオード接続されたトランジスタ１３１及びトランジスタ１３２が、Ｊ−ＦＥＴ１１２のゲート（ノードＮ）と低電位側電源端子ＧＮＤとの間に直列に設けられる。また、トランジスタ１３１のゲートと、トランジスタ１３２のゲートと、が互いに接続される。
【０００８】
図８に示すＥＣＭ１０１は、同じ半導体基板に形成された、トランジスタ１３１及びトランジスタ１３２という異種のＭＯＳトランジスタを直列接続することにより高抵抗素子１１３を構成している。そのため、ＥＣＭ１０１は、各トランジスタ１３１，１３２の閾値電圧Ｖｔｈのばらつきによるインピーダンスの変化を小さくするとともに、回路規模の微細化を可能にしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２４５７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ここで、ダイオード接続されたＭＯＳトランジスタが高いインピーダンスを有する原理について、図９Ａ〜図９Ｃを用いて説明する。なお、図９Ａ〜図９Ｃでは、ＰチャネルＭＯＳトランジスタの例が挙げられているが、ＮチャネルＭＯＳトランジスタの場合も同様の原理である。図９Ａは、ダイオード接続されたＰチャネルＭＯＳトランジスタ（以下、トランジスタ２００と称す）の回路図である。図９Ｂは、ダイオード接続されたトランジスタ２００が形成されているＰ型半導体基板（Ｐ−）３０１の断面図を示す。図９Ｃは、ダイオード接続されたトランジスタ２００の等価回路を示す図である。なお、トランジスタ２００のソースには、ノードＮが接続され、入力電圧Ｖｉｎが供給される。また、トランジスタ２００のドレインには、低電位側電源端子ＧＮＤが接続され、接地電圧が供給される。
【００１１】
図９Ｂに示すように、トランジスタ２００は、Ｐ型半導体基板（Ｐ−）に形成されたＮウェル（Ｎ−）３０２と、Ｎウェル（Ｎ−）３０２に形成されたソース電極（Ｐ＋）３０３及びドレイン電極（Ｐ＋）３０４と、両電極３０３，３０４間にゲート酸化膜（不図示）を介して形成されたポリシリコンからなるゲート電極３０６と、を含んで構成される。また、Ｎウェル（Ｎ−）３０２には、ボディ電極（Ｎ＋）３０５が形成される。
【００１２】
図９Ｂに示すように、入力電圧Ｖｉｎがトランジスタ２００の閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ２００のゲート−ソース間には電流がほとんど流れない。一方、入力電圧Ｖｉｎがトランジスタ２００の閾値電圧に近づくと、トランジスタ２００のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ２００のゲート−ソース間には、ダイオード（以下、ダイオード２０１と称す）と等価の効果が現れる。また、トランジスタ２００のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード２０２と称す）が形成される。
【００１３】
したがって、図９Ａに示すトランジスタ２００は、図９Ｃに示す回路と等価になる。なお、図９Ｃに示すように、ノードＮには、ダイオード２０１のアノード及びダイオード２０２のカソードが接続される。低電位側電源端子ＧＮＤには、ダイオード２０１のカソード及びダイオード２０２のアノードが接続される。
【００１４】
次に、トランジスタ２００における電流対電圧の関係をシミュレーションした結果を図１０に示す。入力電圧Ｖｉｎが小信号（例えば、−０．４Ｖ〜０．４Ｖの範囲）の場合、いずれのダイオード２０１，２０２もオンしないため、リーク電流が極めて低い。つまり、トランジスタ２００のソース−ドレイン間のインピーダンスは高い。しかし、入力電圧Ｖｉｎがプラス信号（例えば、０．４Ｖ以上）の場合、当該入力電圧Ｖｉｎがトランジスタ２００の閾値電圧に近づけば近づくほど、ダイオード２０１を介して流れるリーク電流が多くなる。つまり、トランジスタ２００のソース−ドレイン間のインピーダンスが低下する。また、入力電圧Ｖｉｎがマイナス信号（例えば、−０．４Ｖ以下）の場合、当該入力電圧Ｖｉｎがマイナス側に大きくなるほど、ダイオード２０２を介して流れるリーク電流が多くなる。つまり、トランジスタ２００のソース−ドレイン間のインピーダンスが低下する。
【００１５】
ここで、ダイオード接続されたトランジスタ２００では、プロセスばらつきによって生じるトランジスタ２００の閾値電圧のばらつき（以下、単に閾値電圧のばらつきと称す）や温度変化にともなって、高インピーダンス範囲が狭くなるという問題がある。例えば、閾値電圧が低い方にばらついた場合、図１０に示したプラス信号に対する高インピーダンス範囲が狭くなる。また高温条件下では、ダイオード２０２の閾値電圧が低下するため、図１０に示したマイナス信号に対する高インピーダンス範囲が狭くなる。
【００１６】
このような状況において、図８に示す従来技術は、それぞれダイオード接続された２つのトランジスタ１３１，１３２を高抵抗素子１１３として備える。なお、高抵抗素子１１３は、図１１に示す回路と等価になる。具体的には、図１１に示すように、ノードＮには、ダイオード１３１ａのアノード及びダイオード１３１ｂのカソードが接続される。ダイオード１３１ａのカソード及びダイオード１３１ｂのアノードには、ダイオード１３２ａのアノード及びダイオード１３２ｂのカソードが接続される。低電位側電源端子ＧＮＤには、ダイオード１３２ａのカソード及びダイオード１３２ｂのアノードが接続される。なお、ダイオード１３１ａは、トランジスタ１３１のゲート−ソース間の等価回路である。ダイオード１３１ｂは、トランジスタ１３１のドレイン−バックゲート間に形成された寄生ＰＮダイオードである。ダイオード１３２ａは、トランジスタ１３２のゲート−ソース間の等価回路である。ダイオード１３２ｂは、トランジスタ１３２のドレイン−バックゲート間に形成された寄生ＰＮダイオードである。
【００１７】
したがって、図８に示す従来技術では、トランジスタ１３１，１３２の閾値電圧のばらつきや温度変化により、高抵抗素子１１３の高インピーダンス範囲が狭くなるという問題があった。つまり、図８に示す従来技術では、閾値電圧のばらつきや温度変化等の影響を受けて、高いインピーダンスを維持することができないという問題があった。
【課題を解決するための手段】
【００１８】
本発明にかかる高インピーダンス回路は、ダイオード接続された第１及び第２のトランジスタを備え、前記第１のトランジスタのバックゲートと前記第２のトランジスタのソースとが接続され、前記第２のトランジスタのバックゲートと前記第１のトランジスタのソースとが接続される。
【００１９】
上述のような回路構成により、温度変化等による影響を抑え、高いインピーダンスを維持することができる。
【発明の効果】
【００２０】
本発明により、温度変化等の影響を抑え、高いインピーダンスを維持することが可能な高インピーダンス回路を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１にかかるＥＣＭの回路図である。
【図２Ａ】本発明の実施の形態１にかかる高インピーダンス回路の回路図である。
【図２Ｂ】本発明の実施の形態１にかかる高インピーダンス回路の断面図である。
【図２Ｃ】本発明の実施の形態１にかかる高インピーダンス回路の等価回路を示す図である。
【図３】本発明の実施の形態１にかかる高インピーダンス回路と従来技術の高抵抗素子との間のインピーダンスのばらつき耐性の違いを説明するための図である。
【図４Ａ】本発明の実施の形態２にかかる高インピーダンス回路の回路図である。
【図４Ｂ】本発明の実施の形態２にかかる高インピーダンス回路の断面図である。
【図４Ｃ】本発明の実施の形態２にかかる高インピーダンス回路の等価回路を示す図である。
【図５】本発明の実施の形態１にかかる高インピーダンス回路を示す図である。
【図６】本発明の実施の形態２にかかる高インピーダンス回路を示す図である。
【図７】特許文献１に記載されたＥＣＭの回路図である。
【図８】特許文献１に記載されたＥＣＭの回路図である。
【図９Ａ】ダイオード接続されたＰチャネルＭＯＳトランジスタの回路図である。
【図９Ｂ】ダイオード接続されたＰチャネルＭＯＳトランジスタの断面図である。
【図９Ｃ】ダイオード接続されたＰチャネルＭＯＳトランジスタの等価回路を示す図である。
【図１０】ダイオード接続されたＰチャネルＭＯＳトランジスタのＩ−Ｖ特性を示す図である。
【図１１】特許文献１に記載された高抵抗素子の等価回路を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００２３】
実施の形態１
図１に、本発明の実施の形態１にかかる高インピーダンス回路３を備えたＥＣＭ（増幅回路）１を示す。図１に示すＥＣＭ１は、エレクトレットコンデンサ（容量素子）１１と、接合型電界効果トランジスタ（インピーダンス変換素子。以下、Ｊ−ＦＥＴと称す）１２と、高インピーダンス回路３と、負荷抵抗（電流制御用抵抗）１４と、を備える。なお、エレクトレットコンデンサ１１と高インピーダンス回路３とによりフィルタ回路（ハイパスフィルタ）を構成する。
【００２４】
負荷抵抗１４とＪ−ＦＥＴ１１２とは、高電位側電源端子ＶＤＤと低電位側電源端子（電源電圧端子）ＧＮＤとの間に直列に接続される。負荷抵抗１４とＪ−ＦＥＴ１２とを接続する信号線上のノードＭは、外部出力端子１５に接続される。エレクトレットコンデンサ１１の一端は、ノードＮを介してＪ−ＦＥＴ１２のゲートに接続される。エレクトレットコンデンサ１１の他端は、低電位側電源端子ＧＮＤに接続される。高インピーダンス回路３は、ノードＮと低電位側電源端子ＧＮＤとの間に接続される。
【００２５】
図２Ａに、高インピーダンス回路３の詳細を示す。高インピーダンス回路３は、ＰチャネルＭＯＳトランジスタ（第１のトランジスタ。以下、単にトランジスタと称す）２１と、ＰチャネルＭＯＳトランジスタ（第２のトランジスタ。以下、単にトランジスタと称す）２２を有する。トランジスタ２１，２２は、いずれもダイオード接続されている。トランジスタ２１のドレインは、さらにノードＮに接続される。トランジスタ２１のソースは、トランジスタ２２のバックゲートに接続される。トランジスタ２２のソースは、トランジスタ２１のバックゲートに接続される。トランジスタ２２のドレインは、さらに低電位側電源端子ＧＮＤに接続される。
【００２６】
図１において、エレクトレットコンデンサ１１は、誘電性の振動板（振動膜）と固定電極（背面電極）とを対向させたものであり、これらのいずれかに誘電体（エレクトレット）が設けられている。
【００２７】
ＥＣＭ１では、外部から与えられる音圧に応じてエレクトレットコンデンサ１１の振動板が移動し、それにともなって、当該エレクトレットコンデンサ１１の容量が変化する。それにより、Ｊ−ＦＥＴ１２のゲートに供給される入力電圧（ノードＮの電圧Ｖｉｎ）が変化する。Ｊ−ＦＥＴ１２のソース−ドレイン間のインピーダンスは、入力電圧Ｖｉｎに応じて変化するため、それに応じてノードＭの電圧も変化する。ＥＣＭ１は、ノードＭの電圧を出力電圧Ｖｏｕｔとして外部出力端子１５から出力する。このように、ＥＣＭ１は、外部から与えられる音圧に応じて変化する出力電圧Ｖｏｕｔを生成する。
【００２８】
ＥＣＭ１は、上述のような回路構成の高インピーダンス回路３を備えることにより、プロセスばらつきによって生じるトランジスタ２１，２２の閾値電圧のばらつき（以下、単に閾値電圧のばらつきと称す）や温度変化の影響を抑え、高いインピーダンスを維持することを特徴とする。なお、高インピーダンス回路３は、ダイオード接続されたトランジスタが高インピーダンスを維持することのできる電圧範囲内で用いられる。以下、詳細を説明する。
【００２９】
図２Ｂは、高インピーダンス回路３を構成するトランジスタ２１，２２が形成されているＰ型半導体基板（Ｐ−）３１の断面図である。図２Ｃは、高インピーダンス回路３の等価回路を示す図である。なお、上述のように、トランジスタ２１のドレインには、ノードＮが接続され、入力電圧Ｖｉｎが供給される。また、トランジスタ２２のドレインには、低電位側電源端子ＧＮＤが接続され、接地電圧が供給される。
【００３０】
図２Ｂに示すように、トランジスタ２１は、Ｐ型半導体基板（Ｐ−）３１に形成されたＮウェル（Ｎ−）３２と、Ｎウェル（Ｎ−）３２に形成されたソース電極（Ｐ＋）３４及びドレイン電極（Ｐ＋）３５と、両電極３４，３５間にゲート酸化膜（不図示）を介して形成されたポリシリコンからなるゲート電極４０と、を含んで構成される。また、Ｎウェル（Ｎ−）３２には、ボディ電極（Ｎ＋）３６が形成される。
【００３１】
トランジスタ２２は、Ｐ型半導体基板（Ｐ−）３１に形成されたＮウェル（Ｎ−）３３と、Ｎウェル（Ｎ−）３３に形成されたソース電極（Ｐ＋）３７及びドレイン電極（Ｐ＋）３８と、両電極３７，３８間にゲート酸化膜（不図示）を介して形成されたポリシリコンからなるゲート電極４１と、を含んで構成される。また、Ｎウェル（Ｎ−）３３には、ボディ電極（Ｎ＋）３９が形成される。
【００３２】
図２Ｂに示すように、トランジスタ２１のゲート−ソース間電圧が閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ２１のゲート−ソース間には電流がほとんど流れない。一方、トランジスタ２１のゲート−ソース間電圧が閾値電圧に近づくと、トランジスタ２１のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ２１のゲート−ソース間には、ダイオード（以下、ダイオード２１ｂと称す）と等価の効果が現れる。また、トランジスタ２１のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード２１ａと称す）が形成される。
【００３３】
同様に、トランジスタ２２のゲート−ソース間電圧が閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ２２のゲート−ソース間には電流がほとんど流れない。一方、トランジスタ２２のゲート−ソース間電圧が閾値電圧に近づくと、トランジスタ２２のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ２２のゲート−ソース間には、ダイオード（以下、ダイオード２２ｂと称す）と等価の効果が現れる。また、トランジスタ２２のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード２２ａと称す）が形成される。
【００３４】
したがって、図２Ａに示す高インピーダンス回路３は、図２Ｃに示す回路と等価になる。なお、図２Ｃに示すように、ノードＮには、ダイオード２１ａのアノード及びダイオード２１ｂのカソードが接続される。ダイオード２１ａのカソードは、ダイオード２２ｂのアノードに接続される。ダイオード２２ｂのカソードは、低電位側電源端子ＧＮＤに接続される。ダイオード２１ｂのアノードは、ダイオード２２ａのカソードに接続される。ダイオード２２ａのアノードは、低電位側電源端子ＧＮＤに接続される。
【００３５】
つまり、ダイオード２１ａとダイオード２２ｂとは、ノードＮから低電位側電源端子ＧＮＤに向けて順方向に直列接続される。また、ダイオード２１ｂとダイオード２２ａとは、低電位側電源端子ＧＮＤからノードＮに向けて順方向に直列接続される。また、ダイオード２１ａとダイオード２２ｂとが直列接続された信号線と、ダイオード２１ｂとダイオード２２ａとが直列接続された信号線とは、互いに独立した信号経路であって、ノードＮと低電位側電源端子ＧＮＤとの間に並列に接続される。
【００３６】
さらに、各信号経路には、トランジスタのゲート−ソース間に形成されるダイオード（例えば、ダイオード２１ａ）と、トランジスタのドレイン−バックゲート間に形成される寄生ＰＮダイオード（例えば、ダイオード２２ｂ）とが混在して直列に接続されている。したがって、閾値電圧のばらつきが生じた場合でも、いずれか一方の信号経路のみに偏って当該ばらつきの影響が生じることはない。同様に、温度変化が生じた場合でも、いずれか一方の信号経路のみに偏って当該温度変化の影響が生じることはない。つまり、本実施の形態にかかる高インピーダンス回路３は、ばらつき耐性が強い。
【００３７】
一方、従来技術における高抵抗素子１１３の場合、図１１に示すように、ノードＮと低電位側電源端子ＧＮＤとの間に、トランジスタ１３１，１３２毎に閉じられた複数の信号経路を有する。したがって、各トランジスタ１３１，１３２内では、インピーダンスの低い信号経路に支配的に電流が流れる。そのため、閾値電圧のばらつきや温度変化の影響を受けた複数の信号経路のうち、最もインピーダンスの低い信号経路が選択されて支配的に電流が流れることになる。つまり、従来技術における高抵抗素子１１３は、閾値電圧のばらつきや温度変化の影響により、インピーダンスを高い状態に安定させることができない。
【００３８】
なお、ＮチャネルＭＯＳトランジスタ１３２は、ＰチャネルＭＯＳトランジスタ１３１よりも、ゲート−ソース間にリーク電流が流れやすい。したがって、マイナス信号よりもプラス信号側の信号経路、つまり、ノードＮから低電位側電源端子ＧＮＤに向けて電流が流れる場合の信号経路において、インピーダンスが小さくなるようにばらついてしまう可能性が高い。
【００３９】
ここで、本実施の形態にかかる高インピーダンス回路３のインピーダンスと、従来技術における高抵抗素子１１３のインピーダンスと、を比較する。
【００４０】
まず、従来技術における高抵抗素子１１３のインピーダンスについて説明する（図１１）。ダイオード１３１ａのインピーダンスをＲＰ（ＳＤ）、ダイオード１３１ｂのインピーダンスをＲＰ（ＢＤ）、ダイオード１３２ａのインピーダンスをＲＮ（ＳＤ）、ダイオード１３２ｂのインピーダンスをＲＮ（ＢＤ）とした場合、高抵抗素子１１３のトータルインピーダンスＲ０は、以下のように表される。
Ｒ０＝｛ＲＰ（ＳＤ）／／ＲＰ（ＢＤ）｝＋｛ＲＮ（ＳＤ）／／ＲＮ（ＢＤ）｝・・・（１）
【００４１】
例えば、ＲＰ（ＳＤ）＝１／ｎ×ＲＰ（ＢＤ）＝Ａ、 ＲＮ（ＳＤ）＝１／ｎ×ＲＮ（ＢＤ）＝Ａである場合について説明する（ｎ＞０，Ａ＞０）。この場合、式（１）より、
Ｒ０＝｛２ｎ／（ｎ＋１）｝×Ａ
となる。
【００４２】
次に、本実施の形態かかる高インピーダンス回路３のインピーダンスについて説明する（図２Ｃ）。ダイオード２１ａのインピーダンスをＲＰ（ＢＤ）、ダイオード２１ｂのインピーダンスをＲＰ（ＳＤ）、ダイオード２２ａのインピーダンスをＲＰ（ＢＤ）、ダイオード２２ｂのインピーダンスをＲＰ（ＳＤ）とした場合、高インピーダンス回路３のトータルインピーダンスＲ１は、以下のように表される。
Ｒ１＝｛ＲＰ（ＢＤ）＋ＲＰ（ＳＤ）｝／／｛ＲＰ（ＢＤ）＋ＲＰ（ＳＤ）｝・・・（２）
【００４３】
例えば、従来技術の条件と同様に、ＲＰ（ＳＤ）＝１／ｎ×ＲＰ（ＢＤ）＝Ａ、 ＲＮ（ＳＤ）＝１／ｎ×ＲＮ（ＢＤ）＝Ａである場合について説明する。この場合、式（２）より、
Ｒ１＝｛（１＋ｎ）／２｝×Ａ
となる。
【００４４】
したがって、ｎ＞０の場合、常に｛（１＋ｎ）／２｝≧｛２ｎ／（ｎ＋１）｝を満たす。つまり、本実施の形態にかかる高インピーダンス回路３は、従来技術よりも、同等以上のインピーダンスを有する。
【００４５】
なお、閾値電圧のばらつきによって、主としてインピーダンスＲＰ（ＳＤ），ＲＮ（ＳＤ）が変化する。また、温度変化によって、主としてインピーダンスＲＰ（ＢＤ），ＲＮ（ＢＤ）が変化する。したがって、閾値電圧のばらつき及び温度変化によって各ダイオードのインピーダンスが大きく変化するほど、係数ｎが１から離れる程度が大きくなる。
【００４６】
図３は、係数ｎと、トータルインピーダンスＲ０，Ｒ１との関係を示す図である。図３に示すように、係数ｎが１から離れるほど、従来技術における高抵抗素子１１３のトータルインピーダンスＲ０の低下が顕著になり、本実施の形態にかかる高インピーダンス回路３とのトータルインピーダンスＲ１との差分が大きくなる。つまり、本実施の形態にかかる高インピーダンス回路３は、従来技術よりも、閾値電圧のばらつきや温度変化の影響を抑え、高いインピーダンスを維持することができる。なお、図３に示すように、本実施の形態にかかる高インピーダンス回路３のトータルインピーダンスＲ１は、常に、従来技術における高抵抗素子１１３のトータルインピーダンスＲ０以上の値を示している。
【００４７】
このように、本実施の形態にかかる高インピーダンス回路３は、トランジスタ２１，２２毎に閉じられた複数の信号経路を有するのではなく、等価回路に示されるように（図２Ｃ参照）、ノードＮと低電位側電源端子ＧＮＤとの間に独立した２つの信号経路を有する。そして、本実施の形態にかかる高インピーダンス回路３は、トランジスタ２１，２２の閾値電圧のばらつきや温度変化が生じた場合でも、独立した２つの信号経路にそれらの影響が分散される構成となっている。そのため、本実施の形態にかかる高インピーダンス回路３は、従来技術と比較して、閾値電圧のばらつきや温度変化の影響を受けにくく、高いインピーダンスを維持することができる。
【００４８】
実施の形態２
本実施の形態にかかる高インピーダンス回路４を備えたＥＣＭ２について説明する。実施の形態１にかかる高インピーダンス回路３は、２つのＰチャネルＭＯＳトランジスタ２１，２２を備えていた。一方、本実施の形態にかかる高インピーダンス回路４は、２つのＮチャネルＭＯＳトランジスタ５１，５２を備える。なお、ＥＣＭ２に設けられた高インピーダンス回路４以外の回路構成及び動作は、実施の形態１にかかる高インピーダンス回路３と同様であるため、説明を省略する。なお、高インピーダンス回路４は、ダイオード接続されたトランジスタが高インピーダンスを維持することのできる電圧範囲内で用いられる。
【００４９】
図４Ａに、高インピーダンス回路４の詳細を示す。高インピーダンス回路４は、上述のように、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）５１，５２を有する。トランジスタ５１，５２は、いずれもダイオード接続されている。トランジスタ５１のドレインは、さらにノードＮに接続される。トランジスタ５１のソースは、トランジスタ５２のバックゲートに接続される。トランジスタ５２のソースは、トランジスタ５１のバックゲートに接続される。トランジスタ５２のドレインは、さらに低電位側電源端子ＧＮＤに接続される。
【００５０】
図４Ｂは、高インピーダンス回路４を構成するトランジスタ５１，５２が形成されているＰ型半導体基板（Ｐ−）６１の断面図である。図４Ｃは、高インピーダンス回路４の等価回路を示す図である。なお、上述のように、トランジスタ５１のドレインには、ノードＮが接続され、電圧Ｖｉｎが供給される。また、トランジスタ５２のドレインには、低電位側電源端子ＧＮＤが接続され、接地電圧が供給される。
【００５１】
図４Ｂに示すように、トランジスタ５１は、Ｐ型半導体基板（Ｐ−）６１に形成されたＰウェル（Ｐ）６２と、Ｐウェル（Ｐ）６２に形成されたＮウェル（Ｎ−）６３と、Ｎウェル（Ｎ−）６３に形成されたＰウェル（Ｐ−）６４と、Ｐウェル（Ｐ−）６４に形成されたソース電極（Ｎ＋）６７及びドレイン電極（Ｎ＋）６８と、両電極間６７，６８間にゲート酸化膜を介して形成されたポリシリコンからなるゲート電極７３と、を含んで構成される。また、Ｐウェル（Ｐ−）６４には、ボディ電極（Ｐ＋）６９が形成される。
【００５２】
トランジスタ５２は、Ｐ型半導体基板（Ｐ−）６１に形成されたＰウェル（Ｐ）６２と、Ｐウェル（Ｐ）６２に形成されたＮウェル（Ｎ−）６５と、Ｎウェル（Ｎ−）６５に形成されたＰウェル（Ｐ−）６６と、Ｐウェル（Ｐ−）６６に形成されたソース電極（Ｎ＋）７０及びドレイン電極（Ｎ＋）７１と、両電極間７０，７１間にゲート酸化膜を介して形成されたポリシリコンからなるゲート電極７４と、を含んで構成される。また、Ｐウェル（Ｐ−）６６には、ボディ電極（Ｐ＋）７２が形成される。
【００５３】
図４Ｂに示すように、トランジスタ５１のゲート−ソース間電圧が閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ５１のゲート−ソース間には電流がほとんど流れない。一方、トランジスタ５１のゲート−ソース間電圧が閾値電圧に近づくと、トランジスタ５１のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ５１のゲート−ソース間には、ダイオード（以下、ダイオード５１ｂと称す）と等価の効果が現れる。また、トランジスタ５１のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード５１ａと称す）が形成される。
【００５４】
同様に、トランジスタ５２のゲート−ソース間電圧が閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ５２のゲート−ソース間には電流がほとんど流れない。一方、トランジスタ５２のゲート−ソース間電圧が閾値電圧に近づくと、トランジスタ５２のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ５２のゲート−ソース間には、ダイオード（以下、ダイオード５２ｂと称す）と等価の効果が現れる。また、トランジスタ５２のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード５２ａと称す）が形成される。
【００５５】
したがって、図４Ａに示す高インピーダンス回路４は、図４Ｃに示す回路と等価になる。なお、図４Ｃに示すように、ノードＮには、ダイオード５１ａのカソード及びダイオード５１ｂのアノードが接続される。ダイオード５１ａのアノードは、ダイオード５２ｂのカソードに接続される。ダイオード５２ｂのアノードは、低電位側電源端子ＧＮＤに接続される。ダイオード５１ｂのカソードは、ダイオード５２ａのアノードに接続される。ダイオード５２ａのカソードは、低電位側電源端子ＧＮＤに接続される。
【００５６】
つまり、ダイオード５１ｂとダイオード５２ａとは、ノードＮから低電位側電源端子ＧＮＤに向けて順方向に直列接続される。また、ダイオード５１ａとダイオード５２ｂとは、低電位側電源端子ＧＮＤからノードＮに向けて順方向に直列接続される。また、ダイオード５１ｂとダイオード５２ａとが直列接続された信号線と、ダイオード５１ａとダイオード５２ｂとが直列接続された信号線とは、互いに独立した信号経路であって、ノードＮと低電位側電源端子ＧＮＤとの間に並列に接続される。
【００５７】
さらに、各信号経路には、トランジスタのゲート−ソース間に形成されるダイオード（例えば、ダイオード５１ａ）と、トランジスタのドレイン−バックゲート間に形成される寄生ＰＮダイオード（例えば、ダイオード５２ｂ）とが混在して直列に接続されている。したがって、閾値電圧のばらつきが生じた場合でも、いずれか一方の信号経路のみに偏って当該ばらつきの影響が生じることはない。同様に、温度変化が生じた場合でも、いずれか一方の信号経路のみに偏って当該温度変化の影響が生じることはない。つまり、本実施の形態にかかる高インピーダンス回路４は、ばらつき耐性が強い。
【００５８】
このように、本実施の形態にかかる高インピーダンス回路４は、トランジスタ５１，５２毎に閉じられた複数の信号経路を有するのではなく、等価回路に示されるように（図４Ｃ参照）、ノードＮと低電位側電源端子ＧＮＤとの間に独立した２つの信号経路を有する。そして、本実施の形態にかかる高インピーダンス回路４は、トランジスタ５１，５２の閾値電圧のばらつきや温度変化が生じた場合でも、独立した２つの信号経路にそれらの影響が分散される構成となっている。そのため、本実施の形態にかかる高インピーダンス回路４は、従来技術よりも、閾値電圧のばらつきや温度変化の影響を受けにくく、高いインピーダンスを維持することができる。
【００５９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。実施の形態１では、ＥＣＭ１において、ノードＮと低電位側電源端子ＧＮＤとの間に、１つの高インピーダンス回路３が接続される場合を例に説明したが、これに限られない。図５に示すように、複数の高インピーダンス回路３が直列に接続される回路構成にも適宜変更可能である。
【００６０】
同様に、実施の形態２では、ＥＣＭ２において、ノードＮと低電位側電源端子ＧＮＤとの間に、１つの高インピーダンス回路４が接続される場合を例に説明したが、これに限られない。図６に示すように、複数の高インピーダンス回路４が直列に接続される回路構成にも適宜変更可能である。
【００６１】
また、上記実施の形態では、インピーダンス変換素子としてＪ−ＦＥＴが用いられた場合を例に説明したが、これに限られない。Ｊ−ＦＥＴに代えて、バイポーラトランジスタが用いられる回路構成にも適宜変更可能である。
【符号の説明】
【００６２】
１，２ ＥＣＭ
３，４ 高インピーダンス回路
１１ エレクトレットコンデンサ
１２ Ｊ−ＦＥＴ
１４ 負荷抵抗
１５ 外部出力端子
２１，２２ ＰチャネルＭＯＳトランジスタ
５１，５２ ＮチャネルＭＯＳトランジスタ
２１ａ，２１ｂ，２２ａ，２２ｂ ダイオード
５１ａ，５１ｂ，５２ａ，５２ｂ ダイオード
【技術分野】
【０００１】
本発明は、高インピーダンス回路、フィルタ回路及び増幅回路に関する。
【背景技術】
【０００２】
近年、携帯電話機、ＩＣレコーダ、ノートＰＣ等の小型電子機器においては、さらなる小型化が進む傾向にある。したがって、これらに内蔵されるエレクトレット・コンデンサ・マイクロフォン（以下、ＥＣＭ（Ｅｌｅｃｔｒｅｔ Ｃｏｎｄｅｎｓｅｒ Ｍｉｃｒｏｐｈｏｎｅ）と称す）についても、よりいっそう小型化することが求められている。
【０００３】
図７に、特許文献１に開示されたＥＣＭの回路図を示す。図７に示すＥＣＭ１００は、エレクトレットコンデンサ１１１と、接合型電界効果トランジスタ（以下、Ｊ−ＦＥＴと称す）１１２と、高抵抗素子１１５と、負荷抵抗１１４と、を備える。エレクトレットコンデンサ１１１は、導電性の振動板と固定電極とを対向させたものであり、これらのうちいずれかに誘電体（エレクトレット）が設けられている。
【０００４】
図７に示すＥＣＭ１００では、外部から与えられる音圧に応じてエレクトレットコンデンサ１１１の振動板が移動し、それにともなって、当該エレクトレットコンデンサ１１１の容量が変化する。それにより、Ｊ−ＦＥＴ１１２のゲートに供給される入力電圧が変化する。そして、ＥＣＭ１００は、当該入力電圧に応じてインピーダンスが変化するＪ−ＦＥＴ１１２と、負荷抵抗１１４と、の間のノード電位を出力電圧Ｖｏｕｔとして生成する。このように、ＥＣＭ１００は、外部から与えられる音圧に応じて変化する出力電圧Ｖｏｕｔを生成する。
【０００５】
図７に示すように、エレクトレットコンデンサ１１１と高抵抗素子１１５とによりフィルタ回路（ハイパスフィルタ）を構成する。なお、このフィルタ回路は、低域ノイズを減衰させる機能を有する。ここで、フィルタ回路が低域音声信号（２０Ｈｚ程度）を通過させる特性となるようにするために、高抵抗素子１１５のインピーダンスは、数Ｇ（ギガ）Ωの値に設定されることが望ましい。今後、ＥＣＭの小型化が進むにつれて当該ＥＣＭの容量値が小さくなるため、高抵抗素子１１５のインピーダンスをさらに大きくして、低いカットオフ周波数を維持することが要求されている。
【０００６】
しかし、高抵抗素子１１５を構成する素子としてポリシリコン抵抗を用いた場合、高抵抗素子１１５の面積が増大してしまう。この問題を解決するため、特許文献１には、図８に示すＥＣＭが開示されている。
【０００７】
図８に示すＥＣＭ１０１は、図７に示すＥＣＭ１００と比較して、高抵抗素子１１５の代わりに、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタ１３１と称す）と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタ１３２と称す）と、を備える。具体的には、それぞれダイオード接続されたトランジスタ１３１及びトランジスタ１３２が、Ｊ−ＦＥＴ１１２のゲート（ノードＮ）と低電位側電源端子ＧＮＤとの間に直列に設けられる。また、トランジスタ１３１のゲートと、トランジスタ１３２のゲートと、が互いに接続される。
【０００８】
図８に示すＥＣＭ１０１は、同じ半導体基板に形成された、トランジスタ１３１及びトランジスタ１３２という異種のＭＯＳトランジスタを直列接続することにより高抵抗素子１１３を構成している。そのため、ＥＣＭ１０１は、各トランジスタ１３１，１３２の閾値電圧Ｖｔｈのばらつきによるインピーダンスの変化を小さくするとともに、回路規模の微細化を可能にしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２４５７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ここで、ダイオード接続されたＭＯＳトランジスタが高いインピーダンスを有する原理について、図９Ａ〜図９Ｃを用いて説明する。なお、図９Ａ〜図９Ｃでは、ＰチャネルＭＯＳトランジスタの例が挙げられているが、ＮチャネルＭＯＳトランジスタの場合も同様の原理である。図９Ａは、ダイオード接続されたＰチャネルＭＯＳトランジスタ（以下、トランジスタ２００と称す）の回路図である。図９Ｂは、ダイオード接続されたトランジスタ２００が形成されているＰ型半導体基板（Ｐ−）３０１の断面図を示す。図９Ｃは、ダイオード接続されたトランジスタ２００の等価回路を示す図である。なお、トランジスタ２００のソースには、ノードＮが接続され、入力電圧Ｖｉｎが供給される。また、トランジスタ２００のドレインには、低電位側電源端子ＧＮＤが接続され、接地電圧が供給される。
【００１１】
図９Ｂに示すように、トランジスタ２００は、Ｐ型半導体基板（Ｐ−）に形成されたＮウェル（Ｎ−）３０２と、Ｎウェル（Ｎ−）３０２に形成されたソース電極（Ｐ＋）３０３及びドレイン電極（Ｐ＋）３０４と、両電極３０３，３０４間にゲート酸化膜（不図示）を介して形成されたポリシリコンからなるゲート電極３０６と、を含んで構成される。また、Ｎウェル（Ｎ−）３０２には、ボディ電極（Ｎ＋）３０５が形成される。
【００１２】
図９Ｂに示すように、入力電圧Ｖｉｎがトランジスタ２００の閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ２００のゲート−ソース間には電流がほとんど流れない。一方、入力電圧Ｖｉｎがトランジスタ２００の閾値電圧に近づくと、トランジスタ２００のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ２００のゲート−ソース間には、ダイオード（以下、ダイオード２０１と称す）と等価の効果が現れる。また、トランジスタ２００のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード２０２と称す）が形成される。
【００１３】
したがって、図９Ａに示すトランジスタ２００は、図９Ｃに示す回路と等価になる。なお、図９Ｃに示すように、ノードＮには、ダイオード２０１のアノード及びダイオード２０２のカソードが接続される。低電位側電源端子ＧＮＤには、ダイオード２０１のカソード及びダイオード２０２のアノードが接続される。
【００１４】
次に、トランジスタ２００における電流対電圧の関係をシミュレーションした結果を図１０に示す。入力電圧Ｖｉｎが小信号（例えば、−０．４Ｖ〜０．４Ｖの範囲）の場合、いずれのダイオード２０１，２０２もオンしないため、リーク電流が極めて低い。つまり、トランジスタ２００のソース−ドレイン間のインピーダンスは高い。しかし、入力電圧Ｖｉｎがプラス信号（例えば、０．４Ｖ以上）の場合、当該入力電圧Ｖｉｎがトランジスタ２００の閾値電圧に近づけば近づくほど、ダイオード２０１を介して流れるリーク電流が多くなる。つまり、トランジスタ２００のソース−ドレイン間のインピーダンスが低下する。また、入力電圧Ｖｉｎがマイナス信号（例えば、−０．４Ｖ以下）の場合、当該入力電圧Ｖｉｎがマイナス側に大きくなるほど、ダイオード２０２を介して流れるリーク電流が多くなる。つまり、トランジスタ２００のソース−ドレイン間のインピーダンスが低下する。
【００１５】
ここで、ダイオード接続されたトランジスタ２００では、プロセスばらつきによって生じるトランジスタ２００の閾値電圧のばらつき（以下、単に閾値電圧のばらつきと称す）や温度変化にともなって、高インピーダンス範囲が狭くなるという問題がある。例えば、閾値電圧が低い方にばらついた場合、図１０に示したプラス信号に対する高インピーダンス範囲が狭くなる。また高温条件下では、ダイオード２０２の閾値電圧が低下するため、図１０に示したマイナス信号に対する高インピーダンス範囲が狭くなる。
【００１６】
このような状況において、図８に示す従来技術は、それぞれダイオード接続された２つのトランジスタ１３１，１３２を高抵抗素子１１３として備える。なお、高抵抗素子１１３は、図１１に示す回路と等価になる。具体的には、図１１に示すように、ノードＮには、ダイオード１３１ａのアノード及びダイオード１３１ｂのカソードが接続される。ダイオード１３１ａのカソード及びダイオード１３１ｂのアノードには、ダイオード１３２ａのアノード及びダイオード１３２ｂのカソードが接続される。低電位側電源端子ＧＮＤには、ダイオード１３２ａのカソード及びダイオード１３２ｂのアノードが接続される。なお、ダイオード１３１ａは、トランジスタ１３１のゲート−ソース間の等価回路である。ダイオード１３１ｂは、トランジスタ１３１のドレイン−バックゲート間に形成された寄生ＰＮダイオードである。ダイオード１３２ａは、トランジスタ１３２のゲート−ソース間の等価回路である。ダイオード１３２ｂは、トランジスタ１３２のドレイン−バックゲート間に形成された寄生ＰＮダイオードである。
【００１７】
したがって、図８に示す従来技術では、トランジスタ１３１，１３２の閾値電圧のばらつきや温度変化により、高抵抗素子１１３の高インピーダンス範囲が狭くなるという問題があった。つまり、図８に示す従来技術では、閾値電圧のばらつきや温度変化等の影響を受けて、高いインピーダンスを維持することができないという問題があった。
【課題を解決するための手段】
【００１８】
本発明にかかる高インピーダンス回路は、ダイオード接続された第１及び第２のトランジスタを備え、前記第１のトランジスタのバックゲートと前記第２のトランジスタのソースとが接続され、前記第２のトランジスタのバックゲートと前記第１のトランジスタのソースとが接続される。
【００１９】
上述のような回路構成により、温度変化等による影響を抑え、高いインピーダンスを維持することができる。
【発明の効果】
【００２０】
本発明により、温度変化等の影響を抑え、高いインピーダンスを維持することが可能な高インピーダンス回路を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１にかかるＥＣＭの回路図である。
【図２Ａ】本発明の実施の形態１にかかる高インピーダンス回路の回路図である。
【図２Ｂ】本発明の実施の形態１にかかる高インピーダンス回路の断面図である。
【図２Ｃ】本発明の実施の形態１にかかる高インピーダンス回路の等価回路を示す図である。
【図３】本発明の実施の形態１にかかる高インピーダンス回路と従来技術の高抵抗素子との間のインピーダンスのばらつき耐性の違いを説明するための図である。
【図４Ａ】本発明の実施の形態２にかかる高インピーダンス回路の回路図である。
【図４Ｂ】本発明の実施の形態２にかかる高インピーダンス回路の断面図である。
【図４Ｃ】本発明の実施の形態２にかかる高インピーダンス回路の等価回路を示す図である。
【図５】本発明の実施の形態１にかかる高インピーダンス回路を示す図である。
【図６】本発明の実施の形態２にかかる高インピーダンス回路を示す図である。
【図７】特許文献１に記載されたＥＣＭの回路図である。
【図８】特許文献１に記載されたＥＣＭの回路図である。
【図９Ａ】ダイオード接続されたＰチャネルＭＯＳトランジスタの回路図である。
【図９Ｂ】ダイオード接続されたＰチャネルＭＯＳトランジスタの断面図である。
【図９Ｃ】ダイオード接続されたＰチャネルＭＯＳトランジスタの等価回路を示す図である。
【図１０】ダイオード接続されたＰチャネルＭＯＳトランジスタのＩ−Ｖ特性を示す図である。
【図１１】特許文献１に記載された高抵抗素子の等価回路を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００２３】
実施の形態１
図１に、本発明の実施の形態１にかかる高インピーダンス回路３を備えたＥＣＭ（増幅回路）１を示す。図１に示すＥＣＭ１は、エレクトレットコンデンサ（容量素子）１１と、接合型電界効果トランジスタ（インピーダンス変換素子。以下、Ｊ−ＦＥＴと称す）１２と、高インピーダンス回路３と、負荷抵抗（電流制御用抵抗）１４と、を備える。なお、エレクトレットコンデンサ１１と高インピーダンス回路３とによりフィルタ回路（ハイパスフィルタ）を構成する。
【００２４】
負荷抵抗１４とＪ−ＦＥＴ１１２とは、高電位側電源端子ＶＤＤと低電位側電源端子（電源電圧端子）ＧＮＤとの間に直列に接続される。負荷抵抗１４とＪ−ＦＥＴ１２とを接続する信号線上のノードＭは、外部出力端子１５に接続される。エレクトレットコンデンサ１１の一端は、ノードＮを介してＪ−ＦＥＴ１２のゲートに接続される。エレクトレットコンデンサ１１の他端は、低電位側電源端子ＧＮＤに接続される。高インピーダンス回路３は、ノードＮと低電位側電源端子ＧＮＤとの間に接続される。
【００２５】
図２Ａに、高インピーダンス回路３の詳細を示す。高インピーダンス回路３は、ＰチャネルＭＯＳトランジスタ（第１のトランジスタ。以下、単にトランジスタと称す）２１と、ＰチャネルＭＯＳトランジスタ（第２のトランジスタ。以下、単にトランジスタと称す）２２を有する。トランジスタ２１，２２は、いずれもダイオード接続されている。トランジスタ２１のドレインは、さらにノードＮに接続される。トランジスタ２１のソースは、トランジスタ２２のバックゲートに接続される。トランジスタ２２のソースは、トランジスタ２１のバックゲートに接続される。トランジスタ２２のドレインは、さらに低電位側電源端子ＧＮＤに接続される。
【００２６】
図１において、エレクトレットコンデンサ１１は、誘電性の振動板（振動膜）と固定電極（背面電極）とを対向させたものであり、これらのいずれかに誘電体（エレクトレット）が設けられている。
【００２７】
ＥＣＭ１では、外部から与えられる音圧に応じてエレクトレットコンデンサ１１の振動板が移動し、それにともなって、当該エレクトレットコンデンサ１１の容量が変化する。それにより、Ｊ−ＦＥＴ１２のゲートに供給される入力電圧（ノードＮの電圧Ｖｉｎ）が変化する。Ｊ−ＦＥＴ１２のソース−ドレイン間のインピーダンスは、入力電圧Ｖｉｎに応じて変化するため、それに応じてノードＭの電圧も変化する。ＥＣＭ１は、ノードＭの電圧を出力電圧Ｖｏｕｔとして外部出力端子１５から出力する。このように、ＥＣＭ１は、外部から与えられる音圧に応じて変化する出力電圧Ｖｏｕｔを生成する。
【００２８】
ＥＣＭ１は、上述のような回路構成の高インピーダンス回路３を備えることにより、プロセスばらつきによって生じるトランジスタ２１，２２の閾値電圧のばらつき（以下、単に閾値電圧のばらつきと称す）や温度変化の影響を抑え、高いインピーダンスを維持することを特徴とする。なお、高インピーダンス回路３は、ダイオード接続されたトランジスタが高インピーダンスを維持することのできる電圧範囲内で用いられる。以下、詳細を説明する。
【００２９】
図２Ｂは、高インピーダンス回路３を構成するトランジスタ２１，２２が形成されているＰ型半導体基板（Ｐ−）３１の断面図である。図２Ｃは、高インピーダンス回路３の等価回路を示す図である。なお、上述のように、トランジスタ２１のドレインには、ノードＮが接続され、入力電圧Ｖｉｎが供給される。また、トランジスタ２２のドレインには、低電位側電源端子ＧＮＤが接続され、接地電圧が供給される。
【００３０】
図２Ｂに示すように、トランジスタ２１は、Ｐ型半導体基板（Ｐ−）３１に形成されたＮウェル（Ｎ−）３２と、Ｎウェル（Ｎ−）３２に形成されたソース電極（Ｐ＋）３４及びドレイン電極（Ｐ＋）３５と、両電極３４，３５間にゲート酸化膜（不図示）を介して形成されたポリシリコンからなるゲート電極４０と、を含んで構成される。また、Ｎウェル（Ｎ−）３２には、ボディ電極（Ｎ＋）３６が形成される。
【００３１】
トランジスタ２２は、Ｐ型半導体基板（Ｐ−）３１に形成されたＮウェル（Ｎ−）３３と、Ｎウェル（Ｎ−）３３に形成されたソース電極（Ｐ＋）３７及びドレイン電極（Ｐ＋）３８と、両電極３７，３８間にゲート酸化膜（不図示）を介して形成されたポリシリコンからなるゲート電極４１と、を含んで構成される。また、Ｎウェル（Ｎ−）３３には、ボディ電極（Ｎ＋）３９が形成される。
【００３２】
図２Ｂに示すように、トランジスタ２１のゲート−ソース間電圧が閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ２１のゲート−ソース間には電流がほとんど流れない。一方、トランジスタ２１のゲート−ソース間電圧が閾値電圧に近づくと、トランジスタ２１のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ２１のゲート−ソース間には、ダイオード（以下、ダイオード２１ｂと称す）と等価の効果が現れる。また、トランジスタ２１のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード２１ａと称す）が形成される。
【００３３】
同様に、トランジスタ２２のゲート−ソース間電圧が閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ２２のゲート−ソース間には電流がほとんど流れない。一方、トランジスタ２２のゲート−ソース間電圧が閾値電圧に近づくと、トランジスタ２２のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ２２のゲート−ソース間には、ダイオード（以下、ダイオード２２ｂと称す）と等価の効果が現れる。また、トランジスタ２２のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード２２ａと称す）が形成される。
【００３４】
したがって、図２Ａに示す高インピーダンス回路３は、図２Ｃに示す回路と等価になる。なお、図２Ｃに示すように、ノードＮには、ダイオード２１ａのアノード及びダイオード２１ｂのカソードが接続される。ダイオード２１ａのカソードは、ダイオード２２ｂのアノードに接続される。ダイオード２２ｂのカソードは、低電位側電源端子ＧＮＤに接続される。ダイオード２１ｂのアノードは、ダイオード２２ａのカソードに接続される。ダイオード２２ａのアノードは、低電位側電源端子ＧＮＤに接続される。
【００３５】
つまり、ダイオード２１ａとダイオード２２ｂとは、ノードＮから低電位側電源端子ＧＮＤに向けて順方向に直列接続される。また、ダイオード２１ｂとダイオード２２ａとは、低電位側電源端子ＧＮＤからノードＮに向けて順方向に直列接続される。また、ダイオード２１ａとダイオード２２ｂとが直列接続された信号線と、ダイオード２１ｂとダイオード２２ａとが直列接続された信号線とは、互いに独立した信号経路であって、ノードＮと低電位側電源端子ＧＮＤとの間に並列に接続される。
【００３６】
さらに、各信号経路には、トランジスタのゲート−ソース間に形成されるダイオード（例えば、ダイオード２１ａ）と、トランジスタのドレイン−バックゲート間に形成される寄生ＰＮダイオード（例えば、ダイオード２２ｂ）とが混在して直列に接続されている。したがって、閾値電圧のばらつきが生じた場合でも、いずれか一方の信号経路のみに偏って当該ばらつきの影響が生じることはない。同様に、温度変化が生じた場合でも、いずれか一方の信号経路のみに偏って当該温度変化の影響が生じることはない。つまり、本実施の形態にかかる高インピーダンス回路３は、ばらつき耐性が強い。
【００３７】
一方、従来技術における高抵抗素子１１３の場合、図１１に示すように、ノードＮと低電位側電源端子ＧＮＤとの間に、トランジスタ１３１，１３２毎に閉じられた複数の信号経路を有する。したがって、各トランジスタ１３１，１３２内では、インピーダンスの低い信号経路に支配的に電流が流れる。そのため、閾値電圧のばらつきや温度変化の影響を受けた複数の信号経路のうち、最もインピーダンスの低い信号経路が選択されて支配的に電流が流れることになる。つまり、従来技術における高抵抗素子１１３は、閾値電圧のばらつきや温度変化の影響により、インピーダンスを高い状態に安定させることができない。
【００３８】
なお、ＮチャネルＭＯＳトランジスタ１３２は、ＰチャネルＭＯＳトランジスタ１３１よりも、ゲート−ソース間にリーク電流が流れやすい。したがって、マイナス信号よりもプラス信号側の信号経路、つまり、ノードＮから低電位側電源端子ＧＮＤに向けて電流が流れる場合の信号経路において、インピーダンスが小さくなるようにばらついてしまう可能性が高い。
【００３９】
ここで、本実施の形態にかかる高インピーダンス回路３のインピーダンスと、従来技術における高抵抗素子１１３のインピーダンスと、を比較する。
【００４０】
まず、従来技術における高抵抗素子１１３のインピーダンスについて説明する（図１１）。ダイオード１３１ａのインピーダンスをＲＰ（ＳＤ）、ダイオード１３１ｂのインピーダンスをＲＰ（ＢＤ）、ダイオード１３２ａのインピーダンスをＲＮ（ＳＤ）、ダイオード１３２ｂのインピーダンスをＲＮ（ＢＤ）とした場合、高抵抗素子１１３のトータルインピーダンスＲ０は、以下のように表される。
Ｒ０＝｛ＲＰ（ＳＤ）／／ＲＰ（ＢＤ）｝＋｛ＲＮ（ＳＤ）／／ＲＮ（ＢＤ）｝・・・（１）
【００４１】
例えば、ＲＰ（ＳＤ）＝１／ｎ×ＲＰ（ＢＤ）＝Ａ、 ＲＮ（ＳＤ）＝１／ｎ×ＲＮ（ＢＤ）＝Ａである場合について説明する（ｎ＞０，Ａ＞０）。この場合、式（１）より、
Ｒ０＝｛２ｎ／（ｎ＋１）｝×Ａ
となる。
【００４２】
次に、本実施の形態かかる高インピーダンス回路３のインピーダンスについて説明する（図２Ｃ）。ダイオード２１ａのインピーダンスをＲＰ（ＢＤ）、ダイオード２１ｂのインピーダンスをＲＰ（ＳＤ）、ダイオード２２ａのインピーダンスをＲＰ（ＢＤ）、ダイオード２２ｂのインピーダンスをＲＰ（ＳＤ）とした場合、高インピーダンス回路３のトータルインピーダンスＲ１は、以下のように表される。
Ｒ１＝｛ＲＰ（ＢＤ）＋ＲＰ（ＳＤ）｝／／｛ＲＰ（ＢＤ）＋ＲＰ（ＳＤ）｝・・・（２）
【００４３】
例えば、従来技術の条件と同様に、ＲＰ（ＳＤ）＝１／ｎ×ＲＰ（ＢＤ）＝Ａ、 ＲＮ（ＳＤ）＝１／ｎ×ＲＮ（ＢＤ）＝Ａである場合について説明する。この場合、式（２）より、
Ｒ１＝｛（１＋ｎ）／２｝×Ａ
となる。
【００４４】
したがって、ｎ＞０の場合、常に｛（１＋ｎ）／２｝≧｛２ｎ／（ｎ＋１）｝を満たす。つまり、本実施の形態にかかる高インピーダンス回路３は、従来技術よりも、同等以上のインピーダンスを有する。
【００４５】
なお、閾値電圧のばらつきによって、主としてインピーダンスＲＰ（ＳＤ），ＲＮ（ＳＤ）が変化する。また、温度変化によって、主としてインピーダンスＲＰ（ＢＤ），ＲＮ（ＢＤ）が変化する。したがって、閾値電圧のばらつき及び温度変化によって各ダイオードのインピーダンスが大きく変化するほど、係数ｎが１から離れる程度が大きくなる。
【００４６】
図３は、係数ｎと、トータルインピーダンスＲ０，Ｒ１との関係を示す図である。図３に示すように、係数ｎが１から離れるほど、従来技術における高抵抗素子１１３のトータルインピーダンスＲ０の低下が顕著になり、本実施の形態にかかる高インピーダンス回路３とのトータルインピーダンスＲ１との差分が大きくなる。つまり、本実施の形態にかかる高インピーダンス回路３は、従来技術よりも、閾値電圧のばらつきや温度変化の影響を抑え、高いインピーダンスを維持することができる。なお、図３に示すように、本実施の形態にかかる高インピーダンス回路３のトータルインピーダンスＲ１は、常に、従来技術における高抵抗素子１１３のトータルインピーダンスＲ０以上の値を示している。
【００４７】
このように、本実施の形態にかかる高インピーダンス回路３は、トランジスタ２１，２２毎に閉じられた複数の信号経路を有するのではなく、等価回路に示されるように（図２Ｃ参照）、ノードＮと低電位側電源端子ＧＮＤとの間に独立した２つの信号経路を有する。そして、本実施の形態にかかる高インピーダンス回路３は、トランジスタ２１，２２の閾値電圧のばらつきや温度変化が生じた場合でも、独立した２つの信号経路にそれらの影響が分散される構成となっている。そのため、本実施の形態にかかる高インピーダンス回路３は、従来技術と比較して、閾値電圧のばらつきや温度変化の影響を受けにくく、高いインピーダンスを維持することができる。
【００４８】
実施の形態２
本実施の形態にかかる高インピーダンス回路４を備えたＥＣＭ２について説明する。実施の形態１にかかる高インピーダンス回路３は、２つのＰチャネルＭＯＳトランジスタ２１，２２を備えていた。一方、本実施の形態にかかる高インピーダンス回路４は、２つのＮチャネルＭＯＳトランジスタ５１，５２を備える。なお、ＥＣＭ２に設けられた高インピーダンス回路４以外の回路構成及び動作は、実施の形態１にかかる高インピーダンス回路３と同様であるため、説明を省略する。なお、高インピーダンス回路４は、ダイオード接続されたトランジスタが高インピーダンスを維持することのできる電圧範囲内で用いられる。
【００４９】
図４Ａに、高インピーダンス回路４の詳細を示す。高インピーダンス回路４は、上述のように、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）５１，５２を有する。トランジスタ５１，５２は、いずれもダイオード接続されている。トランジスタ５１のドレインは、さらにノードＮに接続される。トランジスタ５１のソースは、トランジスタ５２のバックゲートに接続される。トランジスタ５２のソースは、トランジスタ５１のバックゲートに接続される。トランジスタ５２のドレインは、さらに低電位側電源端子ＧＮＤに接続される。
【００５０】
図４Ｂは、高インピーダンス回路４を構成するトランジスタ５１，５２が形成されているＰ型半導体基板（Ｐ−）６１の断面図である。図４Ｃは、高インピーダンス回路４の等価回路を示す図である。なお、上述のように、トランジスタ５１のドレインには、ノードＮが接続され、電圧Ｖｉｎが供給される。また、トランジスタ５２のドレインには、低電位側電源端子ＧＮＤが接続され、接地電圧が供給される。
【００５１】
図４Ｂに示すように、トランジスタ５１は、Ｐ型半導体基板（Ｐ−）６１に形成されたＰウェル（Ｐ）６２と、Ｐウェル（Ｐ）６２に形成されたＮウェル（Ｎ−）６３と、Ｎウェル（Ｎ−）６３に形成されたＰウェル（Ｐ−）６４と、Ｐウェル（Ｐ−）６４に形成されたソース電極（Ｎ＋）６７及びドレイン電極（Ｎ＋）６８と、両電極間６７，６８間にゲート酸化膜を介して形成されたポリシリコンからなるゲート電極７３と、を含んで構成される。また、Ｐウェル（Ｐ−）６４には、ボディ電極（Ｐ＋）６９が形成される。
【００５２】
トランジスタ５２は、Ｐ型半導体基板（Ｐ−）６１に形成されたＰウェル（Ｐ）６２と、Ｐウェル（Ｐ）６２に形成されたＮウェル（Ｎ−）６５と、Ｎウェル（Ｎ−）６５に形成されたＰウェル（Ｐ−）６６と、Ｐウェル（Ｐ−）６６に形成されたソース電極（Ｎ＋）７０及びドレイン電極（Ｎ＋）７１と、両電極間７０，７１間にゲート酸化膜を介して形成されたポリシリコンからなるゲート電極７４と、を含んで構成される。また、Ｐウェル（Ｐ−）６６には、ボディ電極（Ｐ＋）７２が形成される。
【００５３】
図４Ｂに示すように、トランジスタ５１のゲート−ソース間電圧が閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ５１のゲート−ソース間には電流がほとんど流れない。一方、トランジスタ５１のゲート−ソース間電圧が閾値電圧に近づくと、トランジスタ５１のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ５１のゲート−ソース間には、ダイオード（以下、ダイオード５１ｂと称す）と等価の効果が現れる。また、トランジスタ５１のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード５１ａと称す）が形成される。
【００５４】
同様に、トランジスタ５２のゲート−ソース間電圧が閾値電圧よりも小さい場合、電界効果の影響により、トランジスタ５２のゲート−ソース間には電流がほとんど流れない。一方、トランジスタ５２のゲート−ソース間電圧が閾値電圧に近づくと、トランジスタ５２のゲート−ソース間に流れるリーク電流が増加する。つまり、トランジスタ５２のゲート−ソース間には、ダイオード（以下、ダイオード５２ｂと称す）と等価の効果が現れる。また、トランジスタ５２のドレイン−バックゲート間には、寄生ＰＮダイオード（以下、ダイオード５２ａと称す）が形成される。
【００５５】
したがって、図４Ａに示す高インピーダンス回路４は、図４Ｃに示す回路と等価になる。なお、図４Ｃに示すように、ノードＮには、ダイオード５１ａのカソード及びダイオード５１ｂのアノードが接続される。ダイオード５１ａのアノードは、ダイオード５２ｂのカソードに接続される。ダイオード５２ｂのアノードは、低電位側電源端子ＧＮＤに接続される。ダイオード５１ｂのカソードは、ダイオード５２ａのアノードに接続される。ダイオード５２ａのカソードは、低電位側電源端子ＧＮＤに接続される。
【００５６】
つまり、ダイオード５１ｂとダイオード５２ａとは、ノードＮから低電位側電源端子ＧＮＤに向けて順方向に直列接続される。また、ダイオード５１ａとダイオード５２ｂとは、低電位側電源端子ＧＮＤからノードＮに向けて順方向に直列接続される。また、ダイオード５１ｂとダイオード５２ａとが直列接続された信号線と、ダイオード５１ａとダイオード５２ｂとが直列接続された信号線とは、互いに独立した信号経路であって、ノードＮと低電位側電源端子ＧＮＤとの間に並列に接続される。
【００５７】
さらに、各信号経路には、トランジスタのゲート−ソース間に形成されるダイオード（例えば、ダイオード５１ａ）と、トランジスタのドレイン−バックゲート間に形成される寄生ＰＮダイオード（例えば、ダイオード５２ｂ）とが混在して直列に接続されている。したがって、閾値電圧のばらつきが生じた場合でも、いずれか一方の信号経路のみに偏って当該ばらつきの影響が生じることはない。同様に、温度変化が生じた場合でも、いずれか一方の信号経路のみに偏って当該温度変化の影響が生じることはない。つまり、本実施の形態にかかる高インピーダンス回路４は、ばらつき耐性が強い。
【００５８】
このように、本実施の形態にかかる高インピーダンス回路４は、トランジスタ５１，５２毎に閉じられた複数の信号経路を有するのではなく、等価回路に示されるように（図４Ｃ参照）、ノードＮと低電位側電源端子ＧＮＤとの間に独立した２つの信号経路を有する。そして、本実施の形態にかかる高インピーダンス回路４は、トランジスタ５１，５２の閾値電圧のばらつきや温度変化が生じた場合でも、独立した２つの信号経路にそれらの影響が分散される構成となっている。そのため、本実施の形態にかかる高インピーダンス回路４は、従来技術よりも、閾値電圧のばらつきや温度変化の影響を受けにくく、高いインピーダンスを維持することができる。
【００５９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。実施の形態１では、ＥＣＭ１において、ノードＮと低電位側電源端子ＧＮＤとの間に、１つの高インピーダンス回路３が接続される場合を例に説明したが、これに限られない。図５に示すように、複数の高インピーダンス回路３が直列に接続される回路構成にも適宜変更可能である。
【００６０】
同様に、実施の形態２では、ＥＣＭ２において、ノードＮと低電位側電源端子ＧＮＤとの間に、１つの高インピーダンス回路４が接続される場合を例に説明したが、これに限られない。図６に示すように、複数の高インピーダンス回路４が直列に接続される回路構成にも適宜変更可能である。
【００６１】
また、上記実施の形態では、インピーダンス変換素子としてＪ−ＦＥＴが用いられた場合を例に説明したが、これに限られない。Ｊ−ＦＥＴに代えて、バイポーラトランジスタが用いられる回路構成にも適宜変更可能である。
【符号の説明】
【００６２】
１，２ ＥＣＭ
３，４ 高インピーダンス回路
１１ エレクトレットコンデンサ
１２ Ｊ−ＦＥＴ
１４ 負荷抵抗
１５ 外部出力端子
２１，２２ ＰチャネルＭＯＳトランジスタ
５１，５２ ＮチャネルＭＯＳトランジスタ
２１ａ，２１ｂ，２２ａ，２２ｂ ダイオード
５１ａ，５１ｂ，５２ａ，５２ｂ ダイオード
【特許請求の範囲】
【請求項１】
ダイオード接続された第１及び第２のトランジスタを備え、
前記第１のトランジスタのバックゲートと前記第２のトランジスタのソースとが接続され、前記第２のトランジスタのバックゲートと前記第１のトランジスタのソースとが接続された高インピーダンス回路。
【請求項２】
前記第１のトランジスタは、
ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の高インピーダンス回路。
【請求項３】
前記第１のトランジスタは、
ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の高インピーダンス回路。
【請求項４】
前記第２のトランジスタは、
ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれか一項に記載の高インピーダンス回路。
【請求項５】
前記第２のトランジスタは、
ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれか一項に記載の高インピーダンス回路。
【請求項６】
容量素子と、
前記容量素子の一端と電源電圧端子との間に設けられた、請求項１〜５のいずれか一項に記載の抵抗回路と、を備えたフィルタ回路。
【請求項７】
前記容量素子の一端と前記第１のトランジスタのドレインとが接続され、前記電源電圧端子と前記第２のトランジスタのドレインとが接続されることを特徴とする請求項６に記載のフィルタ回路。
【請求項８】
前記容量素子は、
エレクトレットコンデンサマイクであることを特徴とする請求項６又は７に記載のフィルタ回路。
【請求項９】
容量素子と、前記容量素子の一端と電源電圧端子との間に設けられた請求項１〜５のいずれか一項に記載の抵抗回路と、を有するフィルタ回路と、
前記フィルタ回路の出力信号に応じてインピーダンスが変化するインピーダンス変換素子と、
前記インピーダンス変換素子に直列に接続された電流制御用抵抗と、を備えた増幅回路。
【請求項１０】
前記インピーダンス変換素子は、
バイポーラトランジスタであることを特徴とする請求項９に記載の増幅回路。
【請求項１１】
前記インピーダンス変換素子は、
電界効果トランジスタであることを特徴とする請求項９に記載の増幅回路。
【請求項１】
ダイオード接続された第１及び第２のトランジスタを備え、
前記第１のトランジスタのバックゲートと前記第２のトランジスタのソースとが接続され、前記第２のトランジスタのバックゲートと前記第１のトランジスタのソースとが接続された高インピーダンス回路。
【請求項２】
前記第１のトランジスタは、
ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の高インピーダンス回路。
【請求項３】
前記第１のトランジスタは、
ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の高インピーダンス回路。
【請求項４】
前記第２のトランジスタは、
ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれか一項に記載の高インピーダンス回路。
【請求項５】
前記第２のトランジスタは、
ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれか一項に記載の高インピーダンス回路。
【請求項６】
容量素子と、
前記容量素子の一端と電源電圧端子との間に設けられた、請求項１〜５のいずれか一項に記載の抵抗回路と、を備えたフィルタ回路。
【請求項７】
前記容量素子の一端と前記第１のトランジスタのドレインとが接続され、前記電源電圧端子と前記第２のトランジスタのドレインとが接続されることを特徴とする請求項６に記載のフィルタ回路。
【請求項８】
前記容量素子は、
エレクトレットコンデンサマイクであることを特徴とする請求項６又は７に記載のフィルタ回路。
【請求項９】
容量素子と、前記容量素子の一端と電源電圧端子との間に設けられた請求項１〜５のいずれか一項に記載の抵抗回路と、を有するフィルタ回路と、
前記フィルタ回路の出力信号に応じてインピーダンスが変化するインピーダンス変換素子と、
前記インピーダンス変換素子に直列に接続された電流制御用抵抗と、を備えた増幅回路。
【請求項１０】
前記インピーダンス変換素子は、
バイポーラトランジスタであることを特徴とする請求項９に記載の増幅回路。
【請求項１１】
前記インピーダンス変換素子は、
電界効果トランジスタであることを特徴とする請求項９に記載の増幅回路。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１】
【公開番号】特開２０１１−１８８２６０（Ｐ２０１１−１８８２６０Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５１７２７（Ｐ２０１０−５１７２７）
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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