【課題】一サンプリング当たりにＡ／Ｄ変換時間を短縮すること可能なアナログディジタル変換器を提供することを目的とする。
【解決手段】Ａ／Ｄ変換ステージ１０１でのサンプル値Ｒに変換操作Ｂを施して変換結果Ｄ３を生成しこの変換結果Ｄ３にＡ／Ｄ変換ステージ１０３でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０５でのサンプル値に変換操作Ｂを施して変換結果Ｄ４を生成しこの変換結果Ｄ４にＡ／Ｄ変換ステージ１０７でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０７でのサンプル値に変換操作Ｂを施して変換結果Ｄ５を生成しこの変換結果Ｄ５にＡ／Ｄ変換ステージ１０１でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０３でのサンプル値に変換操作Ｂを施して変換結果Ｄ６を生成しこの変換結果Ｄ６にＡ／Ｄ変換ステージ１０５でサンプリング操作Ａを施す。

【特許請求の範囲】
【請求項１】
ステージ入力と、
ステージ出力と、
所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からのアナログ信号に応答して生成するサブＡ／Ｄ変換回路と、
前記ディジタル信号に応じた制御信号を生成する制御回路と、
前記ステージ入力からのアナログ信号を受ける第１の入力、前記制御信号を受ける第２の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含み、
前記ゲインステージは、
一端および他端を有する第１のキャパシタと、
一端および他端を有する第２のキャパシタと、
前記アナログ信号のサンプリングのための第１の期間に前記第１のキャパシタの前記一端を前記ステージ入力に接続するための第１のサンプリングスイッチと、
前記第１の期間に前記第２のキャパシタの前記一端を前記ステージ入力に接続するための第２のサンプリングスイッチと、
前記第１のキャパシタの前記他端および前記第２のキャパシタの前記他端に接続された反転入力と、前記ステージ出力に接続された出力とを有する演算増幅回路と、
前記第１のキャパシタの前記一端および前記第２のキャパシタの前記一端にそれぞれ接続された第１および第２の出力を有しており、前記アナログ信号の処理のための第２の期間に前記制御信号に応じた所定の電圧を前記第２のキャパシタの前記一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第３の期間に前記第２のキャパシタの前記一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第４の期間、有限利得の補正用の信号を受けるための第５の期間および有限利得の補正用の信号を処理するための第６の期間に前記第２のキャパシタの前記一端に参照電圧を提供すると共に、前記第５の期間および前記第３の期間に前記第１のキャパシタの前記一端に前記参照電圧を提供するＤ／Ａ変換器と、
前記第１、第３および第５の期間に前記演算増幅回路の前記出力に前記反転入力を接続するためのフィードバックスイッチと、
前記第２、第４および第６の期間に前記第１のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第１のスイッチと
を備える、ことを特徴とするＡ／Ｄ変換ステージ。
【請求項２】
ステージ入力と、
ステージ出力と、
所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からのアナログ信号に応答して生成するサブＡ／Ｄ変換回路と、
前記ディジタル信号に応じた制御信号を生成する制御回路と、
前記ステージ入力からのアナログ信号を受ける第１の入力、前記制御信号を受ける第２の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含み、
前記ゲインステージは、
一端および他端を有する第１のキャパシタと、
一端および他端を有する第２のキャパシタと、
前記アナログ信号のサンプリングのための第１の期間に前記第１のキャパシタの前記一端を前記ステージ入力に接続するための第１のサンプリングスイッチと、
前記第１の期間に前記第２のキャパシタの前記一端を前記ステージ入力に接続するための第２のサンプリングスイッチと、
前記第１のキャパシタの前記他端および前記第２のキャパシタの前記他端に接続された反転入力と、前記ステージ出力に接続された出力とを有する演算増幅回路と、
前記第１のキャパシタの前記一端および前記第２のキャパシタの前記一端にそれぞれ接続された第１および第２の出力を有しており、前記アナログ信号の処理のための第２の期間に前記制御信号に応じた所定の電圧を前記第２のキャパシタの前記一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第３の期間に前記第２のキャパシタの前記一端に基準電位線に接続し、前記第３の期間に前記第１のキャパシタの前記一端に参照電圧を提供すると共に、キャパシタミスマッチの補償用の信号を処理するための第４の期間に前記第２のキャパシタの前記一端に前記参照電圧を提供するＤ／Ａ変換器と、
前記第１および第３の期間に前記演算増幅回路の前記出力に前記反転入力を接続するためのフィードバックスイッチと、
前記第２および第４の期間に前記第１のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第１のスイッチと
を備える、ことを特徴とするＡ／Ｄ変換ステージ。
【請求項３】
ステージ入力と、
ステージ出力と、
所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からの信号に応答して生成するサブＡ／Ｄ変換回路と、
前記ディジタル信号に応じた制御信号を生成する制御回路と、
前記ステージ入力からのアナログ信号を受ける第１の入力、前記制御信号を受ける第２の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含み、
前記ゲインステージは、
一端および他端を有する第１のキャパシタと、
一端および他端を有する第２のキャパシタと、
前記アナログ信号のサンプリングのための第１の期間に前記第１のキャパシタの前記一端を前記ステージ入力に接続するための第１のサンプリングスイッチと、
前記第２のキャパシタの前記一端を前記第１の期間に前記ステージ入力に接続するための第２のサンプリングスイッチと、
前記第１のキャパシタの前記他端および前記第２のキャパシタの前記他端に接続された反転入力と、前記ステージ出力に接続された出力とを有する演算増幅回路と、
前記第１のキャパシタの前記一端および前記第２のキャパシタの前記一端にそれぞれ接続された第１および第２の出力を有しており、前記アナログ信号の処理のための第２の期間に前記制御信号に応じた所定の電圧を前記第２のキャパシタの前記一端に提供し、有限利得の補償のための信号を受けるための第３の期間および有限利得の補償のための信号を処理するための第４の期間に前記第２のキャパシタの前記一端に参照信号を提供すると共に、前記第３の期間に前記第１のキャパシタの前記一端に前記参照信号を提供するＤ／Ａ変換器と、
前記第１および第３の期間に前記演算増幅回路の前記出力に前記反転入力を接続するためのフィードバックスイッチと、
前記第２および第４の期間に前記第１のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第１のスイッチと
を備える、ことを特徴とするＡ／Ｄ変換ステージ。
【請求項４】
アナログ信号に対応したディジタル信号を生成するためのＡ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法であって、前記Ａ／Ｄ変換ステージは第１および第２のキャパシタと該第１および第２のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、前記変換誤差は前記第１および第２のキャパシタのミスマッチに関連する誤差を含み、
当該方法は、
（ａ）前記演算増幅回路の出力と前記反転入力とを接続すると共に前記第２のキャパシタの他端を基準電位線に接続すると共に前記第１のキャパシタの他端に参照電圧を加えることによって、前記演算増幅回路の前記出力に第１の変換値を生成すると共に前記第１および第２のキャパシタに電荷を配置するステップと、
（ｂ）前記演算増幅回路の出力と前記反転入力との間に前記第１のキャパシタを接続すると共に前記第２のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に第２の変換値を生成すると共に前記第１および第２のキャパシタに電荷を再配置するステップと
を含む、ことを特徴とする方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【公開番号】特開２０１２−１６０６９（Ｐ２０１２−１６０６９Ａ）
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願番号】特願２０１１−２３１０５３（Ｐ２０１１−２３１０５３）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【分割の表示】特願２００８−５２０６３６（Ｐ２００８−５２０６３６）の分割
【原出願日】平成１９年６月８日（２００７．６．８）
【出願人】（３０４０２３３１８）国立大学法人静岡大学 (416)
【Ｆターム（参考）】