ＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法
【課題】 ＵＴＯＰＩＡレベル２におけるハンドシェイク機能を利用して、送信データの不要な廃棄を防止する。
【解決手段】 複数のＰＨＹレイヤデバイスへＡＴＭセルデータを送信するＡＴＭレイヤデバイス１にて、ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータが一時的に格納されるＦＩＦＯ１２を有し、送信ＣＬＡＶ監視部１４において、ＰＨＹレイヤデバイスから送信された送信ＣＬＡＶを周期的に監視してＰＨＹレイヤデバイスがＡＴＭセルデータを受信可能な状態であるかどうかが判断され、ＰＨＹレイヤデバイスが受信不可能な状態である回数がカウントされ、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるためにＦＩＦＯ１２に格納されているＡＴＭセルデータが廃棄される。
【解決手段】 複数のＰＨＹレイヤデバイスへＡＴＭセルデータを送信するＡＴＭレイヤデバイス１にて、ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータが一時的に格納されるＦＩＦＯ１２を有し、送信ＣＬＡＶ監視部１４において、ＰＨＹレイヤデバイスから送信された送信ＣＬＡＶを周期的に監視してＰＨＹレイヤデバイスがＡＴＭセルデータを受信可能な状態であるかどうかが判断され、ＰＨＹレイヤデバイスが受信不可能な状態である回数がカウントされ、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるためにＦＩＦＯ１２に格納されているＡＴＭセルデータが廃棄される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期転送モードにて送信されるＡＴＭセルデータを監視するＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法に関し、特に、ＵＴＯＰＩＡレベル２を使用して送信されるＡＴＭセルデータを監視するＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法に関する。
【背景技術】
【０００２】
一般にＡＴＭ（Asynchronous Transfer Mode：非同期転送モード）セルの多重・分離を行うＡＴＭセル通信システムには、ＡＴＭレイヤデバイスとＰＨＹ（Physical Layer Protocol：物理レイヤプロトコル）レイヤデバイスとの間のインタフェースとして、ＡＴＭフォーラムによって提唱されているＵＴＯＰＩＡ（Universal Test and Operation PHY Interface for ATM）インタフェースが存在する。
【０００３】
このＵＴＯＰＩＡインタフェースには現在３つのレベルが定義されており、その中の１つとして、１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとが接続されるインタフェースであるレベル２が定義されている。また、ＵＴＯＰＩＡレベル２において、１つのＡＴＭレイヤデバイスに接続されるＰＨＹレイヤデバイスの数は３１個が上限とされている。
【０００４】
図６は、従来のＡＴＭセル通信システムの一構成例を示す図である。
【０００５】
図６に示すように本構成例は、ＡＴＭレイヤデバイス１０１と、ＡＴＭレイヤデバイス１０１と接続される複数のＰＨＹレイヤデバイス１０２−１〜１０２−３１とから構成されており、ＡＴＭレイヤデバイス１０１は、ＡＴＭスイッチのように１つのＰＨＹレイヤデバイスから出力されてＡＴＭレイヤデバイスに入力されたＡＴＭセルデータを、他のＰＨＹレイヤデバイスへ送信するためのスイッチング機能を有する。
【０００６】
また、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へＡＴＭセルデータを送信するための信号として、送信クロック、送信アドレス、送信データ、送信イネーブル、送信ＳＯＣ及び送信ＣＬＡＶが接続されている。送信アドレスは、ＡＴＭレイヤデバイス１０１からＡＴＭセルデータを送信すべき対象のＰＨＹレイヤデバイス１０２−１〜１０２−３１を指定するためのＰＨＹレイヤデバイス１０２−１〜１０２−３１に予め付与された５ビットのアドレスバスである。送信データは、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信される８ビットのＡＴＭセルデータのデータバスである。送信イネーブルは、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信されるＡＴＭセルデータが有効であるかどうかを示す信号である。送信ＳＯＣは、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信されるＡＴＭセルデータの先頭位置を示す信号である。送信ＣＬＡＶは、ＡＴＭレイヤデバイス１０１から送信されるＡＴＭセルデータがＰＨＹレイヤデバイス１０２−１〜１０２−３１にて受信可能であるかどうかを示すＰＨＹレイヤデバイス１０２−１〜１０２−３１からＡＴＭレイヤデバイスへ送信される受信可能状態表示信号である。送信クロックは、これらの信号を同期させるためのクロックである。なお、図６においては、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へＡＴＭセルデータを送信するための信号のみを示す。
【０００７】
図７は、図６に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１０１の構成を示す図である。
【０００８】
図６に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１０１は図７に示すように、送信すべきＡＴＭセルデータをメモリであるＦＩＦＯ１１２に一時的に格納するための制御を行うＡＴＭセルスイッチング制御部１１１と、図６に示したＰＨＹレイヤデバイス１０２−１〜１０２−３１から送信されてＡＴＭレイヤデバイス１０１にて受信される送信ＣＬＡＶを監視する送信ＣＬＡＶ監視部１１４と、ＡＴＭセルデータを送信する対象のＰＨＹレイヤデバイス１０２−１〜１０２−３１のアドレスを生成する送信アドレス生成部１１５と、送信ＣＬＡＶ監視部１１４にて監視された送信ＣＬＡＶと送信アドレス生成部１１５にて生成された送信アドレスとに基づいてＦＩＦＯ１１２に格納されているＡＴＭセルデータを読み出し、読み出されたＡＴＭセルデータを送信データとして送信イネーブル及び送信ＳＯＣと共に送信するＡＴＭセル送信部１１６と、送信アドレス生成部１１５にて送信アドレスを生成するためのカウンタを動作させ、且つＡＴＭセル送信部１１６から送信される送信データ、送信イネーブル及び送信ＳＯＣを同期させる送信クロックを生成する送信クロック生成部１１３とから構成されている。なお、ＡＴＭセル送信部１１６から送信される送信イネーブル及び送信ＳＯＣについては、送信データが送信されるタイミングに基づいてＡＴＭセル送信部１１６にて生成されて送信される。
【０００９】
図８は、図６及び図７に示した従来のＡＴＭセル通信システムにおけるＡＴＭセル通信方法を説明するためのフローチャートである。
【００１０】
まずは、図６に示した各ＰＨＹレイヤデバイス１０２−１〜１０２−３１にカード番号としてアドレスがそれぞれ予め付与される。上述したように、ＵＴＯＰＩＡレベル２においては、１つのＡＴＭレイヤデバイスに接続されるＰＨＹレイヤデバイスの数は３１個が上限とされているため、付与されるアドレスは「００」〜「３０」とする。このアドレスを１６進数で表現すると、「００」〜「１Ｅ」となる。
【００１１】
また、ＡＴＭセルスイッチング制御部１１１によって、送信されるＡＴＭセルデータのヘッダに基づいて、ＰＨＹレイヤデバイス１０２−１〜１０２−３１のアドレスに対応付けられて当該ＡＴＭセルデータがＦＩＦＯ１１２に随時格納されている。
【００１２】
送信クロック生成部１１３にて生成される送信クロックによって、送信アドレス生成部１１５において送信アドレスが生成される。生成される送信アドレスは、送信アドレス生成部１１５に設けられたカウンタによって「００」〜「１Ｅ」までサイクリックにカウントアップされた値が用いられる。このように生成されたアドレスが送信アドレスとしてＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信される（ステップＳ５１）。
【００１３】
そして、送信された送信アドレスがＰＨＹレイヤデバイス１０２−１〜１０２−３１にて受信されると（ステップＳ５２）、ＰＨＹレイヤデバイス１０２−１〜１０２−３１にて受信された送信アドレスが自アドレスであるかどうかが判断される（ステップＳ５３）。
【００１４】
自アドレスであると判断されると、ＡＴＭレイヤデバイス１０１から送信される送信データが受信可能な状態であるかどうかが判断される（ステップＳ５４）。受信可能な状態であると判断された場合、送信ＣＬＡＶに「１」が設定される（ステップＳ５５）。一方、受信可能な状態ではないと判断された場合は、送信ＣＬＡＶに「０」が設定される（ステップＳ５６）。
【００１５】
ステップＳ５５またはステップＳ５６にて値が設定された送信ＣＬＡＶがＰＨＹレイヤデバイス１０２−１〜１０２−３１からＡＴＭレイヤデバイス１０１へ送信される（ステップＳ５７）。
【００１６】
また、ステップＳ５３にて、自アドレスではないと判断された場合は、何もしない。
【００１７】
ＰＨＹレイヤデバイス１０２−１〜１０２−３１から送信された送信ＣＬＡＶがＡＴＭレイヤデバイス１０１にて受信されると（ステップＳ５８）、送信ＣＬＡＶ監視部１１４にて送信ＣＬＡＶの値が「１」であるかどうかが判断される（ステップＳ５９）。
【００１８】
送信ＣＬＡＶの値が「１」であると判断された場合、ＡＴＭセル送信部１１６によって、ＦＩＦＯ１１２に送信ＣＬＡＶが送信されたＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信する送信データがあるかどうかが判断される（ステップＳ６０）。
【００１９】
送信データがＦＩＦＯ１１２にあると判断された場合、ＦＩＦＯ１１２に格納されているＡＴＭセルデータが送信データとしてＡＴＭセル送信部１１６から当該ＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信される（ステップＳ６１）。このとき、再度同じ送信アドレスが送信データが送信される前に送信され、また、送信データが送信されるタイミングに基づいて送信イネーブル及び送信ＳＯＣが送信される。そして、ＡＴＭセル送信部１１６から送信された送信データ、送信イネーブル及び送信ＳＯＣは、ＰＨＹレイヤデバイス１０２−１〜１０２−３１にて受信される（ステップＳ６２）。
【００２０】
ＡＴＭセル送信部１１６から送信データが送信されると、送信アドレス生成部１１５のカウンタによって送信アドレスがカウントアップされる（ステップＳ６３）。ステップＳ５９において、送信ＣＬＡＶの値が「１」ではないと判断された場合、またはステップＳ６０において、ＦＩＦＯ１１２に送信データが無いと判断された場合にも、送信アドレス生成部１１５のカウンタによって送信アドレスがカウントアップされる。ただし、上述したように送信アドレス生成部１１５に設けられたカウンタは「００」〜「１Ｅ」をサイクリックするカウンタであるため、カウンタの値が「１Ｅ」である場合は、カウントアップされて「１Ｆ」になるのではなく、「００」に戻る。そして、カウントアップされたアドレスを送信アドレスとして、ステップＳ５１の処理に戻る。
【００２１】
図９は、図６及び図７に示したＡＴＭレイヤデバイス１０１からアドレスが「０４」であるＰＨＹレイヤデバイス１０２−４へＡＴＭセルデータが送信される送信タイミングを示すタイミングチャートである。なお、図９においては、各信号の送信タイミングの説明の便宜上、各タイミングにおいてタイムスロット番号を付与して示す。ここで、ＦＩＦＯ１１２にはＰＨＹレイヤデバイス１０２−４へ送信するためのＡＴＭセルデータが格納されており、またＰＨＹレイヤデバイス１０２−４はＡＴＭレイヤデバイス１０１から送信されるＡＴＭセルデータを受信することが可能な状態である。
【００２２】
送信アドレス生成部にて生成されたアドレス「０４」が、ＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信され（Ｔ２０２）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス１０２−１〜１０２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス１０２−４にて、現在ＡＴＭセルデータを受信可能である旨を通知するために送信ＣＬＡＶに「１」が設定されてＡＴＭレイヤデバイス１０１へ送信される（Ｔ２０３）。
【００２３】
ＡＴＭレイヤデバイス１０１にて受信された送信ＣＬＡＶの値が「１」であることが送信ＣＬＡＶ監視部１１４にて判断される。そして、ＦＩＦＯ１１２に送信すべきＡＴＭセルデータが格納されているため、再度アドレス「０４」が送信アドレス生成部１１５から送信され（Ｔ２０４）、ＦＩＦＯ１１２に格納されているＡＴＭセルデータがＡＴＭセル送信部１１６によって読み出され、送信データとしてＰＨＹレイヤデバイス１０２−４へ送信される（Ｔ２０５〜Ｔ２５７）。このとき、送信データの先頭１クロック分が「１」となった送信ＳＯＣ及び送信データ５３クロック分が「０」となった送信イネーブルも同時に送信される。なお、送信データについては、ＡＴＭセルデータであるため、ヘッダが５バイト（Ｈ１〜Ｈ５）及びペイロードが４８バイト（Ｐ１〜Ｐ４８）となっている。またここでは、送信イネーブルは負極性の信号であり、送信ＳＯＣは正極性の信号である。
【００２４】
また、送信アドレス生成部１１５にて送信アドレスがカウントアップされてＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信され、ＰＨＹレイヤデバイス１０２−１〜１０２−３１の受信可能状態が周期的にポーリングされている。また、各アドレスの間に「１Ｆ」のアドレスが送信されているのは、未定義のアドレス「１Ｆ」が送信されることによりウエイト時間が発生し、その発生したウエイト時間を利用して送受信間にてハンドシェイクを行うことによりＵＴＯＰＩＡレベル２における高速転送を実現するためである。
【００２５】
送信アドレスがサイクリックされて再度「０４」になると（Ｔ２６４）、上述したタイムスロットＴ２０２〜Ｔ２５７の送信処理が行われる。
【００２６】
このように、上述したＡＴＭレイヤデバイスにおいては、ＦＩＦＯに送信するＡＴＭセルデータが格納されており、ＰＨＹレイヤデバイスが送信データを受信可能な状態であれば、ＦＩＦＯに格納されている当該ＰＨＹレイヤデバイス宛てのＡＴＭセルデータは、ＦＩＦＯから読み出され、当該ＰＨＹレイヤデバイスへ送信されるため、ＦＩＦＯにＡＴＭセルデータが滞留することは無い。ところが、ＦＩＦＯに送信するＡＴＭセルデータが格納されている状態にもかかわらず、ＰＨＹレイヤデバイスにおけるデータの受信が不可能な状態が続いた場合、ＦＩＦＯに格納されている当該ＰＨＹレイヤデバイス宛てのＡＴＭセルデータを送信することができず、送信されないＡＴＭセルデータが滞留し、それにより、ＦＩＦＯにおいてオーバーフローが生じてしまい、他のＰＨＹレイヤデバイス宛てのＡＴＭセルデータまでもが廃棄されるという不具合が生じてしまう。
【００２７】
そこで、データの受信側にてデータが正常に受信されなかった場合に、送信側に対して再送要求が送信され、再送要求が受信された送信側から当該データを再送し、その再送回数に閾値を設けておき、再送回数がその閾値を超えた場合に、送信側バッファを解放する等のそれに応じた障害処理を行うといった方法が考えられている（例えば、特許文献１参照。）。
【特許文献１】特許第２８３４２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、特許文献１に記載された方法においては、データの受信側にてデータを受信することが不可能な場合であっても、送信側から受信側へデータが送信されてしまうという問題点がある。また、特許文献１に記載された再送処理については、ＵＴＯＰＩＡレベル２におけるハンドシェイク機能を利用したものではない。
【００２９】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、ＵＴＯＰＩＡレベル２におけるハンドシェイク機能を利用して、送信データの不要な廃棄を防止することができるＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記目的を達成するために本発明は、
ＡＴＭレイヤデバイスと、前記ＡＴＭレイヤデバイスと接続された複数のＰＨＹレイヤデバイスとを有し、ＵＴＯＰＩＡレベル２インタフェースを利用して前記ＡＴＭレイヤデバイスと前記複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを一時的に格納するメモリを有し、前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断し、前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄することを特徴とする。
【００３１】
また、前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とする。
【００３２】
また、前記ＡＴＭレイヤデバイスは、前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知することを特徴とする。
【００３３】
また、複数のＰＨＹレイヤデバイスに接続され、ＵＴＯＰＩＡレベル２インタフェースを利用して前記複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭレイヤデバイスにおいて、
前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを一時的に格納するメモリを有し、前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断し、前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄することを特徴とする。
【００３４】
また、前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とする。
【００３５】
また、前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知することを特徴とする。
【００３６】
また、ＵＴＯＰＩＡレベル２インタフェースを利用してＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭセル通信方法であって、
前記ＡＴＭレイヤデバイスから前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを前記ＡＴＭレイヤデバイスにて一時的にメモリに格納する処理と、
前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を前記ＡＴＭレイヤデバイスにて周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断する処理と、
前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントする処理と、
カウントされた回数が予め設定された閾値よりも大きいかどうかを判断する処理と、
カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄する処理とを有する。
【００３７】
また、前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とする。
【００３８】
また、前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知する処理を有することを特徴とする。
【００３９】
上記のように構成された本発明においては、ＰＨＹレイヤデバイスへＡＴＭセルデータが送信されるＡＴＭレイヤデバイスにて、ＰＨＹレイヤデバイスから送信された受信可能状態表示信号が周期的に監視されることにより、ＰＨＹレイヤデバイスがＡＴＭセルデータを受信可能な状態であるかどうかが判断され、ＰＨＹレイヤデバイスがＡＴＭセルデータを受信不可能な状態である回数がカウントされ、カウントされた回数が予め設定された閾値よりも大きな場合、カウントされた回数が閾値よりも大きなＰＨＹレイヤデバイスへ送信されるためにメモリに格納されているＡＴＭセルデータが廃棄される。
【００４０】
このように、ＵＴＯＰＩＡレベル２インタフェースである受信可能状態表示信号を利用してＰＨＹレイヤデバイスがＡＴＭセルデータを受信可能かどうかが判断され、ＡＴＭセルデータを受信不可能な状態が続いているＰＨＹレイヤデバイスへ送信されるためにメモリに格納されているＡＴＭセルデータが廃棄されるため、当該ＡＴＭセルデータの滞留を避けることができ、また、その滞留により他のＰＨＹレイヤデバイスへ送信されるＡＴＭセルデータまでもが不要に廃棄されてしまうという不具合を避けることができる。
【発明の効果】
【００４１】
以上説明したように本発明においては、ＰＨＹレイヤデバイスへＡＴＭセルデータが送信されるＡＴＭレイヤデバイスにて、ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視してＰＨＹレイヤデバイスがＡＴＭセルデータを受信可能な状態であるかどうかを判断し、ＰＨＹレイヤデバイスがＡＴＭセルデータを受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、カウントされた回数が閾値よりも大きなＰＨＹレイヤデバイスへ送信されるためにメモリに格納されているＡＴＭセルデータを廃棄する構成としたため、ＵＴＯＰＩＡレベル２におけるハンドシェイク機能を利用して、送信データの不要な廃棄を防止することができる。
【発明を実施するための最良の形態】
【００４２】
以下に、本発明の実施の形態について図面を参照して説明する。
【００４３】
図１は、本発明のＡＴＭセル通信システムの実施の一形態を示す図である。
【００４４】
図１に示すように本形態は、ＡＴＭレイヤデバイス１と、ＡＴＭレイヤデバイス１と接続される複数のＰＨＹレイヤデバイス２−１〜２−３１とから構成されている。
【００４５】
また、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へＡＴＭセルデータを送信するための信号として、送信クロック、送信アドレス、送信データ、送信イネーブル、送信ＳＯＣ及び送信ＣＬＡＶが接続されている。送信アドレスは、ＡＴＭレイヤデバイス１からＡＴＭセルデータを送信すべき対象のＰＨＹレイヤデバイス２−１〜２−３１を指定するためのＰＨＹレイヤデバイス２−１〜２−３１に予め付与された５ビットのアドレスバスである。送信データは、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へ送信される８ビットのＡＴＭセルデータのデータバスである。送信イネーブルは、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へ送信されるＡＴＭセルデータが有効であるかどうかを示す信号である。送信ＳＯＣは、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へ送信されるＡＴＭセルデータの先頭位置を示す信号である。送信ＣＬＡＶは、ＡＴＭレイヤデバイス１から送信されるＡＴＭセルデータがＰＨＹレイヤデバイス２−１〜２−３１にて受信可能であるかどうかを示すＰＨＹレイヤデバイス２−１〜２−３１からＡＴＭレイヤデバイスへ送信される受信可能状態表示信号である。送信クロックは、これらの信号を同期させるためのクロックである。なお、図１においては、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へＡＴＭセルデータを送信するための信号のみを示す。
【００４６】
図２は、図１に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１の構成を示す図である。
【００４７】
図１に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１は図２に示すように、送信すべきＡＴＭセルデータをメモリであるＦＩＦＯ１２に一時的に格納するための制御を行うＡＴＭセルスイッチング制御部１１と、図１に示したＰＨＹレイヤデバイス２−１〜２−３１から送信されてＡＴＭレイヤデバイス１にて受信される送信ＣＬＡＶを監視する送信ＣＬＡＶ監視部１４と、ＡＴＭセルデータを送信する対象のＰＨＹレイヤデバイス２−１〜２−３１のアドレスを生成する送信アドレス生成部１５と、送信ＣＬＡＶ監視部１４にて監視された送信ＣＬＡＶと送信アドレス生成部１５にて生成された送信アドレスとに基づいてＦＩＦＯ１２に格納されているＡＴＭセルデータを読み出し、読み出されたＡＴＭセルデータを送信データとして送信イネーブル及び送信ＳＯＣと共に送信するＡＴＭセル送信部１６と、送信アドレス生成部１５にて送信アドレスを生成するためのカウンタを動作させ、且つＡＴＭセル送信部１６から送信される送信データ、送信イネーブル及び送信ＳＯＣを同期させる送信クロックを生成する送信クロック生成部１３とから構成されている。なお、ＡＴＭセル送信部１６から送信される送信イネーブル及び送信ＳＯＣについては、送信データが送信されるタイミングに基づいてＡＴＭセル送信部１６にて生成されて送信される。また、送信ＣＬＡＶ監視部１４は、監視された送信ＣＬＡＶに基づいて、ＦＩＦＯ１２のクリア処理も行う。
【００４８】
以下に、図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭセル通信方法について説明する。
【００４９】
図３は、図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭセル通信方法を説明するためのフローチャートである。
【００５０】
まずは、図１に示した各ＰＨＹレイヤデバイス２−１〜２−３１にカード番号としてアドレスがそれぞれ予め付与される。背景技術にて説明したように、ＵＴＯＰＩＡレベル２においては、１つのＡＴＭレイヤデバイスに接続されるＰＨＹレイヤデバイスの数は３１個が上限とされているため、付与されるアドレスは「００」〜「３０」とする。このアドレスを１６進数で表現すると、「００」〜「１Ｅ」となる。
【００５１】
また、ＡＴＭセルスイッチング制御部１１によって、送信されるＡＴＭセルデータのヘッダに基づいて、ＰＨＹレイヤデバイス２−１〜２−３１のアドレスに対応付けられて当該ＡＴＭセルデータがＦＩＦＯ１２に随時格納されている。
【００５２】
送信クロック生成部１３にて生成される送信クロックによって、送信アドレス生成部１５において送信アドレスが生成される。生成される送信アドレスは、送信アドレス生成部１５に設けられたカウンタによって「００」〜「１Ｅ」までサイクリックにカウントアップされた値が用いられる。このように生成されたアドレスが送信アドレスとしてＰＨＹレイヤデバイス２−１〜２−３１へ送信される（ステップＳ１）。
【００５３】
そして、送信された送信アドレスがＰＨＹレイヤデバイス２−１〜２−３１にて受信されると（ステップＳ２）、ＰＨＹレイヤデバイス２−１〜２−３１にて受信された送信アドレスが自アドレスであるかどうかが判断される（ステップＳ３）。
【００５４】
自アドレスであると判断されると、ＡＴＭレイヤデバイス１から送信される送信データが受信可能な状態であるかどうかが判断される（ステップＳ４）。受信可能な状態であると判断された場合、送信ＣＬＡＶに「１」が設定される（ステップＳ５）。一方、受信可能な状態ではないと判断された場合は、送信ＣＬＡＶに「０」が設定される（ステップＳ６）。
【００５５】
ステップＳ５またはステップＳ６にて値が設定された送信ＣＬＡＶがＰＨＹレイヤデバイス２−１〜２−３１からＡＴＭレイヤデバイス１へ送信される（ステップＳ７）。
【００５６】
また、ステップＳ３にて、自アドレスではないと判断された場合は、何もしない。
【００５７】
ＰＨＹレイヤデバイス２−１〜２−３１から送信された送信ＣＬＡＶがＡＴＭレイヤデバイス１にて受信されると（ステップＳ８）、送信ＣＬＡＶ監視部１４にて送信ＣＬＡＶの値が「１」であるかどうかが判断される（ステップＳ９）。
【００５８】
送信ＣＬＡＶの値が「１」であると判断された場合、ＡＴＭセル送信部１６によって、ＦＩＦＯ１２に送信ＣＬＡＶが送信されたＰＨＹレイヤデバイス２−１〜２−３１へ送信する送信データがあるかどうかが判断される（ステップＳ１０）。
【００５９】
送信データがＦＩＦＯ１２にあると判断された場合、ＦＩＦＯ１２に格納されているＡＴＭセルデータが送信データとしてＡＴＭセル送信部１６から当該ＰＨＹレイヤデバイス２−１〜２−３１へ送信される（ステップＳ１１）。このとき、再度同じ送信アドレスが送信データが送信される前に送信され、また、送信データが送信されるタイミングに基づいて送信イネーブル及び送信ＳＯＣが送信される。そして、ＡＴＭセル送信部１６から送信された送信データ、送信イネーブル及び送信ＳＯＣは、ＰＨＹレイヤデバイス２−１〜２−３１にて受信される（ステップＳ１２）。
【００６０】
一方、ステップＳ９にて送信ＣＬＡＶが「１」ではないと判断された場合は、送信ＣＬＡＶ監視部１４に設けられたＣＬＡＶカウンタ（不図示）の値がカウントアップされる（ステップＳ１３）。
【００６１】
そして、カウントアップされたＣＬＡＶカウンタの値が、予め設定された閾値を超えているかどうかが送信ＣＬＡＶ監視部１４にて判断される（ステップＳ１４）。ＣＬＡＶカウンタの値が予め設定された閾値を超えていると判断された場合、送信ＣＬＡＶ監視部１４によって、ＦＩＦＯ１２内に格納されている当該ＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータが廃棄される(ステップＳ１５)。その際、ＡＴＭセルスイッチング制御部１１に対しても、ＦＩＦＯ１２内に格納されている当該ＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータを廃棄した旨が送信ＣＬＡＶ監視部１４によって通知される。それにより、ＡＴＭセルスイッチング制御部１１において、当該ＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータのルーティングが停止され、当該ＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータがＦＩＦＯ１２に格納されない。その後、送信アドレス生成部１５のカウンタによって送信アドレスがカウントアップされる（ステップＳ１６）。
【００６２】
また、ステップＳ１１において、ＡＴＭセル送信部１６から送信データが送信された後、またはステップＳ１０において、ＦＩＦＯ１２に送信データが無いと判断された場合、またはステップＳ１４において、ＣＬＡＶカウンタの値が予め設定された閾値を超えていないと判断された場合にも、送信アドレス生成部１５のカウンタによって送信アドレスがカウントアップされる。ただし、上述したように送信アドレス生成部１５に設けられたカウンタは「００」〜「１Ｅ」をサイクリックするカウンタであるため、カウンタの値が「１Ｅ」である場合は、カウントアップされて「１Ｆ」になるのではなく、「００」に戻る。そして、カウントアップされたアドレスを送信アドレスとして、ステップＳ１の処理に戻る。
【００６３】
次に、アドレスが「０４」であるＰＨＹレイヤデバイス２−４へ送信するためのＡＴＭセルデータがＦＩＦＯ１２に格納されており、またＰＨＹレイヤデバイス２−４はＡＴＭレイヤデバイス１から送信されるＡＴＭセルデータを受信することが可能な状態におけるＡＴＭセルデータの送信タイミングについて説明する。
【００６４】
図４は、図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１から、アドレスが「０４」であり、ＡＴＭセルデータを受信することが可能な状態であるＰＨＹレイヤデバイス２−４へＡＴＭセルデータが送信される送信タイミングを示すタイミングチャートである。なお、図４においては、各信号の送信タイミングの説明の便宜上、各タイミングにおいてタイムスロット番号を付与して示す。
【００６５】
送信アドレス生成部にて生成されたアドレス「０４」が、ＰＨＹレイヤデバイス２−１〜２−３１へ送信され（Ｔ２）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信可能である旨を通知するために送信ＣＬＡＶに「１」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ３）。
【００６６】
ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「１」であることが送信ＣＬＡＶ監視部１４にて判断される。そして、ＦＩＦＯ１２に送信すべきＡＴＭセルデータが格納されているため、再度アドレス「０４」が送信アドレス生成部１５から送信され（Ｔ４）、ＦＩＦＯ１２に格納されているＡＴＭセルデータがＡＴＭセル送信部１６によって読み出され、送信データとしてＰＨＹレイヤデバイス２−４へ送信される（Ｔ５〜Ｔ５７）。このとき、送信データの先頭１クロック分が「１」となった送信ＳＯＣ及び送信データ５３クロック分が「０」となった送信イネーブルも同時に送信される。なお、送信データについては、ＡＴＭセルデータであるため、ヘッダが５バイト（Ｈ１〜Ｈ５）及びペイロードが４８バイト（Ｐ１〜Ｐ４８）となっている。またここでは、送信イネーブルは負極性の信号であり、送信ＳＯＣは正極性の信号である。
【００６７】
また、送信アドレス生成部１５にて送信アドレスがカウントアップされてＰＨＹレイヤデバイス２−１〜２−３１へ送信され、ＰＨＹレイヤデバイス２−１〜２−３１の受信可能状態が周期的にポーリングされている。また、各アドレスの間に「１Ｆ」のアドレスが送信されているのは、未定義のアドレス「１Ｆ」が送信されることによりウエイト時間が発生し、その発生したウエイト時間を利用して送受信間にてハンドシェイクを行うことによりＵＴＯＰＩＡレベル２における高速転送を実現するためである。
【００６８】
送信アドレスがサイクリックされて再度「０４」になると（Ｔ６４）、上述したタイムスロットＴ２〜Ｔ５７の送信処理が行われる。
【００６９】
次に、アドレスが「０４」であるＰＨＹレイヤデバイス２−４へ送信するためのＡＴＭセルデータがＦＩＦＯ１２に格納されており、またＰＨＹレイヤデバイス２−４はＡＴＭレイヤデバイス１から送信されるＡＴＭセルデータを受信することが不可能な状態におけるＡＴＭレイヤデバイス１の処理のタイミングについて説明する。
【００７０】
図５は、図１及び図２に示したＡＴＭセル通信システムにおいて、アドレスが「０４」であるＰＨＹレイヤデバイス２−４がＡＴＭセルデータを受信することが不可能な状態である場合におけるＡＴＭレイヤデバイス１の処理のタイミングを示すタイミングチャートである。なお、図５においては、各信号の送信タイミングの説明の便宜上、各タイミングにおいてタイムスロット番号を付与して示す。また、送信ＣＬＡＶ監視部１４に予め設定されている閾値は「３」とする。
【００７１】
送信アドレス生成部にて生成されたアドレス「０４」が、ＰＨＹレイヤデバイス２−１〜２−３１へ送信され（Ｔ１０２）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信不可能である旨を通知するために送信ＣＬＡＶに「０」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ１０３）。ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「０」であるため、ＣＬＡＶカウンタがカウントアップされてカウント値が「１」となる。
【００７２】
そして、カウンタ値と予め設定されている閾値とが比較され、カウント値「１」が閾値「３」よりも大きくないため、ＦＩＦＯ１２に格納されているＡＴＭセルデータについては、何も処理されない。
【００７３】
その後、送信アドレス生成部１５のカウンタがサイクリックされ、アドレス「０４」がＰＨＹレイヤデバイス２−１〜２−３１へ再度送信され（Ｔ１１１）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信不可能である旨を通知するために送信ＣＬＡＶに「０」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ１１２）。ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「１」であるため、ＣＬＡＶカウンタがカウントアップされてカウント値が「２」となる。
【００７４】
そして、カウンタ値と予め設定されている閾値とが比較され、カウント値「２」が閾値「３」よりも大きくないため、ＦＩＦＯ１２に格納されているＡＴＭセルデータについては、何も処理されない。
【００７５】
その後、送信アドレス生成部１５のカウンタがサイクリックされ、アドレス「０４」がＰＨＹレイヤデバイス２−１〜２−３１へ再度送信され（Ｔ１２１）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信不可能である旨を通知するために送信ＣＬＡＶに「０」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ１２２）。ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「２」であるため、ＣＬＡＶカウンタがカウントアップされてカウント値が「３」となる。
【００７６】
そして、カウンタ値と予め設定されている閾値とが比較され、カウント値「３」が閾値「３」よりも大きくないため、ＦＩＦＯ１２に格納されているＡＴＭセルデータについては、何も処理されない。
【００７７】
その後、送信アドレス生成部１５のカウンタがサイクリックされ、アドレス「０４」がＰＨＹレイヤデバイス２−１〜２−３１へ再度送信され（Ｔ１３１）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信不可能である旨を通知するために送信ＣＬＡＶに「０」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ１３２）。ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「３」であるため、ＣＬＡＶカウンタがカウントアップされてカウント値が「４」となる。
【００７８】
そして、カウンタ値と予め設定されている閾値とが比較され、カウント値「４」が閾値「３」よりも大きいため、送信ＣＬＡＶ監視部１４からＦＩＦＯクリア信号が出力される。
【００７９】
送信ＣＬＡＶ監視部１４から出力されたＦＩＦＯクリア信号は、ＡＴＭセルスイッチング制御部１１及びＦＩＦＯ１２に入力される。
【００８０】
ＦＩＦＯクリア信号が入力されたＡＴＭセルスイッチング制御部１１において、ＰＨＹレイヤデバイス２−４宛てのＡＴＭセルデータのルーティングが停止され、ＦＩＦＯ１２に格納されない。
【００８１】
また、ＦＩＦＯクリア信号が入力されたＦＩＦＯ１２において、格納されているＰＨＹレイヤデバイス２−４宛てのＡＴＭセルデータが廃棄される。
【００８２】
なお、ＦＩＦＯクリア信号については、各ＰＨＹレイヤデバイス２−１〜２−３１に１本ずつ、つまりＡＴＭレイヤデバイス１に３１本設けられている。
【００８３】
また、予め設定される閾値については、各ＰＨＹレイヤデバイス２−１〜２−３１の処理能力に応じたものであっても良く、ＡＴＭレイヤデバイス１を制御する装置から設定される。
【００８４】
また、送信ＣＬＡＶ監視部１３からＦＩＦＯクリア信号が出力される際に、ＡＴＭレイヤデバイス１を制御する上位装置への通知を行うものであっても良い。それにより、システムにおいてＦＩＦＯクリアが発生したことが認識される。
【００８５】
さらに、送信データのデータバスのビット幅を１６ビットとしても良い。
【００８６】
このように、異常状態になった等が原因でＡＴＭレイヤデバイス１から送信されるＡＴＭセルデータが受信不可能である状態にあるＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータによるＦＩＦＯ１２のオーバーフローを防ぐことが可能となる。
【図面の簡単な説明】
【００８７】
【図１】本発明のＡＴＭセル通信システムの実施の一形態を示す図である。
【図２】図１に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイスの構成を示す図である。
【図３】図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭセル通信方法を説明するためのフローチャートである。
【図４】図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイスから、アドレスが「０４」であり、ＡＴＭセルデータを受信することが可能な状態であるＰＨＹレイヤデバイスへＡＴＭセルデータが送信される送信タイミングを示すタイミングチャートである。
【図５】図１及び図２に示したＡＴＭセル通信システムにおいて、アドレスが「０４」であるＰＨＹレイヤデバイスがＡＴＭセルデータを受信することが不可能な状態である場合におけるＡＴＭレイヤデバイスの処理のタイミングを示すタイミングチャートである。
【図６】従来のＡＴＭセル通信システムの一構成例を示す図である。
【図７】図６に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイスの構成を示す図である。
【図８】図６及び図７に示した従来のＡＴＭセル通信システムにおけるＡＴＭセル通信方法を説明するためのフローチャートである。
【図９】図６及び図７に示したＡＴＭレイヤデバイスからアドレスが「０４」であるＰＨＹレイヤデバイスへＡＴＭセルデータが送信される送信タイミングを示すタイミングチャートである。
【符号の説明】
【００８８】
１ ＡＴＭレイヤデバイス
２−１〜２−３１ ＰＨＹレイヤデバイス
１１ ＡＴＭセルスイッチング制御部
１２ ＦＩＦＯ
１３ 送信クロック生成部
１４ 送信ＣＬＡＶ監視部
１５ 送信アドレス生成部
１６ ＡＴＭセル送信部
【技術分野】
【０００１】
本発明は、非同期転送モードにて送信されるＡＴＭセルデータを監視するＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法に関し、特に、ＵＴＯＰＩＡレベル２を使用して送信されるＡＴＭセルデータを監視するＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法に関する。
【背景技術】
【０００２】
一般にＡＴＭ（Asynchronous Transfer Mode：非同期転送モード）セルの多重・分離を行うＡＴＭセル通信システムには、ＡＴＭレイヤデバイスとＰＨＹ（Physical Layer Protocol：物理レイヤプロトコル）レイヤデバイスとの間のインタフェースとして、ＡＴＭフォーラムによって提唱されているＵＴＯＰＩＡ（Universal Test and Operation PHY Interface for ATM）インタフェースが存在する。
【０００３】
このＵＴＯＰＩＡインタフェースには現在３つのレベルが定義されており、その中の１つとして、１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとが接続されるインタフェースであるレベル２が定義されている。また、ＵＴＯＰＩＡレベル２において、１つのＡＴＭレイヤデバイスに接続されるＰＨＹレイヤデバイスの数は３１個が上限とされている。
【０００４】
図６は、従来のＡＴＭセル通信システムの一構成例を示す図である。
【０００５】
図６に示すように本構成例は、ＡＴＭレイヤデバイス１０１と、ＡＴＭレイヤデバイス１０１と接続される複数のＰＨＹレイヤデバイス１０２−１〜１０２−３１とから構成されており、ＡＴＭレイヤデバイス１０１は、ＡＴＭスイッチのように１つのＰＨＹレイヤデバイスから出力されてＡＴＭレイヤデバイスに入力されたＡＴＭセルデータを、他のＰＨＹレイヤデバイスへ送信するためのスイッチング機能を有する。
【０００６】
また、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へＡＴＭセルデータを送信するための信号として、送信クロック、送信アドレス、送信データ、送信イネーブル、送信ＳＯＣ及び送信ＣＬＡＶが接続されている。送信アドレスは、ＡＴＭレイヤデバイス１０１からＡＴＭセルデータを送信すべき対象のＰＨＹレイヤデバイス１０２−１〜１０２−３１を指定するためのＰＨＹレイヤデバイス１０２−１〜１０２−３１に予め付与された５ビットのアドレスバスである。送信データは、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信される８ビットのＡＴＭセルデータのデータバスである。送信イネーブルは、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信されるＡＴＭセルデータが有効であるかどうかを示す信号である。送信ＳＯＣは、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信されるＡＴＭセルデータの先頭位置を示す信号である。送信ＣＬＡＶは、ＡＴＭレイヤデバイス１０１から送信されるＡＴＭセルデータがＰＨＹレイヤデバイス１０２−１〜１０２−３１にて受信可能であるかどうかを示すＰＨＹレイヤデバイス１０２−１〜１０２−３１からＡＴＭレイヤデバイスへ送信される受信可能状態表示信号である。送信クロックは、これらの信号を同期させるためのクロックである。なお、図６においては、ＡＴＭレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−３１へＡＴＭセルデータを送信するための信号のみを示す。
【０００７】
図７は、図６に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１０１の構成を示す図である。
【０００８】
図６に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１０１は図７に示すように、送信すべきＡＴＭセルデータをメモリであるＦＩＦＯ１１２に一時的に格納するための制御を行うＡＴＭセルスイッチング制御部１１１と、図６に示したＰＨＹレイヤデバイス１０２−１〜１０２−３１から送信されてＡＴＭレイヤデバイス１０１にて受信される送信ＣＬＡＶを監視する送信ＣＬＡＶ監視部１１４と、ＡＴＭセルデータを送信する対象のＰＨＹレイヤデバイス１０２−１〜１０２−３１のアドレスを生成する送信アドレス生成部１１５と、送信ＣＬＡＶ監視部１１４にて監視された送信ＣＬＡＶと送信アドレス生成部１１５にて生成された送信アドレスとに基づいてＦＩＦＯ１１２に格納されているＡＴＭセルデータを読み出し、読み出されたＡＴＭセルデータを送信データとして送信イネーブル及び送信ＳＯＣと共に送信するＡＴＭセル送信部１１６と、送信アドレス生成部１１５にて送信アドレスを生成するためのカウンタを動作させ、且つＡＴＭセル送信部１１６から送信される送信データ、送信イネーブル及び送信ＳＯＣを同期させる送信クロックを生成する送信クロック生成部１１３とから構成されている。なお、ＡＴＭセル送信部１１６から送信される送信イネーブル及び送信ＳＯＣについては、送信データが送信されるタイミングに基づいてＡＴＭセル送信部１１６にて生成されて送信される。
【０００９】
図８は、図６及び図７に示した従来のＡＴＭセル通信システムにおけるＡＴＭセル通信方法を説明するためのフローチャートである。
【００１０】
まずは、図６に示した各ＰＨＹレイヤデバイス１０２−１〜１０２−３１にカード番号としてアドレスがそれぞれ予め付与される。上述したように、ＵＴＯＰＩＡレベル２においては、１つのＡＴＭレイヤデバイスに接続されるＰＨＹレイヤデバイスの数は３１個が上限とされているため、付与されるアドレスは「００」〜「３０」とする。このアドレスを１６進数で表現すると、「００」〜「１Ｅ」となる。
【００１１】
また、ＡＴＭセルスイッチング制御部１１１によって、送信されるＡＴＭセルデータのヘッダに基づいて、ＰＨＹレイヤデバイス１０２−１〜１０２−３１のアドレスに対応付けられて当該ＡＴＭセルデータがＦＩＦＯ１１２に随時格納されている。
【００１２】
送信クロック生成部１１３にて生成される送信クロックによって、送信アドレス生成部１１５において送信アドレスが生成される。生成される送信アドレスは、送信アドレス生成部１１５に設けられたカウンタによって「００」〜「１Ｅ」までサイクリックにカウントアップされた値が用いられる。このように生成されたアドレスが送信アドレスとしてＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信される（ステップＳ５１）。
【００１３】
そして、送信された送信アドレスがＰＨＹレイヤデバイス１０２−１〜１０２−３１にて受信されると（ステップＳ５２）、ＰＨＹレイヤデバイス１０２−１〜１０２−３１にて受信された送信アドレスが自アドレスであるかどうかが判断される（ステップＳ５３）。
【００１４】
自アドレスであると判断されると、ＡＴＭレイヤデバイス１０１から送信される送信データが受信可能な状態であるかどうかが判断される（ステップＳ５４）。受信可能な状態であると判断された場合、送信ＣＬＡＶに「１」が設定される（ステップＳ５５）。一方、受信可能な状態ではないと判断された場合は、送信ＣＬＡＶに「０」が設定される（ステップＳ５６）。
【００１５】
ステップＳ５５またはステップＳ５６にて値が設定された送信ＣＬＡＶがＰＨＹレイヤデバイス１０２−１〜１０２−３１からＡＴＭレイヤデバイス１０１へ送信される（ステップＳ５７）。
【００１６】
また、ステップＳ５３にて、自アドレスではないと判断された場合は、何もしない。
【００１７】
ＰＨＹレイヤデバイス１０２−１〜１０２−３１から送信された送信ＣＬＡＶがＡＴＭレイヤデバイス１０１にて受信されると（ステップＳ５８）、送信ＣＬＡＶ監視部１１４にて送信ＣＬＡＶの値が「１」であるかどうかが判断される（ステップＳ５９）。
【００１８】
送信ＣＬＡＶの値が「１」であると判断された場合、ＡＴＭセル送信部１１６によって、ＦＩＦＯ１１２に送信ＣＬＡＶが送信されたＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信する送信データがあるかどうかが判断される（ステップＳ６０）。
【００１９】
送信データがＦＩＦＯ１１２にあると判断された場合、ＦＩＦＯ１１２に格納されているＡＴＭセルデータが送信データとしてＡＴＭセル送信部１１６から当該ＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信される（ステップＳ６１）。このとき、再度同じ送信アドレスが送信データが送信される前に送信され、また、送信データが送信されるタイミングに基づいて送信イネーブル及び送信ＳＯＣが送信される。そして、ＡＴＭセル送信部１１６から送信された送信データ、送信イネーブル及び送信ＳＯＣは、ＰＨＹレイヤデバイス１０２−１〜１０２−３１にて受信される（ステップＳ６２）。
【００２０】
ＡＴＭセル送信部１１６から送信データが送信されると、送信アドレス生成部１１５のカウンタによって送信アドレスがカウントアップされる（ステップＳ６３）。ステップＳ５９において、送信ＣＬＡＶの値が「１」ではないと判断された場合、またはステップＳ６０において、ＦＩＦＯ１１２に送信データが無いと判断された場合にも、送信アドレス生成部１１５のカウンタによって送信アドレスがカウントアップされる。ただし、上述したように送信アドレス生成部１１５に設けられたカウンタは「００」〜「１Ｅ」をサイクリックするカウンタであるため、カウンタの値が「１Ｅ」である場合は、カウントアップされて「１Ｆ」になるのではなく、「００」に戻る。そして、カウントアップされたアドレスを送信アドレスとして、ステップＳ５１の処理に戻る。
【００２１】
図９は、図６及び図７に示したＡＴＭレイヤデバイス１０１からアドレスが「０４」であるＰＨＹレイヤデバイス１０２−４へＡＴＭセルデータが送信される送信タイミングを示すタイミングチャートである。なお、図９においては、各信号の送信タイミングの説明の便宜上、各タイミングにおいてタイムスロット番号を付与して示す。ここで、ＦＩＦＯ１１２にはＰＨＹレイヤデバイス１０２−４へ送信するためのＡＴＭセルデータが格納されており、またＰＨＹレイヤデバイス１０２−４はＡＴＭレイヤデバイス１０１から送信されるＡＴＭセルデータを受信することが可能な状態である。
【００２２】
送信アドレス生成部にて生成されたアドレス「０４」が、ＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信され（Ｔ２０２）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス１０２−１〜１０２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス１０２−４にて、現在ＡＴＭセルデータを受信可能である旨を通知するために送信ＣＬＡＶに「１」が設定されてＡＴＭレイヤデバイス１０１へ送信される（Ｔ２０３）。
【００２３】
ＡＴＭレイヤデバイス１０１にて受信された送信ＣＬＡＶの値が「１」であることが送信ＣＬＡＶ監視部１１４にて判断される。そして、ＦＩＦＯ１１２に送信すべきＡＴＭセルデータが格納されているため、再度アドレス「０４」が送信アドレス生成部１１５から送信され（Ｔ２０４）、ＦＩＦＯ１１２に格納されているＡＴＭセルデータがＡＴＭセル送信部１１６によって読み出され、送信データとしてＰＨＹレイヤデバイス１０２−４へ送信される（Ｔ２０５〜Ｔ２５７）。このとき、送信データの先頭１クロック分が「１」となった送信ＳＯＣ及び送信データ５３クロック分が「０」となった送信イネーブルも同時に送信される。なお、送信データについては、ＡＴＭセルデータであるため、ヘッダが５バイト（Ｈ１〜Ｈ５）及びペイロードが４８バイト（Ｐ１〜Ｐ４８）となっている。またここでは、送信イネーブルは負極性の信号であり、送信ＳＯＣは正極性の信号である。
【００２４】
また、送信アドレス生成部１１５にて送信アドレスがカウントアップされてＰＨＹレイヤデバイス１０２−１〜１０２−３１へ送信され、ＰＨＹレイヤデバイス１０２−１〜１０２−３１の受信可能状態が周期的にポーリングされている。また、各アドレスの間に「１Ｆ」のアドレスが送信されているのは、未定義のアドレス「１Ｆ」が送信されることによりウエイト時間が発生し、その発生したウエイト時間を利用して送受信間にてハンドシェイクを行うことによりＵＴＯＰＩＡレベル２における高速転送を実現するためである。
【００２５】
送信アドレスがサイクリックされて再度「０４」になると（Ｔ２６４）、上述したタイムスロットＴ２０２〜Ｔ２５７の送信処理が行われる。
【００２６】
このように、上述したＡＴＭレイヤデバイスにおいては、ＦＩＦＯに送信するＡＴＭセルデータが格納されており、ＰＨＹレイヤデバイスが送信データを受信可能な状態であれば、ＦＩＦＯに格納されている当該ＰＨＹレイヤデバイス宛てのＡＴＭセルデータは、ＦＩＦＯから読み出され、当該ＰＨＹレイヤデバイスへ送信されるため、ＦＩＦＯにＡＴＭセルデータが滞留することは無い。ところが、ＦＩＦＯに送信するＡＴＭセルデータが格納されている状態にもかかわらず、ＰＨＹレイヤデバイスにおけるデータの受信が不可能な状態が続いた場合、ＦＩＦＯに格納されている当該ＰＨＹレイヤデバイス宛てのＡＴＭセルデータを送信することができず、送信されないＡＴＭセルデータが滞留し、それにより、ＦＩＦＯにおいてオーバーフローが生じてしまい、他のＰＨＹレイヤデバイス宛てのＡＴＭセルデータまでもが廃棄されるという不具合が生じてしまう。
【００２７】
そこで、データの受信側にてデータが正常に受信されなかった場合に、送信側に対して再送要求が送信され、再送要求が受信された送信側から当該データを再送し、その再送回数に閾値を設けておき、再送回数がその閾値を超えた場合に、送信側バッファを解放する等のそれに応じた障害処理を行うといった方法が考えられている（例えば、特許文献１参照。）。
【特許文献１】特許第２８３４２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、特許文献１に記載された方法においては、データの受信側にてデータを受信することが不可能な場合であっても、送信側から受信側へデータが送信されてしまうという問題点がある。また、特許文献１に記載された再送処理については、ＵＴＯＰＩＡレベル２におけるハンドシェイク機能を利用したものではない。
【００２９】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、ＵＴＯＰＩＡレベル２におけるハンドシェイク機能を利用して、送信データの不要な廃棄を防止することができるＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記目的を達成するために本発明は、
ＡＴＭレイヤデバイスと、前記ＡＴＭレイヤデバイスと接続された複数のＰＨＹレイヤデバイスとを有し、ＵＴＯＰＩＡレベル２インタフェースを利用して前記ＡＴＭレイヤデバイスと前記複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを一時的に格納するメモリを有し、前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断し、前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄することを特徴とする。
【００３１】
また、前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とする。
【００３２】
また、前記ＡＴＭレイヤデバイスは、前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知することを特徴とする。
【００３３】
また、複数のＰＨＹレイヤデバイスに接続され、ＵＴＯＰＩＡレベル２インタフェースを利用して前記複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭレイヤデバイスにおいて、
前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを一時的に格納するメモリを有し、前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断し、前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄することを特徴とする。
【００３４】
また、前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とする。
【００３５】
また、前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知することを特徴とする。
【００３６】
また、ＵＴＯＰＩＡレベル２インタフェースを利用してＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭセル通信方法であって、
前記ＡＴＭレイヤデバイスから前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを前記ＡＴＭレイヤデバイスにて一時的にメモリに格納する処理と、
前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を前記ＡＴＭレイヤデバイスにて周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断する処理と、
前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントする処理と、
カウントされた回数が予め設定された閾値よりも大きいかどうかを判断する処理と、
カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄する処理とを有する。
【００３７】
また、前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とする。
【００３８】
また、前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知する処理を有することを特徴とする。
【００３９】
上記のように構成された本発明においては、ＰＨＹレイヤデバイスへＡＴＭセルデータが送信されるＡＴＭレイヤデバイスにて、ＰＨＹレイヤデバイスから送信された受信可能状態表示信号が周期的に監視されることにより、ＰＨＹレイヤデバイスがＡＴＭセルデータを受信可能な状態であるかどうかが判断され、ＰＨＹレイヤデバイスがＡＴＭセルデータを受信不可能な状態である回数がカウントされ、カウントされた回数が予め設定された閾値よりも大きな場合、カウントされた回数が閾値よりも大きなＰＨＹレイヤデバイスへ送信されるためにメモリに格納されているＡＴＭセルデータが廃棄される。
【００４０】
このように、ＵＴＯＰＩＡレベル２インタフェースである受信可能状態表示信号を利用してＰＨＹレイヤデバイスがＡＴＭセルデータを受信可能かどうかが判断され、ＡＴＭセルデータを受信不可能な状態が続いているＰＨＹレイヤデバイスへ送信されるためにメモリに格納されているＡＴＭセルデータが廃棄されるため、当該ＡＴＭセルデータの滞留を避けることができ、また、その滞留により他のＰＨＹレイヤデバイスへ送信されるＡＴＭセルデータまでもが不要に廃棄されてしまうという不具合を避けることができる。
【発明の効果】
【００４１】
以上説明したように本発明においては、ＰＨＹレイヤデバイスへＡＴＭセルデータが送信されるＡＴＭレイヤデバイスにて、ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視してＰＨＹレイヤデバイスがＡＴＭセルデータを受信可能な状態であるかどうかを判断し、ＰＨＹレイヤデバイスがＡＴＭセルデータを受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、カウントされた回数が閾値よりも大きなＰＨＹレイヤデバイスへ送信されるためにメモリに格納されているＡＴＭセルデータを廃棄する構成としたため、ＵＴＯＰＩＡレベル２におけるハンドシェイク機能を利用して、送信データの不要な廃棄を防止することができる。
【発明を実施するための最良の形態】
【００４２】
以下に、本発明の実施の形態について図面を参照して説明する。
【００４３】
図１は、本発明のＡＴＭセル通信システムの実施の一形態を示す図である。
【００４４】
図１に示すように本形態は、ＡＴＭレイヤデバイス１と、ＡＴＭレイヤデバイス１と接続される複数のＰＨＹレイヤデバイス２−１〜２−３１とから構成されている。
【００４５】
また、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へＡＴＭセルデータを送信するための信号として、送信クロック、送信アドレス、送信データ、送信イネーブル、送信ＳＯＣ及び送信ＣＬＡＶが接続されている。送信アドレスは、ＡＴＭレイヤデバイス１からＡＴＭセルデータを送信すべき対象のＰＨＹレイヤデバイス２−１〜２−３１を指定するためのＰＨＹレイヤデバイス２−１〜２−３１に予め付与された５ビットのアドレスバスである。送信データは、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へ送信される８ビットのＡＴＭセルデータのデータバスである。送信イネーブルは、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へ送信されるＡＴＭセルデータが有効であるかどうかを示す信号である。送信ＳＯＣは、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へ送信されるＡＴＭセルデータの先頭位置を示す信号である。送信ＣＬＡＶは、ＡＴＭレイヤデバイス１から送信されるＡＴＭセルデータがＰＨＹレイヤデバイス２−１〜２−３１にて受信可能であるかどうかを示すＰＨＹレイヤデバイス２−１〜２−３１からＡＴＭレイヤデバイスへ送信される受信可能状態表示信号である。送信クロックは、これらの信号を同期させるためのクロックである。なお、図１においては、ＡＴＭレイヤデバイス１からＰＨＹレイヤデバイス２−１〜２−３１へＡＴＭセルデータを送信するための信号のみを示す。
【００４６】
図２は、図１に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１の構成を示す図である。
【００４７】
図１に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１は図２に示すように、送信すべきＡＴＭセルデータをメモリであるＦＩＦＯ１２に一時的に格納するための制御を行うＡＴＭセルスイッチング制御部１１と、図１に示したＰＨＹレイヤデバイス２−１〜２−３１から送信されてＡＴＭレイヤデバイス１にて受信される送信ＣＬＡＶを監視する送信ＣＬＡＶ監視部１４と、ＡＴＭセルデータを送信する対象のＰＨＹレイヤデバイス２−１〜２−３１のアドレスを生成する送信アドレス生成部１５と、送信ＣＬＡＶ監視部１４にて監視された送信ＣＬＡＶと送信アドレス生成部１５にて生成された送信アドレスとに基づいてＦＩＦＯ１２に格納されているＡＴＭセルデータを読み出し、読み出されたＡＴＭセルデータを送信データとして送信イネーブル及び送信ＳＯＣと共に送信するＡＴＭセル送信部１６と、送信アドレス生成部１５にて送信アドレスを生成するためのカウンタを動作させ、且つＡＴＭセル送信部１６から送信される送信データ、送信イネーブル及び送信ＳＯＣを同期させる送信クロックを生成する送信クロック生成部１３とから構成されている。なお、ＡＴＭセル送信部１６から送信される送信イネーブル及び送信ＳＯＣについては、送信データが送信されるタイミングに基づいてＡＴＭセル送信部１６にて生成されて送信される。また、送信ＣＬＡＶ監視部１４は、監視された送信ＣＬＡＶに基づいて、ＦＩＦＯ１２のクリア処理も行う。
【００４８】
以下に、図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭセル通信方法について説明する。
【００４９】
図３は、図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭセル通信方法を説明するためのフローチャートである。
【００５０】
まずは、図１に示した各ＰＨＹレイヤデバイス２−１〜２−３１にカード番号としてアドレスがそれぞれ予め付与される。背景技術にて説明したように、ＵＴＯＰＩＡレベル２においては、１つのＡＴＭレイヤデバイスに接続されるＰＨＹレイヤデバイスの数は３１個が上限とされているため、付与されるアドレスは「００」〜「３０」とする。このアドレスを１６進数で表現すると、「００」〜「１Ｅ」となる。
【００５１】
また、ＡＴＭセルスイッチング制御部１１によって、送信されるＡＴＭセルデータのヘッダに基づいて、ＰＨＹレイヤデバイス２−１〜２−３１のアドレスに対応付けられて当該ＡＴＭセルデータがＦＩＦＯ１２に随時格納されている。
【００５２】
送信クロック生成部１３にて生成される送信クロックによって、送信アドレス生成部１５において送信アドレスが生成される。生成される送信アドレスは、送信アドレス生成部１５に設けられたカウンタによって「００」〜「１Ｅ」までサイクリックにカウントアップされた値が用いられる。このように生成されたアドレスが送信アドレスとしてＰＨＹレイヤデバイス２−１〜２−３１へ送信される（ステップＳ１）。
【００５３】
そして、送信された送信アドレスがＰＨＹレイヤデバイス２−１〜２−３１にて受信されると（ステップＳ２）、ＰＨＹレイヤデバイス２−１〜２−３１にて受信された送信アドレスが自アドレスであるかどうかが判断される（ステップＳ３）。
【００５４】
自アドレスであると判断されると、ＡＴＭレイヤデバイス１から送信される送信データが受信可能な状態であるかどうかが判断される（ステップＳ４）。受信可能な状態であると判断された場合、送信ＣＬＡＶに「１」が設定される（ステップＳ５）。一方、受信可能な状態ではないと判断された場合は、送信ＣＬＡＶに「０」が設定される（ステップＳ６）。
【００５５】
ステップＳ５またはステップＳ６にて値が設定された送信ＣＬＡＶがＰＨＹレイヤデバイス２−１〜２−３１からＡＴＭレイヤデバイス１へ送信される（ステップＳ７）。
【００５６】
また、ステップＳ３にて、自アドレスではないと判断された場合は、何もしない。
【００５７】
ＰＨＹレイヤデバイス２−１〜２−３１から送信された送信ＣＬＡＶがＡＴＭレイヤデバイス１にて受信されると（ステップＳ８）、送信ＣＬＡＶ監視部１４にて送信ＣＬＡＶの値が「１」であるかどうかが判断される（ステップＳ９）。
【００５８】
送信ＣＬＡＶの値が「１」であると判断された場合、ＡＴＭセル送信部１６によって、ＦＩＦＯ１２に送信ＣＬＡＶが送信されたＰＨＹレイヤデバイス２−１〜２−３１へ送信する送信データがあるかどうかが判断される（ステップＳ１０）。
【００５９】
送信データがＦＩＦＯ１２にあると判断された場合、ＦＩＦＯ１２に格納されているＡＴＭセルデータが送信データとしてＡＴＭセル送信部１６から当該ＰＨＹレイヤデバイス２−１〜２−３１へ送信される（ステップＳ１１）。このとき、再度同じ送信アドレスが送信データが送信される前に送信され、また、送信データが送信されるタイミングに基づいて送信イネーブル及び送信ＳＯＣが送信される。そして、ＡＴＭセル送信部１６から送信された送信データ、送信イネーブル及び送信ＳＯＣは、ＰＨＹレイヤデバイス２−１〜２−３１にて受信される（ステップＳ１２）。
【００６０】
一方、ステップＳ９にて送信ＣＬＡＶが「１」ではないと判断された場合は、送信ＣＬＡＶ監視部１４に設けられたＣＬＡＶカウンタ（不図示）の値がカウントアップされる（ステップＳ１３）。
【００６１】
そして、カウントアップされたＣＬＡＶカウンタの値が、予め設定された閾値を超えているかどうかが送信ＣＬＡＶ監視部１４にて判断される（ステップＳ１４）。ＣＬＡＶカウンタの値が予め設定された閾値を超えていると判断された場合、送信ＣＬＡＶ監視部１４によって、ＦＩＦＯ１２内に格納されている当該ＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータが廃棄される(ステップＳ１５)。その際、ＡＴＭセルスイッチング制御部１１に対しても、ＦＩＦＯ１２内に格納されている当該ＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータを廃棄した旨が送信ＣＬＡＶ監視部１４によって通知される。それにより、ＡＴＭセルスイッチング制御部１１において、当該ＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータのルーティングが停止され、当該ＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータがＦＩＦＯ１２に格納されない。その後、送信アドレス生成部１５のカウンタによって送信アドレスがカウントアップされる（ステップＳ１６）。
【００６２】
また、ステップＳ１１において、ＡＴＭセル送信部１６から送信データが送信された後、またはステップＳ１０において、ＦＩＦＯ１２に送信データが無いと判断された場合、またはステップＳ１４において、ＣＬＡＶカウンタの値が予め設定された閾値を超えていないと判断された場合にも、送信アドレス生成部１５のカウンタによって送信アドレスがカウントアップされる。ただし、上述したように送信アドレス生成部１５に設けられたカウンタは「００」〜「１Ｅ」をサイクリックするカウンタであるため、カウンタの値が「１Ｅ」である場合は、カウントアップされて「１Ｆ」になるのではなく、「００」に戻る。そして、カウントアップされたアドレスを送信アドレスとして、ステップＳ１の処理に戻る。
【００６３】
次に、アドレスが「０４」であるＰＨＹレイヤデバイス２−４へ送信するためのＡＴＭセルデータがＦＩＦＯ１２に格納されており、またＰＨＹレイヤデバイス２−４はＡＴＭレイヤデバイス１から送信されるＡＴＭセルデータを受信することが可能な状態におけるＡＴＭセルデータの送信タイミングについて説明する。
【００６４】
図４は、図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイス１から、アドレスが「０４」であり、ＡＴＭセルデータを受信することが可能な状態であるＰＨＹレイヤデバイス２−４へＡＴＭセルデータが送信される送信タイミングを示すタイミングチャートである。なお、図４においては、各信号の送信タイミングの説明の便宜上、各タイミングにおいてタイムスロット番号を付与して示す。
【００６５】
送信アドレス生成部にて生成されたアドレス「０４」が、ＰＨＹレイヤデバイス２−１〜２−３１へ送信され（Ｔ２）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信可能である旨を通知するために送信ＣＬＡＶに「１」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ３）。
【００６６】
ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「１」であることが送信ＣＬＡＶ監視部１４にて判断される。そして、ＦＩＦＯ１２に送信すべきＡＴＭセルデータが格納されているため、再度アドレス「０４」が送信アドレス生成部１５から送信され（Ｔ４）、ＦＩＦＯ１２に格納されているＡＴＭセルデータがＡＴＭセル送信部１６によって読み出され、送信データとしてＰＨＹレイヤデバイス２−４へ送信される（Ｔ５〜Ｔ５７）。このとき、送信データの先頭１クロック分が「１」となった送信ＳＯＣ及び送信データ５３クロック分が「０」となった送信イネーブルも同時に送信される。なお、送信データについては、ＡＴＭセルデータであるため、ヘッダが５バイト（Ｈ１〜Ｈ５）及びペイロードが４８バイト（Ｐ１〜Ｐ４８）となっている。またここでは、送信イネーブルは負極性の信号であり、送信ＳＯＣは正極性の信号である。
【００６７】
また、送信アドレス生成部１５にて送信アドレスがカウントアップされてＰＨＹレイヤデバイス２−１〜２−３１へ送信され、ＰＨＹレイヤデバイス２−１〜２−３１の受信可能状態が周期的にポーリングされている。また、各アドレスの間に「１Ｆ」のアドレスが送信されているのは、未定義のアドレス「１Ｆ」が送信されることによりウエイト時間が発生し、その発生したウエイト時間を利用して送受信間にてハンドシェイクを行うことによりＵＴＯＰＩＡレベル２における高速転送を実現するためである。
【００６８】
送信アドレスがサイクリックされて再度「０４」になると（Ｔ６４）、上述したタイムスロットＴ２〜Ｔ５７の送信処理が行われる。
【００６９】
次に、アドレスが「０４」であるＰＨＹレイヤデバイス２−４へ送信するためのＡＴＭセルデータがＦＩＦＯ１２に格納されており、またＰＨＹレイヤデバイス２−４はＡＴＭレイヤデバイス１から送信されるＡＴＭセルデータを受信することが不可能な状態におけるＡＴＭレイヤデバイス１の処理のタイミングについて説明する。
【００７０】
図５は、図１及び図２に示したＡＴＭセル通信システムにおいて、アドレスが「０４」であるＰＨＹレイヤデバイス２−４がＡＴＭセルデータを受信することが不可能な状態である場合におけるＡＴＭレイヤデバイス１の処理のタイミングを示すタイミングチャートである。なお、図５においては、各信号の送信タイミングの説明の便宜上、各タイミングにおいてタイムスロット番号を付与して示す。また、送信ＣＬＡＶ監視部１４に予め設定されている閾値は「３」とする。
【００７１】
送信アドレス生成部にて生成されたアドレス「０４」が、ＰＨＹレイヤデバイス２−１〜２−３１へ送信され（Ｔ１０２）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信不可能である旨を通知するために送信ＣＬＡＶに「０」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ１０３）。ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「０」であるため、ＣＬＡＶカウンタがカウントアップされてカウント値が「１」となる。
【００７２】
そして、カウンタ値と予め設定されている閾値とが比較され、カウント値「１」が閾値「３」よりも大きくないため、ＦＩＦＯ１２に格納されているＡＴＭセルデータについては、何も処理されない。
【００７３】
その後、送信アドレス生成部１５のカウンタがサイクリックされ、アドレス「０４」がＰＨＹレイヤデバイス２−１〜２−３１へ再度送信され（Ｔ１１１）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信不可能である旨を通知するために送信ＣＬＡＶに「０」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ１１２）。ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「１」であるため、ＣＬＡＶカウンタがカウントアップされてカウント値が「２」となる。
【００７４】
そして、カウンタ値と予め設定されている閾値とが比較され、カウント値「２」が閾値「３」よりも大きくないため、ＦＩＦＯ１２に格納されているＡＴＭセルデータについては、何も処理されない。
【００７５】
その後、送信アドレス生成部１５のカウンタがサイクリックされ、アドレス「０４」がＰＨＹレイヤデバイス２−１〜２−３１へ再度送信され（Ｔ１２１）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信不可能である旨を通知するために送信ＣＬＡＶに「０」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ１２２）。ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「２」であるため、ＣＬＡＶカウンタがカウントアップされてカウント値が「３」となる。
【００７６】
そして、カウンタ値と予め設定されている閾値とが比較され、カウント値「３」が閾値「３」よりも大きくないため、ＦＩＦＯ１２に格納されているＡＴＭセルデータについては、何も処理されない。
【００７７】
その後、送信アドレス生成部１５のカウンタがサイクリックされ、アドレス「０４」がＰＨＹレイヤデバイス２−１〜２−３１へ再度送信され（Ｔ１３１）、送信されたアドレス「０４」が受信されたＰＨＹレイヤデバイス２−１〜２−３１の中で、アドレス「０４」が自アドレスであると判断されたＰＨＹレイヤデバイス２−４にて、現在ＡＴＭセルデータを受信不可能である旨を通知するために送信ＣＬＡＶに「０」が設定されてＡＴＭレイヤデバイス１へ送信される（Ｔ１３２）。ＡＴＭレイヤデバイス１にて受信された送信ＣＬＡＶの値が「３」であるため、ＣＬＡＶカウンタがカウントアップされてカウント値が「４」となる。
【００７８】
そして、カウンタ値と予め設定されている閾値とが比較され、カウント値「４」が閾値「３」よりも大きいため、送信ＣＬＡＶ監視部１４からＦＩＦＯクリア信号が出力される。
【００７９】
送信ＣＬＡＶ監視部１４から出力されたＦＩＦＯクリア信号は、ＡＴＭセルスイッチング制御部１１及びＦＩＦＯ１２に入力される。
【００８０】
ＦＩＦＯクリア信号が入力されたＡＴＭセルスイッチング制御部１１において、ＰＨＹレイヤデバイス２−４宛てのＡＴＭセルデータのルーティングが停止され、ＦＩＦＯ１２に格納されない。
【００８１】
また、ＦＩＦＯクリア信号が入力されたＦＩＦＯ１２において、格納されているＰＨＹレイヤデバイス２−４宛てのＡＴＭセルデータが廃棄される。
【００８２】
なお、ＦＩＦＯクリア信号については、各ＰＨＹレイヤデバイス２−１〜２−３１に１本ずつ、つまりＡＴＭレイヤデバイス１に３１本設けられている。
【００８３】
また、予め設定される閾値については、各ＰＨＹレイヤデバイス２−１〜２−３１の処理能力に応じたものであっても良く、ＡＴＭレイヤデバイス１を制御する装置から設定される。
【００８４】
また、送信ＣＬＡＶ監視部１３からＦＩＦＯクリア信号が出力される際に、ＡＴＭレイヤデバイス１を制御する上位装置への通知を行うものであっても良い。それにより、システムにおいてＦＩＦＯクリアが発生したことが認識される。
【００８５】
さらに、送信データのデータバスのビット幅を１６ビットとしても良い。
【００８６】
このように、異常状態になった等が原因でＡＴＭレイヤデバイス１から送信されるＡＴＭセルデータが受信不可能である状態にあるＰＨＹレイヤデバイス２−１〜２−３１宛てのＡＴＭセルデータによるＦＩＦＯ１２のオーバーフローを防ぐことが可能となる。
【図面の簡単な説明】
【００８７】
【図１】本発明のＡＴＭセル通信システムの実施の一形態を示す図である。
【図２】図１に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイスの構成を示す図である。
【図３】図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭセル通信方法を説明するためのフローチャートである。
【図４】図１及び図２に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイスから、アドレスが「０４」であり、ＡＴＭセルデータを受信することが可能な状態であるＰＨＹレイヤデバイスへＡＴＭセルデータが送信される送信タイミングを示すタイミングチャートである。
【図５】図１及び図２に示したＡＴＭセル通信システムにおいて、アドレスが「０４」であるＰＨＹレイヤデバイスがＡＴＭセルデータを受信することが不可能な状態である場合におけるＡＴＭレイヤデバイスの処理のタイミングを示すタイミングチャートである。
【図６】従来のＡＴＭセル通信システムの一構成例を示す図である。
【図７】図６に示したＡＴＭセル通信システムにおけるＡＴＭレイヤデバイスの構成を示す図である。
【図８】図６及び図７に示した従来のＡＴＭセル通信システムにおけるＡＴＭセル通信方法を説明するためのフローチャートである。
【図９】図６及び図７に示したＡＴＭレイヤデバイスからアドレスが「０４」であるＰＨＹレイヤデバイスへＡＴＭセルデータが送信される送信タイミングを示すタイミングチャートである。
【符号の説明】
【００８８】
１ ＡＴＭレイヤデバイス
２−１〜２−３１ ＰＨＹレイヤデバイス
１１ ＡＴＭセルスイッチング制御部
１２ ＦＩＦＯ
１３ 送信クロック生成部
１４ 送信ＣＬＡＶ監視部
１５ 送信アドレス生成部
１６ ＡＴＭセル送信部
【特許請求の範囲】
【請求項１】
ＡＴＭレイヤデバイスと、前記ＡＴＭレイヤデバイスと接続された複数のＰＨＹレイヤデバイスとを有し、ＵＴＯＰＩＡレベル２インタフェースを利用して前記ＡＴＭレイヤデバイスと前記複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを一時的に格納するメモリを有し、前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断し、前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄することを特徴とするＡＴＭセル通信システム。
【請求項２】
請求項１に記載のＡＴＭセル通信システムにおいて、
前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とするＡＴＭセル通信システム。
【請求項３】
請求項１または請求項２に記載のＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知することを特徴とするＡＴＭセル通信システム。
【請求項４】
複数のＰＨＹレイヤデバイスに接続され、ＵＴＯＰＩＡレベル２インタフェースを利用して前記複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭレイヤデバイスにおいて、
前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを一時的に格納するメモリを有し、前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断し、前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄することを特徴とするＡＴＭレイヤデバイス。
【請求項５】
請求項４に記載のＡＴＭレイヤデバイスにおいて、
前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とするＡＴＭレイヤデバイス。
【請求項６】
請求項４または請求項５に記載のＡＴＭレイヤデバイスにおいて、
前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知することを特徴とするＡＴＭレイヤデバイス。
【請求項７】
ＵＴＯＰＩＡレベル２インタフェースを利用してＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭセル通信方法であって、
前記ＡＴＭレイヤデバイスから前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを前記ＡＴＭレイヤデバイスにて一時的にメモリに格納する処理と、
前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を前記ＡＴＭレイヤデバイスにて周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断する処理と、
前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントする処理と、
カウントされた回数が予め設定された閾値よりも大きいかどうかを判断する処理と、
カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄する処理とを有するＡＴＭセル通信方法。
【請求項８】
請求項７に記載のＡＴＭセル通信方法において、
前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とするＡＴＭセル通信方法。
【請求項９】
請求項７または請求項８に記載のＡＴＭセル通信方法において、
前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知する処理を有することを特徴とするＡＴＭセル通信方法。
【請求項１】
ＡＴＭレイヤデバイスと、前記ＡＴＭレイヤデバイスと接続された複数のＰＨＹレイヤデバイスとを有し、ＵＴＯＰＩＡレベル２インタフェースを利用して前記ＡＴＭレイヤデバイスと前記複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを一時的に格納するメモリを有し、前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断し、前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄することを特徴とするＡＴＭセル通信システム。
【請求項２】
請求項１に記載のＡＴＭセル通信システムにおいて、
前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とするＡＴＭセル通信システム。
【請求項３】
請求項１または請求項２に記載のＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知することを特徴とするＡＴＭセル通信システム。
【請求項４】
複数のＰＨＹレイヤデバイスに接続され、ＵＴＯＰＩＡレベル２インタフェースを利用して前記複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭレイヤデバイスにおいて、
前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを一時的に格納するメモリを有し、前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断し、前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントし、カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄することを特徴とするＡＴＭレイヤデバイス。
【請求項５】
請求項４に記載のＡＴＭレイヤデバイスにおいて、
前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とするＡＴＭレイヤデバイス。
【請求項６】
請求項４または請求項５に記載のＡＴＭレイヤデバイスにおいて、
前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知することを特徴とするＡＴＭレイヤデバイス。
【請求項７】
ＵＴＯＰＩＡレベル２インタフェースを利用してＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとの間にてＡＴＭセルデータの送受信を行うＡＴＭセル通信方法であって、
前記ＡＴＭレイヤデバイスから前記ＰＨＹレイヤデバイスへ送信するＡＴＭセルデータを前記ＡＴＭレイヤデバイスにて一時的にメモリに格納する処理と、
前記ＰＨＹレイヤデバイスから送信された受信可能状態表示信号を前記ＡＴＭレイヤデバイスにて周期的に監視して前記ＰＨＹレイヤデバイスが前記ＡＴＭセルデータを受信可能な状態であるかどうかを判断する処理と、
前記ＰＨＹレイヤデバイスが受信不可能な状態である回数をカウントする処理と、
カウントされた回数が予め設定された閾値よりも大きいかどうかを判断する処理と、
カウントされた回数が予め設定された閾値よりも大きな場合、当該ＰＨＹレイヤデバイスへ送信されるために前記メモリに格納されているＡＴＭセルデータを廃棄する処理とを有するＡＴＭセル通信方法。
【請求項８】
請求項７に記載のＡＴＭセル通信方法において、
前記閾値が、前記複数のＰＨＹレイヤデバイスそれぞれにて異なる値であることを特徴とするＡＴＭセル通信方法。
【請求項９】
請求項７または請求項８に記載のＡＴＭセル通信方法において、
前記カウントされた回数が前記閾値よりも大きな場合、上位装置へ通知する処理を有することを特徴とするＡＴＭセル通信方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−６０５０８（Ｐ２００７−６０５０８Ａ）
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００５−２４５９０９（Ｐ２００５−２４５９０９）
【出願日】平成１７年８月２６日（２００５．８．２６）
【出願人】（３９００１０１７９）埼玉日本電気株式会社 (1,228)
【Ｆターム（参考）】
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願日】平成１７年８月２６日（２００５．８．２６）
【出願人】（３９００１０１７９）埼玉日本電気株式会社 (1,228)
【Ｆターム（参考）】
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