ＬＳＩの製造方法及びこれにより製造したＬＳＩ

【目的】ＬＳＩの配線修正において，配線層の多層化やチップサイズの増大に対応した配線修正方法を提供する。
【構成】全ての配線工程が完了する前に集束イオンビームやレーザＣＶＤを用い配線修正を行い、しかる後に、残りの配線工程を行うようにするものである。
【効果】多層配線ＬＳＩにおいても配線修正が可能となり，また大型チップＬＳＩやウェハスケールＬＳＩの配線修正も可能となる。これによりＬＳＩの開発期間の短縮，歩留り向上の効果がある。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多層配線構造ＬＳＩにおいて、配線工程の途中で検査・修正を行い、ＬＳＩの歩留まりを向上する方法、及びこの方法で作られたＬＳＩに関する。
【０００２】
【従来の技術】ＬＳＩ開発工程においては、論理設計不良や、回路動作不良のデバッグのため、完成したＬＳＩのチップの上で配線の一部を切断・接続する「オンチップ配線修正技術」が有効である。この技術は、山口博司他：素子修正方法及びその装置（特開昭５９−１６８６５２）や、山口博司他：ＩＣ配線の接続方法及びその装置（特開昭６２−２２９９５６）などにより公知となっている。公知の配線修正方法では完成したＬＳＩの表面に集束イオンビーム（ＦＩＢ：ＦｏｃｕｓｅｄＩｏｎＢｅａｍ）等で配線幅程度の微細穴を加工することで配線を切断したり、配線にＦＩＢにより接続穴を明けた後、レーザＣＶＤやＦＩＢ−ＣＶＤ等によりＬＳＩの表面に配線を直接描画して、配線の接続をしていた。
【０００３】この効果は、図９に示すように、例えば配線修正のため３層配線ＬＳＩを再製作すると多くの日数がかかるが、既にできているＬＳＩの配線をチップ上で修正（オンチップ修正）すれば、極めて短期間で修正ができることにある。この効果は、配線層数が５層のように増えるに従い大きなものとなる。
【０００４】
【発明が解決しようとする課題】図９に示したように配線層数が多くなるほどオンチップ配線修正の効果が大きくなる。しかし近年ＬＳＩの配線層数は更に増大する傾向にある。また一つのＬＳＩにいれる回路数、機能が増大するためＬＳＩのチップサイズが大きくなる傾向にある。
【０００５】このため従来のＬＳＩの表面から行っていた配線修正では、（１）チップ表面から下層配線層への深さが大きくなるため、下層配線のへの穴明けや接続穴への金属の埋め込みがが困難となる、（２）下層配線の上に何層も走っている上層配線のため下層配線への修正を施せる間隙を見つけることが困難となってくる。という問題点がある。
【０００６】また多くの回路、機能を持つＬＳＩではチップサイズが大きくなるため（３）ＬＳＩの工程が終了した後では歩留まりが悪く修正が大規模になってしまう、という欠点があった。
【０００７】
【課題を解決するための手段】上記目的を達成するために，全ての配線工程が完了する前に集束イオンビームやレーザＣＶＤを用い配線修正を行い、しかる後に、残りの配線工程を行うようにするものである。
【０００８】
【作用】配線工程の途中で配線修正を行うことは、プロセス上特に問題なくできる。しかし修正の後、更に残りの配線層を作る場合に、ＦＩＢによる切断穴への層間膜埋め込みが必要となる。これに対してはレーザＣＶＤやＦＩＢ−ＣＶＤによる局所的な絶縁膜形成を行う。また修正後に作成する配線層から一層以上離れた配線層への接続を行う必要が生じる場合もある。これに対しては、集束イオンビーム加工により穴明けする。
【０００９】これにより通常の配線形成プロセスとＦＩＢやレーザＣＶＤ等を用いた配線修正プロセスが問題なく行なえるようになる。
【００１０】
【実施例】以下、本発明の実施例を図１〜図８を用いて説明する。
【００１１】図１は，本発明により作られた４層配線ＬＳＩの配線層部分の断面図である。図２〜図８は図１に示したＬＳＩを作成するプロセスを順次示したものである。
【００１２】図２はシリコン基板に作られた拡散層１の上に、第１配線層２、層間絶縁層３、第２配線層４、層間絶縁層５、第３配線層６、層間絶縁層７まで製作した段階のＬＳＩ配線層の断面を示している。この素子は第３配線層までできた段階で電気テストができるように設計されており、テスト用の開口８がいくつかあいており、これらを用いて電気テストを行う。これにより論理設計不良や、回路動作不良を見つけ、必要な配線修正を行うことができる。
【００１３】図２までできた段階での配線修正について以下説明する。図３に示すように、第３層配線６の切断を従来技術に示されているように集束イオンビーム加工（ＦＩＢ加工）による穴明け９で行う。また、第２層配線４と第３層配線６のあいだの接続を、ＦＩＢ加工により接続穴を明け、その穴へレーザＣＶＤ（あるいはＦＩＢ−ＣＶＤ）等により金属１０、１１を埋め込み、これらの間をレーザＣＶＤ等による金属配線１２によりつないで行う。次に第４配線層の製作に入るが、この前に、ＦＩＢ加工による切断穴９の内面に露出した第３層配線６、レーザＣＶＤ等による配線１０，１１，１２、テスト用の開口部に露出した第３配線層８を絶縁しておく必要がある。切断穴９については、図３に示したように第３配線層を切断する場合に限られるわけではなく、もっと深い配線層を切断する穴の場合もある。従って通常の絶縁膜形成では穴の内部まで十分に絶縁されない恐れもあるので、図４に示すようにレーザＣＶＤ等により絶縁物（ＳｉＯ₂等）１３を穴の内部にのみ成膜する。この後図５に示すように、スパッタ成膜などの通常の成膜方法によりウェハ全面に層間絶縁膜１４を成膜する。
【００１４】次に図６に示すようにレジスト１５を塗布し、ホトレジ工程とドライエッチングにより第３配線層に対する接続穴１６を明ける。ここで先の電気テストの結果、第４配線層と下層配線層との間の接続をするような修正が必要となっている場合もある。この場合、層間絶縁層１４のパターニング用のマスクを修正しているとＬＳＩの製造期間が延びてしまう。また第４配線層と第２配線層の接続が必要であっても、第３配線層への接続穴明けのドライエッチング工程で第２配線層への接続穴明けを行うことは困難である。
【００１５】そこでレジストを除去した後、図７に示すように、例えば第２配線層への接続穴明け１７をＦＩＢ加工により行う。この接続穴への金属の埋め込みは、接続穴１６に比べ深いので通常のスパッタ成膜やＣＶＤでは困難である。そこで図８に示すように、レーザＣＶＤ等によりこの穴への穴埋め成膜１８を行う。
【００１６】この後図１に示すように、第４配線層１９をスパッタ成膜等で成膜する。これをパターニングし、その後保護膜２０を成膜する。
【００１７】なお本実施例では、まず１層〜３層配線（Ｎ＝３）まで作った後テスト・修正し、次に４層配線１層のみ（Ｍ＝１）作り、４層配線を完成させた（Ｎ＋Ｍ＝４）。ＮとＭはこれに限るものではなく、図９の６層配線の例に示すように、まず下の４層配線を作り（Ｎ＝４）、オンチップ配線修正を行なった後に上の２層配線（Ｍ＝２）を作り６層配線（Ｎ＋Ｍ＝６）を完成させることもできる。
【００１８】この発明の応用例を図１０に示す。大形チップ２０は、要素チップ２１〜２４からなっている。それぞれの要素チップはＮ層配線から成っており、単独で電気テストが可能なように、電源、信号のＩ／Ｏを持っている。それぞれの要素チップのテスト・修正を完了した後、要素チップ間の電源や信号の配線をＭ層配線で行なう。これにより合計（Ｍ＋Ｎ）層の大形チップを歩留まり良く作ることができる。図１１は図１０の断面を示している。要素チップ２１と２２の間には、ダミーのＮ層配線部２５があり、要素チップ間のＭ層配線を平坦な下地の上に作ることができるようしてある。
【００１９】図１２は図１０の大形チップをウェハスケールまで拡大したものであり、ＷＳＩ（ウエハスケ−ルインテグレ−ション）として良く知られたものである。これに対しても本発明は有効であり、一つ一つの要素チップの機能をテスト・修正して確実なものにした上で、インテグレートすることを可能にしている。
【００２０】なお本実施例では、ＦＩＢ加工に限って記述してあるが、これに限られるものではなく、ＦＩＢアシストエッチング、レーザ加工、レーザエッチング、ＥＢ加工、ＥＢアシストエッチング等のエネルギビーム加工を用いることができる。また本実施例ではレーザＣＶＤ等言う表現を用いたが、これにはＦＩＢ−ＣＶＤ，ＥＢ−ＣＶＤ等のエネルギビーム成膜を含んでいる。
【００２１】
【発明の効果】本発明によれば、図９の６層配線の例に示したように、上の２層を作る日数は減らないものの、トータルの日数低減効果は十分大きなものが得られる。図９ではオンチップ配線修正の後で、残りの上層配線を製作する本発明の方式をインチップ配線修正と表している。
【００２２】また本発明によれば、多くの機能を集めた大形チップＬＳＩやウエハスケールのＬＳＩの高歩留まり生産を可能にすることができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す、ＬＳＩの断面図である。
【図２】本発明の方法を表すＬＳＩ断面図である。
【図３】同じくＬＳＩ断面図である。
【図４】同じくＬＳＩ断面図である。
【図５】同じくＬＳＩ断面図である。
【図６】同じくＬＳＩ断面図である。
【図７】同じくＬＳＩ断面図である。
【図８】同じくＬＳＩ断面図である。
【図９】従来技術及び本発明の効果を表す図である。
【図１０】複数の要素チップから成る大形チップの概念図である。
【図１１】図１０の断面図である。
【図１２】ウェハスケール回路の概念図である。
【符号の説明】
１…拡散層、
２，４，６，１９…第１、第２、第３、第４配線層、
３，５，７，１４…層間絶縁層、
８…電気テストよう開口、
９…ＦＩＢによる配線切断穴、
10,11,18…レーザＣＶＤ等による穴埋め金属、
12…レーザＣＶＤ等による配線、
13…レーザＣＶＤ等による穴埋め絶縁物、
15…レジスト、
16…ドライエッチングによる接続穴、
17…ＦＩＢによる接続穴、
20…保護膜、
21〜24……要素チップ、
25……ダミー配線層。

【特許請求の範囲】
【請求項１】多層配線構造を持つＬＳＩの製造工程において、全ての配線層が完了する前に検査を行い、不良箇所を配線修正し、しかる後全ての配線層の製作を完了することを特徴とするＬＳＩの製造方法。
【請求項２】配線修正のための切断穴内部に絶縁膜をエネルギビームＣＶＤで成膜し、修正後に形成する配線膜と、切断した配線との絶縁をとることを特徴とした請求項１記載のＬＳＩの製造方法。
【請求項３】配線修正後に形成される配線層と、配線修正前に形成された配線層との間の接続穴を、エネルギビームにより加工することを特徴とする請求項１記載のＬＳＩの製造方法。
【請求項４】多層配線構造を持つＬＳＩにおいて、下層配線からの複数の接続が異なる上層配線に施されていることを特徴とするＬＳＩ。
【請求項５】多層配線構造を持つＬＳＩにおいて、配線を切断した穴を持ちその内部が層間絶縁膜とは異なった製法・膜質の絶縁膜で埋められていることを特徴とするＬＳＩ。

【図１】