LSIの製造方法
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は多層配線構造LSIにおいて、配線工程の途中で検査・修正を行い、LSIの歩留まりを向上する方法、及びこの方法で作られたLSIに関する。
【0002】
【従来の技術】LSI開発工程においては、論理設計不良や、回路動作不良のデバッグのため、完成したLSIのチップの上で配線の一部を切断・接続する「オンチップ配線修正技術」が有効である。この技術は、山口博司他:素子修正方法及びその装置(特開昭59−168652)や、山口博司他:IC配線の接続方法及びその装置(特開昭62−229956)などにより公知となっている。公知の配線修正方法では完成したLSIの表面に集束イオンビーム(FIB:FocusedIon Beam)等で配線幅程度の微細穴を加工することで配線を切断したり、配線にFIBにより接続穴を明けた後、レーザCVDやFIB−CVD等によりLSIの表面に配線を直接描画して、配線の接続をしていた。
【0003】この効果は、図9に示すように、例えば配線修正のため3層配線LSIを再製作すると多くの日数がかかるが、既にできているLSIの配線をチップ上で修正(オンチップ修正)すれば、極めて短期間で修正ができることにある。この効果は、配線層数が5層のように増えるに従い大きなものとなる。
【0004】
【発明が解決しようとする課題】図9に示したように配線層数が多くなるほどオンチップ配線修正の効果が大きくなる。しかし近年LSIの配線層数は更に増大する傾向にある。また一つのLSIにいれる回路数、機能が増大するためLSIのチップサイズが大きくなる傾向にある。
【0005】このため従来のLSIの表面から行っていた配線修正では、(1)チップ表面から下層配線層への深さが大きくなるため、下層配線のへの穴明けや接続穴への金属の埋め込みがが困難となる、(2)下層配線の上に何層も走っている上層配線のため下層配線への修正を施せる間隙を見つけることが困難となってくる。という問題点がある。
【0006】また多くの回路、機能を持つLSIではチップサイズが大きくなるため(3)LSIの工程が終了した後では歩留まりが悪く修正が大規模になってしまう、という欠点があった。
【0007】
【課題を解決するための手段】上記目的を達成するために,全ての配線工程が完了する前に集束イオンビームやレーザCVDを用い配線修正を行い、しかる後に、残りの配線工程を行うようにするものである。
【0008】
【作用】配線工程の途中で配線修正を行うことは、プロセス上特に問題なくできる。しかし修正の後、更に残りの配線層を作る場合に、FIBによる切断穴への層間膜埋め込みが必要となる。これに対してはレーザCVDやFIB−CVDによる局所的な絶縁膜形成を行う。また修正後に作成する配線層から一層以上離れた配線層への接続を行う必要が生じる場合もある。これに対しては、集束イオンビーム加工により穴明けする。
【0009】これにより通常の配線形成プロセスとFIBやレーザCVD等を用いた配線修正プロセスが問題なく行なえるようになる。
【0010】
【実施例】以下、本発明の実施例を図1〜図8を用いて説明する。
【0011】図1は,本発明により作られた4層配線LSIの配線層部分の断面図である。図2〜図8は図1に示したLSIを作成するプロセスを順次示したものである。
【0012】図2はシリコン基板に作られた拡散層1の上に、第1配線層2、層間絶縁層3、第2配線層4、層間絶縁層5、第3配線層6、層間絶縁層7まで製作した段階のLSI配線層の断面を示している。この素子は第3配線層までできた段階で電気テストができるように設計されており、テスト用の開口8がいくつかあいており、これらを用いて電気テストを行う。これにより論理設計不良や、回路動作不良を見つけ、必要な配線修正を行うことができる。
【0013】図2までできた段階での配線修正について以下説明する。図3に示すように、第3層配線6の切断を従来技術に示されているように集束イオンビーム加工(FIB加工)による穴明け9で行う。また、第2層配線4と第3層配線6のあいだの接続を、FIB加工により接続穴を明け、その穴へレーザCVD(あるいはFIB−CVD)等により金属10、11を埋め込み、これらの間をレーザCVD等による金属配線12によりつないで行う。次に第4配線層の製作に入るが、この前に、FIB加工による切断穴9の内面に露出した第3層配線6、レーザCVD等による配線10,11,12、テスト用の開口部に露出した第3配線層8を絶縁しておく必要がある。切断穴9については、図3に示したように第3配線層を切断する場合に限られるわけではなく、もっと深い配線層を切断する穴の場合もある。従って通常の絶縁膜形成では穴の内部まで十分に絶縁されない恐れもあるので、図4に示すようにレーザCVD等により絶縁物(SiO2等)13を穴の内部にのみ成膜する。この後図5に示すように、スパッタ成膜などの通常の成膜方法によりウェハ全面に層間絶縁膜14を成膜する。
【0014】次に図6に示すようにレジスト15を塗布し、ホトレジ工程とドライエッチングにより第3配線層に対する接続穴16を明ける。ここで先の電気テストの結果、第4配線層と下層配線層との間の接続をするような修正が必要となっている場合もある。この場合、層間絶縁層14のパターニング用のマスクを修正しているとLSIの製造期間が延びてしまう。また第4配線層と第2配線層の接続が必要であっても、第3配線層への接続穴明けのドライエッチング工程で第2配線層への接続穴明けを行うことは困難である。
【0015】そこでレジストを除去した後、図7に示すように、例えば第2配線層への接続穴明け17をFIB加工により行う。この接続穴への金属の埋め込みは、接続穴16に比べ深いので通常のスパッタ成膜やCVDでは困難である。そこで図8に示すように、レーザCVD等によりこの穴への穴埋め成膜18を行う。
【0016】この後図1に示すように、第4配線層19をスパッタ成膜等で成膜する。これをパターニングし、その後保護膜20を成膜する。
【0017】なお本実施例では、まず1層〜3層配線(N=3)まで作った後テスト・修正し、次に4層配線1層のみ(M=1)作り、4層配線を完成させた(N+M=4)。NとMはこれに限るものではなく、図9の6層配線の例に示すように、まず下の4層配線を作り(N=4)、オンチップ配線修正を行なった後に上の2層配線(M=2)を作り6層配線(N+M=6)を完成させることもできる。
【0018】この発明の応用例を図10に示す。大形チップ20は、要素チップ21〜24からなっている。それぞれの要素チップはN層配線から成っており、単独で電気テストが可能なように、電源、信号のI/Oを持っている。それぞれの要素チップのテスト・修正を完了した後、要素チップ間の電源や信号の配線をM層配線で行なう。これにより合計(M+N)層の大形チップを歩留まり良く作ることができる。図11は図10の断面を示している。要素チップ21と22の間には、ダミーのN層配線部25があり、要素チップ間のM層配線を平坦な下地の上に作ることができるようしてある。
【0019】図12は図10の大形チップをウェハスケールまで拡大したものであり、WSI(ウエハスケ−ルインテグレ−ション)として良く知られたものである。これに対しても本発明は有効であり、一つ一つの要素チップの機能をテスト・修正して確実なものにした上で、インテグレートすることを可能にしている。
【0020】なお本実施例では、FIB加工に限って記述してあるが、これに限られるものではなく、FIBアシストエッチング、レーザ加工、レーザエッチング、EB加工、EBアシストエッチング等のエネルギビーム加工を用いることができる。また本実施例ではレーザCVD等言う表現を用いたが、これにはFIB−CVD,EB−CVD等のエネルギビーム成膜を含んでいる。
【0021】
【発明の効果】本発明によれば、図9の6層配線の例に示したように、上の2層を作る日数は減らないものの、トータルの日数低減効果は十分大きなものが得られる。図9ではオンチップ配線修正の後で、残りの上層配線を製作する本発明の方式をインチップ配線修正と表している。
【0022】また本発明によれば、多くの機能を集めた大形チップLSIやウエハスケールのLSIの高歩留まり生産を可能にすることができる。
【図面の簡単な説明】
【図1】本発明の実施例を示す、LSIの断面図である。
【図2】本発明の方法を表すLSI断面図である。
【図3】同じくLSI断面図である。
【図4】同じくLSI断面図である。
【図5】同じくLSI断面図である。
【図6】同じくLSI断面図である。
【図7】同じくLSI断面図である。
【図8】同じくLSI断面図である。
【図9】従来技術及び本発明の効果を表す図である。
【図10】複数の要素チップから成る大形チップの概念図である。
【図11】図10の断面図である。
【図12】ウェハスケール回路の概念図である。
【符号の説明】
1…拡散層、
2,4,6,19…第1、第2、第3、第4配線層、
3,5,7,14…層間絶縁層、
8…電気テストよう開口、
9…FIBによる配線切断穴、
10,11,18…レーザCVD等による穴埋め金属、
12…レーザCVD等による配線、
13…レーザCVD等による穴埋め絶縁物、
15…レジスト、
16…ドライエッチングによる接続穴、
17…FIBによる接続穴、
20…保護膜、
21〜24……要素チップ、
25……ダミー配線層。
【0001】
【産業上の利用分野】本発明は多層配線構造LSIにおいて、配線工程の途中で検査・修正を行い、LSIの歩留まりを向上する方法、及びこの方法で作られたLSIに関する。
【0002】
【従来の技術】LSI開発工程においては、論理設計不良や、回路動作不良のデバッグのため、完成したLSIのチップの上で配線の一部を切断・接続する「オンチップ配線修正技術」が有効である。この技術は、山口博司他:素子修正方法及びその装置(特開昭59−168652)や、山口博司他:IC配線の接続方法及びその装置(特開昭62−229956)などにより公知となっている。公知の配線修正方法では完成したLSIの表面に集束イオンビーム(FIB:FocusedIon Beam)等で配線幅程度の微細穴を加工することで配線を切断したり、配線にFIBにより接続穴を明けた後、レーザCVDやFIB−CVD等によりLSIの表面に配線を直接描画して、配線の接続をしていた。
【0003】この効果は、図9に示すように、例えば配線修正のため3層配線LSIを再製作すると多くの日数がかかるが、既にできているLSIの配線をチップ上で修正(オンチップ修正)すれば、極めて短期間で修正ができることにある。この効果は、配線層数が5層のように増えるに従い大きなものとなる。
【0004】
【発明が解決しようとする課題】図9に示したように配線層数が多くなるほどオンチップ配線修正の効果が大きくなる。しかし近年LSIの配線層数は更に増大する傾向にある。また一つのLSIにいれる回路数、機能が増大するためLSIのチップサイズが大きくなる傾向にある。
【0005】このため従来のLSIの表面から行っていた配線修正では、(1)チップ表面から下層配線層への深さが大きくなるため、下層配線のへの穴明けや接続穴への金属の埋め込みがが困難となる、(2)下層配線の上に何層も走っている上層配線のため下層配線への修正を施せる間隙を見つけることが困難となってくる。という問題点がある。
【0006】また多くの回路、機能を持つLSIではチップサイズが大きくなるため(3)LSIの工程が終了した後では歩留まりが悪く修正が大規模になってしまう、という欠点があった。
【0007】
【課題を解決するための手段】上記目的を達成するために,全ての配線工程が完了する前に集束イオンビームやレーザCVDを用い配線修正を行い、しかる後に、残りの配線工程を行うようにするものである。
【0008】
【作用】配線工程の途中で配線修正を行うことは、プロセス上特に問題なくできる。しかし修正の後、更に残りの配線層を作る場合に、FIBによる切断穴への層間膜埋め込みが必要となる。これに対してはレーザCVDやFIB−CVDによる局所的な絶縁膜形成を行う。また修正後に作成する配線層から一層以上離れた配線層への接続を行う必要が生じる場合もある。これに対しては、集束イオンビーム加工により穴明けする。
【0009】これにより通常の配線形成プロセスとFIBやレーザCVD等を用いた配線修正プロセスが問題なく行なえるようになる。
【0010】
【実施例】以下、本発明の実施例を図1〜図8を用いて説明する。
【0011】図1は,本発明により作られた4層配線LSIの配線層部分の断面図である。図2〜図8は図1に示したLSIを作成するプロセスを順次示したものである。
【0012】図2はシリコン基板に作られた拡散層1の上に、第1配線層2、層間絶縁層3、第2配線層4、層間絶縁層5、第3配線層6、層間絶縁層7まで製作した段階のLSI配線層の断面を示している。この素子は第3配線層までできた段階で電気テストができるように設計されており、テスト用の開口8がいくつかあいており、これらを用いて電気テストを行う。これにより論理設計不良や、回路動作不良を見つけ、必要な配線修正を行うことができる。
【0013】図2までできた段階での配線修正について以下説明する。図3に示すように、第3層配線6の切断を従来技術に示されているように集束イオンビーム加工(FIB加工)による穴明け9で行う。また、第2層配線4と第3層配線6のあいだの接続を、FIB加工により接続穴を明け、その穴へレーザCVD(あるいはFIB−CVD)等により金属10、11を埋め込み、これらの間をレーザCVD等による金属配線12によりつないで行う。次に第4配線層の製作に入るが、この前に、FIB加工による切断穴9の内面に露出した第3層配線6、レーザCVD等による配線10,11,12、テスト用の開口部に露出した第3配線層8を絶縁しておく必要がある。切断穴9については、図3に示したように第3配線層を切断する場合に限られるわけではなく、もっと深い配線層を切断する穴の場合もある。従って通常の絶縁膜形成では穴の内部まで十分に絶縁されない恐れもあるので、図4に示すようにレーザCVD等により絶縁物(SiO2等)13を穴の内部にのみ成膜する。この後図5に示すように、スパッタ成膜などの通常の成膜方法によりウェハ全面に層間絶縁膜14を成膜する。
【0014】次に図6に示すようにレジスト15を塗布し、ホトレジ工程とドライエッチングにより第3配線層に対する接続穴16を明ける。ここで先の電気テストの結果、第4配線層と下層配線層との間の接続をするような修正が必要となっている場合もある。この場合、層間絶縁層14のパターニング用のマスクを修正しているとLSIの製造期間が延びてしまう。また第4配線層と第2配線層の接続が必要であっても、第3配線層への接続穴明けのドライエッチング工程で第2配線層への接続穴明けを行うことは困難である。
【0015】そこでレジストを除去した後、図7に示すように、例えば第2配線層への接続穴明け17をFIB加工により行う。この接続穴への金属の埋め込みは、接続穴16に比べ深いので通常のスパッタ成膜やCVDでは困難である。そこで図8に示すように、レーザCVD等によりこの穴への穴埋め成膜18を行う。
【0016】この後図1に示すように、第4配線層19をスパッタ成膜等で成膜する。これをパターニングし、その後保護膜20を成膜する。
【0017】なお本実施例では、まず1層〜3層配線(N=3)まで作った後テスト・修正し、次に4層配線1層のみ(M=1)作り、4層配線を完成させた(N+M=4)。NとMはこれに限るものではなく、図9の6層配線の例に示すように、まず下の4層配線を作り(N=4)、オンチップ配線修正を行なった後に上の2層配線(M=2)を作り6層配線(N+M=6)を完成させることもできる。
【0018】この発明の応用例を図10に示す。大形チップ20は、要素チップ21〜24からなっている。それぞれの要素チップはN層配線から成っており、単独で電気テストが可能なように、電源、信号のI/Oを持っている。それぞれの要素チップのテスト・修正を完了した後、要素チップ間の電源や信号の配線をM層配線で行なう。これにより合計(M+N)層の大形チップを歩留まり良く作ることができる。図11は図10の断面を示している。要素チップ21と22の間には、ダミーのN層配線部25があり、要素チップ間のM層配線を平坦な下地の上に作ることができるようしてある。
【0019】図12は図10の大形チップをウェハスケールまで拡大したものであり、WSI(ウエハスケ−ルインテグレ−ション)として良く知られたものである。これに対しても本発明は有効であり、一つ一つの要素チップの機能をテスト・修正して確実なものにした上で、インテグレートすることを可能にしている。
【0020】なお本実施例では、FIB加工に限って記述してあるが、これに限られるものではなく、FIBアシストエッチング、レーザ加工、レーザエッチング、EB加工、EBアシストエッチング等のエネルギビーム加工を用いることができる。また本実施例ではレーザCVD等言う表現を用いたが、これにはFIB−CVD,EB−CVD等のエネルギビーム成膜を含んでいる。
【0021】
【発明の効果】本発明によれば、図9の6層配線の例に示したように、上の2層を作る日数は減らないものの、トータルの日数低減効果は十分大きなものが得られる。図9ではオンチップ配線修正の後で、残りの上層配線を製作する本発明の方式をインチップ配線修正と表している。
【0022】また本発明によれば、多くの機能を集めた大形チップLSIやウエハスケールのLSIの高歩留まり生産を可能にすることができる。
【図面の簡単な説明】
【図1】本発明の実施例を示す、LSIの断面図である。
【図2】本発明の方法を表すLSI断面図である。
【図3】同じくLSI断面図である。
【図4】同じくLSI断面図である。
【図5】同じくLSI断面図である。
【図6】同じくLSI断面図である。
【図7】同じくLSI断面図である。
【図8】同じくLSI断面図である。
【図9】従来技術及び本発明の効果を表す図である。
【図10】複数の要素チップから成る大形チップの概念図である。
【図11】図10の断面図である。
【図12】ウェハスケール回路の概念図である。
【符号の説明】
1…拡散層、
2,4,6,19…第1、第2、第3、第4配線層、
3,5,7,14…層間絶縁層、
8…電気テストよう開口、
9…FIBによる配線切断穴、
10,11,18…レーザCVD等による穴埋め金属、
12…レーザCVD等による配線、
13…レーザCVD等による穴埋め絶縁物、
15…レジスト、
16…ドライエッチングによる接続穴、
17…FIBによる接続穴、
20…保護膜、
21〜24……要素チップ、
25……ダミー配線層。
【特許請求の範囲】
【請求項1】半導体ウェハ基板上に配線パターンと該配線パターンを被覆する層間絶縁膜とを順次積層した構成の多層配線構造を有するLSIの製造工程において、前記層間絶縁膜で被覆された配線パターンを検査して修正を要する箇所を検出し、該検出した前記配線パターンの修正を要する箇所を前記層間絶縁膜の上から局所加工して修正し、該局所加工して修正した箇所に絶縁膜を局所的に形成し、該局所的に絶縁膜を形成した箇所を含む前記層間絶縁膜上に新たな配線パターンを形成することを特徴とする LSIの製造方法。
【請求項2】半導体ウェハ基板上に配線パターンと該配線パターンを被覆する層間絶縁膜とを順次積層した構成の多層配線構造を有するLSIの製造工程において、前記層間絶縁膜で被覆された配線パターンを検査して修正を要する箇所を検出し、該検出した前記配線パターンの修正を要する箇所に前記層間絶縁膜の上から集束させたイオンビームを照射して前記層間絶縁膜とその下の前記配線パターンの修正を要する箇所を除去加工し、該除去加工した箇所にレーザCVDにより局所的に絶縁膜を形成し、該局所的に絶縁膜を形成した領域を含む前記層間絶縁膜上に新たな配線パターンを形成することを特徴とする LSIの製造方法。
【請求項3】半導体ウェハ基板上に配線パターンと該配線パターンを被覆する層間絶縁膜とを順次積層した構成の多層配線構造を有するLSIの製造工程において、前記層間絶縁膜で被覆された配線パターンを検査して修正を要する箇所を検出し、該検出した前記配線パターンの修正を要する箇所に前記層間絶縁膜の上から集束させたイオンビームを照射して前記層間絶縁膜の一部を除去してその下の前記修正を要する配線パターンを切断加工し、該切断加工した配線パターンと他の配線パターンとを電気的に接続する配線膜を局所的に形成し、該局所的に配線膜を形成した領域を含む領域に層間絶縁膜を形成し、該形成した層間絶縁膜上に新たな配線パターンを形成することを特徴とする LSIの製造方法。
【請求項4】半導体ウェハ基板上に形成された層間絶縁膜で被覆された配線パターンの電気的な欠陥を前記層間絶縁膜に形成した開口を介して検出し、該検出した前記配線パターンの電気的な欠陥部分を修正し、該欠陥部分を修正した配線パターンの上に上層配線パターンと該上層配線パターンを被覆する絶縁膜を形成することを特徴とするLSIの製造方法。
【請求項1】半導体ウェハ基板上に配線パターンと該配線パターンを被覆する層間絶縁膜とを順次積層した構成の多層配線構造を有するLSIの製造工程において、前記層間絶縁膜で被覆された配線パターンを検査して修正を要する箇所を検出し、該検出した前記配線パターンの修正を要する箇所を前記層間絶縁膜の上から局所加工して修正し、該局所加工して修正した箇所に絶縁膜を局所的に形成し、該局所的に絶縁膜を形成した箇所を含む前記層間絶縁膜上に新たな配線パターンを形成することを特徴とする LSIの製造方法。
【請求項2】半導体ウェハ基板上に配線パターンと該配線パターンを被覆する層間絶縁膜とを順次積層した構成の多層配線構造を有するLSIの製造工程において、前記層間絶縁膜で被覆された配線パターンを検査して修正を要する箇所を検出し、該検出した前記配線パターンの修正を要する箇所に前記層間絶縁膜の上から集束させたイオンビームを照射して前記層間絶縁膜とその下の前記配線パターンの修正を要する箇所を除去加工し、該除去加工した箇所にレーザCVDにより局所的に絶縁膜を形成し、該局所的に絶縁膜を形成した領域を含む前記層間絶縁膜上に新たな配線パターンを形成することを特徴とする LSIの製造方法。
【請求項3】半導体ウェハ基板上に配線パターンと該配線パターンを被覆する層間絶縁膜とを順次積層した構成の多層配線構造を有するLSIの製造工程において、前記層間絶縁膜で被覆された配線パターンを検査して修正を要する箇所を検出し、該検出した前記配線パターンの修正を要する箇所に前記層間絶縁膜の上から集束させたイオンビームを照射して前記層間絶縁膜の一部を除去してその下の前記修正を要する配線パターンを切断加工し、該切断加工した配線パターンと他の配線パターンとを電気的に接続する配線膜を局所的に形成し、該局所的に配線膜を形成した領域を含む領域に層間絶縁膜を形成し、該形成した層間絶縁膜上に新たな配線パターンを形成することを特徴とする LSIの製造方法。
【請求項4】半導体ウェハ基板上に形成された層間絶縁膜で被覆された配線パターンの電気的な欠陥を前記層間絶縁膜に形成した開口を介して検出し、該検出した前記配線パターンの電気的な欠陥部分を修正し、該欠陥部分を修正した配線パターンの上に上層配線パターンと該上層配線パターンを被覆する絶縁膜を形成することを特徴とするLSIの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図10】
【図11】
【図12】
【図9】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図10】
【図11】
【図12】
【図9】
【特許番号】第2995979号
【登録日】平成11年(1999)10月29日
【発行日】平成11年(1999)12月27日
【国際特許分類】
【出願番号】特願平4−8999
【出願日】平成4年(1992)1月22日
【公開番号】特開平5−198651
【公開日】平成5年(1993)8月6日
【審査請求日】平成9年(1997)10月24日
【出願人】(000005108)株式会社日立製作所 (27,607)
【参考文献】
【文献】特開 平2−94594(JP,A)
【文献】特開 昭63−252445(JP,A)
【文献】特開 平2−54554(JP,A)
【登録日】平成11年(1999)10月29日
【発行日】平成11年(1999)12月27日
【国際特許分類】
【出願日】平成4年(1992)1月22日
【公開番号】特開平5−198651
【公開日】平成5年(1993)8月6日
【審査請求日】平成9年(1997)10月24日
【出願人】(000005108)株式会社日立製作所 (27,607)
【参考文献】
【文献】特開 平2−94594(JP,A)
【文献】特開 昭63−252445(JP,A)
【文献】特開 平2−54554(JP,A)
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