ＭＣＰ製品用異品種部測定ボード
【課題】ＭＣＰ製品の異なる品種のメモリ部の電気的特性を測定することができるＭＣＰ製品用異品種部測定ボードを提供することを目的とする。
【解決手段】ＭＣＰ製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるＭＣＰ製品用異品種部測定ボード１３であって、前記ＭＣＰ製品を収容する第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とを有しており、前記第一メモリ部測定用ソケット１５には前記ＭＣＰ製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子２５が具備され、前記第二メモリ部測定用ソケット１６には前記ＭＣＰ製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子２６が具備され、前記第一メモリ部測定用ソケット端子２５と前記第二メモリ部測定用ソケット端子２６とが結線されているＭＣＰ製品用異品種部測定ボード１３を用いることにより、上記課題を解決できる。
【解決手段】ＭＣＰ製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるＭＣＰ製品用異品種部測定ボード１３であって、前記ＭＣＰ製品を収容する第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とを有しており、前記第一メモリ部測定用ソケット１５には前記ＭＣＰ製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子２５が具備され、前記第二メモリ部測定用ソケット１６には前記ＭＣＰ製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子２６が具備され、前記第一メモリ部測定用ソケット端子２５と前記第二メモリ部測定用ソケット端子２６とが結線されているＭＣＰ製品用異品種部測定ボード１３を用いることにより、上記課題を解決できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＣＰ製品用異品種部測定ボードに関するものである。
【背景技術】
【０００２】
近年、半導体装置は多くの電気製品に搭載され、基幹部品として使用されている。また、半導体装置の機能は複雑化され、様々な機能が一つのチップに搭載されるようになってきている。このような状況の下、半導体装置の特性評価の手法についても、如何に効率的に如何に低コストで特性評価を行うかが半導体装置自体のコストを下げ、半導体装置の戦略的優位性を決める上で重要となる。
【０００３】
特許文献１には、集積回路（ＩＣ）の電気的性能測定を行うテストボードが開示されており、異品種対応時には共用できるソケットボードを所要の品種に対応して用意しておき、共通部分はそのまま使用するテストボードが記載されている。
このようにソケットボード部分を品種交換の対象として個別に用意する方法は、すでにメモリテストでは標準的な方法となっている。
しかしながら、メモリテスト装置において、現状は多数個同時測定が主流であり、Ｉ／Ｏ ｘ４／ｘ８／ｘ１６構成を標準として、最大数（ソケット数）が決まっている。テスタに接続されるハンドラと呼ばれる供給装置もその最大数を処理できるようになっており、物理的なソケット位置も決まっている。
特許文献１に記載の方法は、このようなメモリを多数個同時測定する装置においては、基板結線設計を困難とするので、コスト抑制効果はほとんど見られない。
【０００４】
特許文献２には、半導体デバイスの自動試験装置、搬送装置、及びテストボードが開示されており、前記半導体デバイスの種類ごとに異なるソケットカバーと、前記ソケットカバーを配置するソケット本体と、前記ソケット本体を搭載する共通化されたソケット基板部とを有するテストボードが開示されている。
前記ソケット基板部には、あらかじめ多数のピンを有する大型のソケット本体が搭載されており、前記ソケット本体の実装位置を変更することで全体の共通化を行う方法である。しかしながら、多数個同時測定する場合には、ソケット配列の違いをハンドラで制御するのが困難となる。また、端子数を多くする必要があり、ソケット基板面を有効に活用することができなくなるので、ソケットの製造コストを悪化させる。更に、前記半導体デバイスの種類を変更する場合は、位置決めの前記ソケットカバーの交換が必要であり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短縮につながらない。
【０００５】
特許文献３には、ＩＣデバイステスト用ソケットボードが開示されている。ＩＣデバイスの端子配列に応じたパターンをソケットボードの表裏面に形成し、異なる種類のデバイスに対し表裏を入れ替えるだけでソケットボードを共用化できることが記載されている。
また、特許文献４には、半導体装置が開示されており、テープキャリアにおいてベースフィルムの開口内でインナーリードを迂回させることによって、外部回路基板の共用化を可能とすることが記載されている。
しかしながら、どちらの方法も製造コストを下げる効果は少ない。
【０００６】
半導体装置として一つのチップ上に異なる種類のメモリ部、たとえば、ＤＲＡＭ素子とＦＬＡＳＨ素子などを備えたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）製品の特性評価については、ＤＲＡＭ素子とＦＬＡＳＨ素子の２種類の測定が必要となるので、より製造コストが高くなるという問題があった。
【０００７】
ＭＣＰ製品等のＤＲＡＭ側はＩ／Ｏ ｘ３２であることがほとんどであり、テスタＰＩＮの割付制限事項により、最大で同時に測定出来る数量は、搭載可能なソケット数の半分になる。テスタ側のＰＩＮは使い切るが、ソケットが半数になりソケット実装面積に隙間が出来る。また、ＭＣＰ製品等のＦＬＡＳＨ素子分についても同様のことが言える。測定ボードを共用目的でＤＲＡＭ素子とＦＬＡＳＨ素子を別々に同時に結線すると、さらに同時測定数を半減する必要がある。
【０００８】
図１１は、これらの制限条件のもとで最大ソケット数を１６と仮定した場合の測定ボード上のソケットの配置の一例を示す図であって、図１１（ａ）は最大ソケット数が１６の場合であり、図１１（ｂ）はＤＲＡＭ専用のソケットが８個ある場合であり、図１１（ｃ）はＦＬＡＳＨ専用のソケットが８個ある場合である。黒く塗りつぶした部分が、デバイスを搭載するソケットとなる。
【０００９】
図１１（ａ）に示すように、デバイスが少ＰＩＮでありテスタＰＩＮ数制限とならない場合は、ハンドラの最大数になる。
図１１（ｂ）および図８（ｃ）に示すように、ＭＣＰ製品の場合は、テスタ側の制限により接続できるＩ／Ｏ ＰＩＮ数が決まっており、Ｉ／Ｏ数が多いＤＲＡＭでは、例えば１６個を並べられる装置でも半減して、ソケット数が８となる。すなわち、ＤＲＡＭ専用のソケット数が８である測定ボードと、ＦＬＡＳＨ専用のソケット数が８である測定ボードとは、同時測定数が８個に制限されている。Ｉ／Ｏ ＰＩＮが多いのがＭＣＰの特徴であり、同時測定数が半減してしまう。
【００１０】
図１１（ｂ）に示すように、ＤＲＡＭ側測定専用ボードにおいて、テスタ側はＩ／Ｏ ＰＩＮを全て割り付けた状態であり、デバイスのＦＬＡＳＨ側へは接続できない。従って、ＦＬＡＳＨを測定する場合は、図１１（ｃ）に示す別の冶具で、ＦＬＡＳＨのＩ／Ｏへ接続したものを用意する必要がある。
【００１１】
このように、ＭＣＰ製品をテストする場合には、テスタピンの割付制限から、ＤＲＡＭ素子とＦＬＡＳＨ素子の２種類の測定ボードを必要とし、２パスで測定しなくてはならなかったので、より巨額の投資金額が必要とされていた。さらに、ＭＣＰ製品は少量多品種の傾向にあるため、より投資金額が多くなる傾向がある。
【００１２】
このような状況を鑑みて、前記ＭＣＰ製品を搭載するソケット毎にＤＲＡＭ素子およびＦＬＡＳＨ素子の両方を結線した同一測定ボードも開発されている。しかし、この同一測定ボードでは、ソケット数が半減することとなり、生産性が半分になり、製造プロセスを悪化させる。
単純に１デバイスのなかでＤＲＡＭ素子とＦＬＡＳＨ素子の結線を並列接続して、ＤＲＡＭ素子とＦＬＡＳＨ素子の電気的なＯＮ／ＯＦＦ制御が可能であれば、同じ冶具でも８個測定可能であるが、入力端子のＶＩＨ制限が電源電圧で決まるため、共通信号では破損につながる可能性があり、電源電圧が違うもの同士の制御は困難である。
【特許文献１】特開平０７−０９２２３２号公報
【特許文献２】特開２００６−０１７５２７号公報
【特許文献３】特開２００４−１５８３５１号公報
【特許文献４】特開平１０−２７０４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、以上の問題を鑑みてなされたものであり、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）製品の異なる品種のメモリ部の電気的特性を測定することができるＭＣＰ製品用異品種部測定ボードを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のＭＣＰ製品用異品種部測定ボードは、ＭＣＰ製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるＭＣＰ製品用異品種部測定ボードであって、前記ＭＣＰ製品を収容する第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとを有しており、前記第一メモリ部測定用ソケットには前記ＭＣＰ製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子が具備されており、前記第二メモリ部測定用ソケットには前記ＭＣＰ製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子が具備されており、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線されていることを特徴とする。
【００１５】
本発明のＭＣＰ製品用異品種部測定ボードは、前記第一メモリ部測定用ソケットが前記第二メモリ部測定用ソケットに隣接して配置されていることを特徴とする。
【００１６】
本発明のＭＣＰ製品用異品種部測定ボードは、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線され、前記第二メモリ部測定用ソケット端子に電気的特性検査用テスタのテスタピンが接続されるように構成されていることを特徴とする。
【００１７】
本発明のＭＣＰ製品用異品種部測定ボードは、前記第一メモリ部がＤＲＡＭ素子であり、前記第二メモリ部がＦＬＡＳＨ素子であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ＭＣＰ製品の異なる品種のメモリ部の電気的特性を測定することができるＭＣＰ製品用異品種部測定ボードを提供することができる。
以下、本発明を実施するための形態について説明する。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の実施形態であるＭＣＰ製品用異品種部測定ボードをテストヘッド（テスタ）上に配置した一例を示す斜視図である。
図１に示すように、本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、略矩形状のボード本体基板１２と、ボード本体基板１２の一面１２ａ上に格子状に配列された略矩形状の第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とからなる。これらの第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６にＭＣＰ製品を収容する構成とされている。なお、ＭＣＰは、マルチチップパッケージ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）の略である。
【００２０】
さらに、ボード本体基板１２の他面１２ｂにはコネクタ１８を介してテストヘッド１１が配置されている。テストヘッド１１にはケーブル１７が接続され、ケーブル１７に接続された制御部（図示略）により、テストヘッド１１に電気信号を送受信した後に、コネクタ１８を介して、ＭＣＰ製品用異品種部測定ボード１３にこの電気信号を送受信して、第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６に収容されたＭＣＰ製品のＤＲＡＭ素子とＦＬＡＳＨ素子の電気的特性の検査を行うことができる構成とされている。なお、ＤＲＡＭは揮発性メモリの一つであり、ダイナミックランダムアクセスメモリの略である。ＦＬＡＳＨは不揮発性メモリの一つであり、フラッシュメモリの略である。
【００２１】
図２は、本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３に備えられた第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６とテストヘッド（テスタ）１１との間の結線の一例を示した図である。なお、ソケットの数を省略して第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６それぞれ１個だけを示している。
図２に示すように、テストヘッド（テスタ）１１は、ＤＲ（ドライバー）、Ｉ／Ｏ、ＰＰＳ（電源）の３系統の信号を有する。ＤＲ、Ｉ／Ｏからの電気信号が、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６へ送信され、第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６に収容されたＭＣＰ製品のテストを行った結果の電気信号がＩ／Ｏへ受信される構成とされている。
【００２２】
図３は、本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３の平面図であって、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６の配置の一例を示す図である。
図３に示すように、発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、略矩形状のボード本体基板１２と、ボード本体基板１２の一面１２ａ上に格子状に配列された第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とを有している。
第一メモリ部測定用ソケット１５を備えた測定ボードの空きエリアに第二メモリ部測定用ソケット１６を実装した場合である。本来、別の測定ボードに供えられる異品種のメモリ部測定用ソケットをお互いの未使用のエリアに並べ、その間で並列接続することで、測地ボードは１つでどちらかのエリアのソケットにのみＭＣＰ製品を実装することで、ＭＣＰ製品の異品種のメモリ部それぞれのテストが可能となる。なお、前記並列接続は、後述するように実際はシリーズに形成されている。
【００２３】
ボード本体基板１２の１辺１２ｃと平行になるようにライン状に４つの第二メモリ部測定用ソケット１６が配列されている。その第二メモリ部測定用ソケット１６のラインに平行になるように４つの第一メモリ部測定用ソケット１５が配列され、さらに、その第一メモリ部測定用ソケット１５のラインに平行になるように４つの第二メモリ部測定用ソケット１６が配列されている。最後に、その第二メモリ部測定用ソケット１６のラインに平行になるように４つの第一メモリ部測定用ソケット１５が配列されている。
【００２４】
第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６は、このように互いに隣接して配置されることが好ましい。後述するが、隣接されて配置された第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６との間は結線されており、この結線距離を最短にすることにより、結線を介して送受信される電気信号の劣化を少なくすることができる。
【００２５】
図４は、ＭＣＰ製品の一例を示す概略図であって、図４（ａ）は平面概略図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’線における断面概略図である。
図４に示すように、ＭＣＰ製品２０は、製品本体基板２１と、第一メモリ部用端子２２と、第二メモリ部用端子２３とを有している。第一メモリ部用端子２２と、第二メモリ部用端子２３にはそれぞれの信号が引き出されている。
図４（ａ）に示すように、ＭＣＰ製品２０の略矩形状とされた製品本体基板２１の面内には、５×５列の端子が形成されている。そのうち、１辺２１ｆ側の一列の端子が第二メモリ部用端子２３とされている。また、他の１辺２１ｅ側の４つの端子および更に他の１辺２１ｄ側の１つの端子が第一メモリ部用端子２２とされている。
図４（ｂ）に示すように、ＭＣＰ製品２０は、製品基板本体２１の一面２１ａ上に第一メモリ部用端子２２を有している。
【００２６】
図５は、図３の第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６との間の結線の一例を示す図であって、図５（ａ）は平面図であり、図５（ｂ）は図５（ａ）のＢ−Ｂ’線における断面図である。
【００２７】
図５（ａ）に示すように、第一メモリ部測定用ソケット１５には、５つの第一メモリ部測定用ソケット端子２５が具備されている。また、第二メモリ部測定用ソケット１６には、５つの第二メモリ部測定用ソケット端子２６が具備されている。
５つの第一メモリ部測定用ソケット端子２５は、それぞれ５つの第二メモリ部測定用ソケット端子２６に配線３０により、渡りによるシリーズな結線が行われている。
図５（ａ）に示すように、物理的に距離の離れた第一メモリ部測定用ソケット端子２５と第二メモリ部測定用ソケット端子２６とを結線するには、テスタピンから見て、等距離になるような２分岐方法と、渡りによるシリーズな結線があるが、等距離になるような２分岐方法を用いた場合、片方しかＭＣＰ製品を搭載しない場合は、ＭＣＰ製品を搭載しない方からの反射による波形劣化の問題があるためである。
また、５つの第二メモリ部測定用ソケット端子２６にそれぞれテストヘッド（テスタ）１１の５本のテスタピン１〜５が接続されている。
【００２８】
図５（ａ）に示すように、テストヘッド（テスタ）１１の５本のテスタピン１〜５を５つの第二メモリ部測定用ソケット端子２６に接続させるとともに、それぞれ配線３０で５つの第一メモリ部測定用ソケット端子２５に一筆書き状に接続させることにより、テストヘッド（テスタ）１１側のＰＩＮリソースを第一メモリ部と第二メモリ部とで共用するとともに、Ｉ／Ｏ ｘ３２で半減した空きソケット位置を有効活用することができる。
【００２９】
図５（ｂ）に示すように、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６は、基板本体１２の一面１２ａ上に形成されている。また、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６は、ＭＣＰ製品２０を収容する収容領域２０ｃが備えられており、ＭＣＰ製品２０を収容できる構成とされている。
【００３０】
図６は、ＭＣＰ製品２０を収容した場合の一例を示す断面図であり、図５（ａ）は、第一メモリ部測定用ソケット１５にＭＣＰ製品２０を収容した場合であり、図５（ｂ）は、第二メモリ部測定用ソケット１６にＭＣＰ製品２０を収容した場合である。
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３を用いての測定の際には、前提条件として、第一メモリ部と第二メモリ部は同時に測定しないものとする。そのため、第一メモリ部測定時には第一メモリ部測定用ソケット１５へのみＭＣＰ製品２０を実装して測定を行い、第二メモリ部測定時には第二メモリ部測定用ソケット１６へのみＭＣＰ製品２０を実装して測定することになる。なお、ＭＣＰ製品２０の収容および取り外しは、ハンドラと呼ばれる搬送装置を用いて行われる。
【００３１】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３を用いることにより、第一メモリ部用の測定ボードと第二メモリ部用の測定ボードを取り替える必要がなくなり、ＴＡＴ短縮することができ、生産性を向上させることができる。
また、それぞれの測定においても必要なテストピンのみを実装すればよく、ＭＣＰ製品のフルピン対応は不要となり、生産性を向上させることができる。
【００３２】
図６（ａ）に示すように、第一メモリ部測定用ソケット１５にＭＣＰ製品２０を収容した場合、第一メモリ部用端子２２が第一メモリ部測定用ソケット端子２５に接続される。図では省略しているが、残りの４つの第一メモリ部用端子２２は、それぞれ残りの４つの第一メモリ部測定用ソケット端子２５に接続される。第一メモリ部測定用ソケット端子２５の数と位置は、それぞれＭＣＰ製品２０の第一メモリ部用端子２２の数と位置と対応するように設定されているためである。
この状態で、第二メモリ部測定用ソケット端子２６に接続されたテスタピン１〜５から電気信号を送受信することにより、配線３０を介して、ＭＣＰ製品２０の第一メモリ部の電気的特性の検査を行うことができる。
【００３３】
同様に、図６（ｂ）に示すように、第二メモリ部測定用ソケット１６にＭＣＰ製品２０を収容した場合、図では省略しているが、５つの第二メモリ部用端子２３がそれぞれ５つの第二メモリ部測定用ソケット端子２６に接続される。第二メモリ部測定用ソケット端子２６の数と位置は、それぞれＭＣＰ製品２０の第二メモリ部用端子２３の数と位置と対応するように設定されているためである。
この状態で、テスタピン１〜５から電気信号を送受信することにより、ＭＣＰ製品２０の第二メモリ部の電気的特性の検査を行うことができる。
【００３４】
図７は、ＭＣＰ製品用異品種部測定ボード１３の平面図であって、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６の配置の別の一例を示す図である。
異品種のメモリ部を測定するための第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６が隣接されて配置されているので、結線距離を最短にすることができ、電気信号の劣化を低減できるので、これらのような配置でもよい。
【００３５】
なお、第一メモリ部測定用ソケット１５、第二メモリ部測定用ソケット１６の形状は、略矩形状とされているが、他の形状でもよい。ＭＣＰ製品２０の外形に合わせた収容領域２０ｃが備えられ、その収容領域２０ｃにＭＣＰ製品２０を収容することができればよい。
また、第一メモリ部測定用ソケット１５、第二メモリ部測定用ソケット１６の搭載数も特に限定されるものではなく、測定ボードの大きさ、同時測定数の違いを考慮して設定される。
【００３６】
図８〜１０は、第一メモリ部がＤＲＡＭ素子、第二メモリ部がＦＬＡＳＨ素子であるＭＣＰ製品２０の場合を説明する図であって、図８は本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３におけるＤＲＡＭ素子測定用ソケット（Ｄ）とＦＬＡＳＨ素子測定用ソケット（Ｆ）の配置の一例を示す平面概略図であり、図９はＭＣＰ製品のＤＲＡＭ用端子とＦＬＡＳＨ用端子の配置の一例を示す平面概略図であり、図１０はＤＲＡＭ素子測定用ソケット（Ｄ側ソケット）とＦＬＡＳＨ素子測定用ソケット（Ｆ側ソケット）の間の結線の一例を示す拡大概略図である。
図８に示すように、ＤＲＡＭ素子測定用ソケット（Ｄ）とＦＬＡＳＨ素子測定用ソケット（Ｆ）は互いに隣接するように配置されている。
また、図９に示すように、ＭＣＰ製品２０は、ＤＲＡＭ用端子とＦＬＡＳＨ用端子が備えられている。
図１０に示すように、ＦＬＡＳＨ素子測定用ソケット（Ｆ側ソケット）には、ＭＣＰ製品２０を収容したときに、ＭＣＰ製品２０のＦＬＡＳＨ用端子と対応するように、ＦＬＡＳＨ素子測定用ソケット端子が設けられており、テスタピン１〜５が接続されている。そのため、テスタピン１〜５を介して、ＭＣＰ製品２０のＦＬＡＳＨ素子の電気的特性を測定できる構成とされている。
同様に、ＤＲＡＭ素子測定用ソケット（Ｄ側ソケット）には、ＭＣＰ製品２０を収容したときに、ＭＣＰ製品２０のＤＲＡＭ用端子と対応するように、ＤＲＡＭ素子測定用ソケット端子が設けられている。これらのＤＲＡＭ素子測定用ソケット端子は、ＦＬＡＳＨ素子測定用ソケット端子と結線されているので、テスタピン１〜５を介して、ＭＣＰ製品２０のＦＬＡＳＨ素子の電気的特性を測定できる構成とされている。
【００３７】
このように、ＭＣＰ製品がＤＲＡＭ素子とＦＬＡＳＨ素子の２つのメモリ部を有する場合には、第一メモリ部をＤＲＡＭ素子として、第二メモリ部をＦＬＡＳＨ素子とすることが好ましい。
ＤＲＡＭ素子の電気的特性の測定は、最も波形品質が厳しく、反射による波形劣化の影響が無視できない高速テストを必要とするので、ＤＲＡＭ素子測定用ソケット端子はシリーズ結線で最遠方側に配置することがよい。なお、結線距離が長くなることによる影響は少ない。
ＦＬＡＳＨ素子測定用ソケット端子はシリーズ結線で途中に配置することとなり、反射による波形劣化の影響が大きいため波形精度は悪化することとなるが、ＦＬＡＳＨ素子はもともと低速デバイスであるので許容できる程度となる。
【００３８】
このように、本方法を使用すれば、容易な結線設計と１測定ボード費用で、２品種を測定可能となる。１つの測定ボード内でＤＲＡＭ／ＦＬＡＳＨ両方の測定ができる。
投資抑制、冶具を交換しなくても設定変更だけで両方測定可能なため、切り替えロス時間の低減、ＴＡＴ短縮が可能となる。
【００３９】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ボード本体基板１２と、前記ボード本体基板１２上に配置された第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とを有する構成なので、第一メモリ部と第二メモリ部とを備えたＭＣＰ製品の異なる２品種のメモリ部を測定することができる。そのため、１つの測定ボード費用で異なる２品種のメモリ部を測定することができるので、開発投資を抑制することができる。また、測定ボードを交換しなくても設定変更だけで両方測定可能なため、測定ボードの切り替えロス時間を低減してＴＡＴ短縮が可能となる。
【００４０】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ボード本体基板１２と、前記ボード本体基板１２上に配置された第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とを有する構成なので、テストヘッド（テスタ）１１側のＰＩＮリソースを第一メモリ部と第二メモリ部とで共用するとともに、Ｉ／Ｏ ｘ３２で半減した空きソケット位置を有効活用することができる。
【００４１】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ボード本体基板１２と、前記ボード本体基板１２上に配置されたＤＲＡＭ素子測定用ソケット１５とＦＬＡＳＨ素子測定用ソケット１６とを有する構成なので、ＤＲＡＭ素子とＦＬＡＳＨ素子とを備えたＭＣＰ製品の異なる２品種のメモリ部を測定することができる。１つの測定ボード費用で異なる２品種のメモリ部を測定することができるので、開発投資を抑制することができる。また、測定ボードを交換しなくても設定変更だけで両方測定可能なため、測定ボードの切り替えロス時間を低減してＴＡＴ短縮が可能となる。
【００４２】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第一メモリ部測定用ソケット１５にはＭＣＰ製品２０の第一メモリ部用端子２１と接続される第一メモリ部測定用ソケット端子２５が具備されており、第一メモリ部測定用ソケット端子２５は、第二メモリ部測定用ソケット端子２６に結線される構成なので、第二メモリ部測定用ソケット端子２６に接続されたテスタピン１〜５から電気信号を送受信することにより、配線３０を介して、ＭＣＰ製品２０の第一メモリ部の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【００４３】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第二メモリ部測定用ソケット１６にはＭＣＰ製品２０の第二メモリ部用端子２３と接続される第二メモリ部測定用ソケット端子２６が具備される構成なので、第二メモリ部測定用ソケット端子２６に接続されたテスタピン１〜５から電気信号を送受信することにより、ＭＣＰ製品２０の第二メモリ部の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【００４４】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ＤＲＡＭ素子測定用ソケット（Ｄ）にはＭＣＰ製品２０のＤＲＡＭ用端子と接続されるＤＲＡＭ素子測定用ソケット端子が具備されており、ＤＲＡＭ素子測定用ソケット端子は、ＦＬＡＳＨ素子測定用ソケット端子に結線される構成なのでＦＬＡＳＨ素子測定用ソケット端子に接続されたテスタピン１〜５から電気信号を送受信することにより、配線を介して、ＭＣＰ製品２０のＤＲＡＭ素子の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【００４５】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ＦＬＡＳＨ素子測定用ソケット（Ｆ）にはＭＣＰ製品２０のＦＬＡＳＨ用端子と接続されるＦＬＡＳＨ素子測定用ソケット端子が具備される構成なので、ＦＬＡＳＨ素子測定用ソケット端子に接続されたテスタピン１〜５から電気信号を送受信することにより、ＭＣＰ製品２０のＦＬＡＳＨ素子の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【００４６】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第一メモリ部測定用ソケット１５が第二メモリ部測定用ソケット１６に隣接して配置されている構成なので、テスタピン１〜５から第一メモリ部測定用ソケット端子２５までの結線距離を短くして、電気信号の劣化を抑制することができる。また、容易に結線設計することができる。
【００４７】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第一メモリ部測定用ソケット端子２５と第二メモリ部測定用ソケット端子２６が結線され、第二メモリ部測定用ソケット端子２６にテスタピン１〜５が接続される構成なので、第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６の少なくともいずれか一方にＭＣＰ製品２０を配置して、テスタピン１〜５が第二メモリ部測定用ソケット端子２６に接続することにより、ＭＣＰ製品２０の第一メモリ部１５または第二メモリ部１６のいずれか一方の電気的特性の検査を行うことができる。
【００４８】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ＤＲＡＭ素子測定用ソケット端子とＦＬＡＳＨ素子測定用ソケット端子が結線され、ＦＬＡＳＨ素子測定用ソケット端子にテスタピン１〜５が接続される構成なので、ＤＲＡＭ素子測定用ソケットまたはＦＬＡＳＨ素子測定用ソケットの少なくともいずれか一方にＭＣＰ製品を配置して、テスタピン１〜５がＦＬＡＳＨ素子測定用ソケット端子に接続されることにより、ＭＣＰ製品２０のＤＲＡＭ素子またはＦＬＡＳＨ素子のいずれか一方の電気的特性の検査を行うことができる。
【００４９】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第一メモリ部測定用ソケット端子２５がシリーズ結線で最遠方側に配置され、第二メモリ部測定用ソケット端子２６がシリーズ結線で途中に配置される構成なので、最も波形品質が厳しく、反射による波形劣化の影響が無視できない高速テストを必要とするＤＲＡＭ素子の電気的特性の測定を問題なく行うことができ、もともと低速デバイスであり、反射による波形劣化の影響が大きいため波形精度は悪化しても許容できるＦＬＡＳＨ素子の測定も問題なく行うことができる。
【産業上の利用可能性】
【００５０】
本発明は、ＭＣＰ製品用異品種部測定ボードに関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【図面の簡単な説明】
【００５１】
【図１】本発明のＭＣＰ製品用異品種部測定ボードをテストヘッド（テスタ）上に配置した一例を示す斜視図である。
【図２】本発明のＭＣＰ製品用異品種部測定ボードに備えられた第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットとテストヘッド（テスタ）との間の結線の一例を示した図である。
【図３】本発明のＭＣＰ製品用異品種部測定ボードの平面図であって、第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットの配置の一例を示す図である。
【図４】ＭＣＰ製品の一例を示す概略図である。
【図５】本発明のＭＣＰ製品用異品種部測定ボードの第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとの間の結線の一例を示す図である。
【図６】ＭＣＰ製品を収容した場合の一例を示す断面図である。
【図７】本発明のＭＣＰ製品用異品種部測定ボードの平面図であって、第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットの配置の別の一例を示す図である。
【図８】本発明のＭＣＰ製品用異品種部測定ボードにおけるＤＲＡＭ素子測定用ソケット（Ｄ）とＦＬＡＳＨ素子測定用ソケット（Ｆ）の配置の一例を示す平面概略図である。
【図９】ＭＣＰ製品のＤＲＡＭ用端子とＦＬＡＳＨ用端子の配置の一例を示す平面概略図である。
【図１０】本発明のＭＣＰ製品用異品種部測定ボードにおけるＤＲＡＭ素子測定用ソケット（Ｄ側ソケット）とＦＬＡＳＨ素子測定用ソケット（Ｆ側ソケット）の間の結線の一例を示す拡大概略図である。
【図１１】最大ソケット数を１６と仮定した場合の測定ボード上のソケットの配置の一例を示す図である。
【符号の説明】
【００５２】
１２…ボード本体基板、１２ａ…一面、１２ｂ…他面、１２ｃ…辺、１３…ＭＣＰ製品用異品種部測定ボード、１５…第一メモリ部測定用ソケット、１６…第二メモリ部測定用ソケット、２０…ＭＣＰ製品、２０ｃ…収容領域、２１…製品基板本体、２１ａ…一面、２１ｃ、２１ｄ、２１ｅ、２１ｆ…辺、２２…第一メモリ部用端子、２３…第二メモリ部用端子、２５…第一メモリ部測定用ソケット端子、２６…第二メモリ部測定用ソケット端子、３０…配線。
【技術分野】
【０００１】
本発明は、ＭＣＰ製品用異品種部測定ボードに関するものである。
【背景技術】
【０００２】
近年、半導体装置は多くの電気製品に搭載され、基幹部品として使用されている。また、半導体装置の機能は複雑化され、様々な機能が一つのチップに搭載されるようになってきている。このような状況の下、半導体装置の特性評価の手法についても、如何に効率的に如何に低コストで特性評価を行うかが半導体装置自体のコストを下げ、半導体装置の戦略的優位性を決める上で重要となる。
【０００３】
特許文献１には、集積回路（ＩＣ）の電気的性能測定を行うテストボードが開示されており、異品種対応時には共用できるソケットボードを所要の品種に対応して用意しておき、共通部分はそのまま使用するテストボードが記載されている。
このようにソケットボード部分を品種交換の対象として個別に用意する方法は、すでにメモリテストでは標準的な方法となっている。
しかしながら、メモリテスト装置において、現状は多数個同時測定が主流であり、Ｉ／Ｏ ｘ４／ｘ８／ｘ１６構成を標準として、最大数（ソケット数）が決まっている。テスタに接続されるハンドラと呼ばれる供給装置もその最大数を処理できるようになっており、物理的なソケット位置も決まっている。
特許文献１に記載の方法は、このようなメモリを多数個同時測定する装置においては、基板結線設計を困難とするので、コスト抑制効果はほとんど見られない。
【０００４】
特許文献２には、半導体デバイスの自動試験装置、搬送装置、及びテストボードが開示されており、前記半導体デバイスの種類ごとに異なるソケットカバーと、前記ソケットカバーを配置するソケット本体と、前記ソケット本体を搭載する共通化されたソケット基板部とを有するテストボードが開示されている。
前記ソケット基板部には、あらかじめ多数のピンを有する大型のソケット本体が搭載されており、前記ソケット本体の実装位置を変更することで全体の共通化を行う方法である。しかしながら、多数個同時測定する場合には、ソケット配列の違いをハンドラで制御するのが困難となる。また、端子数を多くする必要があり、ソケット基板面を有効に活用することができなくなるので、ソケットの製造コストを悪化させる。更に、前記半導体デバイスの種類を変更する場合は、位置決めの前記ソケットカバーの交換が必要であり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短縮につながらない。
【０００５】
特許文献３には、ＩＣデバイステスト用ソケットボードが開示されている。ＩＣデバイスの端子配列に応じたパターンをソケットボードの表裏面に形成し、異なる種類のデバイスに対し表裏を入れ替えるだけでソケットボードを共用化できることが記載されている。
また、特許文献４には、半導体装置が開示されており、テープキャリアにおいてベースフィルムの開口内でインナーリードを迂回させることによって、外部回路基板の共用化を可能とすることが記載されている。
しかしながら、どちらの方法も製造コストを下げる効果は少ない。
【０００６】
半導体装置として一つのチップ上に異なる種類のメモリ部、たとえば、ＤＲＡＭ素子とＦＬＡＳＨ素子などを備えたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）製品の特性評価については、ＤＲＡＭ素子とＦＬＡＳＨ素子の２種類の測定が必要となるので、より製造コストが高くなるという問題があった。
【０００７】
ＭＣＰ製品等のＤＲＡＭ側はＩ／Ｏ ｘ３２であることがほとんどであり、テスタＰＩＮの割付制限事項により、最大で同時に測定出来る数量は、搭載可能なソケット数の半分になる。テスタ側のＰＩＮは使い切るが、ソケットが半数になりソケット実装面積に隙間が出来る。また、ＭＣＰ製品等のＦＬＡＳＨ素子分についても同様のことが言える。測定ボードを共用目的でＤＲＡＭ素子とＦＬＡＳＨ素子を別々に同時に結線すると、さらに同時測定数を半減する必要がある。
【０００８】
図１１は、これらの制限条件のもとで最大ソケット数を１６と仮定した場合の測定ボード上のソケットの配置の一例を示す図であって、図１１（ａ）は最大ソケット数が１６の場合であり、図１１（ｂ）はＤＲＡＭ専用のソケットが８個ある場合であり、図１１（ｃ）はＦＬＡＳＨ専用のソケットが８個ある場合である。黒く塗りつぶした部分が、デバイスを搭載するソケットとなる。
【０００９】
図１１（ａ）に示すように、デバイスが少ＰＩＮでありテスタＰＩＮ数制限とならない場合は、ハンドラの最大数になる。
図１１（ｂ）および図８（ｃ）に示すように、ＭＣＰ製品の場合は、テスタ側の制限により接続できるＩ／Ｏ ＰＩＮ数が決まっており、Ｉ／Ｏ数が多いＤＲＡＭでは、例えば１６個を並べられる装置でも半減して、ソケット数が８となる。すなわち、ＤＲＡＭ専用のソケット数が８である測定ボードと、ＦＬＡＳＨ専用のソケット数が８である測定ボードとは、同時測定数が８個に制限されている。Ｉ／Ｏ ＰＩＮが多いのがＭＣＰの特徴であり、同時測定数が半減してしまう。
【００１０】
図１１（ｂ）に示すように、ＤＲＡＭ側測定専用ボードにおいて、テスタ側はＩ／Ｏ ＰＩＮを全て割り付けた状態であり、デバイスのＦＬＡＳＨ側へは接続できない。従って、ＦＬＡＳＨを測定する場合は、図１１（ｃ）に示す別の冶具で、ＦＬＡＳＨのＩ／Ｏへ接続したものを用意する必要がある。
【００１１】
このように、ＭＣＰ製品をテストする場合には、テスタピンの割付制限から、ＤＲＡＭ素子とＦＬＡＳＨ素子の２種類の測定ボードを必要とし、２パスで測定しなくてはならなかったので、より巨額の投資金額が必要とされていた。さらに、ＭＣＰ製品は少量多品種の傾向にあるため、より投資金額が多くなる傾向がある。
【００１２】
このような状況を鑑みて、前記ＭＣＰ製品を搭載するソケット毎にＤＲＡＭ素子およびＦＬＡＳＨ素子の両方を結線した同一測定ボードも開発されている。しかし、この同一測定ボードでは、ソケット数が半減することとなり、生産性が半分になり、製造プロセスを悪化させる。
単純に１デバイスのなかでＤＲＡＭ素子とＦＬＡＳＨ素子の結線を並列接続して、ＤＲＡＭ素子とＦＬＡＳＨ素子の電気的なＯＮ／ＯＦＦ制御が可能であれば、同じ冶具でも８個測定可能であるが、入力端子のＶＩＨ制限が電源電圧で決まるため、共通信号では破損につながる可能性があり、電源電圧が違うもの同士の制御は困難である。
【特許文献１】特開平０７−０９２２３２号公報
【特許文献２】特開２００６−０１７５２７号公報
【特許文献３】特開２００４−１５８３５１号公報
【特許文献４】特開平１０−２７０４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、以上の問題を鑑みてなされたものであり、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）製品の異なる品種のメモリ部の電気的特性を測定することができるＭＣＰ製品用異品種部測定ボードを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のＭＣＰ製品用異品種部測定ボードは、ＭＣＰ製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるＭＣＰ製品用異品種部測定ボードであって、前記ＭＣＰ製品を収容する第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとを有しており、前記第一メモリ部測定用ソケットには前記ＭＣＰ製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子が具備されており、前記第二メモリ部測定用ソケットには前記ＭＣＰ製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子が具備されており、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線されていることを特徴とする。
【００１５】
本発明のＭＣＰ製品用異品種部測定ボードは、前記第一メモリ部測定用ソケットが前記第二メモリ部測定用ソケットに隣接して配置されていることを特徴とする。
【００１６】
本発明のＭＣＰ製品用異品種部測定ボードは、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線され、前記第二メモリ部測定用ソケット端子に電気的特性検査用テスタのテスタピンが接続されるように構成されていることを特徴とする。
【００１７】
本発明のＭＣＰ製品用異品種部測定ボードは、前記第一メモリ部がＤＲＡＭ素子であり、前記第二メモリ部がＦＬＡＳＨ素子であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ＭＣＰ製品の異なる品種のメモリ部の電気的特性を測定することができるＭＣＰ製品用異品種部測定ボードを提供することができる。
以下、本発明を実施するための形態について説明する。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の実施形態であるＭＣＰ製品用異品種部測定ボードをテストヘッド（テスタ）上に配置した一例を示す斜視図である。
図１に示すように、本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、略矩形状のボード本体基板１２と、ボード本体基板１２の一面１２ａ上に格子状に配列された略矩形状の第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とからなる。これらの第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６にＭＣＰ製品を収容する構成とされている。なお、ＭＣＰは、マルチチップパッケージ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）の略である。
【００２０】
さらに、ボード本体基板１２の他面１２ｂにはコネクタ１８を介してテストヘッド１１が配置されている。テストヘッド１１にはケーブル１７が接続され、ケーブル１７に接続された制御部（図示略）により、テストヘッド１１に電気信号を送受信した後に、コネクタ１８を介して、ＭＣＰ製品用異品種部測定ボード１３にこの電気信号を送受信して、第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６に収容されたＭＣＰ製品のＤＲＡＭ素子とＦＬＡＳＨ素子の電気的特性の検査を行うことができる構成とされている。なお、ＤＲＡＭは揮発性メモリの一つであり、ダイナミックランダムアクセスメモリの略である。ＦＬＡＳＨは不揮発性メモリの一つであり、フラッシュメモリの略である。
【００２１】
図２は、本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３に備えられた第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６とテストヘッド（テスタ）１１との間の結線の一例を示した図である。なお、ソケットの数を省略して第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６それぞれ１個だけを示している。
図２に示すように、テストヘッド（テスタ）１１は、ＤＲ（ドライバー）、Ｉ／Ｏ、ＰＰＳ（電源）の３系統の信号を有する。ＤＲ、Ｉ／Ｏからの電気信号が、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６へ送信され、第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６に収容されたＭＣＰ製品のテストを行った結果の電気信号がＩ／Ｏへ受信される構成とされている。
【００２２】
図３は、本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３の平面図であって、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６の配置の一例を示す図である。
図３に示すように、発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、略矩形状のボード本体基板１２と、ボード本体基板１２の一面１２ａ上に格子状に配列された第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とを有している。
第一メモリ部測定用ソケット１５を備えた測定ボードの空きエリアに第二メモリ部測定用ソケット１６を実装した場合である。本来、別の測定ボードに供えられる異品種のメモリ部測定用ソケットをお互いの未使用のエリアに並べ、その間で並列接続することで、測地ボードは１つでどちらかのエリアのソケットにのみＭＣＰ製品を実装することで、ＭＣＰ製品の異品種のメモリ部それぞれのテストが可能となる。なお、前記並列接続は、後述するように実際はシリーズに形成されている。
【００２３】
ボード本体基板１２の１辺１２ｃと平行になるようにライン状に４つの第二メモリ部測定用ソケット１６が配列されている。その第二メモリ部測定用ソケット１６のラインに平行になるように４つの第一メモリ部測定用ソケット１５が配列され、さらに、その第一メモリ部測定用ソケット１５のラインに平行になるように４つの第二メモリ部測定用ソケット１６が配列されている。最後に、その第二メモリ部測定用ソケット１６のラインに平行になるように４つの第一メモリ部測定用ソケット１５が配列されている。
【００２４】
第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６は、このように互いに隣接して配置されることが好ましい。後述するが、隣接されて配置された第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６との間は結線されており、この結線距離を最短にすることにより、結線を介して送受信される電気信号の劣化を少なくすることができる。
【００２５】
図４は、ＭＣＰ製品の一例を示す概略図であって、図４（ａ）は平面概略図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’線における断面概略図である。
図４に示すように、ＭＣＰ製品２０は、製品本体基板２１と、第一メモリ部用端子２２と、第二メモリ部用端子２３とを有している。第一メモリ部用端子２２と、第二メモリ部用端子２３にはそれぞれの信号が引き出されている。
図４（ａ）に示すように、ＭＣＰ製品２０の略矩形状とされた製品本体基板２１の面内には、５×５列の端子が形成されている。そのうち、１辺２１ｆ側の一列の端子が第二メモリ部用端子２３とされている。また、他の１辺２１ｅ側の４つの端子および更に他の１辺２１ｄ側の１つの端子が第一メモリ部用端子２２とされている。
図４（ｂ）に示すように、ＭＣＰ製品２０は、製品基板本体２１の一面２１ａ上に第一メモリ部用端子２２を有している。
【００２６】
図５は、図３の第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６との間の結線の一例を示す図であって、図５（ａ）は平面図であり、図５（ｂ）は図５（ａ）のＢ−Ｂ’線における断面図である。
【００２７】
図５（ａ）に示すように、第一メモリ部測定用ソケット１５には、５つの第一メモリ部測定用ソケット端子２５が具備されている。また、第二メモリ部測定用ソケット１６には、５つの第二メモリ部測定用ソケット端子２６が具備されている。
５つの第一メモリ部測定用ソケット端子２５は、それぞれ５つの第二メモリ部測定用ソケット端子２６に配線３０により、渡りによるシリーズな結線が行われている。
図５（ａ）に示すように、物理的に距離の離れた第一メモリ部測定用ソケット端子２５と第二メモリ部測定用ソケット端子２６とを結線するには、テスタピンから見て、等距離になるような２分岐方法と、渡りによるシリーズな結線があるが、等距離になるような２分岐方法を用いた場合、片方しかＭＣＰ製品を搭載しない場合は、ＭＣＰ製品を搭載しない方からの反射による波形劣化の問題があるためである。
また、５つの第二メモリ部測定用ソケット端子２６にそれぞれテストヘッド（テスタ）１１の５本のテスタピン１〜５が接続されている。
【００２８】
図５（ａ）に示すように、テストヘッド（テスタ）１１の５本のテスタピン１〜５を５つの第二メモリ部測定用ソケット端子２６に接続させるとともに、それぞれ配線３０で５つの第一メモリ部測定用ソケット端子２５に一筆書き状に接続させることにより、テストヘッド（テスタ）１１側のＰＩＮリソースを第一メモリ部と第二メモリ部とで共用するとともに、Ｉ／Ｏ ｘ３２で半減した空きソケット位置を有効活用することができる。
【００２９】
図５（ｂ）に示すように、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６は、基板本体１２の一面１２ａ上に形成されている。また、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６は、ＭＣＰ製品２０を収容する収容領域２０ｃが備えられており、ＭＣＰ製品２０を収容できる構成とされている。
【００３０】
図６は、ＭＣＰ製品２０を収容した場合の一例を示す断面図であり、図５（ａ）は、第一メモリ部測定用ソケット１５にＭＣＰ製品２０を収容した場合であり、図５（ｂ）は、第二メモリ部測定用ソケット１６にＭＣＰ製品２０を収容した場合である。
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３を用いての測定の際には、前提条件として、第一メモリ部と第二メモリ部は同時に測定しないものとする。そのため、第一メモリ部測定時には第一メモリ部測定用ソケット１５へのみＭＣＰ製品２０を実装して測定を行い、第二メモリ部測定時には第二メモリ部測定用ソケット１６へのみＭＣＰ製品２０を実装して測定することになる。なお、ＭＣＰ製品２０の収容および取り外しは、ハンドラと呼ばれる搬送装置を用いて行われる。
【００３１】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３を用いることにより、第一メモリ部用の測定ボードと第二メモリ部用の測定ボードを取り替える必要がなくなり、ＴＡＴ短縮することができ、生産性を向上させることができる。
また、それぞれの測定においても必要なテストピンのみを実装すればよく、ＭＣＰ製品のフルピン対応は不要となり、生産性を向上させることができる。
【００３２】
図６（ａ）に示すように、第一メモリ部測定用ソケット１５にＭＣＰ製品２０を収容した場合、第一メモリ部用端子２２が第一メモリ部測定用ソケット端子２５に接続される。図では省略しているが、残りの４つの第一メモリ部用端子２２は、それぞれ残りの４つの第一メモリ部測定用ソケット端子２５に接続される。第一メモリ部測定用ソケット端子２５の数と位置は、それぞれＭＣＰ製品２０の第一メモリ部用端子２２の数と位置と対応するように設定されているためである。
この状態で、第二メモリ部測定用ソケット端子２６に接続されたテスタピン１〜５から電気信号を送受信することにより、配線３０を介して、ＭＣＰ製品２０の第一メモリ部の電気的特性の検査を行うことができる。
【００３３】
同様に、図６（ｂ）に示すように、第二メモリ部測定用ソケット１６にＭＣＰ製品２０を収容した場合、図では省略しているが、５つの第二メモリ部用端子２３がそれぞれ５つの第二メモリ部測定用ソケット端子２６に接続される。第二メモリ部測定用ソケット端子２６の数と位置は、それぞれＭＣＰ製品２０の第二メモリ部用端子２３の数と位置と対応するように設定されているためである。
この状態で、テスタピン１〜５から電気信号を送受信することにより、ＭＣＰ製品２０の第二メモリ部の電気的特性の検査を行うことができる。
【００３４】
図７は、ＭＣＰ製品用異品種部測定ボード１３の平面図であって、第一メモリ部測定用ソケット１５および第二メモリ部測定用ソケット１６の配置の別の一例を示す図である。
異品種のメモリ部を測定するための第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６が隣接されて配置されているので、結線距離を最短にすることができ、電気信号の劣化を低減できるので、これらのような配置でもよい。
【００３５】
なお、第一メモリ部測定用ソケット１５、第二メモリ部測定用ソケット１６の形状は、略矩形状とされているが、他の形状でもよい。ＭＣＰ製品２０の外形に合わせた収容領域２０ｃが備えられ、その収容領域２０ｃにＭＣＰ製品２０を収容することができればよい。
また、第一メモリ部測定用ソケット１５、第二メモリ部測定用ソケット１６の搭載数も特に限定されるものではなく、測定ボードの大きさ、同時測定数の違いを考慮して設定される。
【００３６】
図８〜１０は、第一メモリ部がＤＲＡＭ素子、第二メモリ部がＦＬＡＳＨ素子であるＭＣＰ製品２０の場合を説明する図であって、図８は本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３におけるＤＲＡＭ素子測定用ソケット（Ｄ）とＦＬＡＳＨ素子測定用ソケット（Ｆ）の配置の一例を示す平面概略図であり、図９はＭＣＰ製品のＤＲＡＭ用端子とＦＬＡＳＨ用端子の配置の一例を示す平面概略図であり、図１０はＤＲＡＭ素子測定用ソケット（Ｄ側ソケット）とＦＬＡＳＨ素子測定用ソケット（Ｆ側ソケット）の間の結線の一例を示す拡大概略図である。
図８に示すように、ＤＲＡＭ素子測定用ソケット（Ｄ）とＦＬＡＳＨ素子測定用ソケット（Ｆ）は互いに隣接するように配置されている。
また、図９に示すように、ＭＣＰ製品２０は、ＤＲＡＭ用端子とＦＬＡＳＨ用端子が備えられている。
図１０に示すように、ＦＬＡＳＨ素子測定用ソケット（Ｆ側ソケット）には、ＭＣＰ製品２０を収容したときに、ＭＣＰ製品２０のＦＬＡＳＨ用端子と対応するように、ＦＬＡＳＨ素子測定用ソケット端子が設けられており、テスタピン１〜５が接続されている。そのため、テスタピン１〜５を介して、ＭＣＰ製品２０のＦＬＡＳＨ素子の電気的特性を測定できる構成とされている。
同様に、ＤＲＡＭ素子測定用ソケット（Ｄ側ソケット）には、ＭＣＰ製品２０を収容したときに、ＭＣＰ製品２０のＤＲＡＭ用端子と対応するように、ＤＲＡＭ素子測定用ソケット端子が設けられている。これらのＤＲＡＭ素子測定用ソケット端子は、ＦＬＡＳＨ素子測定用ソケット端子と結線されているので、テスタピン１〜５を介して、ＭＣＰ製品２０のＦＬＡＳＨ素子の電気的特性を測定できる構成とされている。
【００３７】
このように、ＭＣＰ製品がＤＲＡＭ素子とＦＬＡＳＨ素子の２つのメモリ部を有する場合には、第一メモリ部をＤＲＡＭ素子として、第二メモリ部をＦＬＡＳＨ素子とすることが好ましい。
ＤＲＡＭ素子の電気的特性の測定は、最も波形品質が厳しく、反射による波形劣化の影響が無視できない高速テストを必要とするので、ＤＲＡＭ素子測定用ソケット端子はシリーズ結線で最遠方側に配置することがよい。なお、結線距離が長くなることによる影響は少ない。
ＦＬＡＳＨ素子測定用ソケット端子はシリーズ結線で途中に配置することとなり、反射による波形劣化の影響が大きいため波形精度は悪化することとなるが、ＦＬＡＳＨ素子はもともと低速デバイスであるので許容できる程度となる。
【００３８】
このように、本方法を使用すれば、容易な結線設計と１測定ボード費用で、２品種を測定可能となる。１つの測定ボード内でＤＲＡＭ／ＦＬＡＳＨ両方の測定ができる。
投資抑制、冶具を交換しなくても設定変更だけで両方測定可能なため、切り替えロス時間の低減、ＴＡＴ短縮が可能となる。
【００３９】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ボード本体基板１２と、前記ボード本体基板１２上に配置された第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とを有する構成なので、第一メモリ部と第二メモリ部とを備えたＭＣＰ製品の異なる２品種のメモリ部を測定することができる。そのため、１つの測定ボード費用で異なる２品種のメモリ部を測定することができるので、開発投資を抑制することができる。また、測定ボードを交換しなくても設定変更だけで両方測定可能なため、測定ボードの切り替えロス時間を低減してＴＡＴ短縮が可能となる。
【００４０】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ボード本体基板１２と、前記ボード本体基板１２上に配置された第一メモリ部測定用ソケット１５と第二メモリ部測定用ソケット１６とを有する構成なので、テストヘッド（テスタ）１１側のＰＩＮリソースを第一メモリ部と第二メモリ部とで共用するとともに、Ｉ／Ｏ ｘ３２で半減した空きソケット位置を有効活用することができる。
【００４１】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ボード本体基板１２と、前記ボード本体基板１２上に配置されたＤＲＡＭ素子測定用ソケット１５とＦＬＡＳＨ素子測定用ソケット１６とを有する構成なので、ＤＲＡＭ素子とＦＬＡＳＨ素子とを備えたＭＣＰ製品の異なる２品種のメモリ部を測定することができる。１つの測定ボード費用で異なる２品種のメモリ部を測定することができるので、開発投資を抑制することができる。また、測定ボードを交換しなくても設定変更だけで両方測定可能なため、測定ボードの切り替えロス時間を低減してＴＡＴ短縮が可能となる。
【００４２】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第一メモリ部測定用ソケット１５にはＭＣＰ製品２０の第一メモリ部用端子２１と接続される第一メモリ部測定用ソケット端子２５が具備されており、第一メモリ部測定用ソケット端子２５は、第二メモリ部測定用ソケット端子２６に結線される構成なので、第二メモリ部測定用ソケット端子２６に接続されたテスタピン１〜５から電気信号を送受信することにより、配線３０を介して、ＭＣＰ製品２０の第一メモリ部の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【００４３】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第二メモリ部測定用ソケット１６にはＭＣＰ製品２０の第二メモリ部用端子２３と接続される第二メモリ部測定用ソケット端子２６が具備される構成なので、第二メモリ部測定用ソケット端子２６に接続されたテスタピン１〜５から電気信号を送受信することにより、ＭＣＰ製品２０の第二メモリ部の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【００４４】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ＤＲＡＭ素子測定用ソケット（Ｄ）にはＭＣＰ製品２０のＤＲＡＭ用端子と接続されるＤＲＡＭ素子測定用ソケット端子が具備されており、ＤＲＡＭ素子測定用ソケット端子は、ＦＬＡＳＨ素子測定用ソケット端子に結線される構成なのでＦＬＡＳＨ素子測定用ソケット端子に接続されたテスタピン１〜５から電気信号を送受信することにより、配線を介して、ＭＣＰ製品２０のＤＲＡＭ素子の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【００４５】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ＦＬＡＳＨ素子測定用ソケット（Ｆ）にはＭＣＰ製品２０のＦＬＡＳＨ用端子と接続されるＦＬＡＳＨ素子測定用ソケット端子が具備される構成なので、ＦＬＡＳＨ素子測定用ソケット端子に接続されたテスタピン１〜５から電気信号を送受信することにより、ＭＣＰ製品２０のＦＬＡＳＨ素子の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【００４６】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第一メモリ部測定用ソケット１５が第二メモリ部測定用ソケット１６に隣接して配置されている構成なので、テスタピン１〜５から第一メモリ部測定用ソケット端子２５までの結線距離を短くして、電気信号の劣化を抑制することができる。また、容易に結線設計することができる。
【００４７】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第一メモリ部測定用ソケット端子２５と第二メモリ部測定用ソケット端子２６が結線され、第二メモリ部測定用ソケット端子２６にテスタピン１〜５が接続される構成なので、第一メモリ部測定用ソケット１５または第二メモリ部測定用ソケット１６の少なくともいずれか一方にＭＣＰ製品２０を配置して、テスタピン１〜５が第二メモリ部測定用ソケット端子２６に接続することにより、ＭＣＰ製品２０の第一メモリ部１５または第二メモリ部１６のいずれか一方の電気的特性の検査を行うことができる。
【００４８】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、ＤＲＡＭ素子測定用ソケット端子とＦＬＡＳＨ素子測定用ソケット端子が結線され、ＦＬＡＳＨ素子測定用ソケット端子にテスタピン１〜５が接続される構成なので、ＤＲＡＭ素子測定用ソケットまたはＦＬＡＳＨ素子測定用ソケットの少なくともいずれか一方にＭＣＰ製品を配置して、テスタピン１〜５がＦＬＡＳＨ素子測定用ソケット端子に接続されることにより、ＭＣＰ製品２０のＤＲＡＭ素子またはＦＬＡＳＨ素子のいずれか一方の電気的特性の検査を行うことができる。
【００４９】
本発明の実施形態であるＭＣＰ製品用異品種部測定ボード１３は、第一メモリ部測定用ソケット端子２５がシリーズ結線で最遠方側に配置され、第二メモリ部測定用ソケット端子２６がシリーズ結線で途中に配置される構成なので、最も波形品質が厳しく、反射による波形劣化の影響が無視できない高速テストを必要とするＤＲＡＭ素子の電気的特性の測定を問題なく行うことができ、もともと低速デバイスであり、反射による波形劣化の影響が大きいため波形精度は悪化しても許容できるＦＬＡＳＨ素子の測定も問題なく行うことができる。
【産業上の利用可能性】
【００５０】
本発明は、ＭＣＰ製品用異品種部測定ボードに関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【図面の簡単な説明】
【００５１】
【図１】本発明のＭＣＰ製品用異品種部測定ボードをテストヘッド（テスタ）上に配置した一例を示す斜視図である。
【図２】本発明のＭＣＰ製品用異品種部測定ボードに備えられた第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットとテストヘッド（テスタ）との間の結線の一例を示した図である。
【図３】本発明のＭＣＰ製品用異品種部測定ボードの平面図であって、第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットの配置の一例を示す図である。
【図４】ＭＣＰ製品の一例を示す概略図である。
【図５】本発明のＭＣＰ製品用異品種部測定ボードの第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとの間の結線の一例を示す図である。
【図６】ＭＣＰ製品を収容した場合の一例を示す断面図である。
【図７】本発明のＭＣＰ製品用異品種部測定ボードの平面図であって、第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットの配置の別の一例を示す図である。
【図８】本発明のＭＣＰ製品用異品種部測定ボードにおけるＤＲＡＭ素子測定用ソケット（Ｄ）とＦＬＡＳＨ素子測定用ソケット（Ｆ）の配置の一例を示す平面概略図である。
【図９】ＭＣＰ製品のＤＲＡＭ用端子とＦＬＡＳＨ用端子の配置の一例を示す平面概略図である。
【図１０】本発明のＭＣＰ製品用異品種部測定ボードにおけるＤＲＡＭ素子測定用ソケット（Ｄ側ソケット）とＦＬＡＳＨ素子測定用ソケット（Ｆ側ソケット）の間の結線の一例を示す拡大概略図である。
【図１１】最大ソケット数を１６と仮定した場合の測定ボード上のソケットの配置の一例を示す図である。
【符号の説明】
【００５２】
１２…ボード本体基板、１２ａ…一面、１２ｂ…他面、１２ｃ…辺、１３…ＭＣＰ製品用異品種部測定ボード、１５…第一メモリ部測定用ソケット、１６…第二メモリ部測定用ソケット、２０…ＭＣＰ製品、２０ｃ…収容領域、２１…製品基板本体、２１ａ…一面、２１ｃ、２１ｄ、２１ｅ、２１ｆ…辺、２２…第一メモリ部用端子、２３…第二メモリ部用端子、２５…第一メモリ部測定用ソケット端子、２６…第二メモリ部測定用ソケット端子、３０…配線。
【特許請求の範囲】
【請求項１】
ＭＣＰ製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるＭＣＰ製品用異品種部測定ボードであって、
前記ＭＣＰ製品を収容する第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとを有しており、前記第一メモリ部測定用ソケットには前記ＭＣＰ製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子が具備されており、前記第二メモリ部測定用ソケットには前記ＭＣＰ製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子が具備されており、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線されていることを特徴とするＭＣＰ製品用異品種部測定ボード。
【請求項２】
前記第一メモリ部測定用ソケットが前記第二メモリ部測定用ソケットに隣接して配置されていることを特徴とする請求項１に記載のＭＣＰ製品用異品種部測定ボード。
【請求項３】
前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線され、前記第二メモリ部測定用ソケット端子に電気的特性検査用テスタのテスタピンが接続されるように構成されていることを特徴とする請求項１または請求項２のいずれか１項に記載のＭＣＰ製品用異品種部測定ボード。
【請求項４】
前記第一メモリ部がＤＲＡＭ素子であり、前記第二メモリ部がＦＬＡＳＨ素子であることを特徴とする請求項１〜３のいずれか１項に記載のＭＣＰ製品用異品種部測定ボード。
【請求項１】
ＭＣＰ製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるＭＣＰ製品用異品種部測定ボードであって、
前記ＭＣＰ製品を収容する第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとを有しており、前記第一メモリ部測定用ソケットには前記ＭＣＰ製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子が具備されており、前記第二メモリ部測定用ソケットには前記ＭＣＰ製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子が具備されており、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線されていることを特徴とするＭＣＰ製品用異品種部測定ボード。
【請求項２】
前記第一メモリ部測定用ソケットが前記第二メモリ部測定用ソケットに隣接して配置されていることを特徴とする請求項１に記載のＭＣＰ製品用異品種部測定ボード。
【請求項３】
前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線され、前記第二メモリ部測定用ソケット端子に電気的特性検査用テスタのテスタピンが接続されるように構成されていることを特徴とする請求項１または請求項２のいずれか１項に記載のＭＣＰ製品用異品種部測定ボード。
【請求項４】
前記第一メモリ部がＤＲＡＭ素子であり、前記第二メモリ部がＦＬＡＳＨ素子であることを特徴とする請求項１〜３のいずれか１項に記載のＭＣＰ製品用異品種部測定ボード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２３４０（Ｐ２０１０−２３４０Ａ）
【公開日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願番号】特願２００８−１６２２６４（Ｐ２００８−１６２２６４）
【出願日】平成２０年６月２０日（２００８．６．２０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願日】平成２０年６月２０日（２００８．６．２０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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