【課題】不揮発性メモリのデータ読み出し時間を短縮する。
【解決手段】不揮発性半導体記憶装置１０は、不揮発性のメモリセルＭＣと、メモリセルＭＣに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダ１３と、ワード線の選択時に、ワード線を電源電圧より高い充電電圧に充電するレベルシフタ１２とを含む。レベルシフタ１２は、デコード信号を受けるドレインと、ワード線に接続されたソースとを有するトランジスタＮＭ１と、充電初期にトランジスタＮＭ１のゲートに電源電圧を印加し、ワード線が電源電圧より低い閾値電圧まで充電された後にトランジスタＮＭ１のゲートに接地電圧を印加する設定回路１２Ａとを含む。 （もっと読む）

【課題】入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行う。
【解決手段】半導体装置１は、それぞれが所定の機能を有する複数の機能ブロック１４ａ〜１４ｃと、信号線が設けられる基板上における配線領域１８ａ、１８ｂとを有する。また、半導体装置１は、配線領域１８ａ、１８ｂに配置され、及び信号線の途中に設けられ、それぞれが基板バイアス電位により動作する複数のスタンダードセル１６と、配線領域１８ａ、１８ｂに信号線の配線方向に平行に配置され、及び複数のスタンダードセル１６のそれぞれに対応して設けられ、それぞれが基板バイアス電位を対応する各スタンダードセル１６に供給するための複数の基板コンタクトセル１７とを有する。 （もっと読む）

【課題】ＬＥＤに所望の定電流を供給して駆動することができ、且つチップ面積の縮小化をはかる。
【解決手段】ＬＥＤに所望の定電流を供給して駆動するＬＥＤ駆動装置であって、定電流源２０と接地端との間に接続された第１のＭＯＳトランジスタ１１と、負荷３０としてのＬＥＤが接続される出力端子と接地端との間に接続された第２のＭＯＳトランジスタ１２と、第１の入力端が定電流源２０と第１のＭＯＳトランジスタ１１との接続点Ａに接続され、第２の入力端が出力端子と第２のＭＯＳトランジスタ１２との接続点Ｂに接続され、出力端が第１及び第２のＭＯＳトランジスタ１１，１２のゲートに共通接続され、接続点Ｂの電位が接続点Ａの電位と等しくなるようにゲート電圧を制御するドライブアンプ４０とを備えた。 （もっと読む）

【課題】外付けのダイオードがショートした場合におけるシステムの破壊・熱暴走を防止し、信頼性の向上をはかる。
【解決手段】電源と接地端との間にコイル１１とスイッチ素子２１を直列接続し、これらの接続点ＳＷに現れる電圧を整流用ダイオード１２及び平滑用コンデンサ１３により整流平滑して出力端に出力する昇圧型のスイッチング電源であって、出力端の電圧に基づいて検出される検出電圧Ｖｄと第１の基準電圧Ｖｃとの差を出力する誤差増幅器２３と、誤差増幅器２３の出力に基づいて、検出電圧Ｖｄが第１の基準電圧Ｖｃと同じになるようにスイッチ素子２１を制御する制御回路２４，２５と、誤差増幅器２３の出力電圧と第２の基準電圧Ｖｓとを比較し、出力電圧が第２の基準電圧Ｖｓを上回るとスイッチ素子２１の駆動を停止する保護回路２６，２７，２８とを備えた。 （もっと読む）

【課題】 ＬＥＤ列にオープンやショートが発生した場合における不必要なコイル電流の増大や電圧上昇を抑制することができ、システムの負担の軽減をはかる。
【解決手段】 コイル１１とスイッチ素子１２を備えた昇圧型スイッチング電源に接続された複数のＬＥＤ列１５を駆動するためのＬＥＤ駆動装置であって、ＬＥＤ列１５のドライバー端子DOUTの電位を基準電圧Ｖ１と比較する複数のコンパレータ２１と、DOUTの電位を基準電圧Ｖ２と比較するコンパレータ２２と、DOUTの電位を制御電圧Ｖｃと比較する増幅器２４と、増幅器２４の出力に基づいて、DOUTの中の最も低い電位が制御電圧Ｖｃとなるようにスイッチ素子１２のオン／オフを制御すると共に、コンパレータ２１，２２の出力に基づいて、ＬＥＤ列１５のオープンを検出し、対応するＬＥＤ列１５を増幅器２４の制御対象から切り離すロジック回路２７とを備えた。 （もっと読む）

【課題】読み出しパスの素子耐圧の低減化、及び回路面積の縮小を可能にする。
【解決手段】半導体記憶装置は、ブロック１１−１及び１１−２と、ブロック１１−１からデータが転送される第１及び第２のデータ線と、ブロック１１−２からデータが転送される第３及び第４のデータ線と、ブロック１１−２及び１１−２に共有され、かつ第１及び第２の入力端子の電圧差を用いてデータを検知するセンスアンプ１２と、データの読み出し時に、各データ線と第１及び第２の入力端子との接続を制御する読み出しスイッチ回路１５と、前記第１及び第２の入力端子に接続された２本のデータ線を電気的に接続するイコライズ回路１４と、第１及び第２のデータ線に書き込み電圧を供給する書き込み回路１６と、データの書き込み時に、第１のデータ線と第３のデータ線との接続、及び第２のデータ線と第４のデータ線との接続を制御するパススイッチ回路ＳＷＰとを含む。 （もっと読む）

【課題】熱応力によって生じる配線の断線を防止する半導体装置を提供する。
【解決手段】半導体素子と、前記半導体素子が搭載された基板Ｐと、前記基板における前記半導体素子の搭載面の反対側面に形成された複数の外部端子と、前記基板に設けられ引き出し線１０２とダミーティアドロップ１０４を有する複数のランド１と、を備え、前記基板の最外周に位置し前記基板の各辺の中央付近に位置する前記ランドからの前記引き出し線の引き出し方向を、前記ランドの中心ＬＯと前記基板の中心ＰＯとを結ぶ線分となす角度が９０度以内とし、前記ランドの前記ダミーティアドロップの方向を、前記ランドの中心と前記ランドの中心から最も近いパッケージ端とを結ぶ線分となす角度が４５度以内とすることを特徴とする半導体装置。 （もっと読む）

【課題】差動増幅回路におけるオフセット電圧の調整を高速かつ高精度に行うことができる電圧増幅回路を提供する。
【解決手段】第１入力電圧ＩＮＰ１と第２入力電圧ＩＮＭ１との電圧差を増幅して出力電圧ＯＵＴ１を出力すると共に、オフセット電圧を調整するために第１調整刻み幅で調整を行う第１のオフセット調整部と、第１調整刻み幅より細かい第２調整刻み幅で調整を行う第２のオフセット調整部とを有する差動増幅回路Ｃ１１と、出力電圧ＯＵＴ１と第１参照電圧または第２参照電圧を比較し、オフセット判定信号ＤＨ，ＤＬを出力する判定回路Ｃ１３と、オフセット判定信号ＤＨ，ＤＬに応じて、第１のオフセット調整信号ＴＲ１〜６及び第２のオフセット調整信号ＴＲ１１〜１６をそれぞれ生成する第１のオフセット調整レジスタＣ１４１及び第２のオフセット調整レジスタＣ１４２とを備える。 （もっと読む）

【課題】シミュレーション結果からテスター制約条件に合致したテストパターンを自動的に生成することのできるテストパターン生成装置を提供する。
【解決手段】テストパターン生成装置１は、サイクライズ部１１が、シミュレーション結果ファイル１００に格納されたイベント形式のシミュレーション結果を、サイクライズ条件指定ファイル２００に記述されたテスト周期を単位とするサイクルベース形式のデータに変換し、テスター制約違反検査部１２が、その変換結果がテスター制約条件指定ファイル３００に記述された制約条件に違反していないかどうかを検査し、補正部１３が、検出された違反箇所を、テスター制約条件に合致するように補正する。 （もっと読む）

【課題】歪みの少ないＢＴＬアンプを提供する。
【解決手段】非反転出力ノードＮｏｕｔ１と第１ノードＮ１との間に接続された第１帰還抵抗Ｒｆ１を有する第１差動アンプ１１と、反転出力ノードＮｏｕｔ２と第２ノードＮ２との間に接続された第２帰還抵抗Ｒｆ２を有する第２差動アンプ１２と、第１ノードＮ１と第２ノードＮ２との間に接続された第３抵抗Ｒｓと、非反転入力端子が第１差動アンプ１１の非反転入力端子に接続され、反転入力端子が第１ノードＮ１に接続され、出力端子が第２ノードＮ２に接続された第１ｇｍアンプ１３と、非反転入力端子が第２ノードＮ２に接続され、反転入力端子が第２差動アンプ１２の非反転入力端子に接続され、出力端子が第１ノードＮ１に接続された第２ｇｍアンプ１４と、を具備する。 （もっと読む）