【課題】半導体基板の表面の空き領域が少ない半導体記憶装置を提供する。
【解決手段】このＭＲＡＭの各メモリセルＭＣは、磁気抵抗素子１８と２つのアクセストランジスタ１９ａ，１９ｂを含み、トランジスタ１９ａ，１９ｂのドレインを磁気抵抗素子１８を介して対応のビット線ＢＬに接続し、それらのゲートを対応のワード線ＷＬに接続し、それらのソースをそれぞれソース線ＳＬおよび補助配線ＡＬに接続する。したがって、アクセストランジスタ１９ｂのソースとＤＬドライバ１４に含まれるドライバトランジスタ２３のソースとを共通化することができ、シリコン基板３１の表面の空き領域を減らすことができる。 （もっと読む）

【課題】従来技術によるティーチング方法では、位置を調整して、プロセスチャンバーを真空状態にして、位置のずれを顕微鏡で確認して、プロセスチャンバーを大気状態に戻して、また位置を調整する、という繰り返しを行うので、長い時間を必要とする上、気圧の変化を伴う作業は効率が悪い。さらに、顕微鏡を用いた作業者の目視による検査は、誤差が比較的大きい。
【解決手段】顕微鏡の代わりにＣＣＤカメラ３１を用い、ヒーターの基準位置に相当する第１の画像マーカーＡを用い、シャドウリング１８の中心位置の代わりに相当するアダプターリング調整治具１７に設けられた第２の画像マーカーＢを用いる。これら２つの画像マーカーＡおよびＢをＣＣＤカメラ３１にて測定し、アダプターリング調整治具１７の位置を調整する。 （もっと読む）

【課題】アプリケーション実行効率をよりよくすることができる半導体集積回路及びその制御方法を提供すること
【解決手段】本発明にかかる半導体集積回路は、スキャンチェーンを有するプロセッサと、プロセッサにアプリケーションを実行させるプロセッサ制御部と、プロセッサのスキャンテストを制御するスキャンテスト制御部と、を有する。そして、スキャンテスト制御部がスキャンテストを実行している際に、プロセッサ制御部からのスキャンテスト中断要求があった場合、スキャンテストを中断し、アプリケーションの実行後に、スキャンテストを再開させるものである。 （もっと読む）

【課題】樹脂封止型の半導体装置の信頼性低下を抑制する。
【解決手段】キャップ（部材）２とキャビティ部（空間形成部）５ｄを備えるキャップ（部材）５を重ね合わせて接合することで、密封された空間８が形成され、空間８内にセンサチップ（半導体チップ）１および複数のワイヤ４を配置する半導体装置を以下のように製造する。キャップ２とキャップ５の接合部を封止する封止工程において、キャップ５の上面５ａ全体と、キャップ２の下面２ｂ全体がそれぞれ露出するように樹脂から成る封止体９を形成する。これにより、封止工程において、キャップ５を押し潰す方向に作用する圧力を低減することができる。 （もっと読む）

【課題】封止材の充填不良（ボイド）が抑制され、封止材の注入速度を速めることを可能な半導体装置を提供する。
【解決手段】半導体装置１は、半導体チップ１０に形成された電極をなす複数の外部端子１１と、パッケージ基材２０に形成された複数の引出配線２１とが接合され、複数の外部端子１１及び複数の引出配線２１が封止材により封止されたものである。半導体チップ１０においては、複数の外部端子１１からなる外部端子列１２が、外部端子列１２の延びる方向に対して交差する方向に複数配列しており、かつ、複数の外部端子列１２において、複数の外部端子１１のうち２以上がチップ辺１０Ｅに対して交差する方向に同軸配列している。 （もっと読む）

【課題】薄型化したチップをダイボンディングする工程において、ウエハシートからチップをピックアップする際に、ピックアップ対象のチップを正確に認識できる技術を提供する。
【解決手段】カメラＣＡＭ１は鏡筒ＫＴ１の一端と接続され、鏡筒ＫＴ１の他端には対物レンズが取り付けられ、この対物レンズを通してチップ１Ｃの主面の画像を撮影する構成とし、鏡筒ＫＴ１とチップ１Ｃとの間には、面発光照明ＳＳＬ１、拡散板ＫＢ１およびハーフミラーＴＫ１を内部に備え、カメラＣＡＭ１と同じ光軸でチップ１Ｃの主面に光を照射する同軸落射照明の機能を有する鏡筒ＫＴ２を配置する。 （もっと読む）

【課題】より実動作に近いタイミング判定を行う。
【解決手段】遅延計算・タイミング検証方法は、被検証回路を示すネットリストを保持するステップと、被検証回路に含まれる順序回路間のパスを抽出するステップと、順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度を算出するステップと、タイミング余裕度に基づいて、順序回路の出力信号の値が確定する出力遅延時間を算出するステップと、順序回路間のパスにおける遅延時間を示す伝搬遅延時間を算出するステップと、出力遅延時間と伝搬遅延時間と緩和制約時間とに基づいてタイミング検証するステップとを具備する。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】コンデンサの供給する電源電圧の低下により、誤動作を起こす虞がある。
【解決手段】通常動作より低い消費電力状態である低消費電力モードを有する半導体集積回路であって、前記低消費電力モード状態時に、電源電圧レベルを検出する検出手段と、前記検出した電源電圧レベルを記憶する記憶手段と、前記通常動作時よりも小さい電流を流すことで、前記電源電圧を低下させる擬似負荷手段と、前記擬似負荷手段により電流を流す前に前記記憶手段で記憶した第１の電圧レベルに応じて前記検出手段の検出レベルを第２の電圧レベルに切り換える切換え手段と、前記擬似負荷手段により電流を流すことにより低下した前記電源電圧が、前記第２の電圧レベルとなるかを判定し、前記低消費電力モードを解除するか否かの制御を行う制御手段と、を有する半導体集積回路。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）