【課題】より実動作に近いタイミング判定を行う。
【解決手段】遅延計算・タイミング検証方法は、被検証回路を示すネットリストを保持するステップと、被検証回路に含まれる順序回路間のパスを抽出するステップと、順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度を算出するステップと、タイミング余裕度に基づいて、順序回路の出力信号の値が確定する出力遅延時間を算出するステップと、順序回路間のパスにおける遅延時間を示す伝搬遅延時間を算出するステップと、出力遅延時間と伝搬遅延時間と緩和制約時間とに基づいてタイミング検証するステップとを具備する。 （もっと読む）

【課題】薄型化したチップをダイボンディングする工程において、ウエハシートからチップをピックアップする際に、ピックアップ対象のチップを正確に認識できる技術を提供する。
【解決手段】カメラＣＡＭ１は鏡筒ＫＴ１の一端と接続され、鏡筒ＫＴ１の他端には対物レンズが取り付けられ、この対物レンズを通してチップ１Ｃの主面の画像を撮影する構成とし、鏡筒ＫＴ１とチップ１Ｃとの間には、面発光照明ＳＳＬ１、拡散板ＫＢ１およびハーフミラーＴＫ１を内部に備え、カメラＣＡＭ１と同じ光軸でチップ１Ｃの主面に光を照射する同軸落射照明の機能を有する鏡筒ＫＴ２を配置する。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】コンデンサの供給する電源電圧の低下により、誤動作を起こす虞がある。
【解決手段】通常動作より低い消費電力状態である低消費電力モードを有する半導体集積回路であって、前記低消費電力モード状態時に、電源電圧レベルを検出する検出手段と、前記検出した電源電圧レベルを記憶する記憶手段と、前記通常動作時よりも小さい電流を流すことで、前記電源電圧を低下させる擬似負荷手段と、前記擬似負荷手段により電流を流す前に前記記憶手段で記憶した第１の電圧レベルに応じて前記検出手段の検出レベルを第２の電圧レベルに切り換える切換え手段と、前記擬似負荷手段により電流を流すことにより低下した前記電源電圧が、前記第２の電圧レベルとなるかを判定し、前記低消費電力モードを解除するか否かの制御を行う制御手段と、を有する半導体集積回路。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）

【課題】工程フローの一定区間で各ロットに「進め」又は「止まれ」と制御し、同区間内でも各ロットに「進め」又は「止まれ」と制御することにより、区間の作業時間が一定になるようコントロールする。
【解決手段】半導体装置の製造工程において、投入から入庫までを一定間隔でいくつかの区間に分割した際のそれぞれの区間内の仕掛量を制御する区間内仕掛制御ゲートを監視する。該それぞれの区間内に設けられた管理工程に対応する管理工程仕掛制御ゲートを監視する。該区間内仕掛制御ゲート及び該管理工程仕掛制御ゲートを用いて、投入から入庫までの工程全体の仕掛を平準化する。 （もっと読む）

【課題】半導体集積回路にスキャンパスを組み込んでスキャンテストを行う際に、シングルサイクルパスとマルチサイクルパスが混在している論理回路において、シングルサイクルパスの実動作速度によるテストを可能にすること。
【解決手段】実動作モードでタイミング解析を行い、マルチサイクルパスを抽出する。次に、シングルサイクルパスとマルチサイクルパスの分岐点と、シングルサイクルパスとマルチサイクルパスの合流点を抽出する。そして、上記分岐点から出力側のマルチサイクルパス側の経路上と、上記合流点から入力側のマルチサイクルパス側の経路上に、出力固定回路を挿入する。但し、出力固定回路は、マルチサイクルテスト時には、入力と同じ信号を出力し、シングルサイクルテスト時には、任意の固定値を出力する回路である。 （もっと読む）

【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。
【解決手段】可変遅延回路において、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続される。１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２ⁿとおりの信号経路の組み合わせが生じる。すなわち、２ⁿとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２ⁿとおりの信号経路が選択される。２ⁿとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。 （もっと読む）

【課題】ピラーを確実に配置することが可能な半導体装置、及びその製造方法を提供する。
【解決手段】本発明の一態様にかかる半導体装置３０は、内部回路領域２０と、内部回路領域２０の外側に設けられたＩ／Ｏ領域１０と、を備える半導体チップ１と、半導体チップ１とフリップチップ接続されたパッケージ基板６と、半導体チップ１とパッケージ基板６との間に配置され、半導体チップ１の最上層配線層１２に含まれる２本以上の接地配線１２ａ上に形成されて、２本以上の接地配線１２ａを接続する導電性のピラー４と、を備えるものである。 （もっと読む）

【課題】低負荷容量値対応の水晶振動子を十分に適用することが可能な水晶発振装置を提供する。
【解決手段】例えば、配線基板ＰＣＢ上に、発振入力信号ＸＩＮ用の配線パターンＬＮ＿ＸＩＮと、発振出力信号ＸＯＵＴ用の配線パターンＬＮ＿ＸＯＵＴを設け、その間の領域に接地電源電圧ＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｂを配置する。ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間には水晶振動子ＸＴＡＬを接続し、その負荷容量となる容量Ｃｇ，Ｃｄの一端をＬＮ＿ＶＳＳ１ｂに接続する。更に、これらの配線パターンを囲むようにＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ａを配置し、加えて、下層にもＶＳＳ用の配線パターンＬＮ＿ＶＳＳｎを配置する。これらによって、ＸＩＮノードとＸＯＵＴノード間の寄生容量の低減や、当該ノードのノイズ耐性の向上等が可能になる。 （もっと読む）