【課題】メモリユニットを備えた半導体装置において、その動作タイミングのばらつきを低減する。
【解決手段】例えば、正規のビット線ＢＬと並んで配置されたダミービット線ＤＢＬ１，ＤＢＬ２と、ＤＢＬ１，ＤＢＬ２上に順次接続された列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備える。各列方向負荷回路は、オフ状態に固定された複数のＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４を備え、この内のＭＮａ２，ＭＮａ３のソースおよびドレインがＤＢＬ１又はＤＢＬ２に適宜接続される。ＤＢＬ１，ＤＢＬ２には、ＭＮａ２，ＭＮａ３の拡散層容量に伴う負荷容量が付加され、これに応じてデコード起動信号ＴＤＥＣからダミービット線信号ＳＤＢＬまでの遅延時間が設定される。ＳＤＢＬは、センスアンプの起動タイミングを定める際に使用される。 （もっと読む）

【課題】ツインセルを備えた不揮発性記憶装置において、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しを可能とすること。
【解決手段】外部から入力されたデータを相補データとして格納する第１のメモリセルおよび第２のメモリセルと、第１のメモリセルおよび第２のメモリセルのコントロールゲートにそれぞれ接続された第１のワード線および第２のワード線とを備え、第２のワード線に第１のワード線に供給された電圧よりも高い電圧を供給する場合と、第２のワード線に第１のワード線に供給された電圧よりも低い電圧を供給する場合との間で、第１のメモリセルから読み出されたセル電流と第２のメモリセルから読み出されたセル電流の大小関係が反転するか否かに基づいて、第１のメモリセルおよび第２のメモリセルに同一の値が格納されているか否かを判別する。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】マイクロコンピュータの自己診断の実行時間を削減する。
【解決手段】リセット後の動作がホットスタートかコールドスタートかを判定する手段と、各機能ブロックで発生するエラーが他のどの機能ブロックへ影響があるのかの関連付け情報を保持し、通常動作時に発生したエラーがどのブロックで発生したエラーであるかを判定し、複数の機能ブロックからＢＩＳＴを実行する機能ブロックを選択する手段と、選択された機能ブロックのＢＩＳＴを実行する順序を関連付け情報に基づいて制御して、ＢＩＳＴの実行を指示する手段と、を備え、ホットスタートと判定された場合には、ＢＩＳＴを実行する機能ブロックを選択するとともに、選択した機能ブロックのＢＩＳＴを実行する順序を関連付け情報に基づいて制御してＢＩＳＴを実行し、コールドスタートと判定された場合には複数の機能ブロックのすべてのＢＩＳＴを実行する。 （もっと読む）

【課題】従来は、信号配線のジッタ量を削減しつつ、回路規模の増大化を抑制することが難しかった。
【解決手段】差動信号を出力する出力部と、前記出力部からの前記差動信号を受信する受信部と、前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、前記出力部からの前記差動信号を伝達し、前記ジッタ抑制回路の前記抑制係数に応じた配線長を有する信号配線部と、を有する信号配線システム。 （もっと読む）

【課題】表示動画の明暗変化に対する輝度補正動作の追従性を高めることが望まれている。
【解決手段】ブロック輝度積算部１０は、入力フレームが分割されたブロックに属する輝度値の積算値に等しいブロック輝度値を生成する。ブロック輝度値格納部３０は、１以上前のフレームのブロック輝度値を保持する。時間平滑化フィルタ部２０は、ブロック輝度積算部１０によって生成されたブロック輝度値に応じて、当該生成されたブロック輝度値に対してブロック単位で対応関係にあるブロック輝度値格納部３０に保持されたブロック輝度値を更新する。平均輝度値フィルタ部４０は、更新された複数のブロック輝度値の重みづけに基づいて、ブロックの構成画素単位で平均輝度値を生成する。コントラスト補正部７０は、平均輝度値フィルタ部４０により生成された平均輝度値に応じた条件で輝度値を補正する。 （もっと読む）

【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。 （もっと読む）

【課題】簡単な工程でかつ簡易的な検出設備でできる信頼性が高い外観検査工程を有する、半導体装置の製造方法を提供すること。
【解決手段】ダイシングテープ１０４上に貼られた半導体チップ１０２の一方の面２０１に、球面状の押圧部材１０１を押し当てることによって、半導体チップ１０２を他方の面２０２に押し出す。このとき、半導体チップ１０２にクラック１０３が存在する場合、押し出された半導体チップ１０２にクラック１０３由来のすき間１０６が発生する。つぎに、認識カメラ１０５などによって他方の面２０２から外観検査をおこない、半導体チップ１０２に発生したすき間１０６を検出する。 （もっと読む）

【課題】ＳｏＣにおいて、バスマスタとクロック生成回路間の配線が長くなると、ＣＴＳバッファやリピータが複数必要になる。その結果、ＳｏＣ内での遅延ばらつきが増大し、基本クロックＣＬＫとクロック同期化信号ＣＬＫＥＮの適正なタイミングを維持することができず、正常なデータの送受信が行なえない。そのため、基本クロックとクロック同期化信号の遅延ばらつきを解消するクロック同期化回路及び半導体集積回路が、望まれる。
【解決手段】図１に示すクロック同期化回路は、基本クロックと、基本クロックとシステムクロックとを同期させる第１の同期化信号と、システムクロックの分周比に関する情報を含む選択信号と、を受け付け、選択信号に基づき第１の同期化信号を所定時間保持し、基本クロックに同期させて、基本クロックとシステムクロックとを同期させる第２の同期化信号を出力する。 （もっと読む）

【課題】低電圧動作及び高速動作が可能な、判定帰還型のイコライズ回路を提供すること。
【解決手段】本発明にかかる判定帰還型イコライズ回路は、ダイナミック型サンプル回路１、ラッチ回路２及びバッファ回路３を備える。ダイナミック型サンプル回路１は、入力データＩＮ及びＩＮＢ、フィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎをサンプリングし、サンプリングした信号を加算したサンプル信号ＳＳ及びＳＳＢを出力する。ラッチ回路２は、差動サンプル信号サンプル信号ＳＳ及びＳＳＢの差電圧を増幅し、増幅した信号を保持する。なお、ラッチ回路２は、差動サンプル信号ＳＳ及びＳＳＢが過渡状態にあるときの差電圧を増幅する。バッファ回路３は、ラッチ回路２により保持された信号を出力データＯＵＴ及びＯＵＴＢとして出力する。 （もっと読む）