【課題】従来の半導体装置では、クロックツリーにおける消費電流を削減しながら、同期回路間の同期動作を行うことが難しかった。
【解決手段】本発明にかかる半導体装置は、動作クロック信号ＣＬＫに応じて第１のクロック信号を出力し、第１の応答時間で第１のクロック信号のエッジを変化させる第１のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの一つ）と、動作クロック信号ＣＬＫに応じて第２のクロック信号を出力し、第２の応答時間で第２のクロック信号のエッジを変化させる第２のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの他の一つ）と、第１のクロック信号に同期して動作し、第１の電圧レベルを閾値電圧とする第１の論理回路と、第２のクロック信号に同期して動作し、第２の電圧レベルを閾値電圧とする第２の論理回路と、を有し、第１、第２の論理回路は、動作クロック信号に応じて一のタイミングで動作する。 （もっと読む）

【課題】可変長データに対する演算処理と、固定長データに対する演算処理とを効率的に行なうことが可能なデータ処理装置を提供すること。
【解決手段】データ処理装置１００は、ＳＩＭＤ方式の複数のＰＥ１（５）と、複数のＰＥ１（５）のそれぞれに対応して設けられる複数のＳＲＡＭｓ２と、複数のＰＥ２（７）とを含む。複数のＰＥ１（５）のそれぞれは、対応する１つのＳＲＡＭｓ２に格納されるデータに対して演算を行なう。また、複数のＰＥ２（７）のそれぞれは、対応する複数個のＳＲＡＭｓ２に格納されるデータに対して演算を行なう。したがって、複数のＳＲＡＭｓ２を共有することができ、可変長データに対する演算処理と、固定長データに対する演算処理とを効率的に行なうことが可能となる。 （もっと読む）

【課題】放電時に出力電圧を制御電圧に追従させることができる圧電素子の駆動装置を提供する。
【解決手段】充電回路１１は、第１のノードＮ２を通じてピエゾ素子５０を充電する。放電回路１６は、第１のノードＮ２を通じてピエゾ素子５０に充電された電荷を放電する。制御回路８３は、ピエゾ素子５０に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、放電回路１６に放電動作をさせるか、または充電回路１１に充電動作をさせるかを切替える。 （もっと読む）

【課題】記憶装置に記憶された機密データが容易に改ざんされたり読み出されたりすることを防止することが可能な半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路１０は、複数のＣＰＵ暗号キーを格納するＣＰＵ暗号キー格納部６０と、複数のＣＰＵ暗号キーのうち何れかのＣＰＵ暗号キーをＣＰＵ暗号キー格納部６０の中から選択して出力するＣＰＵ３０と、ＣＰＵ３０によって選択されたＣＰＵ暗号キーと、外部から供給された外部暗号キーと、に基づいて内部暗号キーを生成する内部暗号キー生成回路４０と、ＣＰＵ３０から出力されたアドレス信号Ａ０〜Ａｎを内部暗号キーに基づいて変換し、アドレス信号Ｂ０〜Ｂｎとして出力するアドレス変換回路５０と、を備える。 （もっと読む）

【課題】開口と、当該開口に先端が延在しているリードとを有するＴＡＢ（Tape Automated Bonding）テープにおけるリード変形を軽減する。
【解決手段】開口１２を有する絶縁性フィルム６と、絶縁性フィルム６上から開口１２内に延在し、半導体チップに環状に配置された複数の第１パッド各々に開口１２内で接続する複数の第１リード３ａ、及び、第１パッドよりも外周側に環状に配置された複数の第２パット各々に開口１２内で接続する複数の第２リード３ｂと、開口１２内に位置し、複数の第１リード３ａと繋がり、第２リード３ｂとは繋がらないリード端部保持部材１３とを有するＴＡＢテープ。 （もっと読む）

【課題】センサから収集したアナログデータを、センサの個数および種類に応じて効率よく解析できるようにすること。
【解決手段】データ解析装置は、接続されたセンサから受けたアナログデータを出力するとともに接続されたセンサの個数および種類を識別するセンサ接続部と、センサ接続部から出力されたアナログデータをデジタルデータに変換するＡＤ変換部と、ＡＤ変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアル・パラレル変換部と、シリアル・パラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部と、セレクタ部により選択されたデータを処理する演算部と、センサ接続部により識別されたセンサの個数および種類に応じて、ＡＤ変換部、シリアル・パラレル変換部、セレクタ部および演算部のうちの少なくともいずれかを制御する制御部と、を有する。 （もっと読む）

【課題】３Ｄ眼鏡なしでも左右の画像のクロストークを低減した画像表示制御回路、画像表示制御方法、及び画像表示システムを提供する。
【解決手段】画像表示システム１は、フレームシーケンシャル方式に対応した３Ｄ画像用の画像制御回路１７、表示装置１４及び３Ｄ眼鏡１５を有する。画像制御回路１７は、左右の画像を保存するフレームメモリ１３と、入力画像のフレームレートに同期した入力クロックの周期をＮ（Ｎは２以上の整数）倍にした出力クロックを生成するＰＬＬ１８と、出力クロックを使用し、フレームメモリ１３に保存された左右の画像を異なるフレーム数の比率で読み出すよう制御する制御回路１１とを有する。 （もっと読む）

【課題】従来技術では、ラッチ回路間のデータパス上を伝達されるデータパルスがラッチ回路のデータ入力端子以外で消失する場合、そのデータパルスの消失を判定できなかった。
【解決手段】同一クロックドメインのラッチ回路間のデータパスのデータパルス検証方法であって、前記データパス上の出力側回路素子から入力側回路素子に伝達されるデータ信号のデータパルスから、回路の動作上問題とならないダータパルス（グリッチ）を除外し、クロックエッジをまたがるデータパルスのパルス幅を算出し、前記算出されたパルス幅と、前記入力側回路素子の最小パルス幅制約とを比較するデータパルス検証方法。 （もっと読む）

【課題】磁気メモリにおいて、安定的且つ容易に磁壁を導入可能な構造とする。
【解決手段】磁気メモリは、磁気記録層１０と、非磁性層１１を介して磁気記録層１０に接続された参照層１２と、磁気記録層１０より下方に設置された第１、２磁化固定層１９、２０とを具備する。磁気記録層１０及び参照層１１は垂直磁気異方性を有する。磁気記録層１０は、反転可能な磁化を有し参照層１１と重なる磁化反転領域２と、磁化反転領域２の第１境界に接続され、磁化の向きが第１方向に固定された第１磁化固定領域１と、磁化反転領域２の第２境界に接続され、磁化の向きが第１方向と反平行な第２方向に固定された第２磁化固定領域３とを備える。第１、２磁化固定層１９、２０は、第１、２磁化固定領域１、３の磁化を固定する。第２磁化固定層２０が、第１磁化固定層１９と比較して保磁力が低い。 （もっと読む）

【課題】配線およびダミーパターンが配置された領域の割合を各メタル層において均一に保ちつつ、ダミーパターンの生成によって生じたタイミングエラーを解消できるようにすること。
【解決手段】レイアウト設計装置は、配線およびダミーメタルが配置されたメタル層において、エラーを生じた配線の周囲に配置された複数のダミーメタルの中から該エラーの原因となったダミーメタルを抽出し、該メタル層を分割して得られた複数の領域のそれぞれにおいて、配線およびダミーメタルを含むメタルが占める割合であるメタル密度が該メタル層に対して規定された所定のメタル密度以上となるようにしつつ、該エラーが解消されるように、抽出したダミーメタルの中から削除すべきダミーメタルを選択するダミーメタル選択部と、選択されたダミーメタルを削除するダミーメタル変更部と、を備えている。 （もっと読む）