【課題】放電時に出力電圧を制御電圧に追従させることができる圧電素子の駆動装置を提供する。
【解決手段】充電回路１１は、第１のノードＮ２を通じてピエゾ素子５０を充電する。放電回路１６は、第１のノードＮ２を通じてピエゾ素子５０に充電された電荷を放電する。制御回路８３は、ピエゾ素子５０に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、放電回路１６に放電動作をさせるか、または充電回路１１に充電動作をさせるかを切替える。 （もっと読む）

【課題】記憶装置に記憶された機密データが容易に改ざんされたり読み出されたりすることを防止することが可能な半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路１０は、複数のＣＰＵ暗号キーを格納するＣＰＵ暗号キー格納部６０と、複数のＣＰＵ暗号キーのうち何れかのＣＰＵ暗号キーをＣＰＵ暗号キー格納部６０の中から選択して出力するＣＰＵ３０と、ＣＰＵ３０によって選択されたＣＰＵ暗号キーと、外部から供給された外部暗号キーと、に基づいて内部暗号キーを生成する内部暗号キー生成回路４０と、ＣＰＵ３０から出力されたアドレス信号Ａ０〜Ａｎを内部暗号キーに基づいて変換し、アドレス信号Ｂ０〜Ｂｎとして出力するアドレス変換回路５０と、を備える。 （もっと読む）

【課題】センサから収集したアナログデータを、センサの個数および種類に応じて効率よく解析できるようにすること。
【解決手段】データ解析装置は、接続されたセンサから受けたアナログデータを出力するとともに接続されたセンサの個数および種類を識別するセンサ接続部と、センサ接続部から出力されたアナログデータをデジタルデータに変換するＡＤ変換部と、ＡＤ変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアル・パラレル変換部と、シリアル・パラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部と、セレクタ部により選択されたデータを処理する演算部と、センサ接続部により識別されたセンサの個数および種類に応じて、ＡＤ変換部、シリアル・パラレル変換部、セレクタ部および演算部のうちの少なくともいずれかを制御する制御部と、を有する。 （もっと読む）

【課題】開口と、当該開口に先端が延在しているリードとを有するＴＡＢ（Tape Automated Bonding）テープにおけるリード変形を軽減する。
【解決手段】開口１２を有する絶縁性フィルム６と、絶縁性フィルム６上から開口１２内に延在し、半導体チップに環状に配置された複数の第１パッド各々に開口１２内で接続する複数の第１リード３ａ、及び、第１パッドよりも外周側に環状に配置された複数の第２パット各々に開口１２内で接続する複数の第２リード３ｂと、開口１２内に位置し、複数の第１リード３ａと繋がり、第２リード３ｂとは繋がらないリード端部保持部材１３とを有するＴＡＢテープ。 （もっと読む）

【課題】高ダイナミックレンジかつ高精度かつ低雑音であり、さらに高線形性を有する可変利得増幅器を提供する。
【解決手段】可変利得増幅回路３５は、出力ノードＯＵＴｐ，ＯＵＴｎと、複数の増幅器Ａｍｐ１〜Ａｍｐ１８と、検出回路４０とを備える。複数の増幅器は、出力ノードと基準ノードＶＳＳとの間に互いに並列に接続され、制御信号ＧＣＳ２に応じて選択的に動作状態になる。検出回路は、入力信号Ｖｉｎの大きさに応じた検出信号Ｉｄｅｔを各増幅器に出力する。各増幅器は、第１のトランジスタＭ１と、第２のトランジスタＭ３と、バイアス回路５３とを含む。第１のトランジスタは、入力信号または入力信号に比例した信号を制御電極に受ける。第２のトランジスタは、第１の基準ノードと出力ノードとの間に第１のトランジスタと直列に接続される。バイアス回路は、検出信号に応じた大きさの直流電圧を第２のトランジスタの制御電極に印加する。 （もっと読む）

【課題】各バスマスタからバススレーブへ複数のバスを経由してアクセスする場合であってもバスの使用効率の低下を抑制することができるバスシステムを提供することである。
【解決手段】本発明にかかるバスシステムは、複数のバスマスタ１_１〜１_４から少なくとも一つのバススレーブ５への、複数のバス２_１〜２_３を経由したアクセスを制御するバスシステムである。バス２_１〜２_３は各々、前段から入力される複数のアクセス要求１６、１７を調停し、当該調停により選択されたアクセス要求を次段へ出力する調停部８を備える。調停部８は、アクセス要求１６、１７がバスで待機した時間を差し引くことで次段へ出力されるアクセス要求２９に含まれる許容待ち時間情報を更新する。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】めっき膜厚の制御を精度よく行う。
【解決手段】半導体基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含む半導体装置の製造方法において、めっき工程は、複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれる際に、所定の第１の基準電流密度を半導体基板全面における各複数の凹部の側壁の面積を含む第１の表面積Ｓ_１と各複数の凹部の側壁の面積を含まない第２の表面積Ｓ_２との表面積比Ｓｒ＝Ｓ_１／Ｓ_２に基づき補正した第１の電流密度でめっき処理を行う工程（Ｓ１０４）を含む。 （もっと読む）

【課題】低ノイズ特性を持つプリアンプ回路を提供すること
【解決手段】プリアンプ回路は、ソースフォロアとして機能するＰＭＯＳトランジスタＭ１Ａ及びＭ１Ｂを備える。さらにプリアンプ回路は、差動増幅器として対となって機能するＰＭＯＳトランジスタＭ２Ａ及びＭ２Ｂを備える。Ｍ１ＡのゲートとＭ２Ｂのゲートとが、可変容量Ｃ２を介して接続される。Ｍ１ＢのゲートとＭ２Ａのゲートとが、可変容量Ｃ１を介して接続される。Ｍ１Ａのソースと、Ｍ２Ａのドレインと、が接続される。Ｍ１Ｂのソースと、Ｍ２Ｂのドレインと、が接続される。Ｍ２Ａのソースと、Ｍ２Ｂのソースと、が接続される。 （もっと読む）

【課題】耐タンパ性を有する、可変論理機能を実現するための記憶回路を有する半導体装置を提供する。
【解決手段】制御回路２４は、記憶回路２３の次の読出しアドレスを先に記憶回路２３から読出した制御フィールドの情報または外部イベント入力に基づいて自律的に制御することが可能である。正規デコーダ２８は、制御回路２４から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する。冗長制御回路５１は、イネーブル信号が活性化された場合に限り、制御回路２４から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダ２８による選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する。 （もっと読む）