プリアンプ回路、及びマイクロフォン
【課題】低ノイズ特性を持つプリアンプ回路を提供すること
【解決手段】プリアンプ回路は、ソースフォロアとして機能するＰＭＯＳトランジスタＭ１Ａ及びＭ１Ｂを備える。さらにプリアンプ回路は、差動増幅器として対となって機能するＰＭＯＳトランジスタＭ２Ａ及びＭ２Ｂを備える。Ｍ１ＡのゲートとＭ２Ｂのゲートとが、可変容量Ｃ２を介して接続される。Ｍ１ＢのゲートとＭ２Ａのゲートとが、可変容量Ｃ１を介して接続される。Ｍ１Ａのソースと、Ｍ２Ａのドレインと、が接続される。Ｍ１Ｂのソースと、Ｍ２Ｂのドレインと、が接続される。Ｍ２Ａのソースと、Ｍ２Ｂのソースと、が接続される。
【解決手段】プリアンプ回路は、ソースフォロアとして機能するＰＭＯＳトランジスタＭ１Ａ及びＭ１Ｂを備える。さらにプリアンプ回路は、差動増幅器として対となって機能するＰＭＯＳトランジスタＭ２Ａ及びＭ２Ｂを備える。Ｍ１ＡのゲートとＭ２Ｂのゲートとが、可変容量Ｃ２を介して接続される。Ｍ１ＢのゲートとＭ２Ａのゲートとが、可変容量Ｃ１を介して接続される。Ｍ１Ａのソースと、Ｍ２Ａのドレインと、が接続される。Ｍ１Ｂのソースと、Ｍ２Ｂのドレインと、が接続される。Ｍ２Ａのソースと、Ｍ２Ｂのソースと、が接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリアンプ回路、及び当該プリアンプ回路を備えたマイクロフォンに関する。
【背景技術】
【０００２】
エレクトレットコンデンサマイクロフォン等のマイクロフォンに用いられるプリアンプ回路は、高入力インピーダンス、低出力インピーダンス特性を持つことが望ましい。ソースフォロア回路は、この特性を満たすシンプルな構成である。そのため、ソースフォロア回路は、プリアンプ回路として広く用いられている。
【０００３】
特許文献１には、小型化が可能な増幅回路及びこれを用いたエレクトレットコンデンサマイクロフォンに関する技術が開示されている。図６に当該エレクトレットコンデンサマイクロフォンの構成を示す。このエレクトレットコンデンサマイクロフォンは、インピーダンス素子（Ｊ−ＦＥＴ）１１と、インピーダンス変化素子１１の入力に接続され、入力をバイアスする高抵抗素子１２と、を有する。高抵抗素子１２は、同じ半導体基板に形成されるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを直列接続することにより構成されている。この構成により高入力インピーダンス、低出力インピーダンス特性を実現している。
【０００４】
特許文献２には、利得補正機能を有するソースフォロア型の回路に関する技術が開示されている。図７に当該回路の構成を示す。当該回路は、ソースフォロア２１に加え、ロード制御電圧可変部２２を備える。ロード制御電圧可変部２２は、ＮＭＯＳトランジスタＭ３及びＭ４、キャパシタＣ１、抵抗Ｒ１により構成される。ＮＭＯＳトランジスタＭ３及びＭ４は、一つのインバータとして作用する。ロード制御電圧可変部２２は、出力信号をソースフォロア２１のＭ２のゲートにフィードバックをかける。詳細には、ロード制御電圧可変部２２は、ソースフォロア２１のロードトランジスタＭ２を通して流れるロード電流を入力電圧、出力電圧の変化と反対方向に変化させる。これにより、ロード電流が入力／出力電圧に対応するように減少または増加するため出力電圧が増加または減少する。したがって、ソースフォロアのＡＣ利得を増加することができる。
【０００５】
特許文献３には、プリアンプ回路に関する一態様が開示されている。当該プリアンプ回路は、アンプモードで、２つのトランジスタを差動対として用いて差動増幅器を構成する。当該プリアンプ回路は、リセットモードでは、２つのトランジスタのそれぞれでソースフォロアを構成する。当該プリアンプ回路では、入力電圧信号の振幅に急激な変化が生じた場合であっても応答特性を向上することを目的としている。
【０００６】
特許文献４には、協調領域における利得を大きくすることができる信号変換装置に関する技術が開示されている。当該信号変換装置では、広い範囲の入力振幅の電圧信号を処理するために、ソースフォロアと差動アンプ回路を組み合わせた構成となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２４５７４０号公報
【特許文献２】特開２０００−１０１９２３号公報
【特許文献３】特開２０１０−２０６３５６号公報
【特許文献４】特開２００９−１０６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載に代表される一般的なソースフォロア回路の電圧利得は、以下の式(数１)のようになる。なお、以下の式では、図６に示した入力トランジスタの相互コンダクタンスをｇｍ１、ソースフォロアの出力負荷（図６のＲ１に相当）をＲｏｕｔとする。
【０００９】
【数１】
【００１０】
（数１）に示されるように、電圧利得は、常に負ゲイン（１未満）となる。このようなソースフォロア回路を含むマイクロフォンでは、ソースフォロア回路の電圧利得が負ゲインであるため、入力感度が落ちるという問題がある。これに対応するためには、トランジスタ（図６ではＪ−ＦＥＴ１１）のゲート幅とゲート長の比（Ｗ／Ｌ）を大きくして消費電力を大きくする必要がある。しかしながら、トランジスタのサイズは、フリッカ・ノイズや入力容量の影響を受けるために、最適値が決まっている。そのため、このようなプリアンプ回路では、一般に数デシベルのロス、すなわち電圧が低下する。このプリアンプ回路にロスが生じた場合、プリアンプ回路の後段に設けられたアンプなどのノイズを抑圧することができない。そのため、マイクロフォンとしてのＳＮＲ（Signal Noise Rate）が悪化し、これに伴い入力感度特性が悪化する。
【００１１】
特許文献２の技術では、ソースフォロア回路の利得を補正することができる構成である。しかし、図７に示すように、ロード制御電圧可変部２２内がインバータ構成（Ｍ３及びＭ４）である。ここでＭ４は、フリッカ・ノイズ特性がＰＭＯＳトランジスタよりも悪いＮＭＯＳトランジスタである。そのため、ロード制御電圧可変部２２のノイズ特性がソースフォロア２１に影響を与える。その結果、回路全体のノイズ特性が劣化してしまう。
【００１２】
なお、特許文献３、４にはプリアンプ回路における利得調整に関する具体的な示唆がない。
【００１３】
すなわち、上述した技術によっては、低ノイズ特性を持つプリアンプ回路、及び当該プリアンプ回路を用いたサマイクロフォンを実現することが困難であった。
【課題を解決するための手段】
【００１４】
本発明にかかるプリアンプ回路の一態様は、
ソースフォロアとして機能する第１及び第２のトランジスタと、
差動増幅器として対となって機能する第３及び第４のトランジスタと、を備え、
前記第１のトランジスタのゲートと、前記第４のトランジスタのゲートと、が第１の容量を介して接続され、
前記第２のトランジスタのゲートと、前記第３のトランジスタのゲートと、が第２の容量を介して接続され、
前記第１のトランジスタのソースと、前記第３のトランジスタのドレインと、が接続され、
前記第２のトランジスタのソースと、前記第４のトランジスタのドレインと、が接続され、
前記第３のトランジスタのソースと、前記第４のトランジスタのソースと、が接続されている、ものである。
【００１５】
本発明においては、第１及び第２のトランジスタがソースフォロアとして機能するために、インピーダンス変換を実現することができる。さらに、第１のトランジスタのソースフォロア出力と、第３のトランジスタが増幅した出力とを加算することが可能な構成であるため、正の値を持つ利得を得ることができる。同様に、第２のトランジスタのソースフォロア出力と、第４のトランジスタが増幅した出力とを加算することが可能な構成であるため、正の値を持つ利得を得ることができる。これにより、低ノイズ特性を持つプリアンプ回路を実現することができる。
【発明の効果】
【００１６】
本発明によれば、低ノイズ特性を持つプリアンプ回路、及び当該プリアンプ回路を用いたマイクロフォンを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかるプリアンプ回路の構成を示す図である。
【図２】実施の形態２にかかるプリアンプ回路の構成を示す図である。
【図３】実施の形態３にかかるプリアンプ回路の構成を示す図である。
【図４】実施の形態１〜３のいずれかにかかるプリアンプ回路を適用したマイクロフォンの構成を示す図である。
【図５】実施の形態１〜３のいずれかにかかるプリアンプ回路を適用したデジタルマイクロフォンの構成を示す図である。
【図６】特許文献１にかかるエレクトレットコンデンサマイクロフォンの構成を示す図である。
【図７】特許文献２にかかるソースフォロア型の回路の構成を示す図である。
【発明を実施するための形態】
【００１８】
＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態にかかるプリアンプ回路の構成を示す図である。当該プリアンプ回路は、マイクロフォン信号ＩＮ（電圧信号ＩＮとも記載する。）が入力される。プリアンプ回路は、ＰＭＯＳトランジスタＭ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、抵抗Ｒ１〜Ｒ４、電流源Ｉ１、Ｉ２、可変容量Ｃ１、Ｃ２を備える。また、バイアス回路（図示せず）からバイアス電圧ＶＢｉａｓが供給される。これにより、後述のＰＭＯＳトランジスタＭ２Ａ及びＭ２Ｂをバイアスする。
【００１９】
ＰＭＯＳトランジスタＭ１Ａは、ソースフォロアのコアトランジスタとして機能する。Ｍ１Ａのゲートには電圧信号ＩＮが供給される。Ｍ１Ａのゲートは、可変容量Ｃ２を介してＭ２Ｂのゲートに接続される。Ｍ１Ａのソースは、Ｍ２Ａのドレインとカスコード接続される。Ｍ１Ａのドレインは、接地電圧端子ＧＮＤと接続される。Ｍ１Ａのソースからソースフォロアの出力電圧信号が出力端子ＯＵＴに供給される。
【００２０】
ＰＭＯＳトランジスタＭ１Ｂは、ソースフォロアのコアトランジスタとして機能する。Ｍ１Ｂのゲートは、可変容量Ｃ１を介してＭ２Ａのゲートと接続される。Ｍ１Ｂのソースは、Ｍ２Ｂのドレインとカスコード接続される。Ｍ１Ｂのドレインは、接地電圧端子ＧＮＤと接続される。Ｍ１Ｂのソースからソースフォロアの出力電圧信号が出力端子ＯＵＴＢに供給される。
【００２１】
ＰＭＯＳトランジスタＭ２Ａ及びＭ２Ｂのソース同士が、抵抗Ｒ４を介して接続される。これにより、Ｍ２Ａ及びＭ２Ｂは、差動アンプとして動作する。
【００２２】
Ｍ２Ａのゲートは、可変容量Ｃ１を介してＭ１Ｂのゲートと接続される。Ｍ２Ａのドレインは、出力端子ＯＵＴと接続される。Ｍ２Ａは、Ｍ１Ｂのゲートから出力され、Ｍ２Ａのゲートから入力される電圧信号の振幅を増幅し、ドレインから出力端子ＯＵＴに出力する。ここで、Ｍ２Ａのゲートに入力される電圧信号は、Ｍ１Ａのゲートに入力される入力電圧信号ＩＮと反相関係（位相が１８０度異なる）にある。詳細は、後述する。Ｍ２Ａによる増幅により、Ｍ２Ａのゲートに入力された電圧信号の位相は１８０度変化する。これにより、出力端子ＯＵＴには、同位相の信号がＭ１ＡのドレインとＭ２Ａのドレインからそれぞれ供給される。
【００２３】
Ｍ２Ｂのゲートは、可変容量Ｃ２を介してＭ１Ａのゲートと接続される。Ｍ２Ｂのドレインは、出力端子ＯＵＴＢと接続される。Ｍ２Ｂは、Ｍ１Ａのゲートから出力され、Ｍ２Ｂのゲートから入力される電圧信号の振幅を増幅し、ドレインから出力端子ＯＵＴＢに出力する。ここで、Ｍ２Ｂのゲートに入力される電圧信号は、Ｍ１Ｂのゲートに入力される電圧信号と反相関係（位相が１８０度異なる）にある。詳細は、後述する。Ｍ２Ｂによる増幅により、Ｍ２Ｂのゲートに入力された電圧信号の位相は１８０度変化する。これにより、出力端子ＯＵＴＢには、同位相の電圧信号がＭ１ＢのドレインとＭ２Ｂのドレインからそれぞれ供給される。
【００２４】
ＤＣカット容量Ｃ１は、Ｍ２Ａのゲートと、Ｍ１Ｂのゲートと、の間に設けられている。同様に、ＤＣカット容量Ｃ２は、Ｍ１Ａのゲートと、Ｍ２Ｂのゲートと、の間に設けられている。Ｃ１及びＣ２は、直流成分をカットする。
【００２５】
電流源Ｉ１は、Ｍ２Ａのソースに対して電流を供給するとともに、抵抗Ｒ４を介してＭ２Ｂのソースに対して電流を供給する。電流源Ｉ２は、Ｍ２Ｂのソースに対して電流を供給するとともに、抵抗Ｒ４を介してＭ２Ａのソースに対して電流を供給する。
【００２６】
続いて、本実施の形態にかかるプリアンプ回路の動作について説明する。Ｍ１Ａのゲートに電圧信号ＩＮが入力される。これと略同時に、電圧信号ＩＮと反相関係の電圧信号が、Ｍ１Ｂのゲートから可変容量Ｃ１を介してＭ２Ａのゲートに入力される。以下に、これらの信号の位相の関係について説明する。
【００２７】
電圧信号ＩＮの電圧が上昇する場合、Ｍ１Ａのゲート電圧が上昇する。Ｍ１Ａのゲート電圧の上昇に伴いＭ１Ａのソースの電圧も上昇する。これにより、差動出力信号ＯＵＴの電圧も上昇するため、Ｍ２Ａのソース側に供給される電流量が増加し、Ｍ２Ｂのソース側に供給される電流量が減少する。よって、Ｍ１Ｂのゲートから出力される電圧信号が下降する。すなわち、Ｍ１Ｂのゲートから出力される電圧信号（Ｍ２Ａのゲートに入力される電圧信号）は、電圧信号ＩＮと反相関係となる。
【００２８】
Ｍ２Ａのゲートに入力された反相電圧信号は、Ｍ２Ａにより増幅され、Ｍ２Ａのドレインから出力される。この時、Ｍ２Ａの増幅処理により位相が１８０度変化する（反転する）。
【００２９】
出力端子ＯＵＴでは、Ｍ１Ａのソースから入力された電圧信号と、Ｍ２Ａのドレインから入力された電圧信号と、が同相にて加算される。
【００３０】
Ｍ２Ｂのゲートには、Ｍ１Ａのゲートと略同一のタイミングで電圧信号ＩＮが入力される。これと略同時に、電圧信号ＩＮと反相関係の電圧信号が、Ｍ２Ａのゲートから可変容量Ｃ１を介してＭ１Ｂのゲートに入力される。
【００３１】
Ｍ２Ｂのゲートに入力された電圧信号は、Ｍ２Ｂにより増幅され、Ｍ２Ｂのドレインから出力される。この時、Ｍ２Ｂの増幅処理により位相が１８０度変化する（反転する）。すなわち、入力電圧信号ＩＮと反相関係となる。
【００３２】
出力端子ＯＵＴＢでは、Ｍ１Ｂのソースから入力された電圧信号と、Ｍ２Ｂのドレインから入力された電圧信号と、が同相にて加算される。ここで加算される両電圧信号は、入力電圧信号ＩＮと反相関係である。このため、出力端子ＯＵＴの出力と、出力端子ＯＵＴＢの出力は、反相関係にある。
【００３３】
続いて、本実施の形態にかかるプリアンプ回路の電圧利得について説明する。抵抗Ｒ４の抵抗値を０とした場合、出力端子ＯＵＴにおける電圧利得は、以下の式(数２)により示される。
【００３４】
【数２】
【００３５】
なお、ｇｍ１は、Ｍ１Ａ、Ｍ１Ｂの相互コンダクタンスである。ｇｍ２は、Ｍ２Ａ、Ｍ２Ｂの相互コンダクタンスである。Ｒｏｕｔは、Ｍ２Ｂ及びＭ１Ｂのソース・ドレイン抵抗と、次段アンプ（図示せず）の入力インピーダンスと、の合計値である。Ｍ２Ａのドレインから増幅された電圧信号が出力端子ＯＵＴＢに供給されるため、電圧利得は上述の式となる。ｇｍ１、及びｇｍ２を調整することによって、Ａａｍｐが１より大きくなり得す。すなわち、正ゲインを実現することができる。ｇｍ１、及びｇｍ２の調整はトランジスタサイズを調整することにより行うことができる。
【００３６】
出力端子ＯＵＴＢにおける電圧利得についても、上述の式(数２)により示される。ただし、図１の構成では、Ｍ１Ｂのゲートがグランドにつながれており、Ｍ２Ａのゲートに入力される電圧信号の電圧値が小さいことから、出力端子ＯＵＴに供給される信号の振幅はＯＵＴＢ出力信号の振幅に比べて小さい。出力端子ＯＵＴＢに供給される信号の振幅は、ＩＮ端子の入力信号を位相を反転し増幅されるため、ＯＵＴ出力信号に比べて大きい。
【００３７】
Ｍ１Ａ及びＭ２Ａは、ソースフォロアとして動作するため、インピーダンスの変換機能を有する。さらに、Ｍ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂによって電流源（Ｉ１、Ｉ２）が共用されるため、消費電力を増やすことなく、上述の正ゲイン化、及びインピーダンスの変換機能を実現することができる。
【００３８】
また、Ｍ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂは全てＰＭＯＳトランジスタにより構成している。ＰＭＯＳトランジスタは、フリッカ・ノイズ特性がＮＭＯＳトランジスタよりも良い。このため、ノイズ特性のよいプリアンプ回路を実現することができる。
【００３９】
上述のように、本実施の形態にかかるプリアンプ回路は、マイクロフォンを想定した入力電圧信号ＩＮのシングル入力であり、差動信号を出力する。これにより、当該プリアンプ回路の後段には、差動バッファアンプ等と接続することが可能である。
【００４０】
なお、図１の例では、Ｍ２Ａのソースと、Ｍ２Ｂのソースとを抵抗Ｒ４を介して接続したが必ずしもこれに限られない。例えば、Ｍ２Ａのソースと、Ｍ２Ｂのソースとを配線により直接接続しても良い。また、Ｍ２Ａのソースと、Ｍ２ＢのソースとをＭＯＳトランジスタを介して接続してもよい。
【００４１】
なお、図１では、Ｍ１Ｂのゲートは、グランドと接続しているが必ずしもこれに限られず、グランドと接続しなくても良い。
【００４２】
＜実施の形態２＞
本実施の形態にかかるプリアンプ回路は、ソースフォロアとして動作するトランジスタに直接接続された電流源を設けたことを特徴とする。図２を参照して、本実施の形態にかかるプリアンプ回路について、実施の形態１と異なる点を説明する。なお、図２において図１と同一符号を付した構成要素は、特に記載しない限り図１と同等の動作を行う。
【００４３】
本実施の形態にかかるプリアンプ回路は、実施の形態１のプリアンプ回路の構成に加えて、電流源Ｉ３及びＩ４を備えている。電流源Ｉ３は、Ｍ１Ａのソースと接続されている。電流源Ｉ４は、Ｍ１Ｂのソースと接続されている。他の構成は、実施の形態１と同様である。
【００４４】
上述の構成により、仮に電流源Ｉ１の劣化等が生じた場合であっても、Ｍ１Ａには、電流源Ｉ１に加えて電流源Ｉ４から電流が供給される。これにより、バラツキ補償等の効果を得ることができる。
【００４５】
＜実施の形態３＞
本実施の形態にかかるプリアンプ回路は、差動アンプとして動作するＭ２Ａ及びＭ２ＢをＮＭＯＳトランジスタにより構成したことを特徴とする。図３を参照して、本実施の形態にかかるプリアンプ回路について、実施の形態１及び実施の形態２と異なる点を説明する。なお、図３において図１と同一符号を付した構成要素は、特に記載しない限り図１と同等の動作を行う。
【００４６】
Ｍ２Ａ及びＭ２Ｂは、ＮＭＯＳトランジスタであり、差動アンプとして動作する。Ｍ２Ａのドレインは、電流源Ｉ１及び抵抗Ｒ５の一端と接続する。Ｍ２Ｂのドレインは、電流源Ｉ２及び抵抗Ｒ６の一端と接続する。Ｍ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂの各ソース、各ドレイン、各ゲートの接続関係は図１と同様である。
【００４７】
上述のように、ＮＭＯＳトランジスタを差動アンプとして動作させる構成であっても、前述したインピーダンス変換、及び正ゲイン化を実現することができる。また、電流源Ｉ１からの電流がＭ２Ａを介さずにＭ１Ａに供給される。同様に、電流源Ｉ２からの電流がＭ２Ｂを介さずにＭ１Ｂに供給される。これにより、図１の構成と比べて低電圧化が可能となる。
【００４８】
＜適用例＞
以下に、上述した実施の形態１〜３にかかるプリアンプ回路の適用例を示す。図４は、実施の形態１〜３にかかるプリアンプ回路を含むマイクロフォンの構成を示す図である。
【００４９】
プリアンプ回路ＰｒｅＡｍｐは、実施の形態１〜３のいずれかに記載のプリアンプ回路である。バッファアンプＢｕｆｆｅｒは、プリアンプ回路ＰｒｅＡｍｐの次段に設けられたバッファアンプである。
【００５０】
低ドロップアウトレギュレータＬＤＯは、プリアンプ回路ＰｒｅＡｍｐ及びバッファアンプＢｕｆｆｅｒに接続されている。低ドロップアウトレギュレータＬＤＯは、電源電圧を一定電圧に変換して、プリアンプ回路ＰｒｅＡｍｐ及びバッファアンプＢｕｆｆｅｒに供給する。
【００５１】
上述のように、実施の形態１〜３にかかるプリアンプ回路の電圧利得は、１以上に成り得る。そのため、プリアンプ回路ＰｒｅＡｍｐの後段に位置するバッファアンプＢｕｆｆｅｒのノイズを抑圧することができる。なお、上述のマイクロフォンとして、エレクトレットコンデンサマイクロフォン、ＭＥＭＳマイクロフォン等が挙げられる。
【００５２】
続いて、実施の形態１〜３にかかるプリアンプ回路の他の適用例を示す。図５は、実施の形態１〜３にかかるプリアンプ回路を含むデジタルマイクロフォンの構成を示す図である。
【００５３】
当該デジタルマイクロフォンは、図４の構成に加え、バッファアンプＢｕｆｆｅｒの後段にアナログ／デジタル変換回路ＡＤＣを備える。アナログ／デジタル変換回路ＡＤＣは、バッファアンプＢｕｆｆｅｒから入力されるアナログ信号をデジタル信号に変換して、後段の任意の回路等に出力する。
【００５４】
上述のように、実施の形態１〜３にかかるプリアンプ回路の電圧利得は、１以上に成り得る。そのため、図５に示すデジタルマイクロフォンも低ノイズ特性を持つことができる。
【００５５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５６】
Ｍ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂ トランジスタ
Ｒ１〜Ｒ６ 抵抗
Ｉ１〜Ｉ６ 電流源
Ｃ１、Ｃ２ 可変容量
ＰｒｅＡｍｐ プリアンプ回路
Ｂｕｆｆｅｒ バッファ回路
ＬＤＯ 低ドロップアウトレギュレータ
ＡＤＣ アナログ／デジタル変換回路
【技術分野】
【０００１】
本発明はプリアンプ回路、及び当該プリアンプ回路を備えたマイクロフォンに関する。
【背景技術】
【０００２】
エレクトレットコンデンサマイクロフォン等のマイクロフォンに用いられるプリアンプ回路は、高入力インピーダンス、低出力インピーダンス特性を持つことが望ましい。ソースフォロア回路は、この特性を満たすシンプルな構成である。そのため、ソースフォロア回路は、プリアンプ回路として広く用いられている。
【０００３】
特許文献１には、小型化が可能な増幅回路及びこれを用いたエレクトレットコンデンサマイクロフォンに関する技術が開示されている。図６に当該エレクトレットコンデンサマイクロフォンの構成を示す。このエレクトレットコンデンサマイクロフォンは、インピーダンス素子（Ｊ−ＦＥＴ）１１と、インピーダンス変化素子１１の入力に接続され、入力をバイアスする高抵抗素子１２と、を有する。高抵抗素子１２は、同じ半導体基板に形成されるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを直列接続することにより構成されている。この構成により高入力インピーダンス、低出力インピーダンス特性を実現している。
【０００４】
特許文献２には、利得補正機能を有するソースフォロア型の回路に関する技術が開示されている。図７に当該回路の構成を示す。当該回路は、ソースフォロア２１に加え、ロード制御電圧可変部２２を備える。ロード制御電圧可変部２２は、ＮＭＯＳトランジスタＭ３及びＭ４、キャパシタＣ１、抵抗Ｒ１により構成される。ＮＭＯＳトランジスタＭ３及びＭ４は、一つのインバータとして作用する。ロード制御電圧可変部２２は、出力信号をソースフォロア２１のＭ２のゲートにフィードバックをかける。詳細には、ロード制御電圧可変部２２は、ソースフォロア２１のロードトランジスタＭ２を通して流れるロード電流を入力電圧、出力電圧の変化と反対方向に変化させる。これにより、ロード電流が入力／出力電圧に対応するように減少または増加するため出力電圧が増加または減少する。したがって、ソースフォロアのＡＣ利得を増加することができる。
【０００５】
特許文献３には、プリアンプ回路に関する一態様が開示されている。当該プリアンプ回路は、アンプモードで、２つのトランジスタを差動対として用いて差動増幅器を構成する。当該プリアンプ回路は、リセットモードでは、２つのトランジスタのそれぞれでソースフォロアを構成する。当該プリアンプ回路では、入力電圧信号の振幅に急激な変化が生じた場合であっても応答特性を向上することを目的としている。
【０００６】
特許文献４には、協調領域における利得を大きくすることができる信号変換装置に関する技術が開示されている。当該信号変換装置では、広い範囲の入力振幅の電圧信号を処理するために、ソースフォロアと差動アンプ回路を組み合わせた構成となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２４５７４０号公報
【特許文献２】特開２０００−１０１９２３号公報
【特許文献３】特開２０１０−２０６３５６号公報
【特許文献４】特開２００９−１０６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載に代表される一般的なソースフォロア回路の電圧利得は、以下の式(数１)のようになる。なお、以下の式では、図６に示した入力トランジスタの相互コンダクタンスをｇｍ１、ソースフォロアの出力負荷（図６のＲ１に相当）をＲｏｕｔとする。
【０００９】
【数１】
【００１０】
（数１）に示されるように、電圧利得は、常に負ゲイン（１未満）となる。このようなソースフォロア回路を含むマイクロフォンでは、ソースフォロア回路の電圧利得が負ゲインであるため、入力感度が落ちるという問題がある。これに対応するためには、トランジスタ（図６ではＪ−ＦＥＴ１１）のゲート幅とゲート長の比（Ｗ／Ｌ）を大きくして消費電力を大きくする必要がある。しかしながら、トランジスタのサイズは、フリッカ・ノイズや入力容量の影響を受けるために、最適値が決まっている。そのため、このようなプリアンプ回路では、一般に数デシベルのロス、すなわち電圧が低下する。このプリアンプ回路にロスが生じた場合、プリアンプ回路の後段に設けられたアンプなどのノイズを抑圧することができない。そのため、マイクロフォンとしてのＳＮＲ（Signal Noise Rate）が悪化し、これに伴い入力感度特性が悪化する。
【００１１】
特許文献２の技術では、ソースフォロア回路の利得を補正することができる構成である。しかし、図７に示すように、ロード制御電圧可変部２２内がインバータ構成（Ｍ３及びＭ４）である。ここでＭ４は、フリッカ・ノイズ特性がＰＭＯＳトランジスタよりも悪いＮＭＯＳトランジスタである。そのため、ロード制御電圧可変部２２のノイズ特性がソースフォロア２１に影響を与える。その結果、回路全体のノイズ特性が劣化してしまう。
【００１２】
なお、特許文献３、４にはプリアンプ回路における利得調整に関する具体的な示唆がない。
【００１３】
すなわち、上述した技術によっては、低ノイズ特性を持つプリアンプ回路、及び当該プリアンプ回路を用いたサマイクロフォンを実現することが困難であった。
【課題を解決するための手段】
【００１４】
本発明にかかるプリアンプ回路の一態様は、
ソースフォロアとして機能する第１及び第２のトランジスタと、
差動増幅器として対となって機能する第３及び第４のトランジスタと、を備え、
前記第１のトランジスタのゲートと、前記第４のトランジスタのゲートと、が第１の容量を介して接続され、
前記第２のトランジスタのゲートと、前記第３のトランジスタのゲートと、が第２の容量を介して接続され、
前記第１のトランジスタのソースと、前記第３のトランジスタのドレインと、が接続され、
前記第２のトランジスタのソースと、前記第４のトランジスタのドレインと、が接続され、
前記第３のトランジスタのソースと、前記第４のトランジスタのソースと、が接続されている、ものである。
【００１５】
本発明においては、第１及び第２のトランジスタがソースフォロアとして機能するために、インピーダンス変換を実現することができる。さらに、第１のトランジスタのソースフォロア出力と、第３のトランジスタが増幅した出力とを加算することが可能な構成であるため、正の値を持つ利得を得ることができる。同様に、第２のトランジスタのソースフォロア出力と、第４のトランジスタが増幅した出力とを加算することが可能な構成であるため、正の値を持つ利得を得ることができる。これにより、低ノイズ特性を持つプリアンプ回路を実現することができる。
【発明の効果】
【００１６】
本発明によれば、低ノイズ特性を持つプリアンプ回路、及び当該プリアンプ回路を用いたマイクロフォンを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかるプリアンプ回路の構成を示す図である。
【図２】実施の形態２にかかるプリアンプ回路の構成を示す図である。
【図３】実施の形態３にかかるプリアンプ回路の構成を示す図である。
【図４】実施の形態１〜３のいずれかにかかるプリアンプ回路を適用したマイクロフォンの構成を示す図である。
【図５】実施の形態１〜３のいずれかにかかるプリアンプ回路を適用したデジタルマイクロフォンの構成を示す図である。
【図６】特許文献１にかかるエレクトレットコンデンサマイクロフォンの構成を示す図である。
【図７】特許文献２にかかるソースフォロア型の回路の構成を示す図である。
【発明を実施するための形態】
【００１８】
＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態にかかるプリアンプ回路の構成を示す図である。当該プリアンプ回路は、マイクロフォン信号ＩＮ（電圧信号ＩＮとも記載する。）が入力される。プリアンプ回路は、ＰＭＯＳトランジスタＭ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、抵抗Ｒ１〜Ｒ４、電流源Ｉ１、Ｉ２、可変容量Ｃ１、Ｃ２を備える。また、バイアス回路（図示せず）からバイアス電圧ＶＢｉａｓが供給される。これにより、後述のＰＭＯＳトランジスタＭ２Ａ及びＭ２Ｂをバイアスする。
【００１９】
ＰＭＯＳトランジスタＭ１Ａは、ソースフォロアのコアトランジスタとして機能する。Ｍ１Ａのゲートには電圧信号ＩＮが供給される。Ｍ１Ａのゲートは、可変容量Ｃ２を介してＭ２Ｂのゲートに接続される。Ｍ１Ａのソースは、Ｍ２Ａのドレインとカスコード接続される。Ｍ１Ａのドレインは、接地電圧端子ＧＮＤと接続される。Ｍ１Ａのソースからソースフォロアの出力電圧信号が出力端子ＯＵＴに供給される。
【００２０】
ＰＭＯＳトランジスタＭ１Ｂは、ソースフォロアのコアトランジスタとして機能する。Ｍ１Ｂのゲートは、可変容量Ｃ１を介してＭ２Ａのゲートと接続される。Ｍ１Ｂのソースは、Ｍ２Ｂのドレインとカスコード接続される。Ｍ１Ｂのドレインは、接地電圧端子ＧＮＤと接続される。Ｍ１Ｂのソースからソースフォロアの出力電圧信号が出力端子ＯＵＴＢに供給される。
【００２１】
ＰＭＯＳトランジスタＭ２Ａ及びＭ２Ｂのソース同士が、抵抗Ｒ４を介して接続される。これにより、Ｍ２Ａ及びＭ２Ｂは、差動アンプとして動作する。
【００２２】
Ｍ２Ａのゲートは、可変容量Ｃ１を介してＭ１Ｂのゲートと接続される。Ｍ２Ａのドレインは、出力端子ＯＵＴと接続される。Ｍ２Ａは、Ｍ１Ｂのゲートから出力され、Ｍ２Ａのゲートから入力される電圧信号の振幅を増幅し、ドレインから出力端子ＯＵＴに出力する。ここで、Ｍ２Ａのゲートに入力される電圧信号は、Ｍ１Ａのゲートに入力される入力電圧信号ＩＮと反相関係（位相が１８０度異なる）にある。詳細は、後述する。Ｍ２Ａによる増幅により、Ｍ２Ａのゲートに入力された電圧信号の位相は１８０度変化する。これにより、出力端子ＯＵＴには、同位相の信号がＭ１ＡのドレインとＭ２Ａのドレインからそれぞれ供給される。
【００２３】
Ｍ２Ｂのゲートは、可変容量Ｃ２を介してＭ１Ａのゲートと接続される。Ｍ２Ｂのドレインは、出力端子ＯＵＴＢと接続される。Ｍ２Ｂは、Ｍ１Ａのゲートから出力され、Ｍ２Ｂのゲートから入力される電圧信号の振幅を増幅し、ドレインから出力端子ＯＵＴＢに出力する。ここで、Ｍ２Ｂのゲートに入力される電圧信号は、Ｍ１Ｂのゲートに入力される電圧信号と反相関係（位相が１８０度異なる）にある。詳細は、後述する。Ｍ２Ｂによる増幅により、Ｍ２Ｂのゲートに入力された電圧信号の位相は１８０度変化する。これにより、出力端子ＯＵＴＢには、同位相の電圧信号がＭ１ＢのドレインとＭ２Ｂのドレインからそれぞれ供給される。
【００２４】
ＤＣカット容量Ｃ１は、Ｍ２Ａのゲートと、Ｍ１Ｂのゲートと、の間に設けられている。同様に、ＤＣカット容量Ｃ２は、Ｍ１Ａのゲートと、Ｍ２Ｂのゲートと、の間に設けられている。Ｃ１及びＣ２は、直流成分をカットする。
【００２５】
電流源Ｉ１は、Ｍ２Ａのソースに対して電流を供給するとともに、抵抗Ｒ４を介してＭ２Ｂのソースに対して電流を供給する。電流源Ｉ２は、Ｍ２Ｂのソースに対して電流を供給するとともに、抵抗Ｒ４を介してＭ２Ａのソースに対して電流を供給する。
【００２６】
続いて、本実施の形態にかかるプリアンプ回路の動作について説明する。Ｍ１Ａのゲートに電圧信号ＩＮが入力される。これと略同時に、電圧信号ＩＮと反相関係の電圧信号が、Ｍ１Ｂのゲートから可変容量Ｃ１を介してＭ２Ａのゲートに入力される。以下に、これらの信号の位相の関係について説明する。
【００２７】
電圧信号ＩＮの電圧が上昇する場合、Ｍ１Ａのゲート電圧が上昇する。Ｍ１Ａのゲート電圧の上昇に伴いＭ１Ａのソースの電圧も上昇する。これにより、差動出力信号ＯＵＴの電圧も上昇するため、Ｍ２Ａのソース側に供給される電流量が増加し、Ｍ２Ｂのソース側に供給される電流量が減少する。よって、Ｍ１Ｂのゲートから出力される電圧信号が下降する。すなわち、Ｍ１Ｂのゲートから出力される電圧信号（Ｍ２Ａのゲートに入力される電圧信号）は、電圧信号ＩＮと反相関係となる。
【００２８】
Ｍ２Ａのゲートに入力された反相電圧信号は、Ｍ２Ａにより増幅され、Ｍ２Ａのドレインから出力される。この時、Ｍ２Ａの増幅処理により位相が１８０度変化する（反転する）。
【００２９】
出力端子ＯＵＴでは、Ｍ１Ａのソースから入力された電圧信号と、Ｍ２Ａのドレインから入力された電圧信号と、が同相にて加算される。
【００３０】
Ｍ２Ｂのゲートには、Ｍ１Ａのゲートと略同一のタイミングで電圧信号ＩＮが入力される。これと略同時に、電圧信号ＩＮと反相関係の電圧信号が、Ｍ２Ａのゲートから可変容量Ｃ１を介してＭ１Ｂのゲートに入力される。
【００３１】
Ｍ２Ｂのゲートに入力された電圧信号は、Ｍ２Ｂにより増幅され、Ｍ２Ｂのドレインから出力される。この時、Ｍ２Ｂの増幅処理により位相が１８０度変化する（反転する）。すなわち、入力電圧信号ＩＮと反相関係となる。
【００３２】
出力端子ＯＵＴＢでは、Ｍ１Ｂのソースから入力された電圧信号と、Ｍ２Ｂのドレインから入力された電圧信号と、が同相にて加算される。ここで加算される両電圧信号は、入力電圧信号ＩＮと反相関係である。このため、出力端子ＯＵＴの出力と、出力端子ＯＵＴＢの出力は、反相関係にある。
【００３３】
続いて、本実施の形態にかかるプリアンプ回路の電圧利得について説明する。抵抗Ｒ４の抵抗値を０とした場合、出力端子ＯＵＴにおける電圧利得は、以下の式(数２)により示される。
【００３４】
【数２】
【００３５】
なお、ｇｍ１は、Ｍ１Ａ、Ｍ１Ｂの相互コンダクタンスである。ｇｍ２は、Ｍ２Ａ、Ｍ２Ｂの相互コンダクタンスである。Ｒｏｕｔは、Ｍ２Ｂ及びＭ１Ｂのソース・ドレイン抵抗と、次段アンプ（図示せず）の入力インピーダンスと、の合計値である。Ｍ２Ａのドレインから増幅された電圧信号が出力端子ＯＵＴＢに供給されるため、電圧利得は上述の式となる。ｇｍ１、及びｇｍ２を調整することによって、Ａａｍｐが１より大きくなり得す。すなわち、正ゲインを実現することができる。ｇｍ１、及びｇｍ２の調整はトランジスタサイズを調整することにより行うことができる。
【００３６】
出力端子ＯＵＴＢにおける電圧利得についても、上述の式(数２)により示される。ただし、図１の構成では、Ｍ１Ｂのゲートがグランドにつながれており、Ｍ２Ａのゲートに入力される電圧信号の電圧値が小さいことから、出力端子ＯＵＴに供給される信号の振幅はＯＵＴＢ出力信号の振幅に比べて小さい。出力端子ＯＵＴＢに供給される信号の振幅は、ＩＮ端子の入力信号を位相を反転し増幅されるため、ＯＵＴ出力信号に比べて大きい。
【００３７】
Ｍ１Ａ及びＭ２Ａは、ソースフォロアとして動作するため、インピーダンスの変換機能を有する。さらに、Ｍ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂによって電流源（Ｉ１、Ｉ２）が共用されるため、消費電力を増やすことなく、上述の正ゲイン化、及びインピーダンスの変換機能を実現することができる。
【００３８】
また、Ｍ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂは全てＰＭＯＳトランジスタにより構成している。ＰＭＯＳトランジスタは、フリッカ・ノイズ特性がＮＭＯＳトランジスタよりも良い。このため、ノイズ特性のよいプリアンプ回路を実現することができる。
【００３９】
上述のように、本実施の形態にかかるプリアンプ回路は、マイクロフォンを想定した入力電圧信号ＩＮのシングル入力であり、差動信号を出力する。これにより、当該プリアンプ回路の後段には、差動バッファアンプ等と接続することが可能である。
【００４０】
なお、図１の例では、Ｍ２Ａのソースと、Ｍ２Ｂのソースとを抵抗Ｒ４を介して接続したが必ずしもこれに限られない。例えば、Ｍ２Ａのソースと、Ｍ２Ｂのソースとを配線により直接接続しても良い。また、Ｍ２Ａのソースと、Ｍ２ＢのソースとをＭＯＳトランジスタを介して接続してもよい。
【００４１】
なお、図１では、Ｍ１Ｂのゲートは、グランドと接続しているが必ずしもこれに限られず、グランドと接続しなくても良い。
【００４２】
＜実施の形態２＞
本実施の形態にかかるプリアンプ回路は、ソースフォロアとして動作するトランジスタに直接接続された電流源を設けたことを特徴とする。図２を参照して、本実施の形態にかかるプリアンプ回路について、実施の形態１と異なる点を説明する。なお、図２において図１と同一符号を付した構成要素は、特に記載しない限り図１と同等の動作を行う。
【００４３】
本実施の形態にかかるプリアンプ回路は、実施の形態１のプリアンプ回路の構成に加えて、電流源Ｉ３及びＩ４を備えている。電流源Ｉ３は、Ｍ１Ａのソースと接続されている。電流源Ｉ４は、Ｍ１Ｂのソースと接続されている。他の構成は、実施の形態１と同様である。
【００４４】
上述の構成により、仮に電流源Ｉ１の劣化等が生じた場合であっても、Ｍ１Ａには、電流源Ｉ１に加えて電流源Ｉ４から電流が供給される。これにより、バラツキ補償等の効果を得ることができる。
【００４５】
＜実施の形態３＞
本実施の形態にかかるプリアンプ回路は、差動アンプとして動作するＭ２Ａ及びＭ２ＢをＮＭＯＳトランジスタにより構成したことを特徴とする。図３を参照して、本実施の形態にかかるプリアンプ回路について、実施の形態１及び実施の形態２と異なる点を説明する。なお、図３において図１と同一符号を付した構成要素は、特に記載しない限り図１と同等の動作を行う。
【００４６】
Ｍ２Ａ及びＭ２Ｂは、ＮＭＯＳトランジスタであり、差動アンプとして動作する。Ｍ２Ａのドレインは、電流源Ｉ１及び抵抗Ｒ５の一端と接続する。Ｍ２Ｂのドレインは、電流源Ｉ２及び抵抗Ｒ６の一端と接続する。Ｍ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂの各ソース、各ドレイン、各ゲートの接続関係は図１と同様である。
【００４７】
上述のように、ＮＭＯＳトランジスタを差動アンプとして動作させる構成であっても、前述したインピーダンス変換、及び正ゲイン化を実現することができる。また、電流源Ｉ１からの電流がＭ２Ａを介さずにＭ１Ａに供給される。同様に、電流源Ｉ２からの電流がＭ２Ｂを介さずにＭ１Ｂに供給される。これにより、図１の構成と比べて低電圧化が可能となる。
【００４８】
＜適用例＞
以下に、上述した実施の形態１〜３にかかるプリアンプ回路の適用例を示す。図４は、実施の形態１〜３にかかるプリアンプ回路を含むマイクロフォンの構成を示す図である。
【００４９】
プリアンプ回路ＰｒｅＡｍｐは、実施の形態１〜３のいずれかに記載のプリアンプ回路である。バッファアンプＢｕｆｆｅｒは、プリアンプ回路ＰｒｅＡｍｐの次段に設けられたバッファアンプである。
【００５０】
低ドロップアウトレギュレータＬＤＯは、プリアンプ回路ＰｒｅＡｍｐ及びバッファアンプＢｕｆｆｅｒに接続されている。低ドロップアウトレギュレータＬＤＯは、電源電圧を一定電圧に変換して、プリアンプ回路ＰｒｅＡｍｐ及びバッファアンプＢｕｆｆｅｒに供給する。
【００５１】
上述のように、実施の形態１〜３にかかるプリアンプ回路の電圧利得は、１以上に成り得る。そのため、プリアンプ回路ＰｒｅＡｍｐの後段に位置するバッファアンプＢｕｆｆｅｒのノイズを抑圧することができる。なお、上述のマイクロフォンとして、エレクトレットコンデンサマイクロフォン、ＭＥＭＳマイクロフォン等が挙げられる。
【００５２】
続いて、実施の形態１〜３にかかるプリアンプ回路の他の適用例を示す。図５は、実施の形態１〜３にかかるプリアンプ回路を含むデジタルマイクロフォンの構成を示す図である。
【００５３】
当該デジタルマイクロフォンは、図４の構成に加え、バッファアンプＢｕｆｆｅｒの後段にアナログ／デジタル変換回路ＡＤＣを備える。アナログ／デジタル変換回路ＡＤＣは、バッファアンプＢｕｆｆｅｒから入力されるアナログ信号をデジタル信号に変換して、後段の任意の回路等に出力する。
【００５４】
上述のように、実施の形態１〜３にかかるプリアンプ回路の電圧利得は、１以上に成り得る。そのため、図５に示すデジタルマイクロフォンも低ノイズ特性を持つことができる。
【００５５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５６】
Ｍ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂ トランジスタ
Ｒ１〜Ｒ６ 抵抗
Ｉ１〜Ｉ６ 電流源
Ｃ１、Ｃ２ 可変容量
ＰｒｅＡｍｐ プリアンプ回路
Ｂｕｆｆｅｒ バッファ回路
ＬＤＯ 低ドロップアウトレギュレータ
ＡＤＣ アナログ／デジタル変換回路
【特許請求の範囲】
【請求項１】
ソースフォロアとして機能する第１及び第２のトランジスタと、
差動増幅器として対となって機能する第３及び第４のトランジスタと、を備え、
前記第１のトランジスタのゲートと、前記第４のトランジスタのゲートと、が第１の容量を介して接続され、
前記第２のトランジスタのゲートと、前記第３のトランジスタのゲートと、が第２の容量を介して接続され、
前記第１のトランジスタのソースと、前記第３のトランジスタのドレインと、が接続され、
前記第２のトランジスタのソースと、前記第４のトランジスタのドレインと、が接続され、
前記第３のトランジスタのソースと、前記第４のトランジスタのソースと、が接続されている、プリアンプ回路。
【請求項２】
第３のトランジスタのソースと、前記第４のトランジスタのソースと、の間に抵抗を備えることを特徴とする請求項１に記載のプリアンプ回路。
【請求項３】
第３のトランジスタのソースと、前記第４のトランジスタのソースと、の間に第５のトランジスタを備えることを特徴とする請求項１に記載のプリアンプ回路。
【請求項４】
前記第１のトランジスタに接続する第１の電流源と、
前記第２のトランジスタに接続する第２の電流源と、を更に備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載のプリアンプ回路。
【請求項５】
前記第１乃至第４のトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１乃至請求項４のいずれか１項に記載のプリアンプ回路。
【請求項６】
前記第１及び第２のトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記第３及び第４のトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１乃至請求項４のいずれか１項に記載のプリアンプ回路。
【請求項７】
請求項１乃至請求項６のいずれかのプリアンプ回路を備えるマイクロフォン。
【請求項１】
ソースフォロアとして機能する第１及び第２のトランジスタと、
差動増幅器として対となって機能する第３及び第４のトランジスタと、を備え、
前記第１のトランジスタのゲートと、前記第４のトランジスタのゲートと、が第１の容量を介して接続され、
前記第２のトランジスタのゲートと、前記第３のトランジスタのゲートと、が第２の容量を介して接続され、
前記第１のトランジスタのソースと、前記第３のトランジスタのドレインと、が接続され、
前記第２のトランジスタのソースと、前記第４のトランジスタのドレインと、が接続され、
前記第３のトランジスタのソースと、前記第４のトランジスタのソースと、が接続されている、プリアンプ回路。
【請求項２】
第３のトランジスタのソースと、前記第４のトランジスタのソースと、の間に抵抗を備えることを特徴とする請求項１に記載のプリアンプ回路。
【請求項３】
第３のトランジスタのソースと、前記第４のトランジスタのソースと、の間に第５のトランジスタを備えることを特徴とする請求項１に記載のプリアンプ回路。
【請求項４】
前記第１のトランジスタに接続する第１の電流源と、
前記第２のトランジスタに接続する第２の電流源と、を更に備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載のプリアンプ回路。
【請求項５】
前記第１乃至第４のトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１乃至請求項４のいずれか１項に記載のプリアンプ回路。
【請求項６】
前記第１及び第２のトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記第３及び第４のトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１乃至請求項４のいずれか１項に記載のプリアンプ回路。
【請求項７】
請求項１乃至請求項６のいずれかのプリアンプ回路を備えるマイクロフォン。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１６９８２０（Ｐ２０１２−１６９８２０Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１１−２８５２９（Ｐ２０１１−２８５２９）
【出願日】平成２３年２月１４日（２０１１．２．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２３年２月１４日（２０１１．２．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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