【課題】更なる省面積化を実現することができるＤ／Ａコンバータを提供すること。
【解決手段】本発明の一態様であるＤ／Ａコンバータ１００は、選択回路２１、アナログレベルシフト回路４１、下位Ｄ／Ａコンバータ６を有する。選択回路２１は、低電圧側電源ＶＳＬから低電圧側電源電圧ＶＬの供給を受け、入力される上位ビットＤ［５：３］に応じて２^３段階に変化する電圧Ｖａ及びＶｂを出力する。アナログレベルシフト回路４１は、電圧Ｖａ及びＶｂを所定値だけレベルシフトさせた電圧Ｖａｈ及びＶｂｈを生成する。下位Ｄ／Ａコンバータ６は、高電圧側電源ＶＳＨから高電圧側電源電圧ＶＨの供給を受け、高電圧下位ビットＤ［２：０］に応じて、電圧Ｖａｈ及びＶｂｈの間の電圧を２^３段階に変化させることにより、２^６段階に変化する出力電圧Ｖｏｕｔを出力する。 （もっと読む）

【課題】エミュレーション装置１１とホストコンピュータ１２との通信回数を抑制することができるエミュレーション観測信号送信システムを提供する。
【解決手段】本発明のエミュレーション観測信号送信システムは、半導体集積回路の動作検証を行うエミュレーション装置と、ホストコンピュータとを備え、前記エミュレーション装置は、被検証回路の動作検証を行うＦＰＧＡと、少なくとも１つの観測用レジスタと、前記ＦＰＧＡから前記観測信号を引き出し、前記観測用レジスタに記憶する記憶位置を決定するエミュレーション制御部と、前記エミュレーション制御部が決定した前記記憶位置に、前記観測信号の信号線を接続する観測信号送信回路を作成する観測用レジスタ記憶位置接続部とを備える。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】メモリ容量を容易に調整することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、Ｙ方向に配列された４つのＰ型ウェルＰＷのうちの端の１つのＰ型ウェルＰＷに複数のメモリブロックＭＢ０〜ＭＢ３を設け、残りの３つのＰ型ウェルＰＷにそれぞれ３つのメモリブロックＭＢ１０〜ＭＢ１２を設ける。また、それぞれメモリブロックＭＢ０〜ＭＢ３，ＭＢ１０〜ＭＢ１２のＸ方向に隣接してロウデコーダＲＤ０〜ＲＤ３，ＲＤ１０〜ＲＤ１２を設ける。メモリブロックＭＢ１０〜ＭＢ１２を削除してメモリ容量を減らす場合でも、周辺回路の再レイアウトが不要となる。 （もっと読む）

【課題】負荷回路の温度依存性を低減することができる電流源回路及びその調整方法を提供すること。
【解決手段】本発明の一態様である電流源回路１００は、出力端子３、端子５、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎ、抵抗Ｒ１及び選択回路１を有する。ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎは、出力端子３及び端子５間に並列に接続され、ゲートに定電圧Ｖｉが印加され、それぞれ異なるディメンジョンを有する。抵抗Ｒ１は、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎと端子５との間に接続される。選択回路１は、抵抗Ｒ１と出力端子３との間でＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎと直列に接続され、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎと直列に接続され、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎいずれかに選択的に出力電流を出力させる。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、ハードマスクに対して、２枚のレジスト膜を用いて、ライン＆スペースパターンおよび隣接ゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ゲート積層膜のエッチングを実行するものである。 （もっと読む）

【課題】リードフレームに不要な封止樹脂を残存させることなく、確実に除去する半導体装置の製造方法を提供する。
【解決手段】まず、リードフレーム２００のダイパッド２１０上に半導体チップ１００を搭載する。次いで、リードフレーム２００を金型内に配置して封止樹脂により封止する（モールド工程）。次いで、封止されたリードフレーム２００を金型から取り出す。次いで、封止樹脂の不要部分を除去する（除去工程）。ここで、リードフレーム２００の支持フレーム２４０には、切れ込みが形成されている。これにより、支持フレーム２４０の一部が可動部２６０として、支持フレーム２４０の本体につながりつつ、折畳み可能になっている。また、除去工程において、可動部２６０を除去することにより、不要部分を除去する。 （もっと読む）

【課題】ＬｏｇｉｃＢＩＳＴの解析ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路は、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３と、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３に対応して接続される複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３を具備する。第１モードにおいて、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３は、複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３からの出力信号を圧縮演算する１つのＭＩＳＲ回路として機能し、第２モードにおいて、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３のそれぞれは、複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３のそれぞれの出力を個別に圧縮演算するＭＩＳＲ回路として機能する。 （もっと読む）

【課題】水平同期信号と垂直同期信号の入力タイミングがばらついたときであっても、画像フォーマットの誤判定を防止すること。
【解決手段】本発明にかかる画像フォーマット判定装置は、データイネーブル信号において、第１の垂直ブランキング期間を含む所定の期間を計測し、計測した期間を示す第１の期間情報を生成するとともに、データイネーブル信号において、第１の垂直ブランキング期間から所定の垂直ブランキング期間数後の第２の垂直ブランキング期間を含む所定の期間を計測し、計測した期間を示す第２の期間情報を生成するフィールド判定期間計測部と、第１の期間情報が示す期間と、第２の期間情報が示す期間とを比較し、比較した期間の大小関係に応じて、第１の垂直ブランキング期間又は第２の垂直ブランキング期間に続いて表示される画像のフォーマットを判定するフォーマット判定部と、を備える。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）