【課題】メモリアクセス効率を高めたグラフィックス描画装置を提供する。
【解決手段】グラフィックス描画装置は、複数のＹ座標値にそれぞれ対応する複数のスパンのデータを各々が含む複数個のポリゴン形状のデータが与えられ、複数個のポリゴン形状のスパンのデータのうちで同一のＹ座標値を有するスパンのデータを纏めて一連のスパンデータとして出力するスパン選択部と、スパン選択部が出力する一連のスパンデータの各スパンに対して各画素のデータを生成する画素データ生成部と、スパン選択部が出力する一連のスパンデータに対応する各画素のデータを格納するメモリアドレスを纏めてアクセスするメモリアクセス部とを含む。 （もっと読む）

【課題】スクライブ領域の幅を狭くするのに適した半導体ウエハを提供する。
【解決手段】半導体ウエハは、半導体素子の形成された複数のチップ領域が、隣接するチップ領域間にスクライブ領域を介して画定されており、スクライブ領域内に配置されたモニタ素子と、チップ領域内に配置されたパッドと、モニタ素子とパッドとを接続する配線とを有する。 （もっと読む）

【課題】適切に光近接効果補正されたパターンの検証を行う。
【解決手段】光近接効果補正されたパターン内の近接する頂点間の距離が規定値未満か否かを検証するパターン検証方法であって，コンピュータが，頂点座標列を有するパターンデータを解析して，光近接効果補正により形成されたセリフパターン，ノッチパターン，凸状または凹状三角パターンのうち少なくとも１つを抽出する工程と，コンピュータが，パターンデータを解析して，近接する２つの頂点間の距離が規定値未満でないことを検証する工程とを有し，検証工程において，抽出されたパターン内の２つの頂点間の距離を検証対象から除外する。 （もっと読む）

【課題】均一な結晶性を有する強誘電体膜を形成し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、プラチナ、パラジウム、ロジウム又はオスミウムである貴金属を含む貴金属膜である第１の導電膜４４を形成する工程と、第１の導電膜上に、膜厚が０．１ｎｍ以上、３ｎｍ以下であり、貴金属の酸化物を含む非晶質の第２の導電膜４５を形成する工程と、スパッタリング法又はゾル・ゲル法により、第２の導電膜上に強誘電体膜５０を直接形成する工程と、熱処理を行うことにより、強誘電体膜を結晶化する工程と、強誘電体膜上に第３の導電膜を形成する工程と、パターニングすることにより、第１の導電膜と第２の導電膜とを含む下部電極と、強誘電体膜を含むキャパシタ誘電体膜と、第３の導電膜を含む上部電極とを有するキャパシタを形成する工程とを有している。 （もっと読む）

【課題】回路構成を再構成可能であって、パイプライン処理と逐次処理を同時に且つ効率良く実行可能な半導体集積回路を提供する。
【解決手段】外部プログラムのデコード結果に応じて回路構成を再構成可能な複数の処理部を備えた半導体集積回路にて、内部プログラムを記憶する第１処理部、内部プログラムの命令をデコードして制御信号を生成する第２処理部、制御信号を受けて処理を行う第３処理部、第１の記憶領域と第２の記憶領域を有する第４処理部を備え、第１動作モードでは、第４処理部の一方の記憶領域は第１〜第４処理部からなる第１のネットワーク構成に接続されて第３処理部の処理結果を保持し、他方の記憶領域は第２のネットワーク構成に接続されるようにして、第１及び第２のネットワーク構成により逐次処理及びパイプライン処理をそれぞれ実行でき、かつ第４処理部を同時にアクセスできるようにする。 （もっと読む）

【課題】バンプ電極をその高さを均一化して形成する。
【解決手段】電極パッド１４上に、給電層１６を介して電気めっき法によりバリアメタル１７及びバンプ電極材料を積層した後、表面酸化処理を行ってバリアメタル１７及びバンプ電極材料の表面に酸化膜を形成する。そして、バリアメタル１７表面に形成された酸化膜を選択的に除去することにより、同等の表面状態のバリアメタル１７側面を露出させる。その後、リフロー処理を行うと、溶融したバンプ電極材料がいずれもその下層のバリアメタル１７側面に同等に濡れるようになり、高さＨを均一化したバンプ電極１８が形成可能になる。 （もっと読む）

【課題】複数の異なる差動小振幅インターフェイス規格に対応しながらも回路面積の増大を抑えた差動出力回路を提供する。
【解決手段】差動出力回路は、直列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有する第１の出力駆動回路と、直列接続された第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する第２の出力駆動回路と、制御信号が第１の値の場合に第１及び第２のＰＭＯＳトランジスタの一方を選択的に導通状態とし且つ第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とし、制御信号が第２の値の場合に第１及び第２のＰＭＯＳトランジスタの何れにも電流を流さず且つ第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とすることにより、第１及び第２の出力駆動回路から一対の差動信号を出力させる制御回路とを含む。 （もっと読む）

【課題】 固体撮像素子にＩＳＰを内蔵すると、周辺回路の回路規模が大きくなるため、固体撮像素子のチップサイズも大きくなってしまう。
【解決手段】 半導体基板の表面に、平坦面と、その平坦面に連続し、平坦面から遠ざかるに従って低くなる少なくとも１つの斜面とが現れている。この半導体基板の平坦面にフォトセンサアレイが形成されている。半導体基板の斜面にトランジスタが形成されている。 （もっと読む）

【課題】ＯＳ環境下で命令単位での細かいプロファイル情報を取得すること。仮想記憶機構を備えたＯＳ環境下でプロファイリング対象プログラム（共用ライブラリを含む）のプロファイル情報のみを取得すること。
【解決手段】コンピュータシステムは、プロファイリング対象プログラム１、ＯＳ２およびプロセッサ３を備えている。プロファイリング対象のアプリケーションプログラム１１と、サンプリング情報を収集するプロファイル取得関数ライブラリ１２とを同一プロセスで起動する。プロセッサ３の内蔵タイマ１５から割り込みが発生するたびに、ＯＳ２に予め組み込まれたプロファイル取得ドライバ１３により、プログラムカウンタ１６の値やハードウェアカウンタ１７の値を収集する。仮想記憶システム上で複数のプロセスが実行される場合には、割り込みの発生時にプロファイリング対象プロセスが実行されているときにサンプリング情報を収集する。 （もっと読む）

【課題】入力電圧の変化に対するバイアス電圧のダイナミックレンジ及びその傾きを可変とした可変バイアス回路を提供する。
【解決手段】レイルツーレイルアンプを構成する第１のアンプ４及び第２のアンプ５を設ける。ＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ７とでカレントミラー回路を構成する。ＰＭＯＳトランジスタＭＰ６のドレインとＶＳＳ電源線２との間に、基本電流生成回路１２と、選択により基本電流生成回路１２に並列接続される選択電流生成回路１４〜１７とを接続する。基本電流生成回路１２に並列接続させる選択電流生成回路の数を制御することにより、ＮＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４のダイナミックレンジ及びその傾きを変化させる。 （もっと読む）