【課題】フィルタ回路で、製造ばらつきに対応して容易に特性周波数のずれを補正すること。
【解決手段】フィルタ回路１０はｇｍ値が制御可能なセルと、少なくとも２つのコンデンサを含むフィルタ部１１を有し、２つのコンデンサの容量差を検出し、その容量差に応じて生成した制御電圧ＶＣをフィルタ部１１のｇｍセルに供給し、ｇｍセルのコンダクタンス値とコンデンサの容量値との比をそれぞれ等しくする。 （もっと読む）

【課題】解析対象セルの消費電力を短時間で計算すること。解析対象セルの消費電力を精度よく算出すること。
【解決手段】リファレンスピンの複数の動作率のそれぞれについて消費電力を定義したライブラリを生成する。そのライブラリに基づいてリファレンスピンの平均動作率での消費電力を求める。リファレンスピンの平均動作率での消費電力がライブラリに記述されていない場合には、補間処理によって平均動作率での消費電力を求める。その平均動作率での消費電力、およびトリガピンの動作率や動作周波数などの動作条件に基づいて、解析対象セルの消費電力を求める。 （もっと読む）

【課題】ＳＴＩ型の素子分離構造を有するＣＭＯＳを形成する際、素子分離絶縁膜がイオン注入を受けて、エッチング速度の変化により、高さが異ならない半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板２１上にＳＴＩ構造を有する素子分離領域を形成する工程と、前記シリコン基板２１の第１の素子領域２１Ａに、前記シリコン基板の第１の領域２１Ａおよび第２の素子領域２１Ｂの素子分離絶縁膜２１ＩＢが開口した第１のレジストパターンＲ２１Ｂで覆った状態で第１の不純物元素を第１のイオン注入により導入し、前記シリコン基板２１の第２の素子領域２１Ｂに、前記シリコン基板の第２の領域２１Ｂおよび第１の素子領域２１Ａの素子分離絶縁膜２１ＩＡが開口した第２のレジストパターンＲ２１Ａで覆った状態で第２の不純物元素を第２のイオン注入により導入し、第１のウェルおよび第２のウェルを形成する工程とを含む。 （もっと読む）

【課題】コイル電流の逆流を抑制しつつも、全負荷領域において電流連続モードで動作させることのできる電源電圧制御回路、電源電圧制御方法及びＤＣ−ＤＣコンバータを提供する。
【解決手段】メイン側トランジスタＱ１のオフタイミングを設定する第１基準電圧Ｖｒ１と出力電圧Ｖｏの分圧電圧Ｖ１とを比較する第１比較回路１１と、メイン側トランジスタＱ１のオンタイミングを設定する第２基準電圧Ｖｒ２と分圧電圧Ｖ１とを比較する第２比較回路１２とを備える。これら第１及び第２比較回路１１，１２からの出力信号Ｓ１，Ｓ２に応じてメイン側トランジスタＱ１と同期側トランジスタＱ２とを相補的にオン・オフ制御するＲＳ−ＦＦ回路１３を備える。さらに、同期側トランジスタＱ２に流れる第１電流ＩＬ１に応じて、その第１電流ＩＬ１がゼロに近づくほど、上記第２基準電圧Ｖｒ２の電圧値を上昇させるための制御信号ＳＣ１を生成する電流検出回路１４を備える。 （もっと読む）

【課題】配線混雑を招いたり、他のセルの配置の障害となることなく、且つタイミングエラーを起こさずに複数のタイミング調整用バッファを駆動させることが可能な半導体集積回路の設計装置及び設計方法を提供することを目的とする。
【解決手段】上記課題は、バウンダリスキャン機能を有する半導体集積回路の設計装置であって、複数のタイミング調整用バッファ間の距離を算出する距離算出手段と、前記距離算出手段により算出された距離に基づき、所定期間内にコントロール信号により前記複数のタイミング調整用バッファが駆動するように、複数のバウンダリスキャンレジスタを前記コントロール信号の供給元の後段に挿入する挿入手段と、を有する半導体集積回路の設計装置により達成される。 （もっと読む）

【課題】多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供する。
【解決手段】複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列１６ａ〜１６ｄと、遅延素子列を構成する各遅延素子に設けられ、クロック信号ＣＬＫを往復方向に転送する往路側及び復路側転送線と、各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードｉｃｏｄｅに基づいて遅延素子列のいずれか一つの遅延素子でのみ選択回路で第二の転送経路を選択させるデコーダー１２，１３，１４を備えた。 （もっと読む）

【課題】回路面積を小さくしつつ、容易に電源遮断回路の試験をする半導体装置及び電源遮断回路の試験方法を提供する。
【解決手段】テストモードにおいて、スキャンチェーン１６のスキャンアウト信号ＳｏがＨレベルの状態において、電源遮断回路１４は、電源ラインＬ１と第２機能ブロック１２とを遮断する。そして、試験専用回路１５が電源電圧ＶＩＮとスキャンアウト信号Ｓｏとを比較し、該比較結果に基づいてテスタ装置は、電源遮断回路１４が電源ラインＬ１と第２機能ブロック１２とを遮断できているか判定する。 （もっと読む）

【課題】半導体層に形成したリセスにモフォロジの良好な別の半導体層をエピタキシャル成長させる。
【解決手段】Ｓｉ基板上にゲート絶縁膜、ゲート電極及びサイドウォールスペーサを形成した後（ステップＳ１，Ｓ２）、そのＳｉ基板のソース・ドレイン領域を形成する部分に、ドライエッチングで第１リセスを形成する（ステップＳ３）。そして、ドライエッチングによってエッチングダメージが生じた第１リセスの表層部をウェットエッチングで除去することによって第２リセスを形成した後（ステップＳ４）、第２リセスにＳｉＧｅ層をエピタキシャル成長させる（ステップＳ５，Ｓ６）。これにより、Ｓｉ基板に形成したリセスに、モフォロジの良好なＳｉＧｅ層を形成することが可能になる。 （もっと読む）

【課題】パターン内のボイドの発生を抑制する。
【解決手段】下層配線３０に達するビアホール３３を形成し、バリアメタル層３４及びシード層３５ａを形成した後、電解めっき法により、ビアホール３３内をめっき層で埋め込む。その際、シード層３５ａ形成後に、ビアホール３３の間口にオーバーハング１０１ｂが形成されることを想定し、例えば開口径７０ｎｍ以下のビアホール３３であれば、シード層３５ａ形成後のビアホール３３の開口径Ｗ２を２０ｎｍ以上にする。これにより、そのシード層３５ａを用いた電解めっき時に、ビアホール３３内がめっき層で埋まる前にその間口が塞がってボイドが発生するのを回避する。 （もっと読む）

【課題】論理シミュレーションにおいて、入出力回路が用いられた論理回路のＯＤＴ動作を確認可能な終端抵抗内蔵の入出力回路の論理シミュレーションモデルを提供する。
【解決手段】従来の論理シミュレーションモデルの出力期待値に、信号強度がストレングス・レベル「５」の論理値「Ｘ２（不定値）」を加えた。そして、終端搭載入出力回路３０ａの論理シミュレーションモデル１０は、ＯＤＴ確認モードにおいて、終端抵抗部１２に論理値「１」，「０」のＯＤＴ信号Ｓｔが入力されて、論理値「Ｘ２（不定値）」、「Ｚ（ハイインピーダンス）」の外部入出力信号を入出力端子Ｔｉｏから他の半導体デバイスの入出力回路に出力してＯＤＴ動作を表現する。 （もっと読む）