遅延クロック発生装置
【課題】多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供する。
【解決手段】複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列16a〜16dと、遅延素子列を構成する各遅延素子に設けられ、クロック信号CLKを往復方向に転送する往路側及び復路側転送線と、各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードicodeに基づいて遅延素子列のいずれか一つの遅延素子でのみ選択回路で第二の転送経路を選択させるデコーダー12,13,14を備えた。
【解決手段】複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列16a〜16dと、遅延素子列を構成する各遅延素子に設けられ、クロック信号CLKを往復方向に転送する往路側及び復路側転送線と、各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードicodeに基づいて遅延素子列のいずれか一つの遅延素子でのみ選択回路で第二の転送経路を選択させるデコーダー12,13,14を備えた。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、外部クロック信号の位相を所要の遅延時間で遅延させた内部クロック信号を生成するデジタルDLL(Delay Locked Loop)回路に関するものである。
【背景技術】
【0002】
図13は、従来のデジタルDLL回路を示す。デジタルDLL回路は、遅延生成部1とその遅延生成部1で生成される遅延時間を選択するデコーダー2a,2bとで構成される。遅延生成部1は、列方向(X方向)に複数の遅延素子3を接続した遅延素子列4a〜4dが複数列(図13においては4列)設けられ、各遅延素子列4a〜4dに隣接して1つずつの遅延素子5a〜5dが配設されている。各遅延素子3と同5a〜5dの遅延時間は、同一値である。
【0003】
遅延生成部1では、遅延素子5aに入力された入力クロック信号CLKinが各遅延素子列4a〜4d及び遅延素子5b,5cを経て遅延素子5dから出力クロック信号CLKoutとして出力される。そして、各遅延素子列4a〜4d及び遅延素子5a〜5dでクロック信号が通過する遅延素子の数をデコーダー2a,2bで選択することにより、入力クロック信号CLKinに対する出力クロック信号CLKoutの遅延時間が調整される。
【0004】
デコーダー2aは、入力コードicodeをデコードした選択信号SLy1を遅延素子列4a〜4dで行方向(Y方向)に位置する遅延素子3に出力する。そして、遅延素子5a,5d間に直列に接続される遅延素子数を、各選択信号SLy1により4個ずつ増減して出力クロック信号CLKoutの遅延時間を調整可能となっている。
【0005】
デコーダー2bは、入力コードicodeをデコードした選択信号SLy2を各遅延素子5a〜5dにそれぞれ出力する。そして、遅延素子5a〜5dが、各選択信号SLy2により1個〜4個の範囲で選択される。
【0006】
従って、選択信号SLy1,SLy2により、出力クロック信号CLKoutの遅延時間は、1つの遅延素子の遅延時間を最小ステップとして調整可能となっている。
【特許文献1】特開平8−37448号公報
【特許文献2】特開平6−326570号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
上記のようなデジタルDLL回路では、デコーダー2a,2bの動作により1つの遅延素子の遅延時間を最小ステップとして遅延時間を調整可能ではある。しかし、遅延素子列4a〜4dで同時に選択される行方向の遅延素子と遅延素子5a〜5dとの遅延時間が、配線容量等の相違により一致しない。
【0008】
この結果、図14に示すように、入力コードicodeを順次変化させた場合、特に選択信号SLy1により遅延素子が4個ずつ増減されるとき、遅延時間Dtの変化の線形性が損なわれるという問題点がある。
【0009】
特許文献1には、複数の単位ディレイユニットの出力をセレクタ回路で選択して初段の単位ディレイユニットに帰還させることにより、多種類の発振特性を備えたリングオシレータが開示されているが、調整した遅延時間の線形性を向上させるための手段は開示されていない。
【0010】
特許文献2には、縦列接続された遅延ゲート回路から出力される遅延信号をセレクタで選択して出力することにより、遅延特性の直線性を向上させるようにした可変遅延回路が開示されている。
【0011】
しかし、各遅延ゲート回路から出力される遅延信号を選択するために、遅延ゲート回路と同数のセレクタが必要となるので、回路規模が増大する。また、遅延信号の出力経路に複数のセレクタが直列に介在されるので、セレクタのばらつきが遅延信号のばらつきとなる。従って、多数段の微小な遅延ステップで遅延信号を選択する可変遅延回路を構成すると、十分な直線性を得ることができない。
【0012】
この発明の目的は、多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供することにある。
【課題を解決するための手段】
【0013】
上記目的は、複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列と、前記遅延素子列を構成する各遅延素子に設けられ、クロック信号を往復方向に転送する往路側及び復路側転送線と、前記各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の前記往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、前記各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードに基づいて前記遅延素子列のいずれか一つの遅延素子でのみ前記選択回路で前記第二の転送経路を選択させるデコーダーを備えた遅延クロック発生装置により達成される。
【発明の効果】
【0014】
開示された遅延クロック発生装置では、多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保することができる。
【発明を実施するための最良の形態】
【0015】
以下、この発明を具体化したデジタルDLL回路の一実施形態を図面に従って説明する。図1に示すデジタルDLL回路は、遅延生成部11とその遅延生成部11で生成される遅延時間を選択するメインデコーダー12、ブロックデコーダー13及びサブデコーダー14とで構成される。
【0016】
遅延生成部11は、列方向(X方向)に複数の遅延素子15を接続した遅延素子列16a〜16dが複数列(図1においては4列)設けられている。入力クロック信号CLKinは、遅延素子列16aの一端の遅延素子15に入力され、その遅延素子15から出力クロック信号CLKoutが出力される。
【0017】
そして、メインデコーダー12及びブロックデコーダー13に入力される入力コードicodeに基づいてサブデコーダー14を介して遅延素子列16a〜16dの遅延素子15が選択されてクロック信号CLKが通過する遅延素子15の数が選択される。このような動作により、入力クロック信号CLKinに対する出力クロック信号CLKoutの遅延時間が選択される。
【0018】
図2は、前記メインデコーダー12の具体的構成を示す。前記入力コードicodeはプリデコード部PDに入力される。
各プリデコード部PD0〜PD3では、多ビットの入力コードicodeがセレクタ17に入力されるとともに、インバータ回路18を介してセレクタ17に入力される。また、セレクタ17には各ブロックBLK0〜BLK3に対応するブロックデコード信号bdsが入力される。
【0019】
そして、ブロックBLK0,BLK2ではブロックデコード信号bdsによりセレクタ17で入力コードicodeが選択されてデコーダー部19に出力され、ブロックBLK1,BLK3ではブロックデコード信号bdsによりインバータ回路18の出力信号がインバータ回路18で反転されてデコーダー部19に出力される。インバータ回路18の出力信号は、入力コードicodeの下位ビットである。
【0020】
前記デコーダー部19は、前記プリデコード部PDの出力信号をデコードしたメインデコード信号mdsを各ブロックBLK0〜BLK3の各行のサブデコーダー14に出力する。
【0021】
各サブデコーダー14はメインデコード信号mdsと前記ブロックデコード信号bdsとに基づいて遅延素子15にサブデコード信号SDz,SDxを出力する。
次に、前記メインデコーダー12、ブロックデコーダー13、サブデコーダー14、遅延生成部11を構成する遅延素子の具体的構成を説明する。図3に示すように、遅延生成部11は、説明を簡略化するために、行方向及び列方向に4×4個の遅延素子du0〜du15で構成されるものとする。
【0022】
同図に示すように、遅延生成部11は4つのブロックBLK0〜BLK3で構成される。ブロックBLK0は、遅延素子du0〜du3と、各遅延素子du0〜du3を選択するためのサブデコーダーsd0−0〜sd0−3とを備える。
【0023】
ブロックBLK1は、遅延素子du4〜du7と、各遅延素子du4〜du7を選択するためのサブデコーダーsd1−3〜sd1−0とを備える。ブロックBLK2は、遅延素子du8〜du11と、各遅延素子du8〜du11を選択するためのサブデコーダーsd2−0〜sd2−3とを備える。同様に、ブロックBLK3は、遅延素子du12〜du15と、各遅延素子du12〜du15を選択するためのサブデコーダーsd3−3〜sd3−0とを備える。
【0024】
前記デコーダー部19は、図3においてはメインデコーダーmd0〜md3で構成され、前記ブロックデコーダー13はブロックBLK0〜BLK3に対応してブロックデコーダーbd0〜bd3で構成される。
【0025】
図4は、前記メインデコーダーmd1〜md3の具体的構成を示す。前記セレクタ17から出力される入力コードの下位ビットicodexはAND回路20aに入力され、そのAND回路20aの出力信号はOR回路21aに入力される。
【0026】
OR回路21aの出力信号はAND回路20b及びOR回路21bに入力されるとともに、バッファ回路22を介してAND回路20b及びOR回路21bに入力される。そして、AND回路20bからメインデコード信号mds1が出力され、OR回路21bからメインデコード信号mds2が出力される。
【0027】
このような構成により、メインデコード信号mds1,mds2はともにHレベルあるいはLレベルとなり、入力コードicodexがすべてHレベルとなると、メインデコード信号mds1,mds2はともにHレベルとなる。
【0028】
前記OR回路21aの出力信号は、隣接するメインデコーダー、例えばメインデコーダーmd0であれば同md1、メインデコーダーmd1であれば同md2に出力される。また、前記OR回路21aには隣接するメインデコーダー、例えばメインデコーダーmd2には同md1、メインデコーダーmd3には同md2のOR回路21aの出力信号が入力される。なお、メインデコーダーmd0は隣接するメインデコーダーからの信号入力はないので、OR回路21aが省略され、AND回路20aの出力信号をメインデコーダーmd1のOR回路21aに出力する構成となる。
【0029】
図5(a)は、ブロックBLK0,BLK2のサブデコーダーsd0−0〜sd0−3,sd2−0〜sd2−3の具体的構成を示す。前記メインデコード信号mds1,mds2がNAND回路23a,23bに入力され、同NAND回路23a,23bには前記ブロックデコーダーbd1,bd3のいずれかからブロックデコード信号bdsが入力される。
【0030】
そして、前記NAND回路23aからサブデコード信号SDxが出力され、前記NAND回路23bの出力信号がインバータ回路24aで反転されてサブデコード信号SDzとして出力される。
【0031】
このような構成により、ブロックデコード信号bdsがLレベルとなると、サブデコード信号SDxはHレベルに固定され、サブデコード信号SDzはLレベルに固定される。また、ブロックデコード信号bdsがHレベルとなると、サブデコード信号SDxはメインデコード信号mds1,mds2の反転信号となり、サブデコード信号SDzはメインデコード信号mds1,mds2と同相となる。
【0032】
図5(b)は、ブロックBLK1,BLK3のサブデコーダーsd1−0〜sd1−3,sd3−0〜sd3−3の具体的構成を示す。前記メインデコード信号mds1,mds2がインバータ回路24b,24cに入力され、そのインバータ回路24b,24cの出力信号はNAND回路23d,23cに入力される。
【0033】
NAND回路23d,23cには前記ブロックデコーダーbd0,bd2のいずれかからブロックデコード信号bdsが入力される。
そして、前記NAND回路23cからサブデコード信号SDxが出力され、前記NAND回路23dの出力信号がインバータ回路24dで反転されてサブデコード信号SDzとして出力される。
【0034】
このような構成により、ブロックデコード信号bdsがLレベルとなると、サブデコード信号SDxはHレベルに固定され、サブデコード信号SDzはLレベルに固定される。また、ブロックデコード信号bdsがHレベルとなると、サブデコード信号SDxはメインデコード信号mds1,mds2と同相となり、サブデコード信号SDzはメインデコード信号mds1,mds2の反転信号となる。
【0035】
従って、奇数列のブロックBLK1,BLK3のサブデコーダーsd1−0〜sd1−3,sd3−0〜sd3−3と、偶数列のブロックBLK0,BLK2のサブデコーダーsd0−0〜sd0−3,sd2−0〜sd2−3から出力されるサブデコード信号SDz,SDxは逆相となる。
【0036】
図6は、前記遅延素子duの具体的構成を示す。図6では、3個の遅延素子du1〜du3が接続された状態を示す。遅延素子du1のNAND回路(選択回路)25a,25bには往路クロック信号CLKfが往路側転送線を介して入力され、そのNAND回路25aには前記サブデコード信号SDxが入力され、NAND回路25bには前記サブデコード信号SDzが入力される。
【0037】
そして、NAND回路25aの出力信号が往路クロック信号CLKfとして遅延素子du2に出力される。また、NAND回路25bの出力信号はNAND回路(選択回路)25cに入力され、そのNAND回路25cには遅延素子du2のNAND回路25fの出力信号が復路側転送線を介して復路クロック信号CLKrとして入力される。
【0038】
このような遅延素子du1では、サブデコード信号SDxがHレベル、同SDzがLレベルとなるとNAND回路25bは不活性化されてその出力信号はHレベルに固定され、NAND回路25a,25cは活性化される。
【0039】
すると、入力された往路クロック信号CLKfはNAND回路25aを経て遅延素子du2のNAND回路25d,25eに転送される。また、遅延素子du2から出力される復路クロック信号CLKrがNAND回路25cを介して転送される(第一の転送経路)。
【0040】
遅延素子du2,du3においても、NAND回路25d〜25iと、サブデコード信号SDx,SDzの入力により遅延素子du1と同様に動作する。
一方、例えば遅延素子du1ではサブデコード信号SDxがHレベル、同SDzがLレベルとなり、遅延素子du2,du3ではサブデコード信号SDxがLレベル、同SDzがHレベルとなる場合の動作を説明する。
【0041】
遅延素子du2では、NAND回路25dの出力信号はHレベルに固定され、NAND回路25eはクロック信号CLKの反転信号を出力する状態となる。また、遅延素子du3ではNAND回路25hの出力信号がLレベルとなるため、NAND回路25iの出力信号がHレベルとなる。すると、NAND回路25fはNAND回路25eの出力信号を反転させて遅延素子du1のNAND回路25cに復路クロック信号CLKrとして出力する(第二の転送経路)。
【0042】
このような動作により、往路クロック信号CLKfは遅延素子du2で折り返されて、復路クロック信号CLKrとして転送される。このとき、いずれの遅延素子duでもクロック信号CLKがそれぞれ2つずつのNAND回路を通過するため、各遅延素子du1,du2の遅延時間は等しくなる。
【0043】
図3に示すように、ブロックデコーダーbd0はブロックBLK0の遅延素子du0〜du3のサブデコーダーsd0−0〜sd0−3に共通のブロックデコード信号bds0を出力する。ブロックデコーダーbd1はブロックBLK1の遅延素子du4〜du7のサブデコーダーsd1−3〜sd1−0に共通のブロックデコード信号bds1を出力する。
【0044】
また、ブロックデコーダーbd2はブロックBLK2の遅延素子du8〜du11のサブデコーダーsd2−0〜sd2−3に共通のブロックデコード信号bds2を出力する。ブロックデコーダーbd3はブロックBLK3の遅延素子du12〜du15のサブデコーダーsd3−3〜sd3−0に共通のブロックデコード信号bds3を出力する。
【0045】
メインデコーダーmd0は、各ブロックBLK0〜BLK3の遅延素子du0,du6,du8,du14に共通のメインデコード信号を出力する。メインデコーダーmd1は、各ブロックBLK0〜BLK3の遅延素子du1,du5,du9,du13に共通のメインデコード信号を出力する。
【0046】
メインデコーダーmd2は、各ブロックBLK0〜BLK3の遅延素子du2,du4,du10,du12に共通のメインデコード信号を出力する。メインデコーダーmd3は、各ブロックBLK0,BLK2の遅延素子du3,du11に共通のメインデコード信号を出力する。
【0047】
ブロックBLK1,BLK3の遅延素子du7,du15にはメインデコード信号は入力されないが、当該ブロックBLK1,BLK3のブロックデコード信号bds1,bds3がHレベルとなると、図5(b)に示すサブデコーダーの動作によりサブデコード信号SDzがHレベル、同SDxがLレベルとなる。従って、遅延素子du7,du15ではクロック信号CLKを折り返すように動作する。
【0048】
入力クロック信号CLKinは遅延素子du0に往路クロック信号CLKfとして入力され、出力クロック信号CLKoutは遅延素子du0から出力される復路クロック信号CLKrである。
【0049】
図7は、図3に示すデジタルDLL回路の動作にともなう各部の信号を示す。入力コードicodeは10進数で0〜15に対応する4ビットの信号で入力され、各入力コードicodeで遅延素子duの段数を1段から16段の範囲で選択可能である。
【0050】
icodexは入力コードicodeに基づいて前記セレクタ17で生成されるコードである。そして、ブロックBLK0,BLK2を選択するためのicodexは入力コードicodeと同一であり、ブロックBLK1,BLK3を選択するためのicodexは、入力コードicodeの下位2ビットを反転させたものである。そして、この下位2ビットの信号が前記メインデコーダーmd0〜md3に入力される。
【0051】
このようなicodex、メインデコーダーmd0〜md3から出力されるメインデコード信号mdsは、ブロックBLK0,BLK2の遅延素子が増加するように選択する場合には、「1111」から「0001」へと変化する。また、ブロックBLK1,BLK3の遅延素子が増加するように選択する場合には、「0001」から「1111」へと逆に変化する。
【0052】
従って、ブロックBLK0,BLK2では、入力コードicodeで選択される遅延素子の数が増加するとき、遅延素子は図3において左側から右側に向かって順次選択される。また、ブロックBLK1,BLK3では、入力コードicodeで選択される遅延素子の数が増加するとき、遅延素子は図3において右側から左側に向かって順次選択される。
【0053】
そして、このようなメインデコード信号とブロックデコーダーbd0〜bd3から出力されるブロックデコード信号bds0〜bds3によりサブデコード信号が生成される。図7に各遅延素子du0〜du15のサブデコーダーに入力されるサブデコード信号SDzを示す。サブデコード信号SDzが「0」に隣接して「1」すなわちHレベルとなる遅延素子はクロック信号CLKが折り返されることになる。
【0054】
具体的な動作を説明すると、例えば入力コードicodeが「0010」となると、ブロックデコード信号bdsは「1111」となる。また、メインデコード信号mdsは「0011」となる。
【0055】
すると、図8に示すように、入力クロック信号CLKinは、遅延素子du0,du1を経て遅延素子du3で折り返され、同du1,du0を経て出力クロック信号CLKoutとして出力される。
【0056】
従って、この状態では出力クロック信号CLKoutは入力クロック信号CLKinに対し遅延素子3段分遅延する。
また、入力コードicodeが「1011」となると、ブロックデコード信号bdsは「0011」となり、メインデコード信号mdsは「0001」となる。すると、入力クロック信号CLKinは、遅延素子du0〜du10を経て遅延素子du11で折り返され、同du10〜du0を経て出力クロック信号CLKoutとして出力される。
【0057】
従って、この状態では出力クロック信号CLKoutは入力クロック信号CLKinに対し遅延素子12段分遅延する。
さらに、入力コードicodeが「1111」となると、ブロックデコード信号bdsは「0001」となり、メインデコード信号mdsは「1111」となる。すると、入力クロック信号CLKinは、遅延素子du0〜du14を経て遅延素子du15で折り返され、同du14〜du0を経て出力クロック信号CLKoutとして出力される。
【0058】
従って、この状態では出力クロック信号CLKoutは入力クロック信号CLKinに対し遅延素子16段分遅延する。
図9は、各ブロックBLK0〜BLK3の遅延素子数を64個とした場合において、入力コードicodeとメインデコード信号mdsとの関係を示す。また、図10は入力コードicodeとブロックBLK0〜BLK2のサブデコード信号SDzを示す。このようなメインデコード信号mds及びサブデコード信号SDzにより出力クロック信号CLKoutの遅延時間を遅延素子1段から256段の範囲で1段ステップで選択可能となる。
【0059】
図12は、遅延素子列の別例を示す。この遅延素子列を構成する遅延素子は、インバータ回路26a,26bと転送ゲート27a,27bとで構成される。転送ゲート27aのNチャネル側ゲートと転送ゲート27bのPチャネル側ゲートにサブデコード信号SDzが入力され、転送ゲート27aのPチャネル側ゲートと転送ゲート27bのNチャネル側ゲートにサブデコード信号SDxが入力される。
【0060】
このような構成により、サブデコード信号SDzがHレベルとなり、サブデコード信号SDxがLレベルとなると、転送ゲート27aが導通するとともに転送ゲート27bが不導通となる。すると、インバータ回路26aから出力されるクロック信号が転送ゲート27aを経て折り返され、インバータ回路26bから出力される。
【0061】
また、サブデコード信号SDzがLレベルとなり、サブデコード信号SDxがHレベルとなると、転送ゲート27aが不導通となるとともに転送ゲート27bが導通する。すると、インバータ回路26a,26bはそれぞれ隣接する遅延素子のインバータ回路から出力されるクロック信号CLKを転送する状態となる。従って、図5に示す遅延素子列と同様に動作する。
【0062】
上記のようなデジタルDLL回路では、次に示す作用効果を得ることができる。
(1)入力コードicodeにより、入力クロック信号CLKinに対する出力クロック信号CLKoutの遅延時間を1個の遅延素子duの遅延時間を最小ステップとして調整することができる。
(2)出力クロック信号CLKoutの遅延時間を最小ステップで調整するとき、選択する遅延素子数は、直列に接続される遅延素子が常に1段ずつ増減される。従って、図11に示すように、入力コードicodeの調整により出力クロック信号CLKoutの遅延時間Dtの変化の直線性を向上させることができる。
(3)メインデコーダー12とブロックデコーダー13及びサブデコーダー14により、出力クロック信号CLKoutの遅延時間を最小ステップで調整するとき、入力コードicodeに基づいて直列に接続される遅延素子の段数を1段ずつ増減させることができる。
(4)例えばブロックBLK0からブロックBLK1へというように、隣接する異なるブロックにまたがって遅延素子数を増減させるときにも、遅延素子数を1個ずつ増減させることができる。
(5)隣接するブロックでは遅延素子数を増減する方向を逆方向とすることができるので、BLK0からブロックBLK1へというように、隣接する異なるブロックにまたがって接続される遅延素子間の配線長を短くすることができる。従って、各遅延素子間の配線長のばらつきを抑えて、遅延時間の最小ステップの変動を抑制することができる。
(6)メインデコーダー12及びブロックデコーダー13と、サブデコーダー14を階層的に動作させることにより、各デコーダーの回路構成を簡略化することができる。
(7)クロック信号CLKの転送経路にはデコーダーが介在されないので、遅延クロック信号の遅延時間の精度を向上させることができる。
【0063】
上記実施形態は、以下に示す態様で実施することもできる。
・配線による遅延が小さければ、各遅延素子列で遅延素子数を増減させる方向を同方向としてもよい。
【図面の簡単な説明】
【0064】
【図1】デジタルDLL回路を示すブロック図である。
【図2】メインデコーダー及びサブデコーダーの階層化構造を示すブロック図である。
【図3】遅延生成部とデコーダーを示すブロック図である。
【図4】メインデコーダーを示す回路図である。
【図5】(a)(b)はサブデコーダーを示す回路図である。
【図6】遅延素子を示す回路図である。
【図7】デコード信号の具体例を示す説明図である。
【図8】遅延素子の動作を示す説明図である。
【図9】デコード信号の具体例を示す説明図である。
【図10】デコード信号の具体例を示す説明図である。
【図11】入力コードと遅延時間の関係を示す特性図である。
【図12】遅延素子の別例を示す回路図である。
【図13】従来のデジタルDLL回路を示すブロック図である。
【図14】従来のデジタルDLL回路の入力コードと遅延時間の関係を示す説明図である。
【符号の説明】
【0065】
11 遅延生成部
12 メインデコーダー
13 ブロックデコーダー
14 サブデコーダー
15 遅延素子
16a〜16d 遅延素子列
CLK クロック信号
icode 入力コード
【技術分野】
【0001】
この発明は、外部クロック信号の位相を所要の遅延時間で遅延させた内部クロック信号を生成するデジタルDLL(Delay Locked Loop)回路に関するものである。
【背景技術】
【0002】
図13は、従来のデジタルDLL回路を示す。デジタルDLL回路は、遅延生成部1とその遅延生成部1で生成される遅延時間を選択するデコーダー2a,2bとで構成される。遅延生成部1は、列方向(X方向)に複数の遅延素子3を接続した遅延素子列4a〜4dが複数列(図13においては4列)設けられ、各遅延素子列4a〜4dに隣接して1つずつの遅延素子5a〜5dが配設されている。各遅延素子3と同5a〜5dの遅延時間は、同一値である。
【0003】
遅延生成部1では、遅延素子5aに入力された入力クロック信号CLKinが各遅延素子列4a〜4d及び遅延素子5b,5cを経て遅延素子5dから出力クロック信号CLKoutとして出力される。そして、各遅延素子列4a〜4d及び遅延素子5a〜5dでクロック信号が通過する遅延素子の数をデコーダー2a,2bで選択することにより、入力クロック信号CLKinに対する出力クロック信号CLKoutの遅延時間が調整される。
【0004】
デコーダー2aは、入力コードicodeをデコードした選択信号SLy1を遅延素子列4a〜4dで行方向(Y方向)に位置する遅延素子3に出力する。そして、遅延素子5a,5d間に直列に接続される遅延素子数を、各選択信号SLy1により4個ずつ増減して出力クロック信号CLKoutの遅延時間を調整可能となっている。
【0005】
デコーダー2bは、入力コードicodeをデコードした選択信号SLy2を各遅延素子5a〜5dにそれぞれ出力する。そして、遅延素子5a〜5dが、各選択信号SLy2により1個〜4個の範囲で選択される。
【0006】
従って、選択信号SLy1,SLy2により、出力クロック信号CLKoutの遅延時間は、1つの遅延素子の遅延時間を最小ステップとして調整可能となっている。
【特許文献1】特開平8−37448号公報
【特許文献2】特開平6−326570号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
上記のようなデジタルDLL回路では、デコーダー2a,2bの動作により1つの遅延素子の遅延時間を最小ステップとして遅延時間を調整可能ではある。しかし、遅延素子列4a〜4dで同時に選択される行方向の遅延素子と遅延素子5a〜5dとの遅延時間が、配線容量等の相違により一致しない。
【0008】
この結果、図14に示すように、入力コードicodeを順次変化させた場合、特に選択信号SLy1により遅延素子が4個ずつ増減されるとき、遅延時間Dtの変化の線形性が損なわれるという問題点がある。
【0009】
特許文献1には、複数の単位ディレイユニットの出力をセレクタ回路で選択して初段の単位ディレイユニットに帰還させることにより、多種類の発振特性を備えたリングオシレータが開示されているが、調整した遅延時間の線形性を向上させるための手段は開示されていない。
【0010】
特許文献2には、縦列接続された遅延ゲート回路から出力される遅延信号をセレクタで選択して出力することにより、遅延特性の直線性を向上させるようにした可変遅延回路が開示されている。
【0011】
しかし、各遅延ゲート回路から出力される遅延信号を選択するために、遅延ゲート回路と同数のセレクタが必要となるので、回路規模が増大する。また、遅延信号の出力経路に複数のセレクタが直列に介在されるので、セレクタのばらつきが遅延信号のばらつきとなる。従って、多数段の微小な遅延ステップで遅延信号を選択する可変遅延回路を構成すると、十分な直線性を得ることができない。
【0012】
この発明の目的は、多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供することにある。
【課題を解決するための手段】
【0013】
上記目的は、複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列と、前記遅延素子列を構成する各遅延素子に設けられ、クロック信号を往復方向に転送する往路側及び復路側転送線と、前記各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の前記往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、前記各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードに基づいて前記遅延素子列のいずれか一つの遅延素子でのみ前記選択回路で前記第二の転送経路を選択させるデコーダーを備えた遅延クロック発生装置により達成される。
【発明の効果】
【0014】
開示された遅延クロック発生装置では、多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保することができる。
【発明を実施するための最良の形態】
【0015】
以下、この発明を具体化したデジタルDLL回路の一実施形態を図面に従って説明する。図1に示すデジタルDLL回路は、遅延生成部11とその遅延生成部11で生成される遅延時間を選択するメインデコーダー12、ブロックデコーダー13及びサブデコーダー14とで構成される。
【0016】
遅延生成部11は、列方向(X方向)に複数の遅延素子15を接続した遅延素子列16a〜16dが複数列(図1においては4列)設けられている。入力クロック信号CLKinは、遅延素子列16aの一端の遅延素子15に入力され、その遅延素子15から出力クロック信号CLKoutが出力される。
【0017】
そして、メインデコーダー12及びブロックデコーダー13に入力される入力コードicodeに基づいてサブデコーダー14を介して遅延素子列16a〜16dの遅延素子15が選択されてクロック信号CLKが通過する遅延素子15の数が選択される。このような動作により、入力クロック信号CLKinに対する出力クロック信号CLKoutの遅延時間が選択される。
【0018】
図2は、前記メインデコーダー12の具体的構成を示す。前記入力コードicodeはプリデコード部PDに入力される。
各プリデコード部PD0〜PD3では、多ビットの入力コードicodeがセレクタ17に入力されるとともに、インバータ回路18を介してセレクタ17に入力される。また、セレクタ17には各ブロックBLK0〜BLK3に対応するブロックデコード信号bdsが入力される。
【0019】
そして、ブロックBLK0,BLK2ではブロックデコード信号bdsによりセレクタ17で入力コードicodeが選択されてデコーダー部19に出力され、ブロックBLK1,BLK3ではブロックデコード信号bdsによりインバータ回路18の出力信号がインバータ回路18で反転されてデコーダー部19に出力される。インバータ回路18の出力信号は、入力コードicodeの下位ビットである。
【0020】
前記デコーダー部19は、前記プリデコード部PDの出力信号をデコードしたメインデコード信号mdsを各ブロックBLK0〜BLK3の各行のサブデコーダー14に出力する。
【0021】
各サブデコーダー14はメインデコード信号mdsと前記ブロックデコード信号bdsとに基づいて遅延素子15にサブデコード信号SDz,SDxを出力する。
次に、前記メインデコーダー12、ブロックデコーダー13、サブデコーダー14、遅延生成部11を構成する遅延素子の具体的構成を説明する。図3に示すように、遅延生成部11は、説明を簡略化するために、行方向及び列方向に4×4個の遅延素子du0〜du15で構成されるものとする。
【0022】
同図に示すように、遅延生成部11は4つのブロックBLK0〜BLK3で構成される。ブロックBLK0は、遅延素子du0〜du3と、各遅延素子du0〜du3を選択するためのサブデコーダーsd0−0〜sd0−3とを備える。
【0023】
ブロックBLK1は、遅延素子du4〜du7と、各遅延素子du4〜du7を選択するためのサブデコーダーsd1−3〜sd1−0とを備える。ブロックBLK2は、遅延素子du8〜du11と、各遅延素子du8〜du11を選択するためのサブデコーダーsd2−0〜sd2−3とを備える。同様に、ブロックBLK3は、遅延素子du12〜du15と、各遅延素子du12〜du15を選択するためのサブデコーダーsd3−3〜sd3−0とを備える。
【0024】
前記デコーダー部19は、図3においてはメインデコーダーmd0〜md3で構成され、前記ブロックデコーダー13はブロックBLK0〜BLK3に対応してブロックデコーダーbd0〜bd3で構成される。
【0025】
図4は、前記メインデコーダーmd1〜md3の具体的構成を示す。前記セレクタ17から出力される入力コードの下位ビットicodexはAND回路20aに入力され、そのAND回路20aの出力信号はOR回路21aに入力される。
【0026】
OR回路21aの出力信号はAND回路20b及びOR回路21bに入力されるとともに、バッファ回路22を介してAND回路20b及びOR回路21bに入力される。そして、AND回路20bからメインデコード信号mds1が出力され、OR回路21bからメインデコード信号mds2が出力される。
【0027】
このような構成により、メインデコード信号mds1,mds2はともにHレベルあるいはLレベルとなり、入力コードicodexがすべてHレベルとなると、メインデコード信号mds1,mds2はともにHレベルとなる。
【0028】
前記OR回路21aの出力信号は、隣接するメインデコーダー、例えばメインデコーダーmd0であれば同md1、メインデコーダーmd1であれば同md2に出力される。また、前記OR回路21aには隣接するメインデコーダー、例えばメインデコーダーmd2には同md1、メインデコーダーmd3には同md2のOR回路21aの出力信号が入力される。なお、メインデコーダーmd0は隣接するメインデコーダーからの信号入力はないので、OR回路21aが省略され、AND回路20aの出力信号をメインデコーダーmd1のOR回路21aに出力する構成となる。
【0029】
図5(a)は、ブロックBLK0,BLK2のサブデコーダーsd0−0〜sd0−3,sd2−0〜sd2−3の具体的構成を示す。前記メインデコード信号mds1,mds2がNAND回路23a,23bに入力され、同NAND回路23a,23bには前記ブロックデコーダーbd1,bd3のいずれかからブロックデコード信号bdsが入力される。
【0030】
そして、前記NAND回路23aからサブデコード信号SDxが出力され、前記NAND回路23bの出力信号がインバータ回路24aで反転されてサブデコード信号SDzとして出力される。
【0031】
このような構成により、ブロックデコード信号bdsがLレベルとなると、サブデコード信号SDxはHレベルに固定され、サブデコード信号SDzはLレベルに固定される。また、ブロックデコード信号bdsがHレベルとなると、サブデコード信号SDxはメインデコード信号mds1,mds2の反転信号となり、サブデコード信号SDzはメインデコード信号mds1,mds2と同相となる。
【0032】
図5(b)は、ブロックBLK1,BLK3のサブデコーダーsd1−0〜sd1−3,sd3−0〜sd3−3の具体的構成を示す。前記メインデコード信号mds1,mds2がインバータ回路24b,24cに入力され、そのインバータ回路24b,24cの出力信号はNAND回路23d,23cに入力される。
【0033】
NAND回路23d,23cには前記ブロックデコーダーbd0,bd2のいずれかからブロックデコード信号bdsが入力される。
そして、前記NAND回路23cからサブデコード信号SDxが出力され、前記NAND回路23dの出力信号がインバータ回路24dで反転されてサブデコード信号SDzとして出力される。
【0034】
このような構成により、ブロックデコード信号bdsがLレベルとなると、サブデコード信号SDxはHレベルに固定され、サブデコード信号SDzはLレベルに固定される。また、ブロックデコード信号bdsがHレベルとなると、サブデコード信号SDxはメインデコード信号mds1,mds2と同相となり、サブデコード信号SDzはメインデコード信号mds1,mds2の反転信号となる。
【0035】
従って、奇数列のブロックBLK1,BLK3のサブデコーダーsd1−0〜sd1−3,sd3−0〜sd3−3と、偶数列のブロックBLK0,BLK2のサブデコーダーsd0−0〜sd0−3,sd2−0〜sd2−3から出力されるサブデコード信号SDz,SDxは逆相となる。
【0036】
図6は、前記遅延素子duの具体的構成を示す。図6では、3個の遅延素子du1〜du3が接続された状態を示す。遅延素子du1のNAND回路(選択回路)25a,25bには往路クロック信号CLKfが往路側転送線を介して入力され、そのNAND回路25aには前記サブデコード信号SDxが入力され、NAND回路25bには前記サブデコード信号SDzが入力される。
【0037】
そして、NAND回路25aの出力信号が往路クロック信号CLKfとして遅延素子du2に出力される。また、NAND回路25bの出力信号はNAND回路(選択回路)25cに入力され、そのNAND回路25cには遅延素子du2のNAND回路25fの出力信号が復路側転送線を介して復路クロック信号CLKrとして入力される。
【0038】
このような遅延素子du1では、サブデコード信号SDxがHレベル、同SDzがLレベルとなるとNAND回路25bは不活性化されてその出力信号はHレベルに固定され、NAND回路25a,25cは活性化される。
【0039】
すると、入力された往路クロック信号CLKfはNAND回路25aを経て遅延素子du2のNAND回路25d,25eに転送される。また、遅延素子du2から出力される復路クロック信号CLKrがNAND回路25cを介して転送される(第一の転送経路)。
【0040】
遅延素子du2,du3においても、NAND回路25d〜25iと、サブデコード信号SDx,SDzの入力により遅延素子du1と同様に動作する。
一方、例えば遅延素子du1ではサブデコード信号SDxがHレベル、同SDzがLレベルとなり、遅延素子du2,du3ではサブデコード信号SDxがLレベル、同SDzがHレベルとなる場合の動作を説明する。
【0041】
遅延素子du2では、NAND回路25dの出力信号はHレベルに固定され、NAND回路25eはクロック信号CLKの反転信号を出力する状態となる。また、遅延素子du3ではNAND回路25hの出力信号がLレベルとなるため、NAND回路25iの出力信号がHレベルとなる。すると、NAND回路25fはNAND回路25eの出力信号を反転させて遅延素子du1のNAND回路25cに復路クロック信号CLKrとして出力する(第二の転送経路)。
【0042】
このような動作により、往路クロック信号CLKfは遅延素子du2で折り返されて、復路クロック信号CLKrとして転送される。このとき、いずれの遅延素子duでもクロック信号CLKがそれぞれ2つずつのNAND回路を通過するため、各遅延素子du1,du2の遅延時間は等しくなる。
【0043】
図3に示すように、ブロックデコーダーbd0はブロックBLK0の遅延素子du0〜du3のサブデコーダーsd0−0〜sd0−3に共通のブロックデコード信号bds0を出力する。ブロックデコーダーbd1はブロックBLK1の遅延素子du4〜du7のサブデコーダーsd1−3〜sd1−0に共通のブロックデコード信号bds1を出力する。
【0044】
また、ブロックデコーダーbd2はブロックBLK2の遅延素子du8〜du11のサブデコーダーsd2−0〜sd2−3に共通のブロックデコード信号bds2を出力する。ブロックデコーダーbd3はブロックBLK3の遅延素子du12〜du15のサブデコーダーsd3−3〜sd3−0に共通のブロックデコード信号bds3を出力する。
【0045】
メインデコーダーmd0は、各ブロックBLK0〜BLK3の遅延素子du0,du6,du8,du14に共通のメインデコード信号を出力する。メインデコーダーmd1は、各ブロックBLK0〜BLK3の遅延素子du1,du5,du9,du13に共通のメインデコード信号を出力する。
【0046】
メインデコーダーmd2は、各ブロックBLK0〜BLK3の遅延素子du2,du4,du10,du12に共通のメインデコード信号を出力する。メインデコーダーmd3は、各ブロックBLK0,BLK2の遅延素子du3,du11に共通のメインデコード信号を出力する。
【0047】
ブロックBLK1,BLK3の遅延素子du7,du15にはメインデコード信号は入力されないが、当該ブロックBLK1,BLK3のブロックデコード信号bds1,bds3がHレベルとなると、図5(b)に示すサブデコーダーの動作によりサブデコード信号SDzがHレベル、同SDxがLレベルとなる。従って、遅延素子du7,du15ではクロック信号CLKを折り返すように動作する。
【0048】
入力クロック信号CLKinは遅延素子du0に往路クロック信号CLKfとして入力され、出力クロック信号CLKoutは遅延素子du0から出力される復路クロック信号CLKrである。
【0049】
図7は、図3に示すデジタルDLL回路の動作にともなう各部の信号を示す。入力コードicodeは10進数で0〜15に対応する4ビットの信号で入力され、各入力コードicodeで遅延素子duの段数を1段から16段の範囲で選択可能である。
【0050】
icodexは入力コードicodeに基づいて前記セレクタ17で生成されるコードである。そして、ブロックBLK0,BLK2を選択するためのicodexは入力コードicodeと同一であり、ブロックBLK1,BLK3を選択するためのicodexは、入力コードicodeの下位2ビットを反転させたものである。そして、この下位2ビットの信号が前記メインデコーダーmd0〜md3に入力される。
【0051】
このようなicodex、メインデコーダーmd0〜md3から出力されるメインデコード信号mdsは、ブロックBLK0,BLK2の遅延素子が増加するように選択する場合には、「1111」から「0001」へと変化する。また、ブロックBLK1,BLK3の遅延素子が増加するように選択する場合には、「0001」から「1111」へと逆に変化する。
【0052】
従って、ブロックBLK0,BLK2では、入力コードicodeで選択される遅延素子の数が増加するとき、遅延素子は図3において左側から右側に向かって順次選択される。また、ブロックBLK1,BLK3では、入力コードicodeで選択される遅延素子の数が増加するとき、遅延素子は図3において右側から左側に向かって順次選択される。
【0053】
そして、このようなメインデコード信号とブロックデコーダーbd0〜bd3から出力されるブロックデコード信号bds0〜bds3によりサブデコード信号が生成される。図7に各遅延素子du0〜du15のサブデコーダーに入力されるサブデコード信号SDzを示す。サブデコード信号SDzが「0」に隣接して「1」すなわちHレベルとなる遅延素子はクロック信号CLKが折り返されることになる。
【0054】
具体的な動作を説明すると、例えば入力コードicodeが「0010」となると、ブロックデコード信号bdsは「1111」となる。また、メインデコード信号mdsは「0011」となる。
【0055】
すると、図8に示すように、入力クロック信号CLKinは、遅延素子du0,du1を経て遅延素子du3で折り返され、同du1,du0を経て出力クロック信号CLKoutとして出力される。
【0056】
従って、この状態では出力クロック信号CLKoutは入力クロック信号CLKinに対し遅延素子3段分遅延する。
また、入力コードicodeが「1011」となると、ブロックデコード信号bdsは「0011」となり、メインデコード信号mdsは「0001」となる。すると、入力クロック信号CLKinは、遅延素子du0〜du10を経て遅延素子du11で折り返され、同du10〜du0を経て出力クロック信号CLKoutとして出力される。
【0057】
従って、この状態では出力クロック信号CLKoutは入力クロック信号CLKinに対し遅延素子12段分遅延する。
さらに、入力コードicodeが「1111」となると、ブロックデコード信号bdsは「0001」となり、メインデコード信号mdsは「1111」となる。すると、入力クロック信号CLKinは、遅延素子du0〜du14を経て遅延素子du15で折り返され、同du14〜du0を経て出力クロック信号CLKoutとして出力される。
【0058】
従って、この状態では出力クロック信号CLKoutは入力クロック信号CLKinに対し遅延素子16段分遅延する。
図9は、各ブロックBLK0〜BLK3の遅延素子数を64個とした場合において、入力コードicodeとメインデコード信号mdsとの関係を示す。また、図10は入力コードicodeとブロックBLK0〜BLK2のサブデコード信号SDzを示す。このようなメインデコード信号mds及びサブデコード信号SDzにより出力クロック信号CLKoutの遅延時間を遅延素子1段から256段の範囲で1段ステップで選択可能となる。
【0059】
図12は、遅延素子列の別例を示す。この遅延素子列を構成する遅延素子は、インバータ回路26a,26bと転送ゲート27a,27bとで構成される。転送ゲート27aのNチャネル側ゲートと転送ゲート27bのPチャネル側ゲートにサブデコード信号SDzが入力され、転送ゲート27aのPチャネル側ゲートと転送ゲート27bのNチャネル側ゲートにサブデコード信号SDxが入力される。
【0060】
このような構成により、サブデコード信号SDzがHレベルとなり、サブデコード信号SDxがLレベルとなると、転送ゲート27aが導通するとともに転送ゲート27bが不導通となる。すると、インバータ回路26aから出力されるクロック信号が転送ゲート27aを経て折り返され、インバータ回路26bから出力される。
【0061】
また、サブデコード信号SDzがLレベルとなり、サブデコード信号SDxがHレベルとなると、転送ゲート27aが不導通となるとともに転送ゲート27bが導通する。すると、インバータ回路26a,26bはそれぞれ隣接する遅延素子のインバータ回路から出力されるクロック信号CLKを転送する状態となる。従って、図5に示す遅延素子列と同様に動作する。
【0062】
上記のようなデジタルDLL回路では、次に示す作用効果を得ることができる。
(1)入力コードicodeにより、入力クロック信号CLKinに対する出力クロック信号CLKoutの遅延時間を1個の遅延素子duの遅延時間を最小ステップとして調整することができる。
(2)出力クロック信号CLKoutの遅延時間を最小ステップで調整するとき、選択する遅延素子数は、直列に接続される遅延素子が常に1段ずつ増減される。従って、図11に示すように、入力コードicodeの調整により出力クロック信号CLKoutの遅延時間Dtの変化の直線性を向上させることができる。
(3)メインデコーダー12とブロックデコーダー13及びサブデコーダー14により、出力クロック信号CLKoutの遅延時間を最小ステップで調整するとき、入力コードicodeに基づいて直列に接続される遅延素子の段数を1段ずつ増減させることができる。
(4)例えばブロックBLK0からブロックBLK1へというように、隣接する異なるブロックにまたがって遅延素子数を増減させるときにも、遅延素子数を1個ずつ増減させることができる。
(5)隣接するブロックでは遅延素子数を増減する方向を逆方向とすることができるので、BLK0からブロックBLK1へというように、隣接する異なるブロックにまたがって接続される遅延素子間の配線長を短くすることができる。従って、各遅延素子間の配線長のばらつきを抑えて、遅延時間の最小ステップの変動を抑制することができる。
(6)メインデコーダー12及びブロックデコーダー13と、サブデコーダー14を階層的に動作させることにより、各デコーダーの回路構成を簡略化することができる。
(7)クロック信号CLKの転送経路にはデコーダーが介在されないので、遅延クロック信号の遅延時間の精度を向上させることができる。
【0063】
上記実施形態は、以下に示す態様で実施することもできる。
・配線による遅延が小さければ、各遅延素子列で遅延素子数を増減させる方向を同方向としてもよい。
【図面の簡単な説明】
【0064】
【図1】デジタルDLL回路を示すブロック図である。
【図2】メインデコーダー及びサブデコーダーの階層化構造を示すブロック図である。
【図3】遅延生成部とデコーダーを示すブロック図である。
【図4】メインデコーダーを示す回路図である。
【図5】(a)(b)はサブデコーダーを示す回路図である。
【図6】遅延素子を示す回路図である。
【図7】デコード信号の具体例を示す説明図である。
【図8】遅延素子の動作を示す説明図である。
【図9】デコード信号の具体例を示す説明図である。
【図10】デコード信号の具体例を示す説明図である。
【図11】入力コードと遅延時間の関係を示す特性図である。
【図12】遅延素子の別例を示す回路図である。
【図13】従来のデジタルDLL回路を示すブロック図である。
【図14】従来のデジタルDLL回路の入力コードと遅延時間の関係を示す説明図である。
【符号の説明】
【0065】
11 遅延生成部
12 メインデコーダー
13 ブロックデコーダー
14 サブデコーダー
15 遅延素子
16a〜16d 遅延素子列
CLK クロック信号
icode 入力コード
【特許請求の範囲】
【請求項1】
複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、
平行して配置された複数列の遅延素子列と、
前記遅延素子列を構成する各遅延素子に設けられ、クロック信号を往復方向に転送する往路側転送線及び復路側転送線と、
前記各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の前記往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、前記各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、
入力コードに基づいて前記遅延素子列のいずれか一つの遅延素子でのみ前記選択回路で前記第二の転送経路を選択させるデコーダーと
を備えたことを特徴とする遅延クロック発生装置。
【請求項2】
前記デコーダーは、
前記入力コードに基づいて、前記遅延素子列のいずれかを選択するブロックデコード信号を生成するブロックデコーダーと、
前記入力コードに基づいて、前記遅延素子列中のいずれか1つの遅延素子を選択するメインデコード信号を生成するメインデコーダーと、
前記ブロックデコード信号と、前記メインデコード信号とに基づいて、前記遅延素子のいずれか一つで前記第二の転送経路を選択させるサブデコード信号を生成するサブデコーダーと
を備えたことを特徴とする請求項1記載の遅延クロック発生装置。
【請求項3】
前記サブデコーダーを前記各遅延素子に並設したことを特徴とする請求項2記載の遅延クロック発生装置。
【請求項4】
前記メインデコーダーは、前記遅延素子列の隣り合う列で、遅延素子数を増減させる方向が逆方向となるメインデコード信号を生成することを特徴とする請求項2又は3記載の遅延クロック発生装置。
【請求項5】
前記遅延素子は、
前記サブデコード信号に基づいて、前記第一の転送経路と前記第二の転送経路のいずれかを選択する選択回路を備えたことを特徴とする請求項2乃至4のいずれか1項に記載の遅延クロック発生装置。
【請求項6】
前記選択回路は、
入力端子が前記往路側転送線に接続される第一及び第二のNAND回路と、
前記第一及び第二のNAND回路に相補信号となる前記サブデコード信号を入力することと、
入力端子が前記第二のNAND回路の出力端子と、前記復路側転送線とに接続される第三のNAND回路と
を備え、
前記第一〜第三のNAND回路を遅延素子として使用することを特徴とする請求項5記載の遅延クロック発生装置。
【請求項7】
前記選択回路は、
前記往路側転送線に介在される第一のインバータ回路と、
前記復路側転送線に介在されるとともに、入力端子と前記復路側転送線との間に第一の転送ゲートが介在される第二のインバータ回路と、
前記第一のインバータ回路の出力端子と前記第二のインバータ回路の入力端子との間に介在される第二の転送ゲートと、
前記第一及び第二の転送ゲートのいずれか一方を前記サブデコード信号で導通させることと
を備えたことを特徴とする請求項5記載の遅延クロック発生装置。
【請求項1】
複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、
平行して配置された複数列の遅延素子列と、
前記遅延素子列を構成する各遅延素子に設けられ、クロック信号を往復方向に転送する往路側転送線及び復路側転送線と、
前記各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の前記往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、前記各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、
入力コードに基づいて前記遅延素子列のいずれか一つの遅延素子でのみ前記選択回路で前記第二の転送経路を選択させるデコーダーと
を備えたことを特徴とする遅延クロック発生装置。
【請求項2】
前記デコーダーは、
前記入力コードに基づいて、前記遅延素子列のいずれかを選択するブロックデコード信号を生成するブロックデコーダーと、
前記入力コードに基づいて、前記遅延素子列中のいずれか1つの遅延素子を選択するメインデコード信号を生成するメインデコーダーと、
前記ブロックデコード信号と、前記メインデコード信号とに基づいて、前記遅延素子のいずれか一つで前記第二の転送経路を選択させるサブデコード信号を生成するサブデコーダーと
を備えたことを特徴とする請求項1記載の遅延クロック発生装置。
【請求項3】
前記サブデコーダーを前記各遅延素子に並設したことを特徴とする請求項2記載の遅延クロック発生装置。
【請求項4】
前記メインデコーダーは、前記遅延素子列の隣り合う列で、遅延素子数を増減させる方向が逆方向となるメインデコード信号を生成することを特徴とする請求項2又は3記載の遅延クロック発生装置。
【請求項5】
前記遅延素子は、
前記サブデコード信号に基づいて、前記第一の転送経路と前記第二の転送経路のいずれかを選択する選択回路を備えたことを特徴とする請求項2乃至4のいずれか1項に記載の遅延クロック発生装置。
【請求項6】
前記選択回路は、
入力端子が前記往路側転送線に接続される第一及び第二のNAND回路と、
前記第一及び第二のNAND回路に相補信号となる前記サブデコード信号を入力することと、
入力端子が前記第二のNAND回路の出力端子と、前記復路側転送線とに接続される第三のNAND回路と
を備え、
前記第一〜第三のNAND回路を遅延素子として使用することを特徴とする請求項5記載の遅延クロック発生装置。
【請求項7】
前記選択回路は、
前記往路側転送線に介在される第一のインバータ回路と、
前記復路側転送線に介在されるとともに、入力端子と前記復路側転送線との間に第一の転送ゲートが介在される第二のインバータ回路と、
前記第一のインバータ回路の出力端子と前記第二のインバータ回路の入力端子との間に介在される第二の転送ゲートと、
前記第一及び第二の転送ゲートのいずれか一方を前記サブデコード信号で導通させることと
を備えたことを特徴とする請求項5記載の遅延クロック発生装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2010−103952(P2010−103952A)
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願番号】特願2008−275940(P2008−275940)
【出願日】平成20年10月27日(2008.10.27)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願日】平成20年10月27日(2008.10.27)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
[ Back to top ]