【課題】コイル電流の逆流を抑制しつつも、全負荷領域において電流連続モードで動作させることのできる電源電圧制御回路、電源電圧制御方法及びＤＣ−ＤＣコンバータを提供する。
【解決手段】メイン側トランジスタＱ１のオフタイミングを設定する第１基準電圧Ｖｒ１と出力電圧Ｖｏの分圧電圧Ｖ１とを比較する第１比較回路１１と、メイン側トランジスタＱ１のオンタイミングを設定する第２基準電圧Ｖｒ２と分圧電圧Ｖ１とを比較する第２比較回路１２とを備える。これら第１及び第２比較回路１１，１２からの出力信号Ｓ１，Ｓ２に応じてメイン側トランジスタＱ１と同期側トランジスタＱ２とを相補的にオン・オフ制御するＲＳ−ＦＦ回路１３を備える。さらに、同期側トランジスタＱ２に流れる第１電流ＩＬ１に応じて、その第１電流ＩＬ１がゼロに近づくほど、上記第２基準電圧Ｖｒ２の電圧値を上昇させるための制御信号ＳＣ１を生成する電流検出回路１４を備える。 （もっと読む）

【課題】配線混雑を招いたり、他のセルの配置の障害となることなく、且つタイミングエラーを起こさずに複数のタイミング調整用バッファを駆動させることが可能な半導体集積回路の設計装置及び設計方法を提供することを目的とする。
【解決手段】上記課題は、バウンダリスキャン機能を有する半導体集積回路の設計装置であって、複数のタイミング調整用バッファ間の距離を算出する距離算出手段と、前記距離算出手段により算出された距離に基づき、所定期間内にコントロール信号により前記複数のタイミング調整用バッファが駆動するように、複数のバウンダリスキャンレジスタを前記コントロール信号の供給元の後段に挿入する挿入手段と、を有する半導体集積回路の設計装置により達成される。 （もっと読む）

【課題】多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供する。
【解決手段】複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列１６ａ〜１６ｄと、遅延素子列を構成する各遅延素子に設けられ、クロック信号ＣＬＫを往復方向に転送する往路側及び復路側転送線と、各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードｉｃｏｄｅに基づいて遅延素子列のいずれか一つの遅延素子でのみ選択回路で第二の転送経路を選択させるデコーダー１２，１３，１４を備えた。 （もっと読む）

【課題】回路面積を小さくしつつ、容易に電源遮断回路の試験をする半導体装置及び電源遮断回路の試験方法を提供する。
【解決手段】テストモードにおいて、スキャンチェーン１６のスキャンアウト信号ＳｏがＨレベルの状態において、電源遮断回路１４は、電源ラインＬ１と第２機能ブロック１２とを遮断する。そして、試験専用回路１５が電源電圧ＶＩＮとスキャンアウト信号Ｓｏとを比較し、該比較結果に基づいてテスタ装置は、電源遮断回路１４が電源ラインＬ１と第２機能ブロック１２とを遮断できているか判定する。 （もっと読む）

【課題】半導体層に形成したリセスにモフォロジの良好な別の半導体層をエピタキシャル成長させる。
【解決手段】Ｓｉ基板上にゲート絶縁膜、ゲート電極及びサイドウォールスペーサを形成した後（ステップＳ１，Ｓ２）、そのＳｉ基板のソース・ドレイン領域を形成する部分に、ドライエッチングで第１リセスを形成する（ステップＳ３）。そして、ドライエッチングによってエッチングダメージが生じた第１リセスの表層部をウェットエッチングで除去することによって第２リセスを形成した後（ステップＳ４）、第２リセスにＳｉＧｅ層をエピタキシャル成長させる（ステップＳ５，Ｓ６）。これにより、Ｓｉ基板に形成したリセスに、モフォロジの良好なＳｉＧｅ層を形成することが可能になる。 （もっと読む）

【課題】配線の信頼性試験で検出された不良配線の短絡箇所を、ボルテージコントラスト法により、短時間に確実に特定できる方法を提供する。
【解決手段】多数の第１の並列配線領域が第１の接続領域で接続された一方の（櫛歯状）配線１１と、多数の第２の並列配線領域が第２の接続領域で接続された他方の（櫛歯状）配線１２とを、第１と第２の並列配線領域が対向する配置で、絶縁膜に埋め込まれた状態で形成し、第１の並列配線領域と第２の並列配線領域との間の絶縁膜の信頼性試験を行い、短絡を生じさせ、一方の（櫛歯状）配線１１と他方の（櫛歯状）配線１２のいずれか一方の接続領域を除去ないし断線させ、ボルテージコントラスト法の観察を行ない、並列配線領域間短絡箇所を特定する。 （もっと読む）

【課題】通常メモリセルの保持データの誤読み出しを確実に防止することが可能な半導体メモリを提供する。
【解決手段】半導体メモリのセルフタイミング回路において、ダミーワード線に接続され通常レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、ダミーワード線に接続され通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、第１のダミービット線及び第２のダミービット線を入力し、そのうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、セルフタイミング信号を出力するタイミング制御回路とを備える。 （もっと読む）

【課題】内蔵されたクロックジェネレータの出力クロック周波数の変動をＬＳＩチップ外部でデジタルテスタにより容易に試験できる半導体集積回路を提供する。
【解決手段】半導体集積回路は、周波数が固定の第１のクロック信号を入力として時間とともに周波数が変動する第２のクロック信号を生成するクロック生成器と、前記第１のクロック信号と前記第２のクロック信号とに基づくデジタル論理演算により前記第１のクロック信号に対応する第１の周波数と前記第２のクロック信号に対応する第２の周波数との差に応じたデジタル信号を生成する試験回路と、前記試験回路が生成するデジタル信号を外部に出力する信号経路とを含むことを特徴とする。 （もっと読む）

【課題】回路規模および消費電力を低減したＯＦＤＭＡ復調回路の実現。
【解決手段】シンボル方向とサブキャリア方向で定義されるフレーム内に複数のバースト領域が定義される復調回路であって、受信信号を復調した受信データをシンボル単位で記憶するシンボルメモリ31と、シンボルメモリに記憶された受信データをシンボル単位で伝送路推定・補償処理する伝送路推定・補償回路26と、伝送路推定・補償回路の出力を記憶し、誤り訂正処理におけるブロック単位で、出力するバッファ32と、バッファから出力された伝送路推定・補償処理済み受信データに対してブロック単位で誤り訂正処理を行う誤り訂正回路27と、を備える。 （もっと読む）

【課題】疎部及び密部のそれぞれにおいて、所望の寸法のデバイスパターンを簡単にエッチングにより形成できるようにする。
【解決手段】金属層１２上に２層のマスク層１３，１４を形成する工程と、２層のマスク層１３，１４に対して、各層ごとに、デバイスパターンを疎に形成する疎部または密に形成する密部におけるＣＤシフト量を調整する１種類のエッチングパラメータを変更させてエッチングを行い、マスクパターン１３−１〜１３−４，１４−１〜１４−４を形成する工程と、マスクパターン１３−１〜１３−４を用いて金属層１２をエッチングし、ゲート電極１２−１〜１２−４を形成する。 （もっと読む）