【課題】パッケージングされた半導体チップによって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板を提供する。
【解決手段】パッケージングされた半導体チップ４５０によって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板４６０であって、前記半導体パッケージ基板上のシリコン貫通プラグ（ＴＳＰ）を有する基板を含み、前記ＴＳＰは、前記半導体パッケージ基板の第１の表面から前記第１の表面に反対の第２の表面に延伸し、前記ＴＳＰの断面は、両側にくし歯のパターンを有しており、前記ＴＳＰは、前記半導体チップの熱放散経路を提供する半導体パッケージ基板。 （もっと読む）

【課題】半導体材料上のＳｉ_１−ｘＧｅ_ｘ層の堆積中、パーティクル生成を最小限化する方法を提供する。
【解決手段】Ｓｉ前駆体と、分解温度がゲルマンより高いＧｅ前駆体とを含む雰囲気中に基板を設けるステップ、および最終Ｇｅ含有量が約０．１５より大きくかつパーティクル密度が約０．３パーティクル／ｃｍ^２より小さいＳｉ_１−ｘＧｅ_ｘ層を前記基板上に堆積するステップを含む。 （もっと読む）

【課題】白色光、又は、カラー光を生成する単一の蛍光体層光素子を提供する。
【解決手段】光素子は、白色光を含むフルスペクトル光線(full spectrum of lights)を生成する。この光素子は、基板上で成長された二個、或いは、それ以上のLEDを含み、各ＬＥＤは、個別に制御されて、異なる波長の光線を生成する。発光構造は基板上に形成され、エッチングにより、発光構造を異なる部分に分離され、二個、或いは、それ以上のLEDに割り当てられる。少なくとも一つのLEDは、蛍光材料が塗布され、この結果、発光構造が同じ波長の光を発光している場合にも、LEDから異なる波長の光が生成される。 （もっと読む）

【課題】フィン型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】半導体基板より上に延伸したfinFETの第１および第２のフィン206を、その間にシャロートレンチアイソレーション（STI）領域202、およびSTI領域の上面と第１および第２のフィンの上面との間の距離を有して、形成するステップ、STI領域の上面より上の第１および第２のフィンの上面および側面に第１および第２のフィン延伸部を提供するステップ、STI領域から材料を除去し、STI領域の上面と第１および第２のフィンの上面との間の距離を増加させるステップ、フィンおよびSTI領域上に共形のストレッサ誘電材料214を堆積するステップ、および共形のストレッサ誘電材料をSTI領域の上面より上の第１および第２のフィンの間の空間内に流入するようにリフローし、finFETのチャネルに応力を加えるステップを含む方法。 （もっと読む）

【課題】横方向延伸を減少し、素子サイズを小さくすることができる半導体装置を提供する。
【解決手段】半導体基板上に延伸し、ＳＴＩ領域を間に有する第１および第２のフィンを形成する。ＳＴＩ領域の上面と第１および第２のフィンの上面の間の寸法を第１の高さとし、ＳＴＩ領域の第１と第２のフィンとの間の間隙内に誘電材料を堆積し、ＳＴＩ領域の上面上に上面を有して、誘電材料の上面と第１および第２のフィンの上面との寸法を第２の高さとし、第２の高さは、第１の高さより低くなるように誘電材料を堆積した後、第１および第２のフィン上でそれぞれ誘電体の上方に、第１および第２のフィン延伸をエピタキシャル成長で形成する。 （もっと読む）

【課題】伝導帯電子チャネルと単一端子応答を有する電界効果トランジスタを提供する。
【解決手段】本発明は、単一端子トランジスタ装置に関する。一具体例において、nチャネルトランジスタは、離散正孔準位H₀を有する第一半導体層と、伝導帯底E_C2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、第一半導体層の上方のゲート誘電層と、ゲート誘電層の上方にあり、ゼロバイアスを加え、n端子特徴を得るために、離散正孔準位H₀が伝導帯底E_c2の下方に位置するように選択された有効仕事関数を有するゲート金属層と、からなる。 （もっと読む）

【課題】nチャネルおよびp型チャネルトランジスタに用いられる層構造を提供する。
【解決手段】nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底E_C1を有する第１の半導体層、離散正孔準位H₀を有する第２の半導体層、第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H₀は、伝導帯底E_C1の下方に位置され、ゲート金属層にゼロバイアスが供給される。 （もっと読む）

【課題】メモリセルレイアウトを提供する。
【解決手段】メモリセルレイアウトに特徴のある製造方法が開示される。一例として、ダミー層と、ダミー層の側壁に沿ったスペーサを形成するステップを含む。一旦、スペーサが形成されると、ダミー層が除去され、スペーサがマスクとして用いられる。標準のリソグラフィックプロセスに代わって、スペーサを用いることにより、リソグラフィックプロセスの固有の限界が回避され、フィンＦＥＴ装置のさらなるスケーリングが達成される。 （もっと読む）

【課題】回路デバイスおよびワード線ドライバの構造を提供する。
【解決手段】代表的な回路デバイスは、第１のアドレス信号の受信に応じて、レベルシフタが前記第１のアドレス信号を第１の電圧レベルから第２の電圧レベルにシフトし、レベルシフトされた第１のアドレス信号を提供する、レベルシフタを有するローカル制御回路と、複数のアドレス信号を受信する少なくとも１つの入力を有し、前記少なくとも１つの入力は、前記ローカル制御回路に接続されて、前記レベルシフトされた第１のアドレス信号を受信する第１の入力、およびメモリセルアレイのワード線に電気的に接続された出力を含むワード線ドライバを含む。 （もっと読む）

【課題】製造コストを良好に減少できる集積回路およびその形成方法を提供する。
【解決手段】集積回路は、第１のメモリアレイ、および第１のメモリアレイに接続された論理回路を含み、第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域であり得る。 （もっと読む）