【課題】 光デバイスとその製造方法を提供する。
【解決手段】 基板と、前記基板の一部を露出する、少なくとも１のアスペクト比をそれぞれ有する２つ以上の開口を含む誘電材料と、前記基板と格子不整合の化合物半導体材料を含み、前記化合物半導体材料が２つ以上の開口を占有し、前記２つ以上の開口の上に接合され、下ダイオード領域を形成する下ダイオード材料と、上ダイオード材料と、前記上及び下ダイオード材料の間に設けられた活性ダイオード領域を有する光デバイス。 （もっと読む）

【課題】 ダイオードベースのデバイスとその製造方法を提供する。
【解決手段】 基板、前記基板の一部を露出する、少なくとも１のアスペクト比を有する開口を含む誘電材料、前記開口内の少なくとも一部に設置された下領域と前記開口上に延伸した上領域を含み、前記基板と格子不整合の半導体材料を含む下ダイオード材料、前記下ダイオード材料の前記上領域に隣接した上ダイオード材料、及び前記上ダイオード材料と下ダイオード材料の間にあり、前記基板の上表面から離れて延伸した表面を含む活性ダイオード領域を含むダイオード。 （もっと読む）

【課題】 マルチプルポートのランダムアクセスメモリセル用の直流モードワードラインカップリングノイズ制限回路を提供する。
【解決手段】 この回路は、スタティックランダムアクセスメモリセル（SRAM）アレイからなる。SRAMアレイは、複数のカラムと複数のロウからなり、SRAMセルは、カラムとロウの交点で形成される。各SRAMセルは、第一ワードライン導体と第二ワードライン導体を含む。第一ワードライン導体は、第一カップリングノイズ制限回路に接続される。第一カップリングノイズ制限回路は、インバータとNMOS電界効果トランジスタを含み、インバータは、別のNMOS電界効果トランジスタとPMOS電界効果トランジスタを含む。 （もっと読む）

【課題】電界効果トランジスタの電気抵抗の小さい金属ゲート構造を提供する。
【解決手段】本発明は、集積回路製造に関するものであって、特に、低抵抗の金属ゲート電極を有する電界効果トランジスタに関するものである。電界効果トランジスタのゲート電極の例は、凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料からなる下側部分３２６と、突起３２８ａを有し、かつ、第二抵抗を有する第二金属材料からなる上側部分３２８とからなり、突起が凹部に延伸し、第二抵抗は第一抵抗より小さい材料で形成される。 （もっと読む）

【課題】マルチフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、半導体基板と、半導体基板上のFinFETと、を含む。FinFETは、半導体フィンと、半導体フィンの頂面および側壁上のゲート誘電体と、ゲート誘電体上のゲート電極と、半導体フィン一端に位置するソース/ドレイン領域と、を備える。一対の第一STI領域は、ソース/ドレイン領域の一部分の真下に位置する部分を含み、一対の第一STI領域は、半導体ストリップにより分離され、且つ、半導体ストリップに隣接する。一対の第一STI領域は、更に、第一頂面を有する。一対の第二STI領域は、ゲート電極の真下に位置する部分を含み、一対の第二STI領域は、半導体ストリップにより互いに分離され、且つ、半導体ストリップに隣接する。第二STI領域は、第一頂面より高い第二頂面を有する。 （もっと読む）

【課題】マルチフィンを有するFinFETを利用したSRAM構造を提供する。
【解決手段】SRAMセルは、ストレートフィンと、ストレートフィンから物理的に切り離された屈曲フィンからなる。屈曲フィンは、ストレートフィンに平行な第一部分と第二部分を有する。屈曲フィンの第一部分とストレートフィンの間の距離は、屈曲フィンの第二部分とストレートフィンの間の距離より小さい。SRAMセルは、第一ゲートストリップの一部分を含むプルダウントランジスタからなり、それぞれ、ストレートフィンと屈曲フィンの第一部分を有する第一と第二サブプルダウントランジスタを形成する。SRAMセルは、更に、第二ゲートストリップの一部分を含むパスゲートトランジスタからなり、ストレートフィンを有する第一サブパスゲートトランジスタを形成する。プルダウントランジスタは、パスゲートトランジスタより多いフィンを有する。 （もっと読む）

【課題】フォトリソグラフィ工程で使用するオーバーレイマークを提供する。
【解決手段】半導体デバイスの製造方法は、基板を準備する工程１３と、基板の中にオーバーレイマークの第１の部分を形成し、第１の部分は、第１の方向で測定される第１の寸法と、第１の方向に対して略垂直な第２の方向で測定され、第１の寸法より大きな第２の寸法と、をそれぞれ有する複数の第１のフィーチャを有する工程１５と、基板の中にオーバーレイマークの第２の部分を形成し、第２の部分は、第１の方向で測定される第３の寸法と、第２の方向で測定され、第３の寸法より小さい第４の寸法と、をそれぞれ有する複数の第２のフィーチャを有する工程１７と、を含む。 （もっと読む）

【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。 （もっと読む）

【課題】半導体装置のパッド構造を提供する。
【解決手段】半導体装置２００は、半導体基板２０２、相互接続構造、複数のダミーメタルビア２３５及びパッド構造を備える。半導体基板２０２は、内部に複数の微小電子素子が設けられている。相互接続構造は、半導体基板２０２上に設けられ、複数の金属層２１０ａ〜２１０ｉと、金属層を隔離する複数のＩＭＤ層２２０とを有する。金属層２１０ａ〜２１０ｉは、最上金属層２１０ｉと、最下金属層２１０ａと、最上金属層２１０ｉと最下金属層２１０ａとの間に設けられた少なくとも２層の金属層とを含む。複数のダミーメタルビア２３５は、少なくとも２層の金属層間に設けられた１層又は２層以上のＩＭＤ層２２０内に形成される。パッド構造は、ダミーメタルビア２３５の上に直接設けられている。 （もっと読む）

【課題】不均一な半導体装置のアクティブ領域パターン形成方法を提供する。
【解決手段】具体例によると、少なくとも３つのアクティブ領域を含む半導体装置が提供される。少なくとも３つのアクティブ領域は隣接する。少なくとも３つのアクティブ領域の縦軸は平行で、少なくとも３つのアクティブ領域は、それぞれ、対応するアクティブ領域の縦軸と交差する辺縁を有する。少なくとも３つのアクティブ領域の辺縁は弧形を形成する。 （もっと読む）