半導体装置のパッド構造
【課題】半導体装置のパッド構造を提供する。
【解決手段】半導体装置２００は、半導体基板２０２、相互接続構造、複数のダミーメタルビア２３５及びパッド構造を備える。半導体基板２０２は、内部に複数の微小電子素子が設けられている。相互接続構造は、半導体基板２０２上に設けられ、複数の金属層２１０ａ〜２１０ｉと、金属層を隔離する複数のＩＭＤ層２２０とを有する。金属層２１０ａ〜２１０ｉは、最上金属層２１０ｉと、最下金属層２１０ａと、最上金属層２１０ｉと最下金属層２１０ａとの間に設けられた少なくとも２層の金属層とを含む。複数のダミーメタルビア２３５は、少なくとも２層の金属層間に設けられた１層又は２層以上のＩＭＤ層２２０内に形成される。パッド構造は、ダミーメタルビア２３５の上に直接設けられている。
【解決手段】半導体装置２００は、半導体基板２０２、相互接続構造、複数のダミーメタルビア２３５及びパッド構造を備える。半導体基板２０２は、内部に複数の微小電子素子が設けられている。相互接続構造は、半導体基板２０２上に設けられ、複数の金属層２１０ａ〜２１０ｉと、金属層を隔離する複数のＩＭＤ層２２０とを有する。金属層２１０ａ〜２１０ｉは、最上金属層２１０ｉと、最下金属層２１０ａと、最上金属層２１０ｉと最下金属層２１０ａとの間に設けられた少なくとも２層の金属層とを含む。複数のダミーメタルビア２３５は、少なくとも２層の金属層間に設けられた１層又は２層以上のＩＭＤ層２２０内に形成される。パッド構造は、ダミーメタルビア２３５の上に直接設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置のパッド構造に関する。
【背景技術】
【０００２】
半導体技術では、ウェーハに各種製造工程を行って集積回路を形成する。集積回路の配線引き回しは、相互接続構造により提供される。この相互接続構造は、誘電体層によりそれぞれ絶縁された多数の金属層を含む。ボンディングパッドは、一般に相互接続構造の上方に形成され、ウェハレベル試験及びチップパッケージ（例えば、ワイヤボンディング及びフリップチップ）を行う。先進技術の製造工程（例えば、４５ｎｍ、３２ｎｍ及びそれ以下のサイズ）では、性能を向上させるために、相互接続構造の中で低誘電率を有する誘電体材料が使用されている。しかし、これら低誘電材料は機械強度が低いため、特に応力が高い領域（例えば、ボンディングパッドの下方の領域など）により、金属層に剥離又は亀裂を発生させ、デバイスの性能が低下したり、デバイスが故障したりする虞がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、半導体装置のパッド構造を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、本発明の第１の観点に係る半導体装置は、
半導体基板、相互接続構造、複数のダミーメタルビア及びパッド構造を備える半導体装置であって、
前記半導体基板は、内部に複数の微小電子素子が設けられ、
前記相互接続構造は、前記半導体基板上に設けられ、複数の金属層と、前記金属層を隔離する複数のＩＭＤ層と、を有し、前記金属層は、最上金属層と、最下金属層と、前記最上金属層と前記最下金属層との間に設けられた少なくとも２層の金属層と、を含み、
前記複数のダミーメタルビアは、前記少なくとも２層の金属層間に設けられた１層又は２層以上の前記ＩＭＤ層内に形成され、
前記パッド構造は、前記ダミーメタルビアの上に直接設けられていることを特徴とする。
【０００５】
前記少なくとも２層の金属層は、ダミーメタルフィーチャをそれぞれ含む互いに隣接した金属層であり、
前記互いに隣接した金属層の前記ダミーメタルフィーチャのそれぞれは、前記ダミーメタルビアのうちの１つにより接続されていてもよい。
【０００６】
前記パッド構造は、前記最上金属層内に形成されていてもよい。
【０００７】
前記金属層は、前記最上金属層に隣接した第２の最上金属層を含み、
前記第２の最上金属層は、複数の最上メタルビアを介し、前記最上金属層の前記パッド構造に接続された他のパッド構造を含んでもよい。
【０００８】
前記少なくとも２層の金属層は、７層の金属層を含み、
前記ダミーメタルビアは、前記７層の金属層のうちの何れか２層間に設けられていてもよい。
【０００９】
前記ダミーメタルビアは、前記最上金属層に近い前記７層の金属層のうちの５層の金属層間に設けられていてもよい。
【００１０】
前記ＩＭＤ層の誘電率は２．５以下であってもよい。
【００１１】
前記パッド構造に接続されたワイヤボンディングアセンブリ又はフリップチップアセンブリをさらに備えてもよい。
【００１２】
前記相互接続構造は、複数の実際のメタルビアを有し、
前記ダミーメタルビアと前記実際のメタルビアとを組み合わせ、１．５％を超えるビア密度を得て、
前記ビア密度は、前記パッド構造の真下に位置する前記相互接続構造の領域内で計算してもよい。
【００１３】
上記目的を達成するために、本発明の第２の観点に係る半導体装置の製造方法は、
内部に複数の微小電子素子が設けられた半導体基板を準備する工程と、
最上金属層と、最下金属層と、前記最上金属層と前記最下金属層との間に設けられた少なくとも２層の金属層と、を含む複数の金属層と、複数のＩＭＤ層と、を有する相互接続構造を前記半導体基板上に形成する工程と、
前記少なくとも２層の金属層間に設けられた１層又は２層以上の前記ＩＭＤ層内に複数のダミーメタルビアを形成する工程と、
前記ダミーメタルビアの上に直接パッド構造を形成する工程と、を含むことを特徴とする。
【００１４】
前記パッド構造を形成する工程は、前記相互接続構造の前記最上金属層を形成する工程と同じ工程で行われてもよい。
【００１５】
前記パッド構造を形成する工程は、
前記最上金属層のメタルパッドに接続されたボンディングパッドを前記最上金属層上に形成する工程を含み、
前記ボンディングパッド上に、ワイヤボンディングアセンブリ又はフリップチップアセンブリを形成する工程をさらに含んでもよい。
【００１６】
前記少なくとも２層の金属層は、７層の金属層を含み、
前記ダミーメタルビアは、前記７層の金属層のうちの何れか２層間に形成されていてもよい。
【００１７】
前記相互接続構造を形成する工程は、１層又は２層以上のＩＭＤ層内の複数の実際のメタルビアを形成する工程をさらに含み、
前記ダミーメタルビアと前記実際のメタルビアとを組み合わせ、１．５％を超えるビア密度を得て、
前記ビア密度は、前記パッド構造の真下に位置する前記相互接続構造の領域内で計算してもよい。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図２】本発明の第１実施形態に係るパッド構造を有する半導体装置を示す断面図である。
【図３】本発明の第２実施形態に係るパッド構造を有する半導体装置を示す断面図である。
【図４】本発明の第３実施形態に係るパッド構造を有する半導体装置を示す断面図である。
【図５】本発明の第４実施形態に係るパッド構造を有する半導体装置を示す断面図である。
【図６】本発明の第１〜第４実施形態に係るダミーメタルビアを示す模式図である。
【図７】本発明の第１〜第４実施形態に係るダミーメタルビアを示す模式図である。
【図８】本発明の第１〜第４実施形態に係るダミーメタルビアを示す模式図である。
【発明を実施するための形態】
【００１９】
図１を参照する。図１に示すように、本発明の一実施形態に係る半導体装置の製造方法１００は、工程１０２において、内部に微小電子素子が設けられた半導体基板を準備する。続いて、工程１０４において、半導体基板上に相互接続構造が形成される。この相互接続構造は、金属層及びＩＭＤ（Ｉｎｔｅｒ−Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）層を含む。金属層は、最上金属層と、最下金属層と、最上金属層と最下金属層との間に配置された少なくとも２つの金属層と、を含む。続いて、工程１０６において、少なくとも２つの金属層間に配置された１つ又は２つ以上のＩＭＤ層内にダミーメタルビア（ｄｕｍｍｙ ｍｅｔａｌ ｖｉａ）が形成される。続いて、工程１０８において、ダミーメタルビアの上に直接パッド構造を形成する。以下、上述の半導体装置の製造方法１００を詳細に述べる。
【００２０】
（第１実施形態）
図２を参照する。図２に示すように、本発明の第１実施形態に係る半導体装置２００は、図１の方法により製造される。ここで、半導体装置２００には、様々なフィーチャ及び構造が含まれてもよいが、本発明の概念が良く理解できるように簡素化されて示されている。半導体装置２００は、結晶構造のシリコン基板などの半導体基板２０２を含む。半導体基板２０２は、ゲルマニウムなど、その他の元素半導体を含んでもよい。また、この半導体基板２０２は、代替的に、例えば、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰなどの化合物半導体を含んでもよい。さらに、半導体基板２０２は、選択的にエピタキシャル成長法により形成したエピタキシャル層を含んでもよい。半導体装置２００は、例えば、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）フィーチャ又はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）フィーチャなど、複数の隔離フィーチャ（図示せず）をさらに含んでもよい。
【００２１】
この隔離フィーチャは、様々な微小電子素子（図示せず）の活性領域を画成して隔離する。例えば、前述の微小電子素子は、トランジスタ（ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、高電圧トランジスタ、高周波トランジスタなど）、抵抗、ダイオード、キャパシタ及びその他適宜な部品を含む。そのため、当業者に知られているように、堆積、エッチング、イオン注入、フォトリソグラフィ、アニール及びその他適宜な製造工程により、微小電子素子を形成する。微小電子素子は、相互接続されて形成された集積回路を含む。この集積回路は、例えば、ロジックデバイス、メモリデバイス（例えば、ＳＲＡＭ）、ＲＦデバイス、Ｉ／Ｏデバイス、ＳＯＣ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）デバイス又はこれらの組み合わせ、及びその他適宜な態様の従来のデバイスを含む。
【００２２】
半導体装置２００は、微小電子素子を含み、半導体基板２０２上に形成されたＩＬＤ層２０４をさらに含む。ＩＬＤ層２０４は、酸化ケイ素、酸窒化ケイ素又は低誘電材料を含み、化学気相堆積（ＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）、スピンコーティング、物理気相堆積（ＰＶＤ）、スパッタリング又はその他適宜な技術により形成してもよい。ここで、ＩＬＤ層２０４を形成する前に、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）などの応力層を半導体基板２０２上に形成してもよい。半導体装置２００は、ＩＬＤ層２０４に形成された複数のコンタクト２０６（第１のコンタクトとも称される）をさらに含む。前述のコンタクト２０６は、ＩＬＤ層２０４に対して第１のパターニング及びエッチングを行い、トレンチを形成してもよい。このトレンチは、ＴｉＮなどの金属バリア層を堆積して充填してから、金属バリア層上にタングステン（Ｗ）などのコンタクトプラグ層を堆積する。他の実施形態では、タングステンコンタクトプラグの金属バリア層は、Ｔｉ／ＴａＮを含んでもよい。さらに他の実施形態では、銅コンタクトプラグの金属バリア層は、Ｔａ／ＴａＮを含んでもよい。半導体基板２０２に形成した様々な微小電子素子は、コンタクト２０６により接続される。
【００２３】
半導体装置２００は、相互接続構造をさらに含む。この相互接続構造は、各種微小電子素子間及び金属層間の相互接続（配線）を提供する複数の金属層２１０ａ〜２１０ｉを含む。この金属層の数は、特定の半導体装置の設計に応じて変えることができる。本実施形態に係る金属層２１０ａ〜２１０ｉは、最下金属層２１０ａ（Ｍ１）と、最上金属層２１０ｉ（Ｍ９）と、最下金属層２１０ａ（Ｍ１）と最上金属層２１０ｉ（Ｍ９）との間の設けられた金属層２１０ｂ（Ｍ２）〜２１０ｈ（Ｍ８）と、を含む９層の金属層からなる。金属層２１０ａ〜２１０ｉ（Ｍ１〜Ｍ９）は、例えば、アルミニウム、アルミニウム／シリコン／銅合金、チタン、窒化チタン、タングステン、ポリシリコン、金属シリサイド又はこれらの組み合わせからなる。金属層２１０ａ〜２１０ｉは、銅、銅合金、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ポリシリコン、金属シリサイド又はこれらの組み合わせの導電材料からなるラインを含んでもよい。
【００２４】
金属層２１０ａ〜２１０ｉ（Ｍ１〜Ｍ９）のそれぞれは、ＩＭＤ（Ｉｎｔｅｒ−Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）層２２０により互いに絶縁されている。ＩＭＤ層２２０は、低誘電材料を含んでもよい。他の実施形態では、前述の相互接続構造中の各ＩＭＤ層２２０は、それぞれ異なる誘電体材料からなってもよい。ＬＫ（Ｌｏｗ−Ｋ）、ＥＬＫ（Ｅｘｔｒｅｍｅ Ｌｏｗ−Ｋ）及び／又はＸＬＫ（Ｅｘｔｒａ Ｌｏｗ−Ｋ）材料からなるＩＭＤ層２２０は、回路性能を向上させることが知られている。誘電体材料は、誘電率に応じて分類することができる。例えば、ＬＫ材料は、誘電率が約３．５より小さい材料を表し、約３．０より小さいのが好ましい。ＥＬＫ材料は、誘電率が約２．９より小さい材料を表し、約２．６より小さいのが好ましい。ＸＬＫ材料は、誘電率が約２．４より小さい材料を表す。しかし、これらの分類は単なる一例であり、材料の誘電率に基づく他の分類を当然利用してもよい。前述のＬＫ、ＥＬＫ及び／又はＸＬＫの誘電体材料は、窒化ケイ素、酸窒化ケイ素、ＳＯＧ（Ｓｐｉｎ−Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）、炭素をドープした酸化ケイ素（例えば、ＳｉＣＯＨ）、炭素含有物質、アプライドマテリアル社製のブラックダイヤモンド（登録商標）、キセロゲル、エアロジェル、非晶質フッ素化炭素、パリレン、ＢＣＢ（ｂｉｓ−ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ）、ＦＬＡＲＥ（登録商標）、ダウケミカル社製のＳｉＬＫ（登録商標）、ポリイミド、その他適宜な多孔性高分子材料、その他適宜な誘電体材料及び／又はこれらの組み合わせからなる。ＩＭＤ層２２０は、スピンコーティング、ＣＶＤ、ＰＶＤ、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などの技術により形成してもよい。
【００２５】
前述のＬＫ、ＥＬＫ及びＸＬＫ誘電体材料は、回路機能を向上させることができるが、材料（例えば、多孔性材料）の機械強度が低く、各種半導体製造工程により発生する応力により、剥離、亀裂及び／又は層間剥離が発生する虞がある。また、応力分布の分析によると、高い金属層が受ける応力は、低い金属層より大きいことが分かっている。チップ実装を行う際、バンプ構造、接合構造、又はパッド構造の真下の領域２４０（点線で示した領域）内の上層金属層２１０ｄ〜２１０ｉ（Ｍ４〜Ｍ９）及びＩＭＤ層２２０は、高い機械応力を受ける虞がある。そのため、領域２４０内は、相互接続構造のその他の領域より剥離、亀裂及び／又は層間剥離が発生する可能性が高い。その上、中間金属層（Ｍ４／Ｍ５又はＭ５／Ｍ６）間の界面の薄膜に亀裂が発生するリスクが高くなる。そのため、以下で開示するフィーチャ及び構造は、コスト性及び効率性が高い上、領域２４０内のＩＭＤ層２２０の機械強度を高めることができる。しかし、以下で開示するフィーチャ及び構造は、相互接続構造のその他の領域及び／又は半導体装置２００のその他の誘電体層の強度を向上させることもできる。
【００２６】
金属層２１０ａ〜２１０ｉ及びＩＭＤ層２２０は、集積回路工程（例えば、ダマシン工程、リソグラフィ／プラズマエッチング工程など）で形成してもよい。最下金属層２１０ａ（Ｍ１）は、半導体基板２０２内に形成された微小電子素子に接続されたコンタクト２０６に接続されたメタルライン２２４を含んでもよい。最下金属層２１０ａ（Ｍ１）は、機能回路及び／又はパッドと電気的に接続されていないダミーメタルライン２２６をさらに含んでもよい。或いは、ダミーメタルライン２２６は、例えば、好ましい研磨効果を得るために、一部のパターン密度を調整するために用いてもよい。金属層２１０ｂ〜２１０ｇ（Ｍ２〜Ｍ７）は、メタルライン２２４及びダミーメタルライン２２６を含んでもよい。相互接続構造は、隣接した金属層２１０ａ〜２１０ｉのメタルライン２２４に接続したＩＭＤ層２２０内に配置された様々なメタルビア２３０をさらに含んでもよい。相互接続構造は、領域２４０内のＩＭＤ層２２０の中に設けられたダミーメタルビア２３５をさらに含んでもよい。このダミーメタルビア２３５は、機能回路及び／又はパッドとは電気的に接続されていない。或いは、このダミーメタルビア２３５は、隣接した金属層２１０ｄ〜２１０ｇ（例えば、Ｍ４／Ｍ５、Ｍ５／Ｍ６及びＭ６／Ｍ７）のダミーメタルライン２２６に接続してもよい。これにより、ダミーメタルビア２３５は、領域２４０内のＩＭＤ層２２０の機械強度を向上させることができる。
【００２７】
本実施形態では、ダミーメタルビア２３５と、実際のメタルビア２３０（領域２４０の１層又は２層以上のＩＭＤ層）とを組み合わせた場合、約１．５％のビア密度を得ることができる。以下、パッド構造、接合構造又はバンプ構造により、ビア密度の一部の計算方式を詳細に説明する。他の実施形態では、ダミーメタルビア２３５と実際のメタルビア２３０（領域２４０の１層又は２層以上のＩＭＤ層内に位置する）とを組み合わせ、約３．０％のビア密度を得る。他の実施形態では、金属層２１０ｄ（Ｍ４）と金属層２１０ｅ（Ｍ５）との間にダミーメタルビア２３５を挿入することにより、領域２４０のＩＭＤ層２２０（金属層２１０ｄ（Ｍ４）と金属層２１０ｅ（Ｍ５）との間に位置する）の中に１．５％を超えるビア密度を得る。ここで、領域２４０のＩＭＤ層２２０の機械強度は、特定のビア密度により効果的に向上させることができることがよく知られている。しかし、設計の必要性及び／又は利用可能なフットプリント（ｆｏｏｔｐｒｉｎｔ）に応じ、異なるビア密度を利用してもよい。
【００２８】
最上金属層２１０ｉ（Ｍ９）及び金属層２１０ｈ（Ｍ８）は、ダブルメタルパッド構成を含む。例えば、金属層２１０ｈ（Ｍ８）は、メタルパッド２４５を含み、最上金属層２１０ｉ（Ｍ９）は、メタルパッド２４８を含む。メタルパッド２４５は、メタルパッド２４８と類似した形状及びサイズを含んでもよい。メタルパッド２４５とメタルパッド２４８とは、ＩＭＤ層２２０内に配置されたメタルビア２５０により互いに接続されている。他の実施形態では、相互接続構造は、最上金属層２１０ｉ（Ｍ９）の中だけに形成された１つの金属パッド構成を含んでもよい。同様に、ダミーメタルビアは、金属層２１０ｇ（Ｍ７）と金属層２１０ｈ（Ｍ８）との間に挿入されてもよい。
【００２９】
半導体装置２００は、相互接続構造を覆って保護するために用いる最上金属層２１０ｉ（Ｍ９）上に形成されたパシベーション層２５２（Ｐａｓｓ−１）をさらに含んでもよい。パシベーション層２５２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素又はこれらの組み合わせを含んでもよい。パシベーション層２５２は、化学気相堆積（ＣＶＤ）、スピンコーティング又はその他適宜な技術により形成してもよい。
【００３０】
半導体装置２００は、最上金属層２１０ｉ（Ｍ９）のメタルパッド２４８上に形成するボンディングパッド２６０をさらに含んでもよい。ボンディングパッド２６０は、ウェーハレベル試験、配線又はチップ実装を行うために、相互接続構造と電気的に接続されるように形成してもよい。ボンディングパッド２６０は、従来の製造工程によりパシベーション層２５２内に形成してもよい。例えば、パシベーション層２５２に対してエッチング工程を行い、最上金属層２１０ｉ（Ｍ９）のメタルパッド２４８を露出させてもよい。続いて、パシベーション層２５２上に導電材料層を堆積し、開口を充填してもよい。続いて、導電材料層に対してパターニングを行い、ボンディングパッド２６０を形成する。ボンディングパッド２６０は、アルミニウム、アルミニウム合金、銅、銅合金又はこれらの組み合わせなどの導電材料を含んでもよい。ボンディングパッド２６０のプロファイルは、適宜な接合性質を得るために、適宜段差が設けられてもよい。
【００３１】
パシベーション層２６２（Ｐａｓｓ−２）は、パシベーション層２５２上に形成され、パターニングされた後、ボンディングパッド２６０を露出させる。パシベーション層２６２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素又はこれらの組み合わせを含んでもよい。このパシベーション層２６２は、化学気相堆積（ＣＶＤ）、スピンコーティング又はその他適宜な技術により形成してもよい。半導体装置２００は、ワイヤボンディングアセンブリ２７０をさらに含む。このワイヤボンディングアセンブリ２７０は、ボンディングパッド２６０と接触するように、例えば、超音波熱圧着、熱圧着など、従来のワイヤボンディング技術により形成してもよい。一般にワイヤボンディングには、機械力、熱エネルギ及び音響エネルギを利用し、ボンディングパッド２６０へワイヤを接続させる。ボンディングパッド２６０の厚さにより、様々なボンディング技術にとって適宜な接合性質を得ることができる。半導体装置２００は、ワイヤボンディングアセンブリ２７０により外部部品と接続される。
【００３２】
ここで、領域２４０内のダミーメタルビア２３５のビア密度は、様々な構造に応じて一部が計算される。本実施形態では、ボンディングパッド２６０下の一部の領域は、ビア密度を計算するために用いることができる。つまり、ビア密度は（ビア面積／ボンディングパッド面積）で表される。他の実施形態では、最上金属層２１０ｉ（Ｍ９）のメタルパッド２４８下の一部の領域を用い、ビア密度を計算してもよい。つまり、ビア密度は（ビア面積／金属パッド面積）で表される。
【００３３】
（第２実施形態）
図３を参照する。図３に示すように、本発明の第２実施形態に係る半導体装置３００は、図１の製造方法１００により製造される。この半導体装置３００は、図２の半導体装置２００と類似するが、以下の点が異なる。なお図３では、より簡便かつ明白となるように、図２と類似する要素は同じ符号で表されている。半導体装置３００は、領域３１０内に設けられたダミーメタルビア２３５を含む。領域３１０は、図２の領域２４０に類似するが、領域３１０が下部金属層２１０ａ〜２１０ｃ（Ｍ１〜Ｍ３）を含むように延伸されている点が異なる。そのため、ダミーメタルビア２３５は、最上金属層２１０ｉ（Ｍ９）のメタルパッド２４８又はボンディングパッド２６０の真下に設けられた金属層２１０ａ〜２１０ｇ間に挿入されてもよい。これにより、メタルパッド２４８又はボンディングパッド２６０の領域の下方に設けられたビア密度の一部を計算することができる。例えば、ダミーメタルビア２３５と実際のメタルビア２３０（領域３１０の１層又は２層以上のＩＭＤ層に位置する）とを組み合わせると、約１．５％のビア密度を得ることができる。他の実施形態では、ダミーメタルビア２３５と実際のメタルビア２３０（領域３１０の１層又は２層以上のＩＭＤ層に位置する）とを組み合わせると、約３．０％のビア密度を得ることができる。さらに他の実施形態では、金属層２１０ｄ（Ｍ４）と金属層２１０ｅ（Ｍ５）との間にダミーメタルビア２３５を挿入することにより、領域３１０のＩＭＤ層２２０（Ｍ４とＭ５との間）内で１．５％を超えるビア密度を得ることができる。
【００３４】
領域３１０内のＩＭＤ層２２０の機械強度は、下部金属層間にダミーメタルビアを付加的に設けることによりさらに向上させることができる。ここで、半導体装置３００は、選択的に１つの金属パッド構成を利用し、金属層２１０ｇ（Ｍ７）と金属層２１０ｈ（Ｍ８）との間にダミーメタルビアを挿入してもよい。
【００３５】
（第３実施形態）
図４を参照する。図４に示すように、本発明の第３実施形態に係る半導体装置４００は、図１の製造方法１００により製造することができる。この半導体装置４００は、図２の半導体装置２００と類似するが、以下で述べる点が異なる。図４では、より簡便かつ明白となるように、図２と類似する要素は同じ符号で表されている。半導体装置４００は、領域４１０内に配置されたダミーメタルビア２３５を含む。領域４１０は、図２の領域２４０に類似するが、ワイヤボンディングアセンブリ２７０のワイヤバンプ構造４２０の真下に設けられている点が異なる。これにより、ダミーメタルビア２３５は、ワイヤボンディングアセンブリ２７０のワイヤバンプ構造４２０の真下に設けられた金属層２１０ｄ〜２１０ｇ（Ｍ４〜Ｍ７）間に配置されている。そのため、ワイヤバンプ構造４２０の領域の下方に設けられたビア密度の一部を計算することができる。例えば、ワイヤバンプ構造は、直径Ｄを有し、ワイヤバンプ構造の一部の領域が（Ｄ２／４*π）で表される。
【００３６】
本実施形態において、ダミーメタルビア２３５と実際のメタルビア２３０（領域４１０内の１層又は２層以上のＩＭＤ層２２０に位置する）とを組み合わせると、約１．５％のビア密度を得ることができる。他の実施形態では、ダミーメタルビア２３５と実際のメタルビア２３０（領域４１０内の１層又は２層以上のＩＭＤ層２２０に位置する）とを組み合わせると、約３．０％のビア密度を得ることができる。さらに他の実施形態では、金属層２１０ｄ（Ｍ４）と金属層２１０ｅ（Ｍ５）との間にダミーメタルビア２３５を挿入すると、領域４１０のＩＭＤ層２２０（Ｍ４とＭ５との間）内で、１．５％を超えるビア密度を得ることができる。ここで、半導体装置４００は、選択的に金属層２１０ｇ（Ｍ７）と金属層２１０ｈ（Ｍ８）との間に１つの金属パッド構成を挿入してもよい。ここでは金属層２１０ｄ〜２１０ｇ（Ｍ４〜Ｍ７）間にダミーメタルビア２３５が設けられているが、図３の実施形態と同様に、下部金属層（Ｍ１〜Ｍ３）の間に付加的に設けられてもよい。
【００３７】
（第４実施形態）
図５を参照する。図５に示すように、本発明の第４実施形態に係る半導体装置５００は、図１の方法１００により製造される。この半導体装置５００は、図２の半導体装置２００と類似するが、以下の点が異なる。図５では、より簡便かつ明白となるように、図２と類似する要素は同じ符号で表されている。半導体装置５００は、図２のワイヤボンディングアセンブリ２７０の代わりに用いるフリップチップアセンブリ５１０を含む。ファイスダウンの半導体装置５００は、フリップチップアセンブリ５１０により、回路基板又は基板上へ直接電気的に接続されている。フリップチップアセンブリ５１０は、従来のチップパッキンであるため、ここでは詳しく述べない。フリップチップアセンブリ５１０は、ボンディングパッド２６０上に形成されたＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｉｚａｔｉｏｎ）構造５１２を含んでもよい。このＵＢＭ構造５１２は、下方の材料を保護し、半田ボール５１４の湿潤状態を保つために、ボンディングパッド２６０及びパシベーション層２６２へ適宜接着させるために用いる様々な材料層を含む。半田ボール５１４は、例えば、蒸着法、電気メッキ法、印刷法、インクジェット印刷法、スタッドバンプ（ｓｔｕｄ ｂｕｍｐｉｎｇ）法又はその他適宜な技術により、ＵＢＭ構造５１２上に形成してもよい。この半導体装置５００が示すダミーメタルビア２３５は、領域２４０内に設けられている。この領域２４０は、図３と同様に、低部金属層２１０ａ〜２１０ｄ（Ｍ１〜Ｍ４）を含むように延伸されてもよい。
【００３８】
図６を参照する。図６に示すように、本実施形態のサイズは、３２ｎｍ技術のノード製造工程（３２ｎｍ ｔｅｃｈｎｏｌｏｇｙ ｎｏｄｅ ｐｒｏｃｅｓｓ）と関係がある。ここで、その他のサイズの場合、他の技術のノード製造工程（例えば、６０ｎｍ、４５ｎｍなど）を用いてもよい。６００は、ダミーメタルビアを有する設計レイアウトを示す。６００は、２つの隣接した金属層（例えば、図２〜５の金属層２１０ａ〜２１０ｉ）を表す。上述したように、隣接した金属層のそれぞれは、機能回路及び／又はパッドと電気的に接続されていないダミーメタルライン６０２，６０４を含んでもよい。ダミーメタルライン６０２，６０４は、ダミーメタルビア６１０により互いに接続されてもよい。ダミーメタルライン６０２は、幅６１５が約０．８μｍの正方形である。ダミーメタルライン６０４の形状及びサイズは、ダミーメタルライン６０２と略同じである。ダミーメタルライン６０２及びダミーメタルライン６０４は、約０．７μｍのオーバーラップ６１７を有してもよい。ダミーメタルビア６１０は、幅６１９が約０．３５μｍの正方形である。ダミーメタルビア６１０からダミーメタルライン６０２までの距離６２１，６２３は、約０．１７５μｍである。ここで、ダミーメタルビア及びダミーメタルラインの形状は、例えば、楕円形状、円形状、矩形状、その他多辺形状、不規則形状などでもよい。
【００３９】
図７を参照する。図７に示すように、本実施形態のサイズは、３２ｎｍ技術のノード製造工程と関係がある。ここで、その他のサイズの場合、他の技術のノード製造工程（例えば、６０ｎｍ、４５ｎｍなど）を用いてもよい。７００は、ダミーメタルビアを有する設計レイアウトを示す。７００は、２つの隣接した金属層（例えば、図２〜５の金属層２１０ａ〜２１０ｉ）を表す。上述したように、隣接した金属層のそれぞれは、機能回路及び／又はパッドと電気的に接続されていないダミーメタルライン７０２，７０４を含んでもよい。ダミーメタルライン７０２，７０４は、ダミーメタルビア７１０，７１２により互いに接続されてもよい。ダミーメタルライン７０２は、幅７１５が約０．８μｍの正方形である。ダミーメタルライン７０４の形状及びサイズは、ダミーメタルライン７０２と略同じである。ダミーメタルライン７０２及びダミーメタルライン７０４は、約０．７μｍのオーバーラップ７１７を有してもよい。ダミーメタルビア７１０，７１２は、幅７１９が約０．１４μｍの正方形である。ダミーメタルビア７１０からダミーメタルライン７０４までの距離７２１，７２３は、約０．０６５μｍである。ダミーメタルビア７１２からダミーメタルビア７１０までの距離７２５，７２７は、約０．２９μｍである。ここで、ダミーメタルビア及びダミーメタルラインの形状は、例えば、楕円形状、円形状、矩形状、その他多辺形状、不規則形状など、他の形状でもよい。
【００４０】
図８を参照する。図８に示すように、本実施形態のサイズは、３２ｎｍ技術のノード製造工程と関係がある。ここで、その他のサイズの場合、他の技術のノード製造工程（例えば、６０ｎｍ、４５ｎｍなど）を用いてもよい。８００は、ダミーメタルビアを有する設計レイアウトを示す。８００は、２つの隣接した金属層（例えば、図２〜５の金属層２１０ａ〜２１０ｉ）を表す。上述したように、隣接した金属層のそれぞれは、機能回路及び／又はパッドと電気的に接続されていないダミーメタルライン８０２，８０４を含んでもよい。ダミーメタルライン８０２，８０４は、ダミーメタルビア８１０，８１１，８１２，８１３により互いに接続されてもよい。ダミーメタルライン８０２は、幅８１５が約０．８μｍの正方形である。ダミーメタルライン８０４の形状及びサイズは、ダミーメタルライン８０２と略同じである。ダミーメタルライン８０２及びダミーメタルライン８０４は、約０．７μｍのオーバーラップ８１７を有してもよい。ダミーメタルビア８１０〜８１３は、幅８１９が約０．１２μｍの正方形である。ダミーメタルビア８１０からダミーメタルライン８０４までの距離８２１，８２３は、約０．１４μｍである。各ダミーメタルビア８１０〜８１３は、約０．１８の距離８２５，８２７により離間されてもよい。ここで、ダミーメタルビア及びダミーメタルラインの形状は、例えば、楕円形状、円形状、矩形状、その他多辺形状、不規則形状などでもよい。
【００４１】
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を逸脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。例えば、上述の実施形態では、様々なチップ実装工程を使用することができる。このチップ実装工程には、ワイヤボンディング、フリップチップ、チップボンディング及び半田バンプ接合を含むがこれらだけに限定されるわけではない。また、図６〜図８に示すように、本実施形態では、隣接した金属層のダミーメタルラインを接続するために、特定の数のダミービアを利用しているが、ビアの数及び位置は、相互接続構造の誘電体層の機械強度を向上させるために変えてもよい。
【符号の説明】
【００４２】
１００ 方法
２００ 半導体装置
２０２ 半導体基板
２０４ ＩＬＤ層
２０６ コンタクト
２１０ａ（Ｍ１） 金属層
２１０ｂ（Ｍ２） 金属層
２１０ｃ（Ｍ３） 金属層
２１０ｄ（Ｍ４） 金属層
２１０ｅ（Ｍ５） 金属層
２１０ｆ（Ｍ６） 金属層
２１０ｇ（Ｍ７） 金属層
２１０ｈ（Ｍ８） 金属層
２１０ｉ（Ｍ９） 金属層
２２０ ＩＭＤ層
２２４ メタルライン
２２６ ダミーメタルライン
２３０ メタルビア
２３５ ダミーメタルビア
２４０ 領域
２４５ メタルパッド
２４８ メタルパッド
２５０ メタルビア
２５２ パシベーション層
２６０ ボンディングパッド
２６２ パシベーション層
２７０ ワイヤボンディングアセンブリ
３００ 半導体装置
３１０ 領域
４００ 半導体装置
４１０ 領域
４２０ ワイヤバンプ構造
５００ 半導体装置
５１０ フリップチップアセンブリ
５１２ ＵＢＭ構造
５１４ 半田ボール
６０２ ダミーメタルライン
６０４ ダミーメタルライン
６１０ ダミーメタルビア
６１５ 幅
６１７ オーバーラップ
６１９ 幅
６２１ 距離
６２３ 距離
７０２ ダミーメタルライン
７０４ ダミーメタルライン
７１０ ダミーメタルビア
７１２ ダミーメタルビア
７１５ 幅
７１７ オーバーラップ
７１９ 幅
７２１ 距離
７２３ 距離
７２５ 距離
７２７ 距離
８０２ ダミーメタルライン
８０４ ダミーメタルライン
８１０ ダミーメタルビア
８１１ ダミーメタルビア
８１２ ダミーメタルビア
８１３ ダミーメタルビア
８１５ 幅
８１７ オーバーラップ
８１９ 幅
８２１ 距離
８２３ 距離
８２５ 距離
８２７ 距離
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置のパッド構造に関する。
【背景技術】
【０００２】
半導体技術では、ウェーハに各種製造工程を行って集積回路を形成する。集積回路の配線引き回しは、相互接続構造により提供される。この相互接続構造は、誘電体層によりそれぞれ絶縁された多数の金属層を含む。ボンディングパッドは、一般に相互接続構造の上方に形成され、ウェハレベル試験及びチップパッケージ（例えば、ワイヤボンディング及びフリップチップ）を行う。先進技術の製造工程（例えば、４５ｎｍ、３２ｎｍ及びそれ以下のサイズ）では、性能を向上させるために、相互接続構造の中で低誘電率を有する誘電体材料が使用されている。しかし、これら低誘電材料は機械強度が低いため、特に応力が高い領域（例えば、ボンディングパッドの下方の領域など）により、金属層に剥離又は亀裂を発生させ、デバイスの性能が低下したり、デバイスが故障したりする虞がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、半導体装置のパッド構造を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、本発明の第１の観点に係る半導体装置は、
半導体基板、相互接続構造、複数のダミーメタルビア及びパッド構造を備える半導体装置であって、
前記半導体基板は、内部に複数の微小電子素子が設けられ、
前記相互接続構造は、前記半導体基板上に設けられ、複数の金属層と、前記金属層を隔離する複数のＩＭＤ層と、を有し、前記金属層は、最上金属層と、最下金属層と、前記最上金属層と前記最下金属層との間に設けられた少なくとも２層の金属層と、を含み、
前記複数のダミーメタルビアは、前記少なくとも２層の金属層間に設けられた１層又は２層以上の前記ＩＭＤ層内に形成され、
前記パッド構造は、前記ダミーメタルビアの上に直接設けられていることを特徴とする。
【０００５】
前記少なくとも２層の金属層は、ダミーメタルフィーチャをそれぞれ含む互いに隣接した金属層であり、
前記互いに隣接した金属層の前記ダミーメタルフィーチャのそれぞれは、前記ダミーメタルビアのうちの１つにより接続されていてもよい。
【０００６】
前記パッド構造は、前記最上金属層内に形成されていてもよい。
【０００７】
前記金属層は、前記最上金属層に隣接した第２の最上金属層を含み、
前記第２の最上金属層は、複数の最上メタルビアを介し、前記最上金属層の前記パッド構造に接続された他のパッド構造を含んでもよい。
【０００８】
前記少なくとも２層の金属層は、７層の金属層を含み、
前記ダミーメタルビアは、前記７層の金属層のうちの何れか２層間に設けられていてもよい。
【０００９】
前記ダミーメタルビアは、前記最上金属層に近い前記７層の金属層のうちの５層の金属層間に設けられていてもよい。
【００１０】
前記ＩＭＤ層の誘電率は２．５以下であってもよい。
【００１１】
前記パッド構造に接続されたワイヤボンディングアセンブリ又はフリップチップアセンブリをさらに備えてもよい。
【００１２】
前記相互接続構造は、複数の実際のメタルビアを有し、
前記ダミーメタルビアと前記実際のメタルビアとを組み合わせ、１．５％を超えるビア密度を得て、
前記ビア密度は、前記パッド構造の真下に位置する前記相互接続構造の領域内で計算してもよい。
【００１３】
上記目的を達成するために、本発明の第２の観点に係る半導体装置の製造方法は、
内部に複数の微小電子素子が設けられた半導体基板を準備する工程と、
最上金属層と、最下金属層と、前記最上金属層と前記最下金属層との間に設けられた少なくとも２層の金属層と、を含む複数の金属層と、複数のＩＭＤ層と、を有する相互接続構造を前記半導体基板上に形成する工程と、
前記少なくとも２層の金属層間に設けられた１層又は２層以上の前記ＩＭＤ層内に複数のダミーメタルビアを形成する工程と、
前記ダミーメタルビアの上に直接パッド構造を形成する工程と、を含むことを特徴とする。
【００１４】
前記パッド構造を形成する工程は、前記相互接続構造の前記最上金属層を形成する工程と同じ工程で行われてもよい。
【００１５】
前記パッド構造を形成する工程は、
前記最上金属層のメタルパッドに接続されたボンディングパッドを前記最上金属層上に形成する工程を含み、
前記ボンディングパッド上に、ワイヤボンディングアセンブリ又はフリップチップアセンブリを形成する工程をさらに含んでもよい。
【００１６】
前記少なくとも２層の金属層は、７層の金属層を含み、
前記ダミーメタルビアは、前記７層の金属層のうちの何れか２層間に形成されていてもよい。
【００１７】
前記相互接続構造を形成する工程は、１層又は２層以上のＩＭＤ層内の複数の実際のメタルビアを形成する工程をさらに含み、
前記ダミーメタルビアと前記実際のメタルビアとを組み合わせ、１．５％を超えるビア密度を得て、
前記ビア密度は、前記パッド構造の真下に位置する前記相互接続構造の領域内で計算してもよい。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図２】本発明の第１実施形態に係るパッド構造を有する半導体装置を示す断面図である。
【図３】本発明の第２実施形態に係るパッド構造を有する半導体装置を示す断面図である。
【図４】本発明の第３実施形態に係るパッド構造を有する半導体装置を示す断面図である。
【図５】本発明の第４実施形態に係るパッド構造を有する半導体装置を示す断面図である。
【図６】本発明の第１〜第４実施形態に係るダミーメタルビアを示す模式図である。
【図７】本発明の第１〜第４実施形態に係るダミーメタルビアを示す模式図である。
【図８】本発明の第１〜第４実施形態に係るダミーメタルビアを示す模式図である。
【発明を実施するための形態】
【００１９】
図１を参照する。図１に示すように、本発明の一実施形態に係る半導体装置の製造方法１００は、工程１０２において、内部に微小電子素子が設けられた半導体基板を準備する。続いて、工程１０４において、半導体基板上に相互接続構造が形成される。この相互接続構造は、金属層及びＩＭＤ（Ｉｎｔｅｒ−Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）層を含む。金属層は、最上金属層と、最下金属層と、最上金属層と最下金属層との間に配置された少なくとも２つの金属層と、を含む。続いて、工程１０６において、少なくとも２つの金属層間に配置された１つ又は２つ以上のＩＭＤ層内にダミーメタルビア（ｄｕｍｍｙ ｍｅｔａｌ ｖｉａ）が形成される。続いて、工程１０８において、ダミーメタルビアの上に直接パッド構造を形成する。以下、上述の半導体装置の製造方法１００を詳細に述べる。
【００２０】
（第１実施形態）
図２を参照する。図２に示すように、本発明の第１実施形態に係る半導体装置２００は、図１の方法により製造される。ここで、半導体装置２００には、様々なフィーチャ及び構造が含まれてもよいが、本発明の概念が良く理解できるように簡素化されて示されている。半導体装置２００は、結晶構造のシリコン基板などの半導体基板２０２を含む。半導体基板２０２は、ゲルマニウムなど、その他の元素半導体を含んでもよい。また、この半導体基板２０２は、代替的に、例えば、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰなどの化合物半導体を含んでもよい。さらに、半導体基板２０２は、選択的にエピタキシャル成長法により形成したエピタキシャル層を含んでもよい。半導体装置２００は、例えば、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）フィーチャ又はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）フィーチャなど、複数の隔離フィーチャ（図示せず）をさらに含んでもよい。
【００２１】
この隔離フィーチャは、様々な微小電子素子（図示せず）の活性領域を画成して隔離する。例えば、前述の微小電子素子は、トランジスタ（ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、高電圧トランジスタ、高周波トランジスタなど）、抵抗、ダイオード、キャパシタ及びその他適宜な部品を含む。そのため、当業者に知られているように、堆積、エッチング、イオン注入、フォトリソグラフィ、アニール及びその他適宜な製造工程により、微小電子素子を形成する。微小電子素子は、相互接続されて形成された集積回路を含む。この集積回路は、例えば、ロジックデバイス、メモリデバイス（例えば、ＳＲＡＭ）、ＲＦデバイス、Ｉ／Ｏデバイス、ＳＯＣ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）デバイス又はこれらの組み合わせ、及びその他適宜な態様の従来のデバイスを含む。
【００２２】
半導体装置２００は、微小電子素子を含み、半導体基板２０２上に形成されたＩＬＤ層２０４をさらに含む。ＩＬＤ層２０４は、酸化ケイ素、酸窒化ケイ素又は低誘電材料を含み、化学気相堆積（ＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）、スピンコーティング、物理気相堆積（ＰＶＤ）、スパッタリング又はその他適宜な技術により形成してもよい。ここで、ＩＬＤ層２０４を形成する前に、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）などの応力層を半導体基板２０２上に形成してもよい。半導体装置２００は、ＩＬＤ層２０４に形成された複数のコンタクト２０６（第１のコンタクトとも称される）をさらに含む。前述のコンタクト２０６は、ＩＬＤ層２０４に対して第１のパターニング及びエッチングを行い、トレンチを形成してもよい。このトレンチは、ＴｉＮなどの金属バリア層を堆積して充填してから、金属バリア層上にタングステン（Ｗ）などのコンタクトプラグ層を堆積する。他の実施形態では、タングステンコンタクトプラグの金属バリア層は、Ｔｉ／ＴａＮを含んでもよい。さらに他の実施形態では、銅コンタクトプラグの金属バリア層は、Ｔａ／ＴａＮを含んでもよい。半導体基板２０２に形成した様々な微小電子素子は、コンタクト２０６により接続される。
【００２３】
半導体装置２００は、相互接続構造をさらに含む。この相互接続構造は、各種微小電子素子間及び金属層間の相互接続（配線）を提供する複数の金属層２１０ａ〜２１０ｉを含む。この金属層の数は、特定の半導体装置の設計に応じて変えることができる。本実施形態に係る金属層２１０ａ〜２１０ｉは、最下金属層２１０ａ（Ｍ１）と、最上金属層２１０ｉ（Ｍ９）と、最下金属層２１０ａ（Ｍ１）と最上金属層２１０ｉ（Ｍ９）との間の設けられた金属層２１０ｂ（Ｍ２）〜２１０ｈ（Ｍ８）と、を含む９層の金属層からなる。金属層２１０ａ〜２１０ｉ（Ｍ１〜Ｍ９）は、例えば、アルミニウム、アルミニウム／シリコン／銅合金、チタン、窒化チタン、タングステン、ポリシリコン、金属シリサイド又はこれらの組み合わせからなる。金属層２１０ａ〜２１０ｉは、銅、銅合金、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ポリシリコン、金属シリサイド又はこれらの組み合わせの導電材料からなるラインを含んでもよい。
【００２４】
金属層２１０ａ〜２１０ｉ（Ｍ１〜Ｍ９）のそれぞれは、ＩＭＤ（Ｉｎｔｅｒ−Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）層２２０により互いに絶縁されている。ＩＭＤ層２２０は、低誘電材料を含んでもよい。他の実施形態では、前述の相互接続構造中の各ＩＭＤ層２２０は、それぞれ異なる誘電体材料からなってもよい。ＬＫ（Ｌｏｗ−Ｋ）、ＥＬＫ（Ｅｘｔｒｅｍｅ Ｌｏｗ−Ｋ）及び／又はＸＬＫ（Ｅｘｔｒａ Ｌｏｗ−Ｋ）材料からなるＩＭＤ層２２０は、回路性能を向上させることが知られている。誘電体材料は、誘電率に応じて分類することができる。例えば、ＬＫ材料は、誘電率が約３．５より小さい材料を表し、約３．０より小さいのが好ましい。ＥＬＫ材料は、誘電率が約２．９より小さい材料を表し、約２．６より小さいのが好ましい。ＸＬＫ材料は、誘電率が約２．４より小さい材料を表す。しかし、これらの分類は単なる一例であり、材料の誘電率に基づく他の分類を当然利用してもよい。前述のＬＫ、ＥＬＫ及び／又はＸＬＫの誘電体材料は、窒化ケイ素、酸窒化ケイ素、ＳＯＧ（Ｓｐｉｎ−Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）、炭素をドープした酸化ケイ素（例えば、ＳｉＣＯＨ）、炭素含有物質、アプライドマテリアル社製のブラックダイヤモンド（登録商標）、キセロゲル、エアロジェル、非晶質フッ素化炭素、パリレン、ＢＣＢ（ｂｉｓ−ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ）、ＦＬＡＲＥ（登録商標）、ダウケミカル社製のＳｉＬＫ（登録商標）、ポリイミド、その他適宜な多孔性高分子材料、その他適宜な誘電体材料及び／又はこれらの組み合わせからなる。ＩＭＤ層２２０は、スピンコーティング、ＣＶＤ、ＰＶＤ、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などの技術により形成してもよい。
【００２５】
前述のＬＫ、ＥＬＫ及びＸＬＫ誘電体材料は、回路機能を向上させることができるが、材料（例えば、多孔性材料）の機械強度が低く、各種半導体製造工程により発生する応力により、剥離、亀裂及び／又は層間剥離が発生する虞がある。また、応力分布の分析によると、高い金属層が受ける応力は、低い金属層より大きいことが分かっている。チップ実装を行う際、バンプ構造、接合構造、又はパッド構造の真下の領域２４０（点線で示した領域）内の上層金属層２１０ｄ〜２１０ｉ（Ｍ４〜Ｍ９）及びＩＭＤ層２２０は、高い機械応力を受ける虞がある。そのため、領域２４０内は、相互接続構造のその他の領域より剥離、亀裂及び／又は層間剥離が発生する可能性が高い。その上、中間金属層（Ｍ４／Ｍ５又はＭ５／Ｍ６）間の界面の薄膜に亀裂が発生するリスクが高くなる。そのため、以下で開示するフィーチャ及び構造は、コスト性及び効率性が高い上、領域２４０内のＩＭＤ層２２０の機械強度を高めることができる。しかし、以下で開示するフィーチャ及び構造は、相互接続構造のその他の領域及び／又は半導体装置２００のその他の誘電体層の強度を向上させることもできる。
【００２６】
金属層２１０ａ〜２１０ｉ及びＩＭＤ層２２０は、集積回路工程（例えば、ダマシン工程、リソグラフィ／プラズマエッチング工程など）で形成してもよい。最下金属層２１０ａ（Ｍ１）は、半導体基板２０２内に形成された微小電子素子に接続されたコンタクト２０６に接続されたメタルライン２２４を含んでもよい。最下金属層２１０ａ（Ｍ１）は、機能回路及び／又はパッドと電気的に接続されていないダミーメタルライン２２６をさらに含んでもよい。或いは、ダミーメタルライン２２６は、例えば、好ましい研磨効果を得るために、一部のパターン密度を調整するために用いてもよい。金属層２１０ｂ〜２１０ｇ（Ｍ２〜Ｍ７）は、メタルライン２２４及びダミーメタルライン２２６を含んでもよい。相互接続構造は、隣接した金属層２１０ａ〜２１０ｉのメタルライン２２４に接続したＩＭＤ層２２０内に配置された様々なメタルビア２３０をさらに含んでもよい。相互接続構造は、領域２４０内のＩＭＤ層２２０の中に設けられたダミーメタルビア２３５をさらに含んでもよい。このダミーメタルビア２３５は、機能回路及び／又はパッドとは電気的に接続されていない。或いは、このダミーメタルビア２３５は、隣接した金属層２１０ｄ〜２１０ｇ（例えば、Ｍ４／Ｍ５、Ｍ５／Ｍ６及びＭ６／Ｍ７）のダミーメタルライン２２６に接続してもよい。これにより、ダミーメタルビア２３５は、領域２４０内のＩＭＤ層２２０の機械強度を向上させることができる。
【００２７】
本実施形態では、ダミーメタルビア２３５と、実際のメタルビア２３０（領域２４０の１層又は２層以上のＩＭＤ層）とを組み合わせた場合、約１．５％のビア密度を得ることができる。以下、パッド構造、接合構造又はバンプ構造により、ビア密度の一部の計算方式を詳細に説明する。他の実施形態では、ダミーメタルビア２３５と実際のメタルビア２３０（領域２４０の１層又は２層以上のＩＭＤ層内に位置する）とを組み合わせ、約３．０％のビア密度を得る。他の実施形態では、金属層２１０ｄ（Ｍ４）と金属層２１０ｅ（Ｍ５）との間にダミーメタルビア２３５を挿入することにより、領域２４０のＩＭＤ層２２０（金属層２１０ｄ（Ｍ４）と金属層２１０ｅ（Ｍ５）との間に位置する）の中に１．５％を超えるビア密度を得る。ここで、領域２４０のＩＭＤ層２２０の機械強度は、特定のビア密度により効果的に向上させることができることがよく知られている。しかし、設計の必要性及び／又は利用可能なフットプリント（ｆｏｏｔｐｒｉｎｔ）に応じ、異なるビア密度を利用してもよい。
【００２８】
最上金属層２１０ｉ（Ｍ９）及び金属層２１０ｈ（Ｍ８）は、ダブルメタルパッド構成を含む。例えば、金属層２１０ｈ（Ｍ８）は、メタルパッド２４５を含み、最上金属層２１０ｉ（Ｍ９）は、メタルパッド２４８を含む。メタルパッド２４５は、メタルパッド２４８と類似した形状及びサイズを含んでもよい。メタルパッド２４５とメタルパッド２４８とは、ＩＭＤ層２２０内に配置されたメタルビア２５０により互いに接続されている。他の実施形態では、相互接続構造は、最上金属層２１０ｉ（Ｍ９）の中だけに形成された１つの金属パッド構成を含んでもよい。同様に、ダミーメタルビアは、金属層２１０ｇ（Ｍ７）と金属層２１０ｈ（Ｍ８）との間に挿入されてもよい。
【００２９】
半導体装置２００は、相互接続構造を覆って保護するために用いる最上金属層２１０ｉ（Ｍ９）上に形成されたパシベーション層２５２（Ｐａｓｓ−１）をさらに含んでもよい。パシベーション層２５２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素又はこれらの組み合わせを含んでもよい。パシベーション層２５２は、化学気相堆積（ＣＶＤ）、スピンコーティング又はその他適宜な技術により形成してもよい。
【００３０】
半導体装置２００は、最上金属層２１０ｉ（Ｍ９）のメタルパッド２４８上に形成するボンディングパッド２６０をさらに含んでもよい。ボンディングパッド２６０は、ウェーハレベル試験、配線又はチップ実装を行うために、相互接続構造と電気的に接続されるように形成してもよい。ボンディングパッド２６０は、従来の製造工程によりパシベーション層２５２内に形成してもよい。例えば、パシベーション層２５２に対してエッチング工程を行い、最上金属層２１０ｉ（Ｍ９）のメタルパッド２４８を露出させてもよい。続いて、パシベーション層２５２上に導電材料層を堆積し、開口を充填してもよい。続いて、導電材料層に対してパターニングを行い、ボンディングパッド２６０を形成する。ボンディングパッド２６０は、アルミニウム、アルミニウム合金、銅、銅合金又はこれらの組み合わせなどの導電材料を含んでもよい。ボンディングパッド２６０のプロファイルは、適宜な接合性質を得るために、適宜段差が設けられてもよい。
【００３１】
パシベーション層２６２（Ｐａｓｓ−２）は、パシベーション層２５２上に形成され、パターニングされた後、ボンディングパッド２６０を露出させる。パシベーション層２６２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素又はこれらの組み合わせを含んでもよい。このパシベーション層２６２は、化学気相堆積（ＣＶＤ）、スピンコーティング又はその他適宜な技術により形成してもよい。半導体装置２００は、ワイヤボンディングアセンブリ２７０をさらに含む。このワイヤボンディングアセンブリ２７０は、ボンディングパッド２６０と接触するように、例えば、超音波熱圧着、熱圧着など、従来のワイヤボンディング技術により形成してもよい。一般にワイヤボンディングには、機械力、熱エネルギ及び音響エネルギを利用し、ボンディングパッド２６０へワイヤを接続させる。ボンディングパッド２６０の厚さにより、様々なボンディング技術にとって適宜な接合性質を得ることができる。半導体装置２００は、ワイヤボンディングアセンブリ２７０により外部部品と接続される。
【００３２】
ここで、領域２４０内のダミーメタルビア２３５のビア密度は、様々な構造に応じて一部が計算される。本実施形態では、ボンディングパッド２６０下の一部の領域は、ビア密度を計算するために用いることができる。つまり、ビア密度は（ビア面積／ボンディングパッド面積）で表される。他の実施形態では、最上金属層２１０ｉ（Ｍ９）のメタルパッド２４８下の一部の領域を用い、ビア密度を計算してもよい。つまり、ビア密度は（ビア面積／金属パッド面積）で表される。
【００３３】
（第２実施形態）
図３を参照する。図３に示すように、本発明の第２実施形態に係る半導体装置３００は、図１の製造方法１００により製造される。この半導体装置３００は、図２の半導体装置２００と類似するが、以下の点が異なる。なお図３では、より簡便かつ明白となるように、図２と類似する要素は同じ符号で表されている。半導体装置３００は、領域３１０内に設けられたダミーメタルビア２３５を含む。領域３１０は、図２の領域２４０に類似するが、領域３１０が下部金属層２１０ａ〜２１０ｃ（Ｍ１〜Ｍ３）を含むように延伸されている点が異なる。そのため、ダミーメタルビア２３５は、最上金属層２１０ｉ（Ｍ９）のメタルパッド２４８又はボンディングパッド２６０の真下に設けられた金属層２１０ａ〜２１０ｇ間に挿入されてもよい。これにより、メタルパッド２４８又はボンディングパッド２６０の領域の下方に設けられたビア密度の一部を計算することができる。例えば、ダミーメタルビア２３５と実際のメタルビア２３０（領域３１０の１層又は２層以上のＩＭＤ層に位置する）とを組み合わせると、約１．５％のビア密度を得ることができる。他の実施形態では、ダミーメタルビア２３５と実際のメタルビア２３０（領域３１０の１層又は２層以上のＩＭＤ層に位置する）とを組み合わせると、約３．０％のビア密度を得ることができる。さらに他の実施形態では、金属層２１０ｄ（Ｍ４）と金属層２１０ｅ（Ｍ５）との間にダミーメタルビア２３５を挿入することにより、領域３１０のＩＭＤ層２２０（Ｍ４とＭ５との間）内で１．５％を超えるビア密度を得ることができる。
【００３４】
領域３１０内のＩＭＤ層２２０の機械強度は、下部金属層間にダミーメタルビアを付加的に設けることによりさらに向上させることができる。ここで、半導体装置３００は、選択的に１つの金属パッド構成を利用し、金属層２１０ｇ（Ｍ７）と金属層２１０ｈ（Ｍ８）との間にダミーメタルビアを挿入してもよい。
【００３５】
（第３実施形態）
図４を参照する。図４に示すように、本発明の第３実施形態に係る半導体装置４００は、図１の製造方法１００により製造することができる。この半導体装置４００は、図２の半導体装置２００と類似するが、以下で述べる点が異なる。図４では、より簡便かつ明白となるように、図２と類似する要素は同じ符号で表されている。半導体装置４００は、領域４１０内に配置されたダミーメタルビア２３５を含む。領域４１０は、図２の領域２４０に類似するが、ワイヤボンディングアセンブリ２７０のワイヤバンプ構造４２０の真下に設けられている点が異なる。これにより、ダミーメタルビア２３５は、ワイヤボンディングアセンブリ２７０のワイヤバンプ構造４２０の真下に設けられた金属層２１０ｄ〜２１０ｇ（Ｍ４〜Ｍ７）間に配置されている。そのため、ワイヤバンプ構造４２０の領域の下方に設けられたビア密度の一部を計算することができる。例えば、ワイヤバンプ構造は、直径Ｄを有し、ワイヤバンプ構造の一部の領域が（Ｄ２／４*π）で表される。
【００３６】
本実施形態において、ダミーメタルビア２３５と実際のメタルビア２３０（領域４１０内の１層又は２層以上のＩＭＤ層２２０に位置する）とを組み合わせると、約１．５％のビア密度を得ることができる。他の実施形態では、ダミーメタルビア２３５と実際のメタルビア２３０（領域４１０内の１層又は２層以上のＩＭＤ層２２０に位置する）とを組み合わせると、約３．０％のビア密度を得ることができる。さらに他の実施形態では、金属層２１０ｄ（Ｍ４）と金属層２１０ｅ（Ｍ５）との間にダミーメタルビア２３５を挿入すると、領域４１０のＩＭＤ層２２０（Ｍ４とＭ５との間）内で、１．５％を超えるビア密度を得ることができる。ここで、半導体装置４００は、選択的に金属層２１０ｇ（Ｍ７）と金属層２１０ｈ（Ｍ８）との間に１つの金属パッド構成を挿入してもよい。ここでは金属層２１０ｄ〜２１０ｇ（Ｍ４〜Ｍ７）間にダミーメタルビア２３５が設けられているが、図３の実施形態と同様に、下部金属層（Ｍ１〜Ｍ３）の間に付加的に設けられてもよい。
【００３７】
（第４実施形態）
図５を参照する。図５に示すように、本発明の第４実施形態に係る半導体装置５００は、図１の方法１００により製造される。この半導体装置５００は、図２の半導体装置２００と類似するが、以下の点が異なる。図５では、より簡便かつ明白となるように、図２と類似する要素は同じ符号で表されている。半導体装置５００は、図２のワイヤボンディングアセンブリ２７０の代わりに用いるフリップチップアセンブリ５１０を含む。ファイスダウンの半導体装置５００は、フリップチップアセンブリ５１０により、回路基板又は基板上へ直接電気的に接続されている。フリップチップアセンブリ５１０は、従来のチップパッキンであるため、ここでは詳しく述べない。フリップチップアセンブリ５１０は、ボンディングパッド２６０上に形成されたＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｉｚａｔｉｏｎ）構造５１２を含んでもよい。このＵＢＭ構造５１２は、下方の材料を保護し、半田ボール５１４の湿潤状態を保つために、ボンディングパッド２６０及びパシベーション層２６２へ適宜接着させるために用いる様々な材料層を含む。半田ボール５１４は、例えば、蒸着法、電気メッキ法、印刷法、インクジェット印刷法、スタッドバンプ（ｓｔｕｄ ｂｕｍｐｉｎｇ）法又はその他適宜な技術により、ＵＢＭ構造５１２上に形成してもよい。この半導体装置５００が示すダミーメタルビア２３５は、領域２４０内に設けられている。この領域２４０は、図３と同様に、低部金属層２１０ａ〜２１０ｄ（Ｍ１〜Ｍ４）を含むように延伸されてもよい。
【００３８】
図６を参照する。図６に示すように、本実施形態のサイズは、３２ｎｍ技術のノード製造工程（３２ｎｍ ｔｅｃｈｎｏｌｏｇｙ ｎｏｄｅ ｐｒｏｃｅｓｓ）と関係がある。ここで、その他のサイズの場合、他の技術のノード製造工程（例えば、６０ｎｍ、４５ｎｍなど）を用いてもよい。６００は、ダミーメタルビアを有する設計レイアウトを示す。６００は、２つの隣接した金属層（例えば、図２〜５の金属層２１０ａ〜２１０ｉ）を表す。上述したように、隣接した金属層のそれぞれは、機能回路及び／又はパッドと電気的に接続されていないダミーメタルライン６０２，６０４を含んでもよい。ダミーメタルライン６０２，６０４は、ダミーメタルビア６１０により互いに接続されてもよい。ダミーメタルライン６０２は、幅６１５が約０．８μｍの正方形である。ダミーメタルライン６０４の形状及びサイズは、ダミーメタルライン６０２と略同じである。ダミーメタルライン６０２及びダミーメタルライン６０４は、約０．７μｍのオーバーラップ６１７を有してもよい。ダミーメタルビア６１０は、幅６１９が約０．３５μｍの正方形である。ダミーメタルビア６１０からダミーメタルライン６０２までの距離６２１，６２３は、約０．１７５μｍである。ここで、ダミーメタルビア及びダミーメタルラインの形状は、例えば、楕円形状、円形状、矩形状、その他多辺形状、不規則形状などでもよい。
【００３９】
図７を参照する。図７に示すように、本実施形態のサイズは、３２ｎｍ技術のノード製造工程と関係がある。ここで、その他のサイズの場合、他の技術のノード製造工程（例えば、６０ｎｍ、４５ｎｍなど）を用いてもよい。７００は、ダミーメタルビアを有する設計レイアウトを示す。７００は、２つの隣接した金属層（例えば、図２〜５の金属層２１０ａ〜２１０ｉ）を表す。上述したように、隣接した金属層のそれぞれは、機能回路及び／又はパッドと電気的に接続されていないダミーメタルライン７０２，７０４を含んでもよい。ダミーメタルライン７０２，７０４は、ダミーメタルビア７１０，７１２により互いに接続されてもよい。ダミーメタルライン７０２は、幅７１５が約０．８μｍの正方形である。ダミーメタルライン７０４の形状及びサイズは、ダミーメタルライン７０２と略同じである。ダミーメタルライン７０２及びダミーメタルライン７０４は、約０．７μｍのオーバーラップ７１７を有してもよい。ダミーメタルビア７１０，７１２は、幅７１９が約０．１４μｍの正方形である。ダミーメタルビア７１０からダミーメタルライン７０４までの距離７２１，７２３は、約０．０６５μｍである。ダミーメタルビア７１２からダミーメタルビア７１０までの距離７２５，７２７は、約０．２９μｍである。ここで、ダミーメタルビア及びダミーメタルラインの形状は、例えば、楕円形状、円形状、矩形状、その他多辺形状、不規則形状など、他の形状でもよい。
【００４０】
図８を参照する。図８に示すように、本実施形態のサイズは、３２ｎｍ技術のノード製造工程と関係がある。ここで、その他のサイズの場合、他の技術のノード製造工程（例えば、６０ｎｍ、４５ｎｍなど）を用いてもよい。８００は、ダミーメタルビアを有する設計レイアウトを示す。８００は、２つの隣接した金属層（例えば、図２〜５の金属層２１０ａ〜２１０ｉ）を表す。上述したように、隣接した金属層のそれぞれは、機能回路及び／又はパッドと電気的に接続されていないダミーメタルライン８０２，８０４を含んでもよい。ダミーメタルライン８０２，８０４は、ダミーメタルビア８１０，８１１，８１２，８１３により互いに接続されてもよい。ダミーメタルライン８０２は、幅８１５が約０．８μｍの正方形である。ダミーメタルライン８０４の形状及びサイズは、ダミーメタルライン８０２と略同じである。ダミーメタルライン８０２及びダミーメタルライン８０４は、約０．７μｍのオーバーラップ８１７を有してもよい。ダミーメタルビア８１０〜８１３は、幅８１９が約０．１２μｍの正方形である。ダミーメタルビア８１０からダミーメタルライン８０４までの距離８２１，８２３は、約０．１４μｍである。各ダミーメタルビア８１０〜８１３は、約０．１８の距離８２５，８２７により離間されてもよい。ここで、ダミーメタルビア及びダミーメタルラインの形状は、例えば、楕円形状、円形状、矩形状、その他多辺形状、不規則形状などでもよい。
【００４１】
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を逸脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。例えば、上述の実施形態では、様々なチップ実装工程を使用することができる。このチップ実装工程には、ワイヤボンディング、フリップチップ、チップボンディング及び半田バンプ接合を含むがこれらだけに限定されるわけではない。また、図６〜図８に示すように、本実施形態では、隣接した金属層のダミーメタルラインを接続するために、特定の数のダミービアを利用しているが、ビアの数及び位置は、相互接続構造の誘電体層の機械強度を向上させるために変えてもよい。
【符号の説明】
【００４２】
１００ 方法
２００ 半導体装置
２０２ 半導体基板
２０４ ＩＬＤ層
２０６ コンタクト
２１０ａ（Ｍ１） 金属層
２１０ｂ（Ｍ２） 金属層
２１０ｃ（Ｍ３） 金属層
２１０ｄ（Ｍ４） 金属層
２１０ｅ（Ｍ５） 金属層
２１０ｆ（Ｍ６） 金属層
２１０ｇ（Ｍ７） 金属層
２１０ｈ（Ｍ８） 金属層
２１０ｉ（Ｍ９） 金属層
２２０ ＩＭＤ層
２２４ メタルライン
２２６ ダミーメタルライン
２３０ メタルビア
２３５ ダミーメタルビア
２４０ 領域
２４５ メタルパッド
２４８ メタルパッド
２５０ メタルビア
２５２ パシベーション層
２６０ ボンディングパッド
２６２ パシベーション層
２７０ ワイヤボンディングアセンブリ
３００ 半導体装置
３１０ 領域
４００ 半導体装置
４１０ 領域
４２０ ワイヤバンプ構造
５００ 半導体装置
５１０ フリップチップアセンブリ
５１２ ＵＢＭ構造
５１４ 半田ボール
６０２ ダミーメタルライン
６０４ ダミーメタルライン
６１０ ダミーメタルビア
６１５ 幅
６１７ オーバーラップ
６１９ 幅
６２１ 距離
６２３ 距離
７０２ ダミーメタルライン
７０４ ダミーメタルライン
７１０ ダミーメタルビア
７１２ ダミーメタルビア
７１５ 幅
７１７ オーバーラップ
７１９ 幅
７２１ 距離
７２３ 距離
７２５ 距離
７２７ 距離
８０２ ダミーメタルライン
８０４ ダミーメタルライン
８１０ ダミーメタルビア
８１１ ダミーメタルビア
８１２ ダミーメタルビア
８１３ ダミーメタルビア
８１５ 幅
８１７ オーバーラップ
８１９ 幅
８２１ 距離
８２３ 距離
８２５ 距離
８２７ 距離
【特許請求の範囲】
【請求項１】
半導体基板、相互接続構造、複数のダミーメタルビア及びパッド構造を備える半導体装置であって、
前記半導体基板は、内部に複数の微小電子素子が設けられ、
前記相互接続構造は、前記半導体基板上に設けられ、複数の金属層と、前記金属層を隔離する複数のＩＭＤ層と、を有し、前記金属層は、最上金属層と、最下金属層と、前記最上金属層と前記最下金属層との間に設けられた少なくとも２層の金属層と、を含み、
前記複数のダミーメタルビアは、前記少なくとも２層の金属層間に設けられた１層又は２層以上の前記ＩＭＤ層内に形成され、
前記パッド構造は、前記ダミーメタルビアの上に直接設けられていることを特徴とする半導体装置。
【請求項２】
前記少なくとも２層の金属層は、ダミーメタルフィーチャをそれぞれ含む互いに隣接した金属層であり、
前記互いに隣接した金属層の前記ダミーメタルフィーチャのそれぞれは、前記ダミーメタルビアのうちの１つにより接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッド構造は、前記最上金属層内に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記金属層は、前記最上金属層に隣接した第２の最上金属層を含み、
前記第２の最上金属層は、複数の最上メタルビアを介し、前記最上金属層の前記パッド構造に接続された他のパッド構造を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記少なくとも２層の金属層は、７層の金属層を含み、
前記ダミーメタルビアは、前記７層の金属層のうちの何れか２層間に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ダミーメタルビアは、前記最上金属層に近い前記７層の金属層のうちの５層の金属層間に設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＩＭＤ層の誘電率は２．５以下であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記パッド構造に接続されたワイヤボンディングアセンブリ又はフリップチップアセンブリをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記相互接続構造は、複数の実際のメタルビアを有し、
前記ダミーメタルビアと前記実際のメタルビアとを組み合わせ、１．５％を超えるビア密度を得て、
前記ビア密度は、前記パッド構造の真下に位置する前記相互接続構造の領域内で計算することを特徴とする請求項１に記載の半導体装置。
【請求項１０】
内部に複数の微小電子素子が設けられた半導体基板を準備する工程と、
最上金属層と、最下金属層と、前記最上金属層と前記最下金属層との間に設けられた少なくとも２層の金属層と、を含む複数の金属層と、複数のＩＭＤ層と、を有する相互接続構造を前記半導体基板上に形成する工程と、
前記少なくとも２層の金属層間に設けられた１層又は２層以上の前記ＩＭＤ層内に複数のダミーメタルビアを形成する工程と、
前記ダミーメタルビアの上に直接パッド構造を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記パッド構造を形成する工程は、前記相互接続構造の前記最上金属層を形成する工程と同じ工程で行われることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記パッド構造を形成する工程は、
前記最上金属層のメタルパッドに接続されたボンディングパッドを前記最上金属層上に形成する工程を含み、
前記ボンディングパッド上に、ワイヤボンディングアセンブリ又はフリップチップアセンブリを形成する工程をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記少なくとも２層の金属層は、７層の金属層を含み、
前記ダミーメタルビアは、前記７層の金属層のうちの何れか２層間に形成されていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記相互接続構造を形成する工程は、１層又は２層以上のＩＭＤ層内の複数の実際のメタルビアを形成する工程をさらに含み、
前記ダミーメタルビアと前記実際のメタルビアとを組み合わせ、１．５％を超えるビア密度を得て、
前記ビア密度は、前記パッド構造の真下に位置する前記相互接続構造の領域内で計算することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１】
半導体基板、相互接続構造、複数のダミーメタルビア及びパッド構造を備える半導体装置であって、
前記半導体基板は、内部に複数の微小電子素子が設けられ、
前記相互接続構造は、前記半導体基板上に設けられ、複数の金属層と、前記金属層を隔離する複数のＩＭＤ層と、を有し、前記金属層は、最上金属層と、最下金属層と、前記最上金属層と前記最下金属層との間に設けられた少なくとも２層の金属層と、を含み、
前記複数のダミーメタルビアは、前記少なくとも２層の金属層間に設けられた１層又は２層以上の前記ＩＭＤ層内に形成され、
前記パッド構造は、前記ダミーメタルビアの上に直接設けられていることを特徴とする半導体装置。
【請求項２】
前記少なくとも２層の金属層は、ダミーメタルフィーチャをそれぞれ含む互いに隣接した金属層であり、
前記互いに隣接した金属層の前記ダミーメタルフィーチャのそれぞれは、前記ダミーメタルビアのうちの１つにより接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッド構造は、前記最上金属層内に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記金属層は、前記最上金属層に隣接した第２の最上金属層を含み、
前記第２の最上金属層は、複数の最上メタルビアを介し、前記最上金属層の前記パッド構造に接続された他のパッド構造を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記少なくとも２層の金属層は、７層の金属層を含み、
前記ダミーメタルビアは、前記７層の金属層のうちの何れか２層間に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ダミーメタルビアは、前記最上金属層に近い前記７層の金属層のうちの５層の金属層間に設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＩＭＤ層の誘電率は２．５以下であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記パッド構造に接続されたワイヤボンディングアセンブリ又はフリップチップアセンブリをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記相互接続構造は、複数の実際のメタルビアを有し、
前記ダミーメタルビアと前記実際のメタルビアとを組み合わせ、１．５％を超えるビア密度を得て、
前記ビア密度は、前記パッド構造の真下に位置する前記相互接続構造の領域内で計算することを特徴とする請求項１に記載の半導体装置。
【請求項１０】
内部に複数の微小電子素子が設けられた半導体基板を準備する工程と、
最上金属層と、最下金属層と、前記最上金属層と前記最下金属層との間に設けられた少なくとも２層の金属層と、を含む複数の金属層と、複数のＩＭＤ層と、を有する相互接続構造を前記半導体基板上に形成する工程と、
前記少なくとも２層の金属層間に設けられた１層又は２層以上の前記ＩＭＤ層内に複数のダミーメタルビアを形成する工程と、
前記ダミーメタルビアの上に直接パッド構造を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記パッド構造を形成する工程は、前記相互接続構造の前記最上金属層を形成する工程と同じ工程で行われることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記パッド構造を形成する工程は、
前記最上金属層のメタルパッドに接続されたボンディングパッドを前記最上金属層上に形成する工程を含み、
前記ボンディングパッド上に、ワイヤボンディングアセンブリ又はフリップチップアセンブリを形成する工程をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記少なくとも２層の金属層は、７層の金属層を含み、
前記ダミーメタルビアは、前記７層の金属層のうちの何れか２層間に形成されていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記相互接続構造を形成する工程は、１層又は２層以上のＩＭＤ層内の複数の実際のメタルビアを形成する工程をさらに含み、
前記ダミーメタルビアと前記実際のメタルビアとを組み合わせ、１．５％を超えるビア密度を得て、
前記ビア密度は、前記パッド構造の真下に位置する前記相互接続構造の領域内で計算することを特徴とする請求項１０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１０９０５５（Ｐ２０１１−１０９０５５Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２０１０−１１６８５８（Ｐ２０１０−１１６８５８）
【出願日】平成２２年５月２１日（２０１０．５．２１）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２２年５月２１日（２０１０．５．２１）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
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