電界効果トランジスタの金属ゲート構造
【課題】電界効果トランジスタの電気抵抗の小さい金属ゲート構造を提供する。
【解決手段】本発明は、集積回路製造に関するものであって、特に、低抵抗の金属ゲート電極を有する電界効果トランジスタに関するものである。電界効果トランジスタのゲート電極の例は、凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料からなる下側部分３２６と、突起３２８ａを有し、かつ、第二抵抗を有する第二金属材料からなる上側部分３２８とからなり、突起が凹部に延伸し、第二抵抗は第一抵抗より小さい材料で形成される。
【解決手段】本発明は、集積回路製造に関するものであって、特に、低抵抗の金属ゲート電極を有する電界効果トランジスタに関するものである。電界効果トランジスタのゲート電極の例は、凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料からなる下側部分３２６と、突起３２８ａを有し、かつ、第二抵抗を有する第二金属材料からなる上側部分３２８とからなり、突起が凹部に延伸し、第二抵抗は第一抵抗より小さい材料で形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路製造に関するものであって、特に、金属ゲート電極を有する電界効果トランジスタに関するものである。
【背景技術】
【０００２】
トランジスタ寸法の縮小化に伴い、ゲート酸化層の厚さも減少して、減少したゲート長さを有しながら特性を維持しなければならない。しかし、ゲート電流漏れを減少させるため、高誘電率（high-k）のゲート誘電層が用いられ、大技術ノードに用いられる公知のゲート酸化層により提供される同じ有効厚さを維持する時、大きい物理的厚さを有することができる。
【０００３】
この他、技術ノードの縮減に伴い、ある集積回路（ＩＣ）の設計では、金属ゲート電極で、公知のポリシリコンゲート電極を代替して、縮減した形状を有することにより素子特性を改善する必要がある。金属ゲート電極を形成する一プロセスは、“ゲートラスト（gate last）”プロセスで、最終金属ゲート電極が最後に形成されることにより、ゲート電極が、ある高温プロセス、例えば、Ｓ／Ｄアニールの影響を受けないようにすることができる。
【０００４】
図１は、ゲートラストプロセスにより製造される電界効果トランジスタ（ＦＥＴ）１００の公知のゲート構造１２０の断面図である。ＦＥＴ１００は、絶縁領域１０４に近接する基板１０２のアクティブ領域１０３上に形成される。ＦＥＴ１００は、基板１０２のアクティブ領域１０３中に形成されるソース／ドレイン領域１０６と低濃度ドープ領域１０８と、基板１０２上に、順に形成される界面層１２２、ゲート誘電層１２４、および、多層金属ゲート電極１２０ａからなるゲート構造１２０、ゲート構造１２０の両側壁上に形成されるゲートスペーサ１１０、からなっている。この他、コンタクトエッチ停止層（contact etch stop layer、ＣＥＳＬ）１１２と層間絶縁膜（ＩＬＤ）層１１４も、基板１０２上に形成される。
【０００５】
多層金属ゲート電極１２０ａは、ゲート誘電層１２４上に順に形成された下側部分１２６と上側部分１２８からなる。下側部分１２６は、仕事関数（の大きい）金属層として作用する第一抵抗を有する第一金属材料からなっている。上側部分１２８は、相互接続金属層として作用する第一抵抗より低い第二抵抗を有する第二金属材料からなっている。低い抵抗の上側部分１２８は、多層金属ゲート電極１２０ａの小さな面積割合を有するので、多層金属ゲート電極１２０ａが高ゲート抵抗を示すことが観察され、これにより、回路のＲＣ遅延を増加させ、装置パフォーマンス（素子特性）を低下させる。
【０００６】
従って、低ゲート抵抗を有するゲート構造の金属ゲート電極が必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、低ゲート抵抗を有するゲート構造の金属ゲート電極を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００８】
一具体例では、電界効果トランジスタのゲート電極は、凹部を有し、かつ、第一抵抗を有する第一金属材料からなる下側部分と、突起を有し、かつ、第二抵抗を有する第二金属材料からなる上側部分と、を具備し、前記突起が前記凹部内に延伸し、前記第二抵抗は前記第一抵抗より小さい。
【０００９】
別の具体例では、電界効果トランジスタのゲート電極は、凹部を有し、かつ、第一抵抗を有する第一金属材料からなり、Ｕ型である下側部分と、突起を有し、かつ、第二抵抗を有する第二金属材料からなり、Ｔ型である上側部分と、を具備し、前記突起は前記凹部内に延伸し、第二抵抗は第一抵抗より小さい。
【００１０】
さらに別の具体例では、電界効果トランジスタは、アクティブ領域からなる基板と、基板上のゲート構造と、を具備し、前記ゲート構造は、ゲート誘電体層とゲート電極とを有し、前記ゲート電極は、凹部を有し、かつ、第一抵抗を有する第一金属材料からなる下側部分と、突起を有し、かつ、第二抵抗を有する第二金属材料からなる上側部分と、を具備し、前記突起は前記凹部内に延伸し、第二抵抗は第一抵抗より小さく、前記アクティブ領域内のソースとドレイン領域は前記ゲート構造の反対側にある。
【発明の効果】
【００１１】
回路のＲＣ遅延が減少し、装置パフォーマンスが向上する。
【図面の簡単な説明】
【００１２】
【図１】電界効果トランジスタの公知のゲート構造の断面図である。
【図２】本発明の具体例によるゲート構造製造方法のフローチャート図である。
【図３Ａ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｂ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｃ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｄ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｅ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｆ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｇ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｈ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【発明を実施するための形態】
【００１３】
以下で理解されるように、本発明の異なる特徴を実行する複数の異なる実施形態や具体例を提供する。本発明の描写を簡潔にするため、以下で、素子と設置方式の特定具体例を説明する。これらの具体例は単なる例であり、本発明を限定するものではない。例えば、第一素子を第二素子上、或いは、上方に形成することは、第一素子と第二素子間に、別の素子を形成している場合を含み、第一素子と第二素子間は、直接接触がないかもしれない。簡潔、且つ、はっきりとさせる目的のため、異なる素子は異なる寸法で書かれ、任意に表現されている。この他、本発明は、“ゲートラスト”の金属ゲート製造の具体例を提供しているが、この技術分野を熟知する者なら分かるように、その他のプロセスに応用、および／または、その他の材料を採用することができる。
【００１４】
図２〜図３Ｈと以下の文章で、方法２００と電界効果トランジスタ（ＦＥＴ）３００を説明する。図２は、本発明の具体例によるゲート構造３２０を製造する方法２００を示すフローチャート図である。図３Ａ−３Ｈは、図２の方法の具体例による各段階でのゲート構造３２０の断面図である。注意すべきことは、ＦＥＴ３００の一部は、相補型ＭＯＳ（ＣＭＯＳ）技術により製造されることである。よって、図２の方法２００の実施前、中、後に、追加のプロセスを実行することができ、他のいくつかのプロセスだけが、ここでは、簡単に説明されることが理解される。また、本発明の発明概念を分かりやすくするため、図２〜図３Ｈは、簡易化されている。例えば、図は、ＦＥＴ３００のゲート構造３２０を示しているが、ＩＣは、抵抗器、キャパシタ、インダクタ、ヒューズ等の多くのその他の素子を有することが理解できる。
【００１５】
図２と図３Ａを参照すると、方法２００は、ステップ２０２で開始され、まず、ゲート構造３２０のトレンチ３２５を含む半導体基板３０２が提供される。半導体基板３０２はシリコン基板、シリコンゲルマニウム、ガリウム砒素（gallium arsenic）、或いは、その他の半導体材料からなる。基板３０２は、さらに、多くのドープ領域、埋設層、および／または、エピタキシー層等、別の素子を含む。さらに、基板３０２は、半導体オンインシュレータ、例えば、シリコンオンインシュレータ（ＳＯＩ）であってもよい。別の具体例で、半導体基板３０２は、ドープエピ層、勾配半導体層からなり、および／または、さらに、シリコンゲルマニウム層上のシリコン層等、異なる性質の別の半導体層を堆積する半導体層により形成されてもよい。別の例では、化合物半導体基板が多層シリコン構造、或いは、シリコン基板が多層化合物半導体構造を有していてもよい。
【００１６】
半導体基板３０２は、アクティブ領域３０３と絶縁領域３０４とを有している。アクティブ領域３０３は、公知技術の設計要求に基づいて、様々なドーピング形態を有している。ある具体例では、アクティブ領域３０３は、ｐ型、或いは、ｎ型のドーパントがドープされる。例えば、アクティブ領域３０３は、ｐ型ドーパント、例えば、ボロン、或いは、ＢＦ2、ｎ型ドーパント、例えば、リン（phosphorus）、或いは、砒素（arsenic）、および／または、それらの組み合わせがドープされる。アクティブ領域３０３は、Ｎ型金属酸化膜半導体トランジスタ（ＮＭＯＳと称される）、或いは、Ｐ型金属酸化膜半導体トランジスタ（ＰＭＯＳ）に用いられる。
【００１７】
絶縁領域３０４が基板３０２上に形成されて、多くのアクティブ領域３０３を絶縁してもよい。これらの絶縁領域３０４は、アイソレーション技術、例えば、シリコンの局部酸化（ＬＯＣＯＳ）、或いは、シャロートレンチアイソレーション（ＳＴＩ）を利用して、様々なアクティブ領域３０３を区分し、電気的に絶縁する。本具体例では、絶縁領域３０４はＳＴＩを含む。絶縁領域３０４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、フッ化物ドープケイ酸塩ガラス（ＦＳＧ）、低ｋ（誘電率、以下、単にｋで表すこともある）誘電材料、その他の適当な材料、および／または、それらの組み合わせからなる。絶縁領域３０４、および、本具体例で採用されるＳＴＩは、適当なプロセスにより形成される。例えば、ＳＴＩは、公知のフォトリソグラフィプロセスにより、半導体基板３０２をパターン化し、基板３０２中のトレンチをエッチング（ドライエッチング、ウェットエッチング、および／または、プラズマエッチングプロセスを用いる）し、誘電材料により、トレンチを充填（例えば、化学気相成長プロセス）して形成される。ある具体例では、充填されたトレンチは、窒化ケイ素、或いは、酸化ケイ素を充填した熱酸化物ライナー層等の多層構造を有していてもよい。
【００１８】
注意すべきことは、ＦＥＴ３００は、“ゲートラスト”プロセスとその他のＣＭＯＳ技術を実行して、様々な特徴のＦＥＴ３００を形成することができることである。ここでは、様々な特徴だけが簡単に記述される。ＦＥＴの様々な素子は、ゲートラストプロセス中のゲート構造３２０の形成に先立って形成される。様々な素子は、アクティブ領域３０３中で、且つ、ゲート構造３２０の反対側上に位置するソース／ドレイン（ｎ型またはｐ型Ｓ／Ｄ）領域３０６と低濃度ドープソース／ドレイン領域（ｎ型またはｐ型ＬＤＤ）３０８からなる。ｎ型Ｓ／Ｄ３０６とＬＤＤ３０８領域は、Ｐ、或いは、Ａｓがドープされ、ｐ型Ｓ／Ｄ３０６とＬＤＤ３０８領域は、Ｂ、或いは、Ｉｎがドープされる。上述の異なる素子は、さらに、ゲート構造３２０の反対側壁上に位置するゲートスペーサ３１０、コンタクトエッチ停止層（ＣＥＳＬ）３１２、および、層間絶縁（ＩＬＤ）層３１４を有する。ゲートスペーサ３１０は、酸化ケイ素、窒化ケイ素、或いは、その他の適当な材料により形成される。ＣＥＳＬ３１２は、窒化ケイ素、酸窒化ケイ素、或いは、その他の適当な材料により形成され。ＩＬＤ３１４は、高アスペクト比プロセス（ＨＡＲＰ）、および／または、高密度プラズマ（ＨＤＰ）堆積プロセスにより形成される酸化物を含んでもよい。
【００１９】
ゲートラストプロセスでは、ダミーゲート構造（図示しない）、例えば、ダミーポリシリコンが最初に形成され、続いて、ＩＬＤ３１４の堆積まで、ＣＭＯＳ技術プロセスが実行される。化学機械研磨（ＣＭＰ）がＩＬＤ３１４上で実行され、ダミーゲート構造を露出する。その後、ダミーゲート構造が除去されて、開口を形成する。上述の例は、ダミーゲート構造を形成するステップに限定されないことが理解される。さらに、ダミーゲート構造は、追加の誘電層、および／または、導電層を含んでもよいことが分かる。例えば、ダミーゲート構造は、ハードマスク層、界面層、キャッピング層、拡散／バリア層、その他の適当な層、および／または、それらの組み合わせからなる。
【００２０】
図３Ａを再度参照すると、ゲート誘電層３２４が堆積されて、トレンチ３２５を形成する開口内に部分的に充填する。ある具体例では、ゲート誘電層３２４は、酸化ケイ素、酸窒化ケイ素、高ｋ誘電層、或いは、それらの組み合わせで形成されてもよい。高ｋ誘電層は、酸化ハフニウム（hafnium oxide、ＨｆＯ2）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化タンタルハフニウム（ＨｆＴａＯ）、酸化チタンハフニウム（ＨｆＴｉＯ）、酸化ジルコニウムハフニウム（ＨｆＺｒＯ）、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属の酸窒化物、金属アルミン酸塩、ケイ酸ジルコニウム、ジルコニウムアルミン酸塩、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化アルミニウム、二酸化ハフニウムアルミナ（ＨｆＯ2−Ａｌ2Ｏ3）合金、その他の適当な高ｋ誘電材料、および／または、それらの組み合わせで形成されてもよい。ある具体例では、開口中の高ｋゲート誘電体の厚さは、２ｎｍより小さい。ゲート誘電層３２４は、さらに、界面層３２２を含み、ゲート誘電層３２４と基板３０２間のダメージを減少させる。界面層３２２は、酸化ケイ素、酸窒化ケイ素、Ｈｆ−ケイ酸塩、或いは、Ａｌ2Ｏ3ベース誘電体からなる。
【００２１】
一般に、その後、トレンチ３２５は様々な金属層が充填され、金属層のパターニングが行われて、ＦＥＴ１００のための適当な金属層になる。ＣＭＰが行われて、トレンチ３２５外の多くの金属層を除去し、ＦＥＴ１００の多層金属ゲート電極１２０ａを形成する。または、ドライ、或いは、ウェットエッチングプロセスが行われてもよい。低抵抗金属層１２８は、多層金属ゲート電極の小さい領域だけを占有するので、ＦＥＴ１００の多層金属ゲート電極１２０ａは高ゲート抵抗を示すことが観察される。これは、ＩＣのＲＣ遅延を増加させ、装置パフォーマンスを低下させる。従って、図２と図３Ｂ−３Ｈの処理により、多層金属ゲート電極１２０ａを修正し、ゲート構造３２０を形成して、ゲート抵抗を一桁分減少させている。これにより、ＩＣのＲＣ遅延を減少させ、装置パフォーマンスを向上させることができる。
【００２２】
図２と図３Ｂを参照すると、方法２００は、続いて、ステップ２０４を行い、第一凹部３２６ａを有するように第一金属材料３２６が堆積されて、トレンチ３２５を部分的に充填する。第一金属材料３２６は、Ｔｉ、Ｔａ、Ｗ、ＴｉＡｌ、Ｃｏ、およびＣおよび／またはＮを含む合金或いは化合物金属の群から選択される積層された材料からなっている。第一金属材料３２６は、ＣＶＤ、ＰＶＤ、或いは、その他の適当な技術により形成される。第一金属材料３２６は第一抵抗を有する。第一金属材料３２６は、３０〜１５０オングストロームの厚さを有する。第一金属材料３２６は、仕事関数が大きい金属の積層構造からなっている。一具体例では、ＮＭＯＳの第一金属材料３２６は、仕事関数の大きい金属であるＴｉ、Ｔａ、ＴｉＡｌ、および、Ｃおよび／またはＮを含む合金或いは化合物からなっている。別の具体例では、ＰＭＯＳの第一金属材料３２６は、仕事関数の大きい金属であるＴｉ、Ｔａ、Ｃｏ、および、Ｃおよび／またはＮを含む合金或いは化合物からなっている。ある具体例では、ラミネートは、さらに、バリア金属層、ライナー金属層、或いは、湿潤金属層を含んでもよい。
【００２３】
図２と３Ｃを参照すると、方法２００は、ステップ２０６を行い、犠牲層３２７が第一金属材料３２６上に堆積されて、第一凹部３２６ａとトレンチ３２５を充填する。犠牲層３２７は、これらに限定されないが、ポリシリコン、フォトレジスト（ＰＲ）、或いは、スピンオン誘電体からなる。犠牲層３２７は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スピンオン、或いは、その他の適当な技術により形成される。犠牲層３２７の厚さは、第一凹部３２６ａとトレンチ３２５の深さに基づく。従って、第一凹部３２６ａとトレンチ３２５が充填されるまで、犠牲層３２７が堆積される。
【００２４】
図２と図３Ｄを参照すると、方法２００は、ステップ２０８を行い、ＣＭＰプロセスが行われて、トレンチ３２５外の犠牲層３２７、第一金属材料３２６、および、ゲート誘電層３２４の一部を除去する。従って、ＩＬＤ３１４に到達する時、ＣＭＰプロセスが停止され、よって、平坦表面が提供される。または、除去は、ドライ、および／または、ウェットプロセスの組み合わせにより達成されてもよい。
【００２５】
図２と図３Ｅを参照すると、方法２００は、ステップ２１０を行い、第一金属材料３２６の上部がエッチングプロセスにより除去されて、第一金属材料３２６の第二凹部３２６ｂを形成する。エッチングプロセスは、ドライエッチングプロセス、および／または、ウェットエッチングプロセスでもよい。例えば、ウェットエッチング化学品は、ＳＣ−１、或いは、ＳＰＭを含み、且つ、Ｈ2Ｏ2等の酸化剤を含んでもよいし、７０℃より低い温度で行われ、第一金属材料３２６の上部を選択的に除去する。例えば、ドライエッチング化学品は、ＢＣｌ3を含み、第一金属材料３２６の上部を選択的に除去する。エッチングプロセスは、トレンチ３２５の第一金属材料３２６の第二凹部３２６ｂを形成する。トレンチ３２５内の第一金属材料３２６の第二凹部３２６ｂは、約５０〜約２７００オングストロームの深さを有する。この深さは、エッチングプロセスの様々なパラメータ、例えば、時間やエッチング化学品（材料）を調整することにより得られる。
【００２６】
さらに、エッチング速度の比率が十分に大きくない限り、犠牲層３２７は、エッチングプロセスで、保護層とならない。一具体例では、エッチング液の第一金属材料３２６と犠牲層３２７に対するエッチング速度の比率は、好ましくは、１０より大きい。さらに、ゲート誘電層３２４がエッチング液によりダメージを受ける場合、後続プロセスで、欠陥源となり、電流漏れの可能性が増加する。一具体例で、エッチング液の第一金属材料３２６とゲート誘電層３２４に対するエッチング速度の比率は、好ましくは、２０以上である。本具体例では、トレンチ３２５内の第一金属材料３２６の残り部分は、修正されたゲート電極３２０ａの下側部分を形成する。下側部分は、断面形状がほぼＵ型である。
【００２７】
図２と図３Ｆを参照すると、方法２００は、ステップ２１２を行い、トレンチ３２５中に残る犠牲層３２７が、別のエッチングプロセスにより除去されて、第一金属材料３２６の第一凹部３２６ａを露出させる。エッチングプロセスは、ドライエッチングプロセス、および／または、ウェットエッチングプロセスを含む。例えば、ドライ／ウェットエッチング化学品は、Ｆ、Ｃｌ、および、Ｂｒベースのエッチング液を含み、トレンチ３２５に残る犠牲層３２７を選択的に除去する。第一凹部３２６ａに近接する第一金属材料３２６がエッチング液により侵食される場合、金属の仕事関数が変化し、これにより、素子不良の可能性が高くなる。一具体例では、エッチング液の犠牲層３２７の第一金属材料３２６に対するエッチング速度の比率は、好ましくは、１０より大きい。
【００２８】
図２と図３Ｇを参照すると、方法２００は、ステップ２１４を行い、第二金属材料３２８が第一金属材料３２６上に堆積されて、第一金属材料３２６の第一と第二凹部３２６ａ、３２６ｂを充填する。第一金属材料３２６の第一と第二凹部３２６ａ、３２６ｂはトレンチ３２５の上側部分として見なされる。一具体例では、バリア層が第一金属材料３２６上に選択的に形成されて、第二金属材料３２８の堆積の前に、トレンチ３２５の上側部分を部分的に充填してもよい。バリア層は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、および、ＷＮの群から選択される材料からなる。バリア層の厚さは、約５〜約５０オングストロームである。バリア層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、或いは、その他の適当な技術により形成される。ある具体例では、バリア層は高抵抗を有するので、用いられない。
【００２９】
図２と図３Ｇを参照すると、第二金属材料３２８が第一金属材料３２６上に堆積されて、トレンチ３２５の上側部分を充填する。本具体例では、第二金属材料３２８は、Ａｌ、Ｃｕ、Ｃｏ、および、Ｗの群から選択される材料からなる。第二金属材料３２８は、ＣＶＤ、ＰＶＤ、めっき、スピンオン、ＡＬＤ、或いは、その他の適当な技術により形成される。第二金属材料３２８は第二抵抗を有する。第二抵抗は、第一抵抗より小さい。例えば、Ａｌの電気比抵抗（約２．６５μΩ−ｃｍ）は、ＴｉＮの電気比抵抗（約２００μΩ−ｃｍ）より小さい。第二金属材料３２８の厚さは、トレンチ３２５の上側部分の深さに基づく。よって、トレンチ３２５の上側部分が充填されるまで、第二金属材料３２８が堆積される。
【００３０】
図２と図３Ｈを参照すると、方法２００は、ステップ２１６を行い、ＣＭＰが行われて、トレンチ３２５外の第二金属材料３２８の一部を除去する。これにより、ＩＬＤ３１４に到達する時、ＣＭＰプロセスが停止され、よって、ほぼ平坦な表面が提供される。ＣＭＰの後、トレンチ３２５内の第二金属材料３２８の残り部分が、修正された金属ゲート電極３２０ａの上側部分を形成する。第二金属材料３２８は、第一金属材料３２６の第一凹部３２６ａに延伸する突起３２８ａを有する。第二金属材料３２８は、さらに、第一金属材料３２６の第二凹部３２６ｂに延伸する金属ストリップ３２８ｂを有し、第二金属材料３２８は、この時、断面形状がほぼＴ型である。
【００３１】
修正されたゲート電極３２０ａは、第一凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料３２６からなる下側部分を有する。下側部分は、断面形状がほぼＵ型である。本発明は上述の具体例に限定されないことが理解できる。下側部分は、Ｌ型、或いは、その他の形状でもよい。下側部分は、３００〜２９００オングストロームで、最大高さ３２６ｃを有する。下側部分は、３０〜１５０オングストロームの最低高さ３２６ｄを有する。修正された金属ゲート電極３２０ａは、さらに、凹部３２６ａに延伸する突起３２８ａと第二抵抗を有する第二金属材料３２８からなる上側部分を有する。上側部分は、さらに、金属ストリップ３２８ｂを有し、断面形状がほぼ、Ｔ型である。本発明は上述の具体例に限定されないことが理解できる。上側部分は、ほぼ、Ｌ型、或いは、その他の形状でもよい。上側部分は、５０〜２７００オングストロームの最低高さ３２８ｃを有する。この他、突起３２８ａは凹部３２６ａに延伸する。第二抵抗は、第一抵抗より低い。図１で示される公知の金属ゲート電極と比較すると、低抵抗の上側部分３２８は、修正された金属ゲート電極３２０ａの大比率を占有する。これにより、修正された金属ゲート電極３２０ａは、公知の金属ゲート電極１２０ａより低いゲート抵抗を有する。よって、低いゲート抵抗は、回路のＲＣ遅延を減少させ、装置パフォーマンスを向上させる。
【００３２】
ＦＥＴ３００は、さらに、ＣＭＯＳプロセスフローを行って、様々な素子、例えば、コンタクト／バイアス、相互接続金属層、誘電層、パッシベーション層等を形成することができることが理解できる。ゲートコンタクト材料として用いられる修正金属ゲート電極３２０ａは、ＮＭＯＳとＰＭＯＳのゲート抵抗を減少させることができることが認められる。
【００３３】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や置換を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３４】
１００ 電界効果トランジスタ
１０２ 基板
１０３ アクティブ領域
１０４ 絶縁領域
１０６ ソース／ドレイン領域
１０８ 低濃度ドープ領域
１１０ ゲートスペーサ
１１２ コンタクトエッチ停止層
１１４ ＩＬＤ層
１２０ ゲート構造
１２０ａ 多層金属ゲート電極
１２２ 界面層
１２４ ゲート誘電層
１２６ 下側部分
１２８ 上側部分
２００ 方法
２０２、２０４、２０６、２０８、２１０、２１２、２１４、２１６ ステップ
３００ 電界効果トランジスタ
３０２ 半導体基板
３０３ アクティブ領域
３０４ 絶縁領域
３０６ ソース／ドレイン領域
３０８ 低濃度ドープソース／ドレイン領域
３１０ ゲートスペーサ
３１２ コンタクトエッチ停止層
３１４ ＩＬＤ層
３２０ ゲート構造
３２０ａ 修正されたゲート電極
３２２ 界面層
３２４ ゲート誘電層
３２５ トレンチ
３２６ 第一金属材料
３２６ａ 第一金属材料の第一凹部
３２６ｂ 第一金属材料の第二凹部
３２６ｃ 下側部分の最大高さ
３２７ 犠牲層
３２８ 第二金属材料
３２８ａ 第二金属材料の突起
３２８ｂ金属ストリップ
３２８ｃ 上側部分の最低高さ
【技術分野】
【０００１】
本発明は、集積回路製造に関するものであって、特に、金属ゲート電極を有する電界効果トランジスタに関するものである。
【背景技術】
【０００２】
トランジスタ寸法の縮小化に伴い、ゲート酸化層の厚さも減少して、減少したゲート長さを有しながら特性を維持しなければならない。しかし、ゲート電流漏れを減少させるため、高誘電率（high-k）のゲート誘電層が用いられ、大技術ノードに用いられる公知のゲート酸化層により提供される同じ有効厚さを維持する時、大きい物理的厚さを有することができる。
【０００３】
この他、技術ノードの縮減に伴い、ある集積回路（ＩＣ）の設計では、金属ゲート電極で、公知のポリシリコンゲート電極を代替して、縮減した形状を有することにより素子特性を改善する必要がある。金属ゲート電極を形成する一プロセスは、“ゲートラスト（gate last）”プロセスで、最終金属ゲート電極が最後に形成されることにより、ゲート電極が、ある高温プロセス、例えば、Ｓ／Ｄアニールの影響を受けないようにすることができる。
【０００４】
図１は、ゲートラストプロセスにより製造される電界効果トランジスタ（ＦＥＴ）１００の公知のゲート構造１２０の断面図である。ＦＥＴ１００は、絶縁領域１０４に近接する基板１０２のアクティブ領域１０３上に形成される。ＦＥＴ１００は、基板１０２のアクティブ領域１０３中に形成されるソース／ドレイン領域１０６と低濃度ドープ領域１０８と、基板１０２上に、順に形成される界面層１２２、ゲート誘電層１２４、および、多層金属ゲート電極１２０ａからなるゲート構造１２０、ゲート構造１２０の両側壁上に形成されるゲートスペーサ１１０、からなっている。この他、コンタクトエッチ停止層（contact etch stop layer、ＣＥＳＬ）１１２と層間絶縁膜（ＩＬＤ）層１１４も、基板１０２上に形成される。
【０００５】
多層金属ゲート電極１２０ａは、ゲート誘電層１２４上に順に形成された下側部分１２６と上側部分１２８からなる。下側部分１２６は、仕事関数（の大きい）金属層として作用する第一抵抗を有する第一金属材料からなっている。上側部分１２８は、相互接続金属層として作用する第一抵抗より低い第二抵抗を有する第二金属材料からなっている。低い抵抗の上側部分１２８は、多層金属ゲート電極１２０ａの小さな面積割合を有するので、多層金属ゲート電極１２０ａが高ゲート抵抗を示すことが観察され、これにより、回路のＲＣ遅延を増加させ、装置パフォーマンス（素子特性）を低下させる。
【０００６】
従って、低ゲート抵抗を有するゲート構造の金属ゲート電極が必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、低ゲート抵抗を有するゲート構造の金属ゲート電極を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００８】
一具体例では、電界効果トランジスタのゲート電極は、凹部を有し、かつ、第一抵抗を有する第一金属材料からなる下側部分と、突起を有し、かつ、第二抵抗を有する第二金属材料からなる上側部分と、を具備し、前記突起が前記凹部内に延伸し、前記第二抵抗は前記第一抵抗より小さい。
【０００９】
別の具体例では、電界効果トランジスタのゲート電極は、凹部を有し、かつ、第一抵抗を有する第一金属材料からなり、Ｕ型である下側部分と、突起を有し、かつ、第二抵抗を有する第二金属材料からなり、Ｔ型である上側部分と、を具備し、前記突起は前記凹部内に延伸し、第二抵抗は第一抵抗より小さい。
【００１０】
さらに別の具体例では、電界効果トランジスタは、アクティブ領域からなる基板と、基板上のゲート構造と、を具備し、前記ゲート構造は、ゲート誘電体層とゲート電極とを有し、前記ゲート電極は、凹部を有し、かつ、第一抵抗を有する第一金属材料からなる下側部分と、突起を有し、かつ、第二抵抗を有する第二金属材料からなる上側部分と、を具備し、前記突起は前記凹部内に延伸し、第二抵抗は第一抵抗より小さく、前記アクティブ領域内のソースとドレイン領域は前記ゲート構造の反対側にある。
【発明の効果】
【００１１】
回路のＲＣ遅延が減少し、装置パフォーマンスが向上する。
【図面の簡単な説明】
【００１２】
【図１】電界効果トランジスタの公知のゲート構造の断面図である。
【図２】本発明の具体例によるゲート構造製造方法のフローチャート図である。
【図３Ａ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｂ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｃ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｄ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｅ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｆ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｇ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【図３Ｈ】図２の方法の具体例による製造段階でのゲート構造の断面図である。
【発明を実施するための形態】
【００１３】
以下で理解されるように、本発明の異なる特徴を実行する複数の異なる実施形態や具体例を提供する。本発明の描写を簡潔にするため、以下で、素子と設置方式の特定具体例を説明する。これらの具体例は単なる例であり、本発明を限定するものではない。例えば、第一素子を第二素子上、或いは、上方に形成することは、第一素子と第二素子間に、別の素子を形成している場合を含み、第一素子と第二素子間は、直接接触がないかもしれない。簡潔、且つ、はっきりとさせる目的のため、異なる素子は異なる寸法で書かれ、任意に表現されている。この他、本発明は、“ゲートラスト”の金属ゲート製造の具体例を提供しているが、この技術分野を熟知する者なら分かるように、その他のプロセスに応用、および／または、その他の材料を採用することができる。
【００１４】
図２〜図３Ｈと以下の文章で、方法２００と電界効果トランジスタ（ＦＥＴ）３００を説明する。図２は、本発明の具体例によるゲート構造３２０を製造する方法２００を示すフローチャート図である。図３Ａ−３Ｈは、図２の方法の具体例による各段階でのゲート構造３２０の断面図である。注意すべきことは、ＦＥＴ３００の一部は、相補型ＭＯＳ（ＣＭＯＳ）技術により製造されることである。よって、図２の方法２００の実施前、中、後に、追加のプロセスを実行することができ、他のいくつかのプロセスだけが、ここでは、簡単に説明されることが理解される。また、本発明の発明概念を分かりやすくするため、図２〜図３Ｈは、簡易化されている。例えば、図は、ＦＥＴ３００のゲート構造３２０を示しているが、ＩＣは、抵抗器、キャパシタ、インダクタ、ヒューズ等の多くのその他の素子を有することが理解できる。
【００１５】
図２と図３Ａを参照すると、方法２００は、ステップ２０２で開始され、まず、ゲート構造３２０のトレンチ３２５を含む半導体基板３０２が提供される。半導体基板３０２はシリコン基板、シリコンゲルマニウム、ガリウム砒素（gallium arsenic）、或いは、その他の半導体材料からなる。基板３０２は、さらに、多くのドープ領域、埋設層、および／または、エピタキシー層等、別の素子を含む。さらに、基板３０２は、半導体オンインシュレータ、例えば、シリコンオンインシュレータ（ＳＯＩ）であってもよい。別の具体例で、半導体基板３０２は、ドープエピ層、勾配半導体層からなり、および／または、さらに、シリコンゲルマニウム層上のシリコン層等、異なる性質の別の半導体層を堆積する半導体層により形成されてもよい。別の例では、化合物半導体基板が多層シリコン構造、或いは、シリコン基板が多層化合物半導体構造を有していてもよい。
【００１６】
半導体基板３０２は、アクティブ領域３０３と絶縁領域３０４とを有している。アクティブ領域３０３は、公知技術の設計要求に基づいて、様々なドーピング形態を有している。ある具体例では、アクティブ領域３０３は、ｐ型、或いは、ｎ型のドーパントがドープされる。例えば、アクティブ領域３０３は、ｐ型ドーパント、例えば、ボロン、或いは、ＢＦ2、ｎ型ドーパント、例えば、リン（phosphorus）、或いは、砒素（arsenic）、および／または、それらの組み合わせがドープされる。アクティブ領域３０３は、Ｎ型金属酸化膜半導体トランジスタ（ＮＭＯＳと称される）、或いは、Ｐ型金属酸化膜半導体トランジスタ（ＰＭＯＳ）に用いられる。
【００１７】
絶縁領域３０４が基板３０２上に形成されて、多くのアクティブ領域３０３を絶縁してもよい。これらの絶縁領域３０４は、アイソレーション技術、例えば、シリコンの局部酸化（ＬＯＣＯＳ）、或いは、シャロートレンチアイソレーション（ＳＴＩ）を利用して、様々なアクティブ領域３０３を区分し、電気的に絶縁する。本具体例では、絶縁領域３０４はＳＴＩを含む。絶縁領域３０４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、フッ化物ドープケイ酸塩ガラス（ＦＳＧ）、低ｋ（誘電率、以下、単にｋで表すこともある）誘電材料、その他の適当な材料、および／または、それらの組み合わせからなる。絶縁領域３０４、および、本具体例で採用されるＳＴＩは、適当なプロセスにより形成される。例えば、ＳＴＩは、公知のフォトリソグラフィプロセスにより、半導体基板３０２をパターン化し、基板３０２中のトレンチをエッチング（ドライエッチング、ウェットエッチング、および／または、プラズマエッチングプロセスを用いる）し、誘電材料により、トレンチを充填（例えば、化学気相成長プロセス）して形成される。ある具体例では、充填されたトレンチは、窒化ケイ素、或いは、酸化ケイ素を充填した熱酸化物ライナー層等の多層構造を有していてもよい。
【００１８】
注意すべきことは、ＦＥＴ３００は、“ゲートラスト”プロセスとその他のＣＭＯＳ技術を実行して、様々な特徴のＦＥＴ３００を形成することができることである。ここでは、様々な特徴だけが簡単に記述される。ＦＥＴの様々な素子は、ゲートラストプロセス中のゲート構造３２０の形成に先立って形成される。様々な素子は、アクティブ領域３０３中で、且つ、ゲート構造３２０の反対側上に位置するソース／ドレイン（ｎ型またはｐ型Ｓ／Ｄ）領域３０６と低濃度ドープソース／ドレイン領域（ｎ型またはｐ型ＬＤＤ）３０８からなる。ｎ型Ｓ／Ｄ３０６とＬＤＤ３０８領域は、Ｐ、或いは、Ａｓがドープされ、ｐ型Ｓ／Ｄ３０６とＬＤＤ３０８領域は、Ｂ、或いは、Ｉｎがドープされる。上述の異なる素子は、さらに、ゲート構造３２０の反対側壁上に位置するゲートスペーサ３１０、コンタクトエッチ停止層（ＣＥＳＬ）３１２、および、層間絶縁（ＩＬＤ）層３１４を有する。ゲートスペーサ３１０は、酸化ケイ素、窒化ケイ素、或いは、その他の適当な材料により形成される。ＣＥＳＬ３１２は、窒化ケイ素、酸窒化ケイ素、或いは、その他の適当な材料により形成され。ＩＬＤ３１４は、高アスペクト比プロセス（ＨＡＲＰ）、および／または、高密度プラズマ（ＨＤＰ）堆積プロセスにより形成される酸化物を含んでもよい。
【００１９】
ゲートラストプロセスでは、ダミーゲート構造（図示しない）、例えば、ダミーポリシリコンが最初に形成され、続いて、ＩＬＤ３１４の堆積まで、ＣＭＯＳ技術プロセスが実行される。化学機械研磨（ＣＭＰ）がＩＬＤ３１４上で実行され、ダミーゲート構造を露出する。その後、ダミーゲート構造が除去されて、開口を形成する。上述の例は、ダミーゲート構造を形成するステップに限定されないことが理解される。さらに、ダミーゲート構造は、追加の誘電層、および／または、導電層を含んでもよいことが分かる。例えば、ダミーゲート構造は、ハードマスク層、界面層、キャッピング層、拡散／バリア層、その他の適当な層、および／または、それらの組み合わせからなる。
【００２０】
図３Ａを再度参照すると、ゲート誘電層３２４が堆積されて、トレンチ３２５を形成する開口内に部分的に充填する。ある具体例では、ゲート誘電層３２４は、酸化ケイ素、酸窒化ケイ素、高ｋ誘電層、或いは、それらの組み合わせで形成されてもよい。高ｋ誘電層は、酸化ハフニウム（hafnium oxide、ＨｆＯ2）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化タンタルハフニウム（ＨｆＴａＯ）、酸化チタンハフニウム（ＨｆＴｉＯ）、酸化ジルコニウムハフニウム（ＨｆＺｒＯ）、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属の酸窒化物、金属アルミン酸塩、ケイ酸ジルコニウム、ジルコニウムアルミン酸塩、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化アルミニウム、二酸化ハフニウムアルミナ（ＨｆＯ2−Ａｌ2Ｏ3）合金、その他の適当な高ｋ誘電材料、および／または、それらの組み合わせで形成されてもよい。ある具体例では、開口中の高ｋゲート誘電体の厚さは、２ｎｍより小さい。ゲート誘電層３２４は、さらに、界面層３２２を含み、ゲート誘電層３２４と基板３０２間のダメージを減少させる。界面層３２２は、酸化ケイ素、酸窒化ケイ素、Ｈｆ−ケイ酸塩、或いは、Ａｌ2Ｏ3ベース誘電体からなる。
【００２１】
一般に、その後、トレンチ３２５は様々な金属層が充填され、金属層のパターニングが行われて、ＦＥＴ１００のための適当な金属層になる。ＣＭＰが行われて、トレンチ３２５外の多くの金属層を除去し、ＦＥＴ１００の多層金属ゲート電極１２０ａを形成する。または、ドライ、或いは、ウェットエッチングプロセスが行われてもよい。低抵抗金属層１２８は、多層金属ゲート電極の小さい領域だけを占有するので、ＦＥＴ１００の多層金属ゲート電極１２０ａは高ゲート抵抗を示すことが観察される。これは、ＩＣのＲＣ遅延を増加させ、装置パフォーマンスを低下させる。従って、図２と図３Ｂ−３Ｈの処理により、多層金属ゲート電極１２０ａを修正し、ゲート構造３２０を形成して、ゲート抵抗を一桁分減少させている。これにより、ＩＣのＲＣ遅延を減少させ、装置パフォーマンスを向上させることができる。
【００２２】
図２と図３Ｂを参照すると、方法２００は、続いて、ステップ２０４を行い、第一凹部３２６ａを有するように第一金属材料３２６が堆積されて、トレンチ３２５を部分的に充填する。第一金属材料３２６は、Ｔｉ、Ｔａ、Ｗ、ＴｉＡｌ、Ｃｏ、およびＣおよび／またはＮを含む合金或いは化合物金属の群から選択される積層された材料からなっている。第一金属材料３２６は、ＣＶＤ、ＰＶＤ、或いは、その他の適当な技術により形成される。第一金属材料３２６は第一抵抗を有する。第一金属材料３２６は、３０〜１５０オングストロームの厚さを有する。第一金属材料３２６は、仕事関数が大きい金属の積層構造からなっている。一具体例では、ＮＭＯＳの第一金属材料３２６は、仕事関数の大きい金属であるＴｉ、Ｔａ、ＴｉＡｌ、および、Ｃおよび／またはＮを含む合金或いは化合物からなっている。別の具体例では、ＰＭＯＳの第一金属材料３２６は、仕事関数の大きい金属であるＴｉ、Ｔａ、Ｃｏ、および、Ｃおよび／またはＮを含む合金或いは化合物からなっている。ある具体例では、ラミネートは、さらに、バリア金属層、ライナー金属層、或いは、湿潤金属層を含んでもよい。
【００２３】
図２と３Ｃを参照すると、方法２００は、ステップ２０６を行い、犠牲層３２７が第一金属材料３２６上に堆積されて、第一凹部３２６ａとトレンチ３２５を充填する。犠牲層３２７は、これらに限定されないが、ポリシリコン、フォトレジスト（ＰＲ）、或いは、スピンオン誘電体からなる。犠牲層３２７は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スピンオン、或いは、その他の適当な技術により形成される。犠牲層３２７の厚さは、第一凹部３２６ａとトレンチ３２５の深さに基づく。従って、第一凹部３２６ａとトレンチ３２５が充填されるまで、犠牲層３２７が堆積される。
【００２４】
図２と図３Ｄを参照すると、方法２００は、ステップ２０８を行い、ＣＭＰプロセスが行われて、トレンチ３２５外の犠牲層３２７、第一金属材料３２６、および、ゲート誘電層３２４の一部を除去する。従って、ＩＬＤ３１４に到達する時、ＣＭＰプロセスが停止され、よって、平坦表面が提供される。または、除去は、ドライ、および／または、ウェットプロセスの組み合わせにより達成されてもよい。
【００２５】
図２と図３Ｅを参照すると、方法２００は、ステップ２１０を行い、第一金属材料３２６の上部がエッチングプロセスにより除去されて、第一金属材料３２６の第二凹部３２６ｂを形成する。エッチングプロセスは、ドライエッチングプロセス、および／または、ウェットエッチングプロセスでもよい。例えば、ウェットエッチング化学品は、ＳＣ−１、或いは、ＳＰＭを含み、且つ、Ｈ2Ｏ2等の酸化剤を含んでもよいし、７０℃より低い温度で行われ、第一金属材料３２６の上部を選択的に除去する。例えば、ドライエッチング化学品は、ＢＣｌ3を含み、第一金属材料３２６の上部を選択的に除去する。エッチングプロセスは、トレンチ３２５の第一金属材料３２６の第二凹部３２６ｂを形成する。トレンチ３２５内の第一金属材料３２６の第二凹部３２６ｂは、約５０〜約２７００オングストロームの深さを有する。この深さは、エッチングプロセスの様々なパラメータ、例えば、時間やエッチング化学品（材料）を調整することにより得られる。
【００２６】
さらに、エッチング速度の比率が十分に大きくない限り、犠牲層３２７は、エッチングプロセスで、保護層とならない。一具体例では、エッチング液の第一金属材料３２６と犠牲層３２７に対するエッチング速度の比率は、好ましくは、１０より大きい。さらに、ゲート誘電層３２４がエッチング液によりダメージを受ける場合、後続プロセスで、欠陥源となり、電流漏れの可能性が増加する。一具体例で、エッチング液の第一金属材料３２６とゲート誘電層３２４に対するエッチング速度の比率は、好ましくは、２０以上である。本具体例では、トレンチ３２５内の第一金属材料３２６の残り部分は、修正されたゲート電極３２０ａの下側部分を形成する。下側部分は、断面形状がほぼＵ型である。
【００２７】
図２と図３Ｆを参照すると、方法２００は、ステップ２１２を行い、トレンチ３２５中に残る犠牲層３２７が、別のエッチングプロセスにより除去されて、第一金属材料３２６の第一凹部３２６ａを露出させる。エッチングプロセスは、ドライエッチングプロセス、および／または、ウェットエッチングプロセスを含む。例えば、ドライ／ウェットエッチング化学品は、Ｆ、Ｃｌ、および、Ｂｒベースのエッチング液を含み、トレンチ３２５に残る犠牲層３２７を選択的に除去する。第一凹部３２６ａに近接する第一金属材料３２６がエッチング液により侵食される場合、金属の仕事関数が変化し、これにより、素子不良の可能性が高くなる。一具体例では、エッチング液の犠牲層３２７の第一金属材料３２６に対するエッチング速度の比率は、好ましくは、１０より大きい。
【００２８】
図２と図３Ｇを参照すると、方法２００は、ステップ２１４を行い、第二金属材料３２８が第一金属材料３２６上に堆積されて、第一金属材料３２６の第一と第二凹部３２６ａ、３２６ｂを充填する。第一金属材料３２６の第一と第二凹部３２６ａ、３２６ｂはトレンチ３２５の上側部分として見なされる。一具体例では、バリア層が第一金属材料３２６上に選択的に形成されて、第二金属材料３２８の堆積の前に、トレンチ３２５の上側部分を部分的に充填してもよい。バリア層は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、および、ＷＮの群から選択される材料からなる。バリア層の厚さは、約５〜約５０オングストロームである。バリア層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、或いは、その他の適当な技術により形成される。ある具体例では、バリア層は高抵抗を有するので、用いられない。
【００２９】
図２と図３Ｇを参照すると、第二金属材料３２８が第一金属材料３２６上に堆積されて、トレンチ３２５の上側部分を充填する。本具体例では、第二金属材料３２８は、Ａｌ、Ｃｕ、Ｃｏ、および、Ｗの群から選択される材料からなる。第二金属材料３２８は、ＣＶＤ、ＰＶＤ、めっき、スピンオン、ＡＬＤ、或いは、その他の適当な技術により形成される。第二金属材料３２８は第二抵抗を有する。第二抵抗は、第一抵抗より小さい。例えば、Ａｌの電気比抵抗（約２．６５μΩ−ｃｍ）は、ＴｉＮの電気比抵抗（約２００μΩ−ｃｍ）より小さい。第二金属材料３２８の厚さは、トレンチ３２５の上側部分の深さに基づく。よって、トレンチ３２５の上側部分が充填されるまで、第二金属材料３２８が堆積される。
【００３０】
図２と図３Ｈを参照すると、方法２００は、ステップ２１６を行い、ＣＭＰが行われて、トレンチ３２５外の第二金属材料３２８の一部を除去する。これにより、ＩＬＤ３１４に到達する時、ＣＭＰプロセスが停止され、よって、ほぼ平坦な表面が提供される。ＣＭＰの後、トレンチ３２５内の第二金属材料３２８の残り部分が、修正された金属ゲート電極３２０ａの上側部分を形成する。第二金属材料３２８は、第一金属材料３２６の第一凹部３２６ａに延伸する突起３２８ａを有する。第二金属材料３２８は、さらに、第一金属材料３２６の第二凹部３２６ｂに延伸する金属ストリップ３２８ｂを有し、第二金属材料３２８は、この時、断面形状がほぼＴ型である。
【００３１】
修正されたゲート電極３２０ａは、第一凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料３２６からなる下側部分を有する。下側部分は、断面形状がほぼＵ型である。本発明は上述の具体例に限定されないことが理解できる。下側部分は、Ｌ型、或いは、その他の形状でもよい。下側部分は、３００〜２９００オングストロームで、最大高さ３２６ｃを有する。下側部分は、３０〜１５０オングストロームの最低高さ３２６ｄを有する。修正された金属ゲート電極３２０ａは、さらに、凹部３２６ａに延伸する突起３２８ａと第二抵抗を有する第二金属材料３２８からなる上側部分を有する。上側部分は、さらに、金属ストリップ３２８ｂを有し、断面形状がほぼ、Ｔ型である。本発明は上述の具体例に限定されないことが理解できる。上側部分は、ほぼ、Ｌ型、或いは、その他の形状でもよい。上側部分は、５０〜２７００オングストロームの最低高さ３２８ｃを有する。この他、突起３２８ａは凹部３２６ａに延伸する。第二抵抗は、第一抵抗より低い。図１で示される公知の金属ゲート電極と比較すると、低抵抗の上側部分３２８は、修正された金属ゲート電極３２０ａの大比率を占有する。これにより、修正された金属ゲート電極３２０ａは、公知の金属ゲート電極１２０ａより低いゲート抵抗を有する。よって、低いゲート抵抗は、回路のＲＣ遅延を減少させ、装置パフォーマンスを向上させる。
【００３２】
ＦＥＴ３００は、さらに、ＣＭＯＳプロセスフローを行って、様々な素子、例えば、コンタクト／バイアス、相互接続金属層、誘電層、パッシベーション層等を形成することができることが理解できる。ゲートコンタクト材料として用いられる修正金属ゲート電極３２０ａは、ＮＭＯＳとＰＭＯＳのゲート抵抗を減少させることができることが認められる。
【００３３】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や置換を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３４】
１００ 電界効果トランジスタ
１０２ 基板
１０３ アクティブ領域
１０４ 絶縁領域
１０６ ソース／ドレイン領域
１０８ 低濃度ドープ領域
１１０ ゲートスペーサ
１１２ コンタクトエッチ停止層
１１４ ＩＬＤ層
１２０ ゲート構造
１２０ａ 多層金属ゲート電極
１２２ 界面層
１２４ ゲート誘電層
１２６ 下側部分
１２８ 上側部分
２００ 方法
２０２、２０４、２０６、２０８、２１０、２１２、２１４、２１６ ステップ
３００ 電界効果トランジスタ
３０２ 半導体基板
３０３ アクティブ領域
３０４ 絶縁領域
３０６ ソース／ドレイン領域
３０８ 低濃度ドープソース／ドレイン領域
３１０ ゲートスペーサ
３１２ コンタクトエッチ停止層
３１４ ＩＬＤ層
３２０ ゲート構造
３２０ａ 修正されたゲート電極
３２２ 界面層
３２４ ゲート誘電層
３２５ トレンチ
３２６ 第一金属材料
３２６ａ 第一金属材料の第一凹部
３２６ｂ 第一金属材料の第二凹部
３２６ｃ 下側部分の最大高さ
３２７ 犠牲層
３２８ 第二金属材料
３２８ａ 第二金属材料の突起
３２８ｂ金属ストリップ
３２８ｃ 上側部分の最低高さ
【特許請求の範囲】
【請求項１】
電界効果トランジスタのゲート電極であって、
凹部を有し、かつ、第一抵抗を有する第一金属材料からなる下側部分と、
突起を有し、かつ、第二抵抗を有する第二金属材料からなる上側部分と、
を具備し、
前記突起が前記凹部に延伸し、前記第二抵抗は前記第一抵抗より小さいことを特徴とするゲート電極。
【請求項２】
前記下側部分はほぼＵ型であることを特徴とする請求項１記載のゲート電極。
【請求項３】
前記第一金属材料は、仕事関数が大きい金属を含む積層構造からなることを特徴とする請求項１記載のゲート電極。
【請求項４】
前記上側部分はほぼＴ型であることを特徴とする請求項１記載のゲート電極。
【請求項５】
電界効果トランジスタであって、
アクティブ領域を有する基板と、
前記基板のアクティブ領域上に位置し、ゲート誘電体とゲート電極とを有するゲート構造を具備し、
前記ゲート電極は、凹部を有し、かつ、第一抵抗を有する第一金属材料からなる下側部分と、突起を有し、かつ、第二抵抗を有する第二金属材料からなる上側部分とを備え、前記突起は前記凹部に延伸し、前記第一金属材料および第二金属材料は、前記第二抵抗が前記第一抵抗より小さい材料で形成され、
前記ゲート構造の反対側の前記アクティブ領域の両端部にソース領域とドレイン領域とが形成され
ていることを特徴とする電界効果トランジスタ。
【請求項６】
前記下側部分はほぼＵ型であることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
前記第一金属材料は、仕事関数が大きい金属を含む積層構造からなることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項８】
前記上側部分はほぼＴ型であることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項９】
前記第二金属材料は、Ａｌ、Ｃｕ、Ｃｏ、およびＷの群から選択されることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項１０】
前記ゲート誘電体は、高誘電率誘電層からなることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項１】
電界効果トランジスタのゲート電極であって、
凹部を有し、かつ、第一抵抗を有する第一金属材料からなる下側部分と、
突起を有し、かつ、第二抵抗を有する第二金属材料からなる上側部分と、
を具備し、
前記突起が前記凹部に延伸し、前記第二抵抗は前記第一抵抗より小さいことを特徴とするゲート電極。
【請求項２】
前記下側部分はほぼＵ型であることを特徴とする請求項１記載のゲート電極。
【請求項３】
前記第一金属材料は、仕事関数が大きい金属を含む積層構造からなることを特徴とする請求項１記載のゲート電極。
【請求項４】
前記上側部分はほぼＴ型であることを特徴とする請求項１記載のゲート電極。
【請求項５】
電界効果トランジスタであって、
アクティブ領域を有する基板と、
前記基板のアクティブ領域上に位置し、ゲート誘電体とゲート電極とを有するゲート構造を具備し、
前記ゲート電極は、凹部を有し、かつ、第一抵抗を有する第一金属材料からなる下側部分と、突起を有し、かつ、第二抵抗を有する第二金属材料からなる上側部分とを備え、前記突起は前記凹部に延伸し、前記第一金属材料および第二金属材料は、前記第二抵抗が前記第一抵抗より小さい材料で形成され、
前記ゲート構造の反対側の前記アクティブ領域の両端部にソース領域とドレイン領域とが形成され
ていることを特徴とする電界効果トランジスタ。
【請求項６】
前記下側部分はほぼＵ型であることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
前記第一金属材料は、仕事関数が大きい金属を含む積層構造からなることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項８】
前記上側部分はほぼＴ型であることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項９】
前記第二金属材料は、Ａｌ、Ｃｕ、Ｃｏ、およびＷの群から選択されることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項１０】
前記ゲート誘電体は、高誘電率誘電層からなることを特徴とする請求項５記載の電界効果トランジスタ。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【公開番号】特開２０１１−１２９９２９（Ｐ２０１１−１２９９２９Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２０１０−２８１７２７（Ｐ２０１０−２８１７２７）
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
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