【課題】半導体メモリの構造の簡略化と製造プロセスの簡易化とを実現する。
【解決手段】半導体基板と、半導体基板内に形成され、かつ互いに直交する第１及び第２の方向にそれぞれ延在する第１及び第２のソース領域１０４、１０９とを有する半導体メモリ。第１及び第２のソース領域はそれぞれ拡散領域であって、交差する部分で電気的に接続されている。また半導体メモリは、第２のソース領域１０９と同一方向に延在するビットライン１０８と、第２のソース領域１０９上に形成されたソースラインとを有し、ソースラインと第２のソース領域１０９とのコンタクトと、ビットライン１０８と半導体基板内に形成されたドレイン領域とのコンタクトとは直線状に配置されている。 （もっと読む）

【課題】軽量であり、かつ強固な信頼性を備えた半導体デバイスを提供する。
【解決手段】集積回路チップは、プラスチックの基板１０１と、基板１０１上に配されたポリマー誘電体１０３と、電極同士の間に形成された有機半導体材料１１２および受動層１１４の少なくとも１つのを含むアクティブデバイス１０４と、少なくとも１つのアクティブデバイス１０４に隣接する導電性ポリマー１０６および／または１０８とを備えている。 （もっと読む）

【課題】製造中に、プロセスに関連する帯電からフラッシュメモリのワード線およびメモリセルを保護するための方法と構造とを与える。
【解決手段】ドープされたポリシリコンのワード線１１０ａの端部にドープされていないポリシリコン１１０ｂが形成され、抵抗１１０ｂが生成される。これを通じて、プロセスにより生じる電荷が、基板に結合された、ドープされたポリシリコン放電構造１１０ｃへ放電される。ワード線抵抗１１０ｂ、および、放電構造１１０ｃは、単一のパターニングされたポリシリコン構造として形成される。ワード線１１０ａおよび放電部分１１０ｃは導電性になるように選択的にドープされ、また、抵抗部分１１０ｂは、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置を提供すること。
【解決手段】シリコン基板に形成される複数の拡散領域と、複数の拡散領域にボトム部が接続して形成される複数のコンタクトプラグ３３と、ボトム部を含んでシリコン基板上に形成されるアモルファスカーボン膜２４とを備え、ボトム部はアモルファスカーボン膜２４を貫通して拡散領域に接合される。アモルファスカーボン層２４をコンタクトプラグ３３形成時のエッチングストッパ層として用いることで、拡散領域がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）

【課題】メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去する。
【解決手段】導電層（１０２）を設け、その導電層（１０２）を覆うように誘電体（１００）を設け、その誘電体（１００）を貫通する第１および第２の開口（１０４，１０６）を設け、第１および第２の開口（１０４，１０６）内にそれぞれ第１および第２の導電体（１０８，１１０）を設けかつ第１および第２の導電体（１０８，１１０）を導電層（１０２）に接触させ、その第１の導電体（１０８）を覆うようにメモリ構造（１２６）を設け、そのメモリ構造（１２６）を覆うように保護要素（１３４）を設け、その第２の導電体（１１０）上に処理を施すことによる電子構造の製造方法。 （もっと読む）

【課題】費用効率が高くかつマルチチップモジュールプロセスとの統合に好適であるマルチチップモジュールを提供する。
【解決手段】第１の半導体チップ４０は、支持基板１２に搭載されてワイヤボンディングされる。第２の半導体チップ６４は支持材料６０へと押圧されて、支持材料６０をスペーサ５０に隣接した、第１の半導体チップ４０と第２の半導体チップ６４との間の領域へと圧入する。これに代えて、支持材料６０は、第１の半導体チップ４０上に配置されて、ダイ装着材料６２がスペーサ５０上に配置される。第２の半導体チップ６４はダイ装着材料６２および支持材料６０へと押圧されて、スペーサ端縁５３，５５を越えるように支持材料６０の一部を押込む。ワイヤボンドが、支持基板１２と、第１半導体チップ４０および第２半導体チップ６４との間に形成される。 （もっと読む）

【課題】ＣＡＭセルを備える半導体装置において、データの書き換えやベリファイを正常に行うことができる半導体装置およびベリファイ方法を提供する。
【解決手段】本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。動作設定情報の機能毎に異なるローアドレスを割り付けるので、プログラム時に、選択されていない機能のＣＡＭ用セルアレイ４にストレスを与えることがない。 （もっと読む）

【課題】レギュラセル（１６）とレファレンスセル（２６）のセンスアンプ（３０）への出力の遅延時間の差を小さくし、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供する。
【解決手段】本発明は、レギュラセクタ（１０）内に配置され、ワードライン（１４）に接続されたレギュラセル（１６）と、レギュラセル（１０）からデータを読み出す際使用される複数のレファレンスセル（２６）と、複数のレファレンスセルが接続されるレファレンスワードライン（２４）と、レファレンスワードラインに隣接して配置されるダミーワードライン（２５）とを具備し、データを読み出すレギュラセル（１６）の有するワードライン距離に応じ、複数のレファレンスセル（２６）のうち１つが選択される半導体装置である。 （もっと読む）

【課題】ＮＡＮＤ型フラッシュメモリとＲＡＭとの間で高速にデータ転送を行うことができるメモリ装置を提供すること。
【解決手段】本発明は、複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含む不揮発性メモリ７０１と、
複数の実データを記憶するための実データエリア７１２と複数のスペアデータを記憶するためのスペアデータエリア７１３を含む揮発性メモリ７１１と、不揮発性メモリ７０１及び揮発性メモリ７１１の間のデータ転送を行うコントローラ７２１とを有するメモリ装置である。 （もっと読む）

【課題】ワード線デコーディング及び選択アーキテクチャを提供する。
【解決手段】フラッシュメモリは、メモリセルの第１セクタ２０２，２０４及び第２セクタ２０６，２０８と、第１ローカル駆動回路２１０，２１２、及び第２ローカル駆動回路２１４，２１６と、第１デコーディング回路２１８、第２デコーディング回路２２２，２２４及び第３デコーディング回路２２６，２２８と、駆動回路２２０を含む。第１デコーディング回路は、第１複数のローカル駆動回路を活性化し、第２デコーディング回路は、第２複数のローカル駆動回路２１４，２１６を活性化する。第２デコーディング回路は、第１ローカル駆動回路に結合される。第３デコーディング回路は、第２ローカル駆動回路に結合され、第２昇圧電圧を第２選択ワード線に供給する。駆動回路は、昇圧電圧を第１、第２及び第３デコーディング回路と第１、第２ローカル駆動回路とに供給する。 （もっと読む）