【課題】ＣＰＵを内蔵した集積回路装置について回路規模の増大を招くことなくより少ないピンでバーインを行うこと。
【解決手段】ＣＰＵ１１０内蔵の集積回路装置１００と、テスタ２０を含むバーインテストシステムである。集積回路装置（ＩＣ）１００は、ＲＡＭ１２０、シリアルインターフェース１５０を含み、前記シリアルインターフェース１５０でバーインテストプログラムを集積回路装置の前記ＲＡＭ１２０にダウンロードする手段と、前記ＲＡＭ１２０からダウンロードされたバーインテストプログラム読み出して、前記ＣＰＵ１１０に実行させる手段とを含む。 （もっと読む）

【課題】 マイクロプロセッサ（１２）に集積化されるモニタ回路（１８）の出力ターミナル（２２）を介してデジタルメッセージを伝送する方法を提供する。そのメッセージは、マイクロプロセッサによる命令実行時に発生する決められたイベントを表す。本発明はまた、デジタルメッセージを伝送するための装置を提供する。
【解決手段】 方法は、特定のイベントに関連する少なくとも１つの特定のメッセージの伝送前又は伝送後に、特定のメッセージの識別子と、特定のメッセージの伝送に関連する命令及び選択された先行メッセージの伝送に関連する命令の間にマイクロプロセッサにより実行される命令の数のカウンタとを含む相関メッセージを伝送することから成るステップを有する。
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【課題】ロジックアナライザのデータ処理方法を提供する。
【解決手段】ロジックアナライザに用いられ、テストサンプルからのテストデータを読み込むように適応された制御回路を含み、メモリは、前記テストサンプルから受けたテストデータを保存する前記制御回路によって制御され、ディスプレイは、前記メモリから前記制御回路によって取り出されたテストデータを表示するように適応され、本方法は、前記制御回路に前記メモリにテストデータを保存する前に前記テストサンプルから受けたテストデータを圧縮するコンプレッサを駆動させるステップを含むロジックアナライザデータ処理方法。
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【課題】 エンコードデータをデコードする被試験対象を、ＩＣ試験装置で試験が行えるテストシステムを実現することを目的にする。
【解決手段】 本発明は、エンコードデータをデコードする被試験対象を試験するテストシステムに改良を加えたものである。本装置は、被試験対象の出力より、マッチを検出するマッチ検出回路と、このマッチ検出回路のマッチ検出により、被試験対象の同期クロックごとに、被試験対象のデコードデータの書き込みを行うＦＩＦＯメモリと、マッチ検出回路のマッチ検出により、ＦＩＦＯメモリに読み込みクロックを出力し、この出力と期待値との比較を行うＩＣ試験装置とを備えたことを特徴とする装置である。 （もっと読む）

【課題】 マイクロプロセッサ（１２）に集積化され、特別のタイプのマイクロプロセッサ監視回路（１８）を介してデジタルメッセージを伝送するための方法であって、各メッセージは、メッセージ識別子を有し、連続的に隣接するいくつかのビットのグループにより形成され、ビットのグループは、各々が決められたビット数を有する１つ又は複数のセグメントに分割されている方法を提供する。
【解決手段】 方法は、連続して隣接するビットグループである、識別子に対応し監視回路のタイプに関わらず固定ビット数を有する第１のグループと、少なくとも１つのグループが識別子及び監視回路のタイプに依存する固定ビット数を有し、その他のグループの数が識別子に依存し監視回路のタイプには依存しない第２のグループと、１より大きく、伝送されるメッセージに依存するビット数を有する第３のグループと、各々のグループが１より大きく伝送されるメッセージに依存するビット数を有し、グループの数が、識別子、監視回路のタイプ、そして伝送されるメッセージに依存する第４のグループと関連するセグメントを連続的に伝送することから構成される。
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【課題】 本発明は、集積回路において、該集積回路が動作モードである時に境界試験を行うために使用することができる境界試験アーキテクチャを提供する。
【解決手段】 本発明の集積回路で使用する試験アーキテクチャは、所望の機能を実行する、入力データをキャリーする入力端子及び出力データをキャリーする出力端末を有する集積回路のアプリケーション論理回路（２０）と、集積回路のレジスタで形成されたシリアル走査経路であり、走査経路から連続的にロードされた比較データを保持するための少なくとも一つの比較データ・レジスタ（９８）を含む該シリアル走査経路と、比較データ・レジスタの比較データとアプリケーション論理回路のデータとを比較することに応じて比較信号（ＣＴＥＲＭ）を生成する、アプリケーション論理回路及び比較データ・レジスタに接続された比較論理（ＣＯＭＰＯＵＴ）とを備えている。 （もっと読む）

電子回路が提供され、電子回路は、第１及び第２の組み合わせ論理ブロック；及び前記論理ブロックの間に位置するラッチを有し；前記電子回路は、前記ラッチがイネーブル信号に応じて開閉される通常モード、及び前記ラッチが開に保持される試験モードで動作する。
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半導体集積回路に備えた論理回路１１の経年劣化等に起因する故障を判定する場合に、論理回路１１の論理とは異なる論理で生成された生成回路１２が備えられる。この生成回路１２は、前記論理回路１１が出力する所定出力信号ｏｕｔに対する異常／正常の判定基準Ｓを生成する。この生成回路１２は、前記論理回路１１の回路規模よりも小規模で構成されるように、論理回路１１の一部の論理のみで構成されたり、又は論理回路１１の論理とは全く異なる論理で構成されて、判定基準Ｓを生成する。生成回路１２からの判定基準Ｓと論理回路１１の出力信号ｏｕｔとは、判定回路１３において比較される。 （もっと読む）

検査アクセスアーキテクチャは、検査アクセス仕組み部に接続される第１及び第２モジュール３Ａ及び３Ｂを備える。有効状態であるグローバル走査イネーブル信号２７に応答して、検査刺激データは、第１モジュール３Ａにシフトされ、検査応答データは、捕捉される。各モジュールは、グローバル走査イネーブル信号２７が対応するモジュールに通過されるかを制御する、例えばＯＲゲートなどの制御回路５９Ａ及び５９Ｂを備える。制御回路５９Ａ及び５９Ｂは、それぞれ専用バイパス信号６１Ａ及び６１Ｂによって制御される。専用バイパス信号６１Ａ及び６１Ｂは、ローカル走査イネーブル信号６０Ａ及び６０Ｂがグローバル走査イネーブル信号２７をミラーするか否かを制御する制御信号として作用する。このことは、専用バイパス信号６１Ａ及び６１Ｂを特定のモジュールに関してハイに維持することによって、検査されない１つ又は複数の特定のモジュールに関してグローバル走査イネーブル信号２７をハイに保たせ、これにより、これらは、転送動作モードにされる。本発明は、検査パターンデータがパイプライン手法で処理されることを可能にし、これにより、検査される前記モジュールの前に位置されるモジュールは、一連の検査刺激データからの次の群の検査刺激データを含み、検査されるべき前記モジュールの後に位置されるモジュールは、前の検査からの検査応答データを含む。

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テスト伝達経路が、マルチチップパッケージのチップの間に設けられる。外部からアクセス可能なＪＴＡＧ入力ピン及び出力ピンが、マルチチップパッケージの第１のチップに供給され、この第１のチップは、これらのＪＴＡＧピンにおいて受け取られた信号がマルチチップパッケージの他のチップにルーティングされることができるように構成される。第１のチップに供給された制御信号が、各チップへのＪＴＡＧ信号のルーティングを制御する。
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本発明の実施例は、メモリーと接続するためメモリー制御部を有する。ある実施例では、メモリー制御部は、外部プルアップ抵抗と結合するプルアップキャリブレーション端子、外部プルダウン抵抗と結合するプルダウンキャリブレーション端子、基準電圧結合部、プルアップキャリブレーション端子と基準電圧結合部の間に結合される第１のスイッチ、及びプルダウンキャリブレーション端子と基準電圧結合部の間に結合される第２のスイッチを有する。第１のスイッチ及び第２のスイッチは、交互に閉じられ、通常モードでは、基準電圧結合部にデータを受信する入力信号との比較に用いる内部基準電圧を生じる。
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