【課題】通常（操作）パス及びテスト・パスを用いて構成されている受信プロセッサを提供する。
【解決手段】テスト・パスは通常パスと並列に構成されている。テスト・パスは、入力として通常パスと同じデータをシミュレートし受信するが、テスト・パスは、テスト入力バッファに適用される別個の電圧基準（Ｖ_{ｒｅｆ＿ｔｅｓｔ}）を有する。通常のバッファに入力される同一のデータはテスト・バッファにも入力される。テスト・バッファの出力はテスト・ラッチに入力される。テスト・ラッチに供給されるクロック信号は、クロック信号を選択的にスキューさせることができる可変のクロック信号である。テスト・ラッチの出力は、通常のラッチの出力と比較され、２つの出力信号間の差は、特定の電圧／クロック・スキュー組み合わせに対するエラーを定義する。 （もっと読む）

【課題】アドレスバス３及びデータバス４の双方の信号線の一部が断線しているときでも何れの信号線が断線しているかを正確に特定することを可能となす。
【解決手段】メモリー２の特定の一つのアドレス２ａに予め記憶されている記憶データをアドレスバス３及びデータバス４を通じて読み出させる第一段階処理と、この第一段階処理で読み出された第一の読出し値と前記記憶データとが同一であるか否かを判別する第二段階処理と、この第二段階処理の結果が否であるとき前記アドレスを二進数で表すための全ビットのうち数値が「１」であるビットを特定し、このように特定したビットを択一的に０に変更したときの各変更後数列と同一のアドレスの前記記憶データをアドレスバス３及びデータバス４を通じて読み出させると共にこのように読み出された第二の読出し値のそれぞれと前記第一の読出し値とが同一であるか否かを判別する第三段階処理とからなる。 （もっと読む）

【課題】複数のマイクロプロセッサを含む半導体集積回路装置におけるデバッグの容易化を図る。
【解決手段】複数のプロセッサと、対応するプロセッサのデバッグを可能とする複数のデバッグインタフェース（５４−１〜５４−ｎ）と、上記複数のデバッグインタフェース間で共有される複数の共有端子（５１）と、上記複数のデバッグインタフェースを選択的に上記共有端子に結合可能な選択回路（５２）と、所定のインストラクションに応じて、上記選択回路での選択動作を制御可能なコントローラ（５３）とを設ける。上記ＪＴＡＧ仕様の端子群におけるＴＲＳＴ端子に、上記複数のデバッグインタフェースを選択的に結合可能な第１選択部（５２１）と、上記ＴＲＳＴ端子以外の端子に、上記複数のデバッグインタフェースを選択的に結合可能な第２選択部（５２２）とを設け、プロセッサの数が増えた場合でも、それに柔軟に対応可能にする。 （もっと読む）

【課題】拡大スコープやＸ線使用のような大がかりな設備を使用することなく、また、ＪＴＡＧ方式のように、必ずしもＩＣ内部の周辺機能回路の制御や外部コンピュータとのデータ授受を必須とすることなく電子装置単体で電子装置の検査が可能な、部品実装確認機能を備えた電子装置及び実装確認方法を提供することを目的としている。
【解決手段】マイクロコンピュータは、汎用入出ポートと、前記外部接続端子を内部の機能ブロックと前記汎用入出力ポートとに切替え可能なセレクタと、前記外部接続端子を前記汎用入出力ポートに切替えた状態において前記外部接続端子の電位状態を計測する接続端子状態計測手段と、該計測結果に基づいて外部接続端子の接続状態を判断する端子接続状態確認手段と、を備えた部品実装確認機能を備えた電子装置。及びそのための制御方法。 （もっと読む）

【課題】動作確認を行うためのテストパターンの増大を防止可能なマイクロプロセッサを得ること。
【解決手段】本発明にかかるマイクロプロセッサは、テストモードによる動作を指示された場合に通信動作のテストを行うマイクロプロセッサであって、テストモードに関する動作を制御するＣＰＵ（１）と、テストパターンを記憶するためのシフト回路（８）と、テストパターンをマンチェスタ符号形式のデータに変換する変換回路（９）と、テストモードによる動作を指示された場合に前記マンチェスタ符号化されたデータを選択出力するセレクタ（１０）と、セレクタ（１０）に選択されたデータを受信し、外部通信機器に対してマンチェスタ符号形式の所定の信号処理結果を送信する通信回路（４）と、を備える構成とした。 （もっと読む）

【課題】マイクロプロセッサ或いはオンチップ・システムなどの集積回路装置において受験信号のデューティー・サイクルを測定するメカニズムを提供する。
【解決手段】該メカニズムは、該デューティー・サイクルに比例する、ありふれた研究室装置或いは製造装置を用いて測定され得る周波数を生成する。該メカニズムは、必要な面積が非常に僅かで、使用されていないときには給電を止めることのできる標準的な相補型金属酸化膜半導体プロセスで簡単な回路を用いて具体化され得る。該メカニズムは、例えば、ロー・パス・フィルタと、校正基準電圧信号を供給するための分周器と、ＶＦ変換器と、周波数信号出力を、該信号の周波数が所定範囲内にあるように割るための分周器と、出力ドライバと出力パッドとを含み得る。該周波数出力信号から、オフチップ装置を用いて受験信号のデューティー・サイクルを計算することができる。 （もっと読む）

デバイスのピンを駆動するための回路には、第１のインピーダンスで終端する第１の回路経路と、第２のインピーダンスで終端する第２の回路経路と（ここで、第２のインピーダンスは第１のインピーダンスより小さい）、第２の回路経路の動作を制御する選択回路とが含まれている。第２の回路経路が動作するように設定されていない場合には、第１の回路経路が複数の第１の電圧信号のうちの１つを出力するように設定される。第２の回路経路が動作するように設定されている場合には、第２の回路経路は第２の電圧信号を出力するように設定される。第２の電圧信号は複数の第１の電圧信号より大きい。
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エラー検出回路（２０）が集積回路内のどこに置かれるべきかを選択する方法は、基準及びテスト設計の模擬を用い、エラーがテスト設計に注入され、ファンアウト分析がそれら注入されたエラーの上に行われて、エラー伝播特性を識別する。このように、伝播されたエラーがそれら自体を大いに現しそうでキー構造状態を保護するレジスタ（１２）が識別され、エラー検出機構の効率的な配置が達成される。集積回路（６８）内で、不活性な回路要素からの出力信号は、集積回路の検出された現時の状態に依存して隔離ゲート（９２、９４、９６、９８、１００）を受け得る。このように、ソフト・エラーが生じる不活性な回路要素は不適切な出力信号を有し、集積回路の残りに到達することからゲーティングされて誤った動作を減少する。
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【課題】テストインターフェース装置を有する新規の半導体デバイス、および、半導体デバイスを動作させるための新規の方法を提供する。
【解決手段】テスト動作モードでは、半導体デバイス（１）に、第１ピン（２）を介して、テストベッドに同期した作業クロック信号が導入されるとともに、少なくとも１つの第２ピン（３）を介して、テストデータが導入される。第１観点によれば、ピン（２，３）の数を減らすために、作業クロック信号をテストデータクロック信号としても使用する。第２観点によれば、通常動作モードでは、半導体デバイスの２つのピン（２，３）が、クロック信号を生成する特に水晶の発振器（４）を接続するための発振器ピンとして備えられており、テスト動作モードでは、上記発振器ピンの１つを介して、半導体デバイス（１）にテストデータが導入される。 （もっと読む）

【課題】入力クロックに応じて、半導体集積回路の通常動作時と同じ高速なクロック信号を内部生成した場合のテスト安定待ち時間と故障診断の容易性を考慮した半導体集積回路を提供する。
【解決手段】高速クロック発生回路２が発生するクロック信号が安定しているかどうかを判定するクロック安定待ち回路４と、クロック安定待ち回路４から出力される信号に基づいてスキャンパス構成を切り替えできるスキャンパス制御回路７と、クロック安定待ち回路４から出力される信号に基づいて活性化させる順序回路を切り替えできる活性化制御回路６を半導体集積回路に搭載することで、高速クロックの安定待ち時間内でパラレル試験が可能となる。また、高速クロックの安定性を判定する信号を外部モニターできるため、故障が高速クロック発生部と内部回路のいずれに起因するかの切り分けが容易となる。 （もっと読む）

本発明は、少なくとも２つの同じまたは同種の機能ユニットを備えた半導体回路のコンフィギュレーション方法およびコンフィギュレーション装置に関する。この場合、同じまたは同種の機能ユニットのうち少なくとも１つでエラーが発生したならば、欠陥のあるユニットと識別されて非アクティブ状態にされる。
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【課題】大規模集積回路の試験やデバッグを行うために、高価な試験器を用いず、可観測性と試験性と制御性が優れ、開発時間の短縮が可能なエミュレーション、シミュレーション、試験の構造と方法を提供する。
【解決手段】本エミュレーション装置（１１）は、共通の制御情報（８８０１）をエミュレーション装置が分割されている複数の各クロックドメイン（１２１３、１２１５、１２１７）に分配し、またクロックドメインに個別のクロック制御（８９０５、８９０７、８９１３）を与える。 （もっと読む）

【課題】 機器に対する制御タイミングや制御量に重大な影響を与えるマイクロコンピュータのタイマクロック生成部やフリーランカウンタ等の異常を正確に検出できるマイクロコンピュータの異常検出装置を提供する。
【解決手段】 外部発振子からの入力クロックに基づいてシステムクロックを生成するＰＬＬ２、２１と、ＰＬＬからの出力クロックを分周してタイマクロックを生成するタイマクロック生成部３，３１と、タイマクロック生成部からのタイマクロックに基づいてカウントするフリーランカウンタ４、４１を重複して備え、フリーランカウンタ４と第二のフリーランカウンタ４１の値を比較する比較部８と、比較部により双方のフリーランカウンタの値が不一致であるときにフリーランカウンタ４が異常であると判定する判定部９を備える。 （もっと読む）

【課題】 端子数を削減した上で、マイクロコンピュータに内蔵されたＲＯＭなどの記憶部をテストすることのできるマイクロコンピュータ及びＬＳＩテスト装置を提供する。
【解決手段】 プロセッサ３と、プロセッサ３と信号のやり取りを行う記憶部５と、通常動作時には記憶部５から出力されるデータ信号１５を選択し、試験時には特定の命令コードを選択して、プロセッサ３に出力するデータ選択部１３を備え、特定の命令コードは、プロセッサ３が記憶部５に対して値を変化させつつアドレス信号１７を出力すると共に、記憶部５へリードイネーブル信号１９を出力することを指示する命令を含み、記憶部５は、プロセッサ３からのアドレス信号１７で指定されるアドレスに記憶されているデータ信号１５を出力する。 （もっと読む）

【課題】複数の電子制御装置を有する電子制御システムの動作状態を試験するにあたり、テストベクタの作成を容易なものとして、簡便且つ効率的に試験を行えるようにする。
【解決手段】電子制御システムを構成する複数のＥＣＵ１００ａ，１００ｂ，１００ｃ，１００ｄのうちで、試験対象とする連携動作に関わるＥＣＵのみをイネーブル信号発生器１４からのイネーブル信号で活性化させ、活性化したＥＣＵに対してのみ試験信号発生器１５からの試験信号を与えて、活性化したＥＣＵの連携動作を試験するようにした。 （もっと読む）

【課題】 テスト専用端子、テスト兼用端子および対象機能ブロックを選択するデコード回路を不要とし、テストモードへの移行および機能ブロックのテストを容易に行う。
【解決手段】 予めマイクロプログラムＲＯＭ部１１に設定されたテスト用の命令コードが実行されると、プログラムの実行制御がテストモードメモリエリアブロック４１に移され、テストモードメモリエリアブロック４１に書き込まれている評価用プログラムにしたがって、アクセス制御部１２およびセレクタ回路２によってテスト対象とする機能ブロック３のテストが行われる。 （もっと読む）

【課題】
テストプログラムによるテスト作業の作業効率を高め、テスト作業用のメモリ容量を少なくすること。
【解決手段】
本発明におけるテストシステムは、ユーザープログラムのテストを行うテストシステムであって、テスト実行命令を含むユーザープログラムを実行するユーザープログラム実行部と、テスト実行命令に応じて読み出され実行されるテストプログラムを書き換え可能に格納するテストプログラム格納領域を予め設けたテストプログラム記憶部と、テストプログラムを入力しテストプログラム格納領域に格納するテストプログラム入力部を備えたテストシステムである。このような構成により、動的にテストプログラムを変更することが可能となり、作業効率を高めることが可能となる。また、テストに必要な箇所のプログラムのみを入力するため、テスト作業用のメモリ容量を少なくすることが可能となる。 （もっと読む）

【課題】 パルスラッチ回路の消費電力の低減化を図る。
【解決手段】 テストパターンのスキャンシフトが行われる第１動作モードと、上記テストパターンのスキャンシフトが行われない第２動作モードとを含み、パルス状のクロック信号に同期動作されるパルスラッチ回路において以下の回路を設ける。すなわち、入力されたデータを上記クロック信号に同期してラッチ可能な第１ラッチ回路（１０）と、上記第１ラッチ回路に結合され、上記スキャンシフトされるテストパターンを上記クロック信号に同期してラッチ可能な第２ラッチ回路（１１）と、上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する制御回路（１３）とを設ける。上記第２ラッチ回路への上記クロック信号の供給を停止することにより、消費電力の低減化を達成する。 （もっと読む）

【課題】
テストの信頼性を維持しつつ製造原価の低減を図ること。
【解決手段】
ＲＯＭ２０からのコードに基づいて圧縮コードを生成して蓄積するとともに、蓄積された前記圧縮データを読み出して出力するＭＩＳＲ４０を備え、前記圧縮データを生成して蓄積する際にＭＩＳＲ４０を高速ＣＬＫに基づいて動作させ、かつ、蓄積された前記圧縮データを読み出して出力する際にＭＩＳＲ４０を低速ＣＬＫに基づいて動作させようにＣＬＫを切り替えるＣＬＫ切替部４１を有する。 （もっと読む）

【課題】 本発明は、余計な端子を使用することなく試験モードにエントリ可能な半導体装置を提供することを目的とする。
【解決手段】 半導体装置は、第１の電源端子と、第２の電源端子と、第１の電源端子と第２の電源端子とに結合され第１の電源端子の電位と第２の電源端子の電位との差に応じた信号を出力端に生成する比較回路と、比較回路の出力端に結合され信号に応じて試験動作を実行する内部回路を含むことを特徴とする。 （もっと読む）