【課題】ＭＣＭＡＤＳ（登録商標）レシーバー回路の高精度のテスティング手法を提供する。
【解決手段】ＭＣＭＡＤＳのテスティングにおいて、テストカード上にＮチャンネルオープンドレイン対を構成してＭＣＭＡＤＳレシーバーに接続し、テストカード上のＮチャンネルオープンドレイン回路をテスタの電圧出力を使用して相補的に駆動することにより、ＭＣＭＡＤＳ伝送システムの実動作と同じ電流駆動のテスティング環境を実現することで容易かつ高精度にＭＣＭＡＤＳレシーバー回路のテストを実行することができる。 （もっと読む）

【課題】シミュレーション時のパリティエラーの発生をプロセッサ内のリソースを増やすことなく実現し、動作の検証を行うことを容易にする。
【解決手段】エラー制御用メモリ領域をＣＰＵの外、エラー発生制御回路とエラー発生回路をＣＰＵ内部のハードマクロ（メモリ）論理シミュレーション用機能モデル内に設ける。これらを一つの論理シミュレーション環境内に設けることで、ＣＰＵコアからハードマクロ（メモリ）論理シミュレーション用機能モデルへのアドレスをフルに利用したシミュレーション実行中にパリティエラーの発生をプログラム上でコントロールできる。 （もっと読む）

【課題】本発明は、制御装置の演算部のプロセッサコアとその自己診断装置の自己診断を可能とし、運転中でもバウンダリスキャン検査が可能で、演算部のプロセッサコアの故障箇所の自己修復が可能な制御装置を提供することを目的とする。
【解決手段】バウンダリスキャンバス１２に接続される２つのプロセッサコア（２ａ、２ｂ）を有する演算装置２を備える制御装置１であって、
前記プロセッサコアは、前記プロセッサコアの診断を、時分割で、相互にバウンダリスキャン検査によって診断することを特徴とする制御装置。 （もっと読む）

【課題】端子数を増加せずに、ボンディング接続の不良箇所を特定できるＳｉＰの実現。
【解決手段】ＩＣ2,3をパッケージ1に搭載し、ＩＣ2,3の端子間をボンディングワイヤで接続したSiP1であって、ＩＣ2は、試験モード設定回路13と、第１のグループの各端子20A-20Cに対応して設けられた出力切替回路16A-16Cと、第２のグループの各端子21A-21Cに対応して設けられた入力切替回路18A-18C,19A-19Cと、入力したテスト信号を判定する判定回路15A-15Cと、を備え、ＩＣ3は、試験モード設定回路32と、第１のグループの各端子33A-33Cに対応して設けられた入力回路35A-35Cと、第２グループの各端子34A-34Cに対応して設けられた出力切替回路37A-37C,38A-38Cと、を備え、試験モード時にはＩＣ2の出力切替回路は初段テスト信号または前段の入力テスト信号を反転して出力し、ＩＣ3の出力切替回路は、前段の入力テスト信号を反転して出力する。 （もっと読む）

【課題】熱設計点に基づいてプロセッサ・チップを分類するシステムおよび方法を提供する。
【解決手段】システムおよび方法を用いて、各プロセッサ・チップに対して、高電力作業負荷をプロセッサ・チップ上で実行して、電圧調節器モジュール（ＶＲＭ）負荷曲線を決定する。その後、熱設計点（ＴＤＰ）作業負荷がプロセッサ・チップに適用されて、プロセッサ・チップのパフォーマンスがＶＲＭ負荷曲線と重なるまで電圧を変化させる。この点で、プロセッサ・チップに対する電源入力が測定されて、プロセッサ・チップを分類したり、またはビンニングしたりするために使用される。適用される様々な作業負荷は、一定周波数を有する。プロセッサ・チップのこの分類から、所望の周波数を達成するために、より低い電圧を必要とする高速プロセッサと、所望の周波数で稼動しているときにより小さい電流を消費する低電流プロセッサとを特定できる。 （もっと読む）

【課題】２種類のＴＡＰコントローラを使用したマルチコアプロセッサシステムにおける誤動作を防止すること。
【解決手段】チップ１は、ｍビット長（ｍ≧２）を有するグループ１内のビット列のうち、総数ｍより少ないｎビットを制御対象に対して処理を行う命令として解釈するとともに、ｎビット長を有する少なくとも２以上のビット列からなるグループ１内の各々のビット列に一の所定のビット列を付加してなるｍビット長を有する各ビット列を制御対象に対して処理を行わない命令として解釈する第１のＴＡＰコントローラ１０と、グループ２内の各々のビット列を命令として解釈するとともに、グループ１内のビット列のうち、ＴＡＰコントローラ１０が制御対象に対して処理を行う命令として解釈する各ビット列から、ｎビット長を有し制御対象に対して処理を行わない命令を示す一のビット列を抽出して解釈する第２のＴＡＰコントローラ２０と有する。 （もっと読む）

【課題】バーンインテストボードに搭載された複数の集積回路が同時にバーンインテストを受ける際に発生する誤動作を予防する。この誤動作は、バーンインテストボード全体の電源における電圧降下が原因である。また、電源電圧の降下は、バーンインテストにおいて全ての集積回路が同時に消費する電流の総量による。
【解決手段】本発明による集積回路は、バーンインテスト用プログラムに含まれる複数のサブプログラムの実行順序を個別に変更する。このようにして、バーンインテスト時の消費電流が平準化されて、バーンインテストボード全体の電源における電圧降下が抑制される。その結果、バーンインテストにおける誤動作が防止される。 （もっと読む）

【課題】短絡有無の高速検出を可能とする一方、リーク電流の高精度検出を可能とすること。
【解決手段】ＬＳＩチップは、テスト対象ＤＵＴである内部回路ＦＬＭと、テスト回路ＢＩＳＴとを具備する。テスト回路ＢＩＳＴは、可変電流源１０、電圧比較器１１、コントローラ１２、１６、出力電流ＩｏｕｔをＦＬＭに供給する供給回路１４を含む。出力電流Ｉｏｕｔは、コントローラにより最大電流Ｉｍａｘから最小電流Ｉｍｉｎｉの範囲で設定される。供給回路１４の検出電圧Ｖｓｅｎと基準電圧Ｖｒｅｆとは電圧比較器１１に供給される。コントローラは出力電流Ｉｏｕｔを最大電流Ｉｍａｘに設定して短絡有無の検出を可能とし、出力電流Ｉｏｕｔを最小電流Ｉｍｉｎｉに設定してリーク電流の検出を可能とする。両方の検出は、電圧比較器１１で行われる。配線層短絡の高速検出とゲートリーク電流の高精度検出が可能となる。 （もっと読む）

【課題】従来、半導体集積回路の端子に入力出されるパタンのデータ量自体を少なくすることはできなかった。
【解決手段】テスト回路１は、テスト対象回路２と複数の外部端子３ａ〜３ｇ間に接続される。テスト回路１は、テスト対象回路３０に入力又はテスト対象回路３０から出力されるべき内部信号パタンがＮ（Ｎは、２以上の自然数）分割されたＮ個の単位パタンそれぞれを保持するＮ個の第１保持回路６ａ〜６ｄと、単位パタン毎に予め設定された識別信号に基づいてＮ個の第１保持回路６ａ〜６ｄに保持された内部信号パタンを単位パタン単位で選択的に更新させる、又は識別信号に基づいてＮ個の第１保持回路６ａ〜６ｄに保持される内部信号パタンを単位パタン単位で選択的に出力させる制御回路と、を備える。 （もっと読む）

【課題】 マイクロコントローラにおいて通信機能のデバッグに外部で使用されるトリガ信号を所望のタイミングで正確に発生させる。
【解決手段】 トリガ発生回路は、カウンタ、複数のカウント回数保持回路および制御回路を備えて構成される。カウンタは、カウント要因信号によるカウント動作をカウント指定回数実施する。複数のカウント回数保持回路の各々は、カウント回数情報を保持する。制御回路は、通信機能に関する複数の割り込み要因信号を順次選択してカウント要因信号として供給するとともに、複数のカウント回数保持回路により保持される複数のカウント回数情報を順次選択してカウント指定回数として供給し、複数の割り込み要因信号の全てに関してカウンタのカウント動作が完了した時点でトリガ信号を発生させる。 （もっと読む）

【課題】内部状態の退避・回復時間が短縮され、待機状態にある回路の消費電力が削減される半導体集積回路を提供する。
【解決手段】半導体集積回路は、対象回路と、バックアップ制御回路とを具備する。対象回路は、スキャンパステスト時にシフトレジスタを形成してテストデータをシリアルに入出力する少なくとも１つのスキャンチェーンを備える。バックアップ制御回路は、対象回路の内部状態を示す内部状態データをメモリに格納し、メモリから内部状態データを読み出す。このスキャンチェーンは、複数のサブスキャンチェーンに分割されている。複数のサブスキャンチェーンは並列に動作する。内部状態データは、複数のサブスキャンチェーンから出力されてメモリに格納される。メモリに格納されている内部状態データは、複数のサブスキャンチェーンに再び設定され、対象回路は、元の内部状態に戻って動作を再開する。 （もっと読む）

【課題】乱数発生回路に対して衝突が発生しない乱数を発生させるための動作時間の設定を簡単に行うことができる乱数発生回路用テスト回路及び乱数発生回路用テスト方法を提供する。
【解決手段】リセット信号９の直後の乱数発生起動信号１０が印加されることにより、乱数を発生するまでに過渡的応答を示す乱数発生回路２は、初期状態から起動して乱数発生の動作を開始し、動作時間設定信号１３により設定される終了信号１５後のタイミングでその出力データをバッファメモリ６に取り込む。所定回数分、取り込まれた出力データ１６における２つを比較回路７により比較して、一致する組が１つでも存在した場合には動作時間を長くして、同様の動作を繰り返すことにより、衝突が発生しないで十分にランダムな乱数の発生ができる動作時間が算出される。 （もっと読む）

【課題】モード変更用に用意されたモード端子をポート端子に切り替えることで利用者が利用できるポート端子の総数を増やせる半導体集積装置を提供する。
【解決手段】半導体集積装置の試験をするときには試験モードに設定され、試験が完了したのちはユーザーモードに設定さる切り替え用ポート端子から書込まれる切り替え情報を記録する不揮発性メモリにより構成されるキーレジスタと、キーレジスタの切り替え情報に基づいてモードレジスタ部に記録されている試験モードのときに用いる設定値または前記ユーザーモードのときに用いる設定値を選択するモード切り替え部と、を具備する半導体集積装置である。 （もっと読む）

それぞれが、実質的に同じ機能を行う複数のモジュール（１２〜１４）および／またはサブモジュール（３２，３３，３６〜３９）を有する集積回路（１０）において、入力テスト・パターンからテスト・シグネチャ（６４）を生成することにより不良モジュールおよび／またはサブモジュールが判別される。各モジュールおよび／またはサブモジュールの出力（６０）は、欠陥のあるモジュールおよび／またはサブモジュールを識別するために、テスト・シグネチャおよび欠陥のあるモジュールと比較される（６８）。欠陥のあるモジュール／サブモジュールの識別は、顧客が後で使用するために集積回路上に格納される。１つ以上の欠陥のあるモジュール／サブモジュールを有する集積回路は、いずれのモジュール／サブモジュールが欠陥であるのかを示す完全な開示と一緒に顧客に販売（９６）され、それにより製品に関連する歩留まりが改善される。全部の機能は行うことができない製品の価格は割引される。
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【課題】ユーザが任意のタイミングでテストデータを収集することが可能なテスト回路を備えた半導体集積回路を提供する。
【解決手段】テスト回路９のテスト実行部２０には、通信回路８が受信してデータバッファ１９に転送されたデータのうち、「ヘッダ」，「アドレス」及び「コマンド」データが転送され、カウンタは２１、転送されたデータのうち「サイクル」データが転送されてシステムクロックに基づくカウント動作を開始する。テスト実行部２０は、「ヘッダ」により転送データが「テスト用」であることを示し且つ「コマンド」が「データ収集指示」である場合、カウンタ２１のカウント動作が完了すると「アドレス」に基づくデコード結果を収集イネーブル信号としてテスト対象回路に出力し、データバッファ１７には、収集イネーブル信号が与えられることでテスト対象回路より転送されたデータが格納される。 （もっと読む）

【課題】半導体集積回路装置のテスト時のテスト端子を抑制する。
【解決手段】テスト回路３０には、エッジ検出回路１、エッジ検出回路２、２入力Ｅｘ−ＯＲ回路ＥＸ１、リセット機能付きフリップフロップＦＦ１乃至ＦＦ３、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられている。テスト回路３０は８ピンマイコンの出荷テストなどを行うときに使用され、テスト端子である端子Ｐａｄ１から入力されるテストクロック信号ＴＣＬＫにもとづいて、２入力Ｅｘ−ＯＲ回路ＥＸ１から“Ｈｉｇｈ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ Ｅｎａｂｌｅが出力される。この信号により半導体集積回路装置をテストモードに移行することができる。 （もっと読む）

【課題】本発明は、テスト端子を有効に利用することが可能なマイクロコントローラを提供することを目的とする。
【解決手段】 本発明に記載の１つのマイクロコントローラは、テスト信号を入力可能なテスト端子２と、テスト端子２に接続され、テスト信号を内部で生成するテスト信号生成回路とを備えている。このテスト信号生成回路は、テスト端子２と所定の電位（ＶＳＳ電位又はＶＣＣ１電位）とを接続する抵抗３を有する。 （もっと読む）

【課題】温度センサや電圧センサを用いずに、ゲート遅延をモニタすることができるＬＳＩを提供する。
【解決手段】本発明に係るＬＳＩは、複数段のゲート素子６，７と第一の信号線とを有し、第一の信号線にイネーブル信号が入力されている期間、発振信号を出力するリングオシレータ１を備える。パルスカウンタ３は、リングオシレータ１の出力パルス数をカウントし、遅延モニタは、パルスカウンタ３のカウント値を出力する。 （もっと読む）

【課題】本発明は、自己の動作を確実に自己検証できるマイクロコンピュータチップを得ることを目的とする。
【解決手段】本発明によるマイクロコンピュータは、チップ（１）外部との信号授受のための複数のパッド（８、１５、１９）と、同一のパッド（８、１５）に接続された出力バッファ（７、１４）および入力バッファ（９、１６）と、入力バッファ（９、１６）の後段に設けられ、対応する出力バッファ（７、１４）から出力される信号を入力バッファ（９、１６）を介して受ける第１のラッチ（１１、１８）とを備え、第１のラッチ（１１、１８）は、複数のパッド（８、１５、１９）のうちの一のパッド（１９）を介して外部より付与される書き込み信号に応答して、入力バッファ（９、１６）を介して受ける信号をラッチし、第１のラッチ（１１、１８）にラッチされた信号を検証する検証機能を装備されたＣＰＵ（３）をさらに備える。 （もっと読む）

【課題】テスト端子を追加せずに、高速の安定したクロックを内部回路に供給することができる半導体集積回路を提供することを目的とする。
【解決手段】半導体集積回路２００の動作テストの際に、発振回路に用いる発振インバータ２０をハイインピーダンスの状態とし、発振インバータ２０の出力信号と出力端子Ｘｏｕｔから入力されるクロック信号との信号衝突を回避し、発振インバータ２０の影響を受けないテストクロックを内部回路２６に供給する。 （もっと読む）