【課題】ステートマシンのテストにおいて何らかの異常が発生した際には、高度な解析手法ではなく、どの遷移状態（ステート）で異常が発生したかを知ることができるステートマシンを提供する。
【解決手段】ステートマシン３５は、あらかじめ決められた複数の状態を決められた条件に従って決められた順番で遷移してゆくステートマシンであり、ステートマシン３５の遷移状態を示す信号６０を出力する信号出力部３７と、信号出力部３７から外部へ出力する遷移状態を示す信号６０を保持する信号保持部３８と、を備える。 （もっと読む）

【課題】簡単な回路構成で、ダイナミックバーイン試験での半導体装置の内部の論理回路の活性化率を確実に上げること。
【解決手段】複数のスキャンフリップフロップ13a-13cが直列に接続されたスキャンチェーン4と、論理回路5と、を備える半導体装置1のバーイン試験装置であって、スキャンシフトクロックCLKをカウントして所定数ごとにトリガー信号TGを発生するカウンタ3と、スキャンチェーン4が出力するスキャン出力信号がシリアルデータとして入力され、トリガー信号に応じてシリアルデータに対して所定の演算を行って、シリアルデータを変化させるシリアルデータ変更回路2と、を備え、シリアルデータ変更回路2の出力する変化したシリアルデータFBをスキャンチェーン4のスキャン入力信号として入力する。 （もっと読む）

【課題】複数のＩ／Ｆを備えたＩＣチップの検査時間を短縮することが可能なＩＣチップ検査装置、ＩＣチップ検査方法、及びＩＣチップ検査プログラムを提供する。
【解決手段】本発明では、ＩＣチップの動作を検査する検査装置が、試験プログラムの実行指令を一のインターフェイス手段における接続端子、Ｉ／Ｏモジュール、及び上位層モジュールを通じて実行手段に対して送信し、実行手段が、実行指令に応じて試験プログラムを実行し、検査装置が、試験データを一のインターフェイス手段における接続端子、Ｉ／Ｏモジュール、及び上位層モジュールを通じて実行手段に対して送信し、実行手段が、試験プログラムの実行により試験データからその一部を部分データとして抜き出し、当該抜き出した部分データを一のインターフェイス手段以外の他のインターフェイス手段におけるＩ／Ｏモジュール、及び接続端子を通じて検査装置に対して送信する。 （もっと読む）

【課題】メモリへアクセスするフリップフロップとメモリ間のアクセスパスのスピードテストをメモリＢＩＳＴ回路でテストすることを可能とする。
【解決手段】メモリＢＩＳＴ回路２を用いたテストのとき、メモリＢＩＳＴ回路２からのアドレスおよびコントロール信号を選択出力し、メモリＢＩＳＴ回路を用いたテスト以外のとき、ＣＰＵのアドレスおよびコントロール信号を選択出力するセレクタ１１と、メモリＢＩＳＴ回路を用いたテストのとき、メモリＢＩＳＴ回路からのライトデータを選択出力し、メモリＢＩＳＴ回路を用いたテスト以外のとき、ＣＰＵのライトデータを選択出力するセレクタ１２と、セレクタ１１の出力をサンプルするフリップフロップ１３と、セレクタ１２の出力をサンプルするフリップフロップ１４と、を備え、フリップフロップ１３、１４から出力されるアドレスおよびコントロール信号、ライトデータがメモリ３のアドレスおよびコントロール端子、ライトデータ端子に入力される。 （もっと読む）

【課題】集積回路の大規模化を可及的に抑制しつつ、異常検出を確実に行うことのできる異常検出システムを提供する。
【解決手段】検査対象選択回路部５が、各異常検出信号をそれぞれ伝送するための複数の伝送路をそれぞれ、前記異常検出信号の伝送を禁止する無効状態及び前記異常検出信号の伝送を許可する有効状態のいずれか一方に設定し、有効状態に設定した伝送路に前記異常検出信号が伝送されるとその異常検出信号を割り込みコントローラ４に出力し、ＣＰＵ２が、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンを切り替え、その設定パターンの切り替えの度に割り込みコントローラ４を介して検査対象選択回路部５から前記異常検出信号を受信したか否かを検出することで、異常の発生源として特定するようにした。 （もっと読む）

【課題】システムに実装された状態で内部回路に対して自由度の高いセルフテストを実行でき半導体データ処理デバイスを提供する。
【解決手段】ＣＰＵ及び内部回路にテストパターンを発生してテストを行って結果を保持するテスト回路(７，８)と、テスト回路を起動するテスト制御回路（６）と共に、テスト起動レジスタ（９）、テスト状態レジスタ(１０)、及びテスト汎用レジスタ(１１)を備える。テスト起動レジスタにスタートビットがセットされて、テスト制御回路は、テスト回路によるＣＰＵなどのテスト動作を起動しテスト結果を蓄積し、テスト動作の終了に応答してＣＰＵと内部回路をリセットする。この後、ＣＰＵは、テスト状態レジスタの値によりテストが行われたことを確認すると、テスト回路よりテスト結果を読み出して判定を行い、テスト汎用レジスタの設定に従って、続けてテストを行うかどうかなどを判定しテストを続けることが可能とされる。 （もっと読む）

【課題】
クロックのデューティ差が小さい場合であっても、精度よくデューティのずれを検知できるデューティ検知回路を提供することである。
【解決手段】
本発明にかかるデューティ検知回路は、第１のキャパシタ６と、クロック信号の第１の期間に第１のキャパシタの充放電電流を制御する第１のトランジスタ２を有する。また、第２のキャパシタ７と、クロック信号の第２の期間に第２のキャパシタの充放電電流を制御する第２のトランジスタ３とを有する。また、第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、この検知結果に基づく出力をラッチするラッチ回路８を有する。 （もっと読む）

本発明は、試験されるべきチップを試験装置に作動可能に接続するための試験アダプタ（１）に関する。試験アダプタは、ベースプレート（８）およびカバープレート（２）を備える３次元構造を有する。カバープレート（２）は、試験されるべきチップに個数および配置に関して適合されている接触要素（９）を有するコンタクト配列（３）を備える。ベースプレート（８）とカバープレート（２）との間には、カバープレート（２）に対して角度をなして配置されかつ試験されるべきチップに適合されている複数の個別コネクタ（５）を有する側面（４）が配置される。 （もっと読む）

【課題】プロセッサを経由することなくデバイスを動作させることが可能な半導体集積回路を提供する。
【解決手段】外部回路と接続可能な半導体集積回路。半導体集積回路は、所定のデバイスパラメータに基づいて動作する複数のデバイス１５と、外部回路から所定のデータを入力する外部端子１１と、外部端子１１によって入力されたデータに基づいてデバイスパラメータを生成するプロセッサブロック１２と、デバイスパラメータを記憶する複数の第１レジスタ１４と、プロセッサブロック１２と複数の第１レジスタ１４との間のインタフェースを切り替えるインタフェース切替部１３と、外部端子１１とプロセッサブロック１２との間でデータを転送する第１信号線Ａと、外部端子１１とインタフェース切替部１３との間で前記データを転送する第２信号線Ｂと、を備えている。プロセッサブロック１２は、第１信号線Ａの転送を制御する第１バスインタフェース１２ｂを有する。インタフェース切替部１３は、第２信号線Ｂの転送を制御する第２バスインタフェース１３ｂを有する。 （もっと読む）

【課題】半導体集積回路の電流不良の検出信頼性が高く、且つ検査時間が短縮された電流不良検査方法を提供する。
【解決手段】規定値を記憶保持する不揮発性記憶素子と、規定値を一時的に記憶保持する揮発性記憶素子と、規定値を不揮発性記憶素子及び揮発性記憶素子から読み出し、且つ規定値を揮発性記憶素子に書き込むＣＰＵと、を有する半導体集積回路の電流不良を検査する電流不良検査方法であって、揮発性記憶素子の各々に、対応する規定値を書き込んだ状態とし、当該状態における半導体集積回路の消費電流をテスタによって測定し、消費電流に基づいて、半導体集積回路の電流不良の検査を行う検査工程を、揮発性記憶素子の各々に書き込まれる規定値の組み合わせパターン全てについて順次行う。 （もっと読む）

【課題】プロセッサのデバッグ効率を向上させること。
【解決手段】デバッグ機構２３３がシフトレジスタ２３４に過去６サイクル分のOPCODEを記憶し、スキャン部がシフトレジスタ２３４に記憶されたOPCODEをスキャンして読み出す。なお、デバッグ機構は、REQUEST＿VALID信号を入力し、REQUEST＿VALID信号の値が"1"であるときのみシフトレジスタにOPCODEを記憶するよう構成することもできる。また、複数の演算ユニットを有するプロセッサの場合には、デバッグ機構が複数の演算ユニットのOPCODEを記憶するよう構成することもできる。また、デバッグ機構がOPCODEまたはRUPT＿CODEを選択して記憶するよう構成することもできる。 （もっと読む）

【課題】両チップ間を接続する接続線が断線しているか否かだけでなく、接続線間がショート不良を起こしているか否かをも検出すること。
【解決手段】第１の半導体回路チップ（１５Ｃ）の複数の第１の接続端子（１５−１，１５−２）と第２の半導体回路チップ（１０Ｆ）の複数の第２の接続端子（１３２−１，１３４−１）とが互いに電気的に接続されてなる半導体集積回路装置（２０Ｆ）において、第１の半導体回路チップ（１５Ｃ）は、テストモード制御信号（ＴＥＳＴ）に応答して、隣接する第１の接続端子での論理レベルが交互に反転するデータを複数の第１の接続端子へ出力するテスト出力制御回路（１５４）を備え、第２の半導体回路チップ（１０Ｆ）は、複数の第２の接続端子から入力された信号の期待値を判定して、テスト判定結果を出力する期待値判定回路（１４）を有する。 （もっと読む）

【課題】ＡＤ変換が正しく行われているか否かの判別を可能とする。
【解決手段】ＡＤ変換器（１５）は、入力回路（４０）、演算回路（３０）、バスインタフェース（３０７）を含む。上記入力回路には、上記アナログ信号の入力有無にかかわらず、上記サンプルホールド回路のアナログ信号入力側をプルダウン可能なプルダウン回路（４０２）を設ける。上記演算回路には、定期的に入力されたアナログ基準電圧についての変換結果を、上記サンプルホールド回路を介して入力された上記アナログ信号の変換結果とは別に保持可能な基準電圧変換結果保持用レジスタ（ＡＤＲＤ）を設ける。さらに上記演算回路には、上記バスインタフェースを含む信号伝達系の動作チェックのためのデータを、上記バスインタフェースを介して書き込み及び読み出し可能なチェック用レジスタ（３０６）を設ける。それにより、ＡＤ変換器の外部や内部の正常性の確認を可能とする。 （もっと読む）

【課題】故障情報を共有するのに要する時間を可及的に短くすることを可能にする。
【解決手段】複数のプロセッサエレメントであって、各プロセッサエレメントがこのプロセッサエレメントの故障の有無をテストし、テスト結果を出力するテスト回路を有する複数のプロセッサエレメント２と、各プロセッサエレメントに対応して設けられ、他のプロセッサエレメントの情報を記憶するテーブルを有し、テーブルに記憶された情報に基づいて、対応するプロセッサエレメントの情報を他のプロセッサエレメントに送信する複数のスイッチボックス８と、各プロセッサエレメントに対応して設けられ、テスト回路の出力に基づいて、故障したプロセッサエレメントを特定し、この特定されたプロセッサエレメントの位置情報を出力する複数の特定回路４，６と、前記特定回路から出力される特定されたプロセッサエレメントの位置情報を、前記スイッチボックスのそれぞれに送信する送信回路と、を備えている。 （もっと読む）

【課題】メインマイコンのＡ／Ｄ変換器、及びＡ／Ｄ入力ポートの数を削減でき、Ａ／Ｄ変換器の信頼性を向上できる電子制御装置を提供する。
【解決手段】電子制御装置１は、入力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２１０，３１０を内蔵するメインマイコン２００とサブマイコン３００とを備え、メインマイコン２００は、Ａ／Ｄ変換器２１０で所定電圧のアナログ信号をＡ／Ｄ変換して得られるデジタル信号をサブマイコンに送信する送受信器２４０を備え、サブマイコン３００は、送信されたデジタル信号と、サブマイコンにも同時に入力される同一アナログ信号をＡ／Ｄ変換器３１０でＡ／Ｄ変換して得られたデジタル信号との差分値を、メインマイコンに送信する送受信器３４０を備え、メインマイコンは、差分値とメインマイコン内に格納された差分値の上限値とを比較し、Ａ／Ｄ変換器の正常動作判定処理を行う。 （もっと読む）

【課題】バスシステムの検証に必要となる検証シナリオを効率的かつ網羅的に作成する。
【解決手段】検証対象となるバスシステムを構成する複数のハードウェアブロックの中から、相互にアクセス可能な任意のアクセス元およびアクセス先のハードウェアブロックを抽出し、アクセス元のハードウェアブロックからアクセス先のハードウェアブロックに辿り着くまでのパスを探索する。そして、探索されたパスごとに、アクセス先のハードウェアブロックに割り当てられたアドレス範囲へのアクセスが発生した場合における、アクセス元のハードウェアブロックのトランザクションを検証するための検証シナリオを作成し、その検証シナリオを当該検証シナリオに対応するパスと関連付けて出力する。 （もっと読む）

【課題】ＬＳＩ内の回路ブロックごとの消費電流測定を、外部接続された測定回路で測定可能にする。
【解決手段】ＬＳＩ(103)内の各ＣＰＵブロック(104,105)の消費電流測定時には、電流測定専用電源端子(112)に、電流測定用電源(111)および電流測定回路(113)を接続する。そして、ＣＰＵからレジスタ(107)をアクセスして、測定するＣＰＵブロックの電源入力端を電流測定専用電源端子(112)と接続する制御内容をレジスタ(107)に設定する。測定するＣＰＵブロックに接続されているセレクタ(108)は、レジスタ(107)に設定された制御内容に従って、消費電流測定を行うＣＰＵブロックの電源ラインを通常の電源ラインから消費電流測定用の電源ラインに切り替えられ、当該ＣＰＵブロックの消費電流が、電流測定回路(113)により測定される。 （もっと読む）

【課題】簡易な試験装置を用いた場合においても、アナログ入出力機能およびデジタル入出力機能を有するプリント基板の不良解析精度を向上できるようにする。
【解決手段】不良プリント基板２のＡＩ端子６をＡＩ／Ｏケーブル１４を介して良品プリント基板３のＡＯ端子９に接続し、不良プリント基板２のＡＯ端子７をＡＩ／Ｏケーブル１５を介して良品プリント基板３のＡＩ端子８に接続し、不良プリント基板２のＤＩ端子１０をＤＩ／Ｏケーブル１７を介して良品プリント基板３のＤＯ端子１３に接続し、不良プリント基板２のＤＯ端子１１をＤＩ／Ｏケーブル１６を介して良品プリント基板３のＤＩ端子１２に接続し、故障解析制御部１は、不良プリント基板２および良品プリント基板３に伝送データを送出し、その伝送データに対する不良プリント基板２および良品プリント基板３からの応答に基づいて、不良プリント基板２の故障解析を行う。 （もっと読む）

【課題】マッチ検出後のテストパターン転送において、マッチ検出までの本来のテストパターンを正常に発生させながら、マッチ検出後のテストパターンの転送も同時に行うことにより、テスト時間の短縮を実現するＬＳＩテストシステムを提供する。
【解決手段】タイミング発生器１００からの動作信号１２に同期してパターン発生器２００からパターンデータ２１を発生してパイプラインにより転送し、波形整形器３００から試験波形３１を発生して試験対象デバイス５００に供給し、応答信号５１が所定の値になったことを論理値判定器４００によって検出後に、パターン発生器２００から条件成立後のパターンデータ２１を発生して転送するＬＳＩテストシステムであって、ユーザが設定したテスト周期クロックとは別の内部動作クロックを用いて、前記条件成立後のパターンデータ２１の前記パイプラインによる転送を高速に行うパイプライン制御回路を有する。 （もっと読む）

【課題】スクリーニング処が正常に完了したか否かを確認可能な半導体装置を提供する。
【解決手段】マイコンチップ４が、スクリーニング電圧発生開始制御信号とスクリーニング電圧発生開始制御信号がそれぞれ入力されたタイミングを利用してスクリーニングが開始されてから終了するまでの時間を計測し、計測された時間情報をスクリーニング時間としてメモリ１２内に記憶する。これにより、スクリーニング完了後にメモリ１２内に記憶されているスクリーニング時間を読み出し、読み出されたスクリーニング時間が所定時間であるか否かを判別することにより、スクリーニングが正常に完了したか否かを判別できるので、半導体製造業者又は半導体装置の利用者は半導体装置の初期不良品である確率の高いものを容易に発見できる。 （もっと読む）